KR20100058776A - 플래시 메모리 소자의 제조 방법 - Google Patents

플래시 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 플래시 메모리 소자 및 이의 제조 방법에 관한 것으로, 반도체 기판 상에 터널 절연막, 전하 저장층, 및 패드막을 순차적으로 적층하여 형성하는 단계와, 상기 패드막, 상기 전하 저장층, 상기 터널 절연막, 및 상기 반도체 기판을 식각하여 소자 분리용 트렌치를 형성하는 단계와, 상기 소자 분리용 트렌치를 소자 분리용 절연막으로 채우는 단계와, 상기 패드막이 노츨되도록 평탄화 공정을 실시한 후, 상기 패드막을 제거하는 단계와, 상기 소자 분리용 절연막의 상단부를 식각하여 상기 전하 저장층의 측벽 상단부를 노출시키는 단계와, 상기 전하 저장층 및 상기 소자 분리용 절연막을 포함한 전체 구조 상에 베리어막을 형성하는 단계와, 상기 소자 분리용 절연막 상에 형성된 상기 베리어막을 선택적으로 제거하는 단계, 및 상기 베리어막을 포함한 전체 구조 상에 유전체막을 형성하는 단계를 포함하는 플래시 메모리 소자 및 이의 제조 방법을 개시한다.
플로팅 게이트, 플라즈마, 질화막, 리텐션

Description

플래시 메모리 소자의 제조 방법{Flash memory device and Method for manufacturing of thesame}
본 발명은 플래시 메모리 소자 및 의 제조 방법에 관한 것으로, 특히 플로팅 게이트의 리텐션 특성을 개선할 수 있는 플래시 메모리 소자 및 의 제조 방법에 관한 것이다.
최근 DATA Flash 소자를 구현함에 있어서, SA-STI(Self Aligned Shallow Trench Isolation) 공정을 이용하여 소자 분리막을 형성하고 있는데, 그 방법을 간단하게 설명하면 다음과 같다. 먼저, 터널 산화막, 제1 폴리실리콘층 및 패드 질화막을 순차적으로 형성한 후, 소자 분리 영역의 패드 질화막, 제1 폴리실리콘층 및 터널 산화막을 식각하고, 반도체 기판까지 식각하여 트렌치를 형성한다. 이어서, 트렌치를 절연 물질로 매립하여 STI(Shallow Trench Isolation) 구조의 소자 분리막을 형성한다.
이후에는, 전체 구조 상에 불순물이 도핑된 제2 폴리실리콘층을 형성하고 소 자 분리막 상부의 제2 폴리실리콘층 일부를 식각한다. 계속해서, 제2 폴리실리콘층을 포함한 전체 구조 상에 ONO 유전체막, 제3 폴리실리콘층 및 실리사이드층을 순차적으로 형성한 후, 콘트롤 게이트 마스크를 이용한 식각 공정으로 패터닝을 실시한다. 이로써, 제1 및 제2 폴리실리콘층을 이루어진 플로팅 게이트가 형성되고, 제3 폴리실리콘층으로 이루어진 콘트롤 게이트가 형성되면서 플래쉬 메모리 셀이 제조된다.
본 발명이 이루고자 하는 기술적 과제는 플래시 메모리 소자의 소자 분리막을 형성한 후, 선택적인 질화 공정을 실시하여 반도체 기판의 활성 영역 상에 형성된 플로팅 게이트용 도전막의 상부면 및 측벽에만 질화막을 형성하여 플래시 메모리 소자의 동작시 플로팅 게이트에 차지된 전하들이 인접한 게이트로 이동하는 것을 차단하여 메모리 소자의 디스트리뷰션(Distribution) 및 리텐션(Retention) 특성을 개선할 수 있는 플래시 메모리 소자 및 이의 제조 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판 상에 터널 절연막, 전하 저장층, 및 패드막을 순차적으로 적층하여 형성하는 단계와, 상기 패드막, 상기 전하 저장층, 상기 터널 절연막, 및 상기 반도체 기판을 식각하여 소자 분리용 트렌치를 형성하는 단계와, 상기 소자 분리용 트렌치를 소자 분리용 절연막으로 채우는 단계와, 상기 패드막이 노츨되도록 평탄화 공정을 실시한 후, 상기 패드막을 제거하는 단계와, 상기 소자 분리용 절연막의 상단부를 식각하여 상기 전하 저장층의 측벽 상단부를 노출시키는 단계와, 상기 전하 저장층 및 상기 소자 분리용 절연막을 포함한 전체 구조 상에 베리어막을 형성하는 단계와, 상기 소자 분리용 절연막 상에 형성된 상기 베리어막을 선택적으로 제거하는 단계, 및 상기 베리어막을 포함한 전체 구조 상에 유전체막을 형성하는 단계를 포함한다.
상기 패드막 상에 하드 마스크막을 형성하는 단계를 더 포함한다.
상기 소자 분리용 절연막을 형성하기 전에 상기 소자 분리용 트렌치를 포함한 전체 구조 상에 라이너막을 형성하는 단계를 더 포함한다.
상기 평탄화 공정을 실시하는 단계는 화학기계연마 (chemical mechanical polishing, CMP ) 공정을 이용하며, 이때 사용되는 슬러리는 산화막 및 질화막의 연마비가 1:1 내지 50 :1 이다.
상기 패드막을 제거하는 단계는 인산(H3PO4)을 이용하여 실시한다.
상기 소자 분리용 절연막의 상단부를 식각하는 단계는 HF 또는 PCL을 이용하여 상기 상기 소자 분리용 절연막을 식각하는 단계, 및 세정 공정을 실시하여 잔류물을 제거하는 단계를 포함한다.
상기 베리어막을 형성하는 단계는 플라즈마 질화 처리 공정을 이용하여 실시한다.
상기 베리어막을 선택적으로 제거하는 단계는 1:1 내지 500 : 1의 DHF(Diluted HF)를 이용한 식각 공정, O3 세정 공정, 건식 세정 공정 및 SC-1을 이용한 세정 공정을 조합하여 실시한다.
상기 베리어막을 형성하는 단계는 상기 전하 저장층 상에 형성된 상기 베리어막은 Si3N4 이고, 상기 소자 분리용 절연막 상에 형성된 상기 베리어막은 SiON이다.
상기 전하 저장층의 측벽 및 상부면에 형성된 상기 베리어막의 바인딩 에너 지가 상기 소자 분리용 절연막 상에 형성된 상기 베리어막의 바인딩 에너지보다 높다.
본 발명의 일실시 예에 따른 플래시 메모리 소자는 활성 영역 및 소자 분리 영역으로 정의되는 반도체 기판과, 상기 활성 영역 상에 순차적으로 적층되어 형성된 터널 절연막 및 전하 저장층과, 상기 소자 분리 영역에 형성된 소자 분리막과, 상기 전하 저장층의 상부 및 측벽에만 형성된 베리어막, 및 상기 베리어막 및 상기 소자 분리막 상에 형성된 유전체막을 포함한다.
본 발명의 일실시 예에 따르면, 소자 분리막을 형성한 후, 선택적인 질화 공정을 실시하여 반도체 기판의 활성 영역 상에 형성된 플로팅 게이트용 도전막의 상부면 및 측벽에만 질화막을 형성하여 플래시 메모리 소자의 동작시 플로팅 게이트에 차지된 전하들이 인접한 게이트로 이동하는 것을 차단하여 메모리 소자의 디스트리뷰션(Distribution) 및 리텐션(Retention) 특성을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상 의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 1a 내지 도 1e는 본 발명의 일실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상에 터널 절연막(101), 전하 저장층(102), 버퍼막(103), 패드막(104), 및 하드 마스크막(105)을 순차적으로 형성한다. 터널 절연막(101)은 산화막으로 형성하는 것이 바람직하다. 전하 저장층은(102)은 폴리 실리콘막 또는 전하를 트랩할 수 있는 질화막으로 형성하는 것이 바람직하다. 전하 저장층(102)을 폴리 실리콘막으로 형성할 경우 불순물이 함유되지 않은 비정질 폴리 실리콘막과 불순물이 함유된 폴리 실리콘막으로 구성된 이중막으로 형성하는 것이 바람직하다. 버퍼막(103)은 산화막으로 형성하는 것이 바람직하다. 패드막(104)은 질화막으로 형성하는 것이 바람직하다. 하드 마스크막(105)은 산화막과 질화막의 이중 구조로 형성하는 것이 바람직하다.
도 1b를 참조하면, 식각 공정을 실시하여 하드 마스크막(105)을 패터닝한다. 이 후, 패터닝된 하드 마스크막(105)을 식각 마스크로 이용하는 식각 공정을 실시하여 패드막(104), 버퍼막(103), 전하 저장층(102), 및 터널 절연막(101)을 식각하여 반도체 기판(100)의 소자 분리 영역을 노출시킨다.
노출된 반도체 기판(100)을 식각하여 소자 분리용 트렌치(106)를 형성한다.
이 후, 산화 공정을 실시하여 소자 분리용 트렌치(106)를 형성하기 위한 식 각 공정으로 인한 식각 손상부를 치유할 수 있다.
도 1c를 참조하면, 소자 분리용 트렌치(106)를 포함한 전체 구조 상에 라이너막(107)을 형성한다. 라이너막(107)은 HDP 산화막으로 형성하는 것이 바람직하다.
이 후, 라이너막(107)을 포함한 전체 구조 상에 소자 분리용 절연막(108)을 형성하여 소자 분리용 트렌치(106)를 채운다. 소자 분리용 절연막(108)은 유동성이 뛰어난 SOD(spin on dielectric) 산화막으로 형성하는 것이 바람직하다. 소자 분리용 절연막(108)은 SOD 산화막 대신 HDP 산화막으로 형성할 수 있다.
이 후, 큐어링 공정을 실시하여 소자 분리용 절연막(108)의 막질을 향상시키는 것이 바람직하다. 큐어링 공정시 발생하는 수분 및 수소를 포함하는 불순물은 라이너막(107)에 의해 반도체 기판의 액티브 영역으로 유입되는 것을 방지할 수 있다.
도 1d를 참조하면, 패드막이 노출되도록 평탄화 공정을 진행한다. 평탄화 공정은 화학기계연마 (chemical mechanical polishing, CMP ) 공정을 이용하며, 이때 사용되는 슬러리는 산화막 및 질화막의 연마비가 1:1 내지 50 :1 인것이 바람직하다. 이 후, 패드막을 제거한다. 패드막은 인산(H3PO4)을 이용하여 제거한다. 이 후, 소자 분리용 절연막(108) 및 라이너막(107)의 상단부를 식각하여 유효 필드 산화막 높이(EFH;Effective Field Hight)를 조절한다. 이때 유효 필드 산화막 높이를 조절하는 식각 공정은 전하 저장층(102)의 측벽 상부가 노출되도록 진행하는 것이 바람 직하다. 유효 필드 산화막 높이를 조절하는 식각 공정은 HF 또는 PCL을 이용하여 실시하는 것이 바람직하다. 이 후 세정 공정을 실시하여 잔류물을 제거한다.
이 후, 플라즈마 질화 처리 공정을 실시하여 노출되는 전하 저장층(102)의 상부면 및 측벽에 베리어막(109)을 형성한다. 베리어막(109)은 질화막으로 형성하는 것이 바람직하다.
이때 베리어막(109)을 형성하는 공정을 상세히 설명하면 다음과 같다.
전하 저장층(102), 및 소자 분리용 절연막(108)을 포함하는 전체 구조 상에 플라즈마 질화 처리 공정을 실시하여 질화막을 형성한다. 이 후, 소자 분리용 절연막(108), 더욱 바람직하게는 반도체 기판의 소자 분리 영역에 형성된 질화막을 선택적으로 제거한다.
상술한 질화막 제거 공정은 1:1 내지 500 : 1의 DHF(Diluted HF)를 이용한 식각 공정, O3 세정 공정, 건식 세정 공정 및 SC-1을 이용한 세정 공정을 조합하여 실시하는 것이 바람직하다.
상술한 질화막 제거 공정은 플라즈마 질화 처리 공정시 소자 분리 영역 상에 형성된 질화막은 산화막으로 형성된 소자 분리용 절연막(108)에 의해 약한 SiON 결합을 하고 있으며 세정 공정으로 인하여 쉽게 SiO2 결합으로 형성된다. 이로 인하여 전하 저장층(102)이 폴리 실리콘으로 형성되었을 경우 전하 저장층(102)의 측벽에 형성된 베리어막(109)은 Si3N4으로 형성되어 소자 분리 영역 상에 형성된 질화막 제거 공정시 선택적으로 잔류시킬 수 있다. 이로 인하여 소자 분리 영역 상에 형성된 질화막과 소자 분리용 절연막(108)에 의한 트랩 차지가 발생하는 것을 억제하여 소자의 리텐션 특성을 개선할 수 있다.
도 1e를 참조하면, 베리어막(109)을 포함하는 전체 구조 상에 유전체막(110)을 형성한다. 유전체막(110)은 제1 산화막(110a), 질화막(110b), 및 제2 산화막(110c)으로 구성된 ONO 구조로 형성할 수 있다.
이 후, 유전체막(110) 상에 콘트롤 게이트용 도전막(111)을 형성한다.
도 2는 도 1d에 도시된 질화막 제거 공정시 반도체 기판의 활성 영역 및 소자 분리 영역 상의 질화 농도를 나타내는 그래프이다.
도 2를 참조하면, 본 발명의 선택적 세정 공정을 실시할 경우 활성 영역 대비 소자 분리 영역의 질화 농도가 낮게 나타나는 것으로 선택적 제거 능력을 확인할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1e는 본 발명의 일실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a, 및 도 2b는 도 1d에 도시된 질화막 제거 공정시 반도체 기판의 활성 영역 및 소자 분리 영역 상에 형성된 질화막의 바인딩 에너지 및 질화 농도를 나타내는 그래프이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 터널 절연막
102 : 전하 저장층 103 : 버퍼막
104 : 패드막 105 : 하드마스크막
106 : 소자 분리용 트렌치 107 : 라이너막
108 : 소자분리용 절연막 109 : 베리어막
110 : 유전체막 111 : 콘트롤 게이트용 도전막

Claims (18)

  1. 활성 영역 및 소자 분리 영역으로 정의되는 반도체 기판 상에 터널 절연막 및 도전막을 형성하는 단계;
    상기 소자 분리 영역 상에 형성된 상기 도전막, 상기 터널 절연막, 및 상기 반도체 기판을 식각한 후, 이를 절연막으로 채워 소자 분리막을 형성하는 단계; 및
    상기 도전막의 측벽 및 상부면에 베리어막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 베리어막은 플라즈마 공정을 이용하여 형성하는 플래시 메모리 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 베리어막을 형성하는 단계는 상기 플라즈마 공정을 실시하여 상기 도전막 및 상기 소자 분리막을 포함하는 전체 구조 상에 질화막을 형성하는 단계; 및
    상기 도전막의 측벽 및 상부면에 형성된 상기 질화막을 잔류시키되, 상기 소자 분리막 상에 형성된 상기 질화막을 선택적으로 제거하여 상기 베리어막을 형성 하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 질화막을 선택적으로 제거하는 단계는 1:1 내지 500 : 1의 DHF(Diluted HF)를 이용한 식각 공정, O3 세정 공정, 건식 세정 공정 및 SC-1을 이용한 세정 공정을 조합하여 실시하는 플래시 메모리 소자의 제조 방법.
  5. 제 3 항에 있어서,
    상기 도전막의 측벽 및 상부면에 형성된 상기 질화막의 바인딩 에너지가 상기 소자 분리막 상에 형성된 상기 질화막의 바인딩 에너지보다 높은 플래시 메모리 소자의 제조 방법.
  6. 반도체 기판 상에 터널 절연막, 전하 저장층, 및 패드막을 순차적으로 적층하여 형성하는 단계;
    상기 패드막, 상기 전하 저장층, 상기 터널 절연막, 및 상기 반도체 기판을 식각하여 소자 분리용 트렌치를 형성하는 단계;
    상기 소자 분리용 트렌치를 소자 분리용 절연막으로 채우는 단계;
    상기 패드막이 노츨되도록 평탄화 공정을 실시한 후, 상기 패드막을 제거하는 단계;
    상기 소자 분리용 절연막의 상단부를 식각하여 상기 전하 저장층의 측벽 상단부를 노출시키는 단계;
    상기 전하 저장층 및 상기 소자 분리용 절연막을 포함한 전체 구조 상에 베리어막을 형성하는 단계;
    상기 소자 분리용 절연막 상에 형성된 상기 베리어막을 선택적으로 제거하는 단계; 및
    상기 베리어막을 포함한 전체 구조 상에 유전체막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 패드막 상에 하드 마스크막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
  8. 제 6 항에 있어서,
    상기 소자 분리용 절연막을 형성하기 전에 상기 소자 분리용 트렌치를 포함 한 전체 구조 상에 라이너막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
  9. 제 6 항에 있어서,
    상기 평탄화 공정을 실시하는 단계는 화학기계연마 (chemical mechanical polishing, CMP ) 공정을 이용하며, 이때 사용되는 슬러리는 산화막 및 질화막의 연마비가 1:1 내지 50 :1 인 플래시 메모리 소자의 제조 방법.
  10. 제 6 항에 있어서,
    상기 패드막을 제거하는 단계는 인산(H3PO4)을 이용하여 실시하는 플래시 메모리 소자의 제조 방법.
  11. 제 6 항에 있어서,
    상기 소자 분리용 절연막의 상단부를 식각하는 단계는 HF 또는 PCL을 이용하여 상기 상기 소자 분리용 절연막을 식각하는 단계; 및
    세정 공정을 실시하여 잔류물을 제거하는 단계를 포함하는 플래시 메모리 소 자의 제조 방법.
  12. 제 6 항에 있어서,
    상기 베리어막을 형성하는 단계는 플라즈마 질화 처리 공정을 이용하여 실시하는 플래시 메모리 소자의 제조 방법.
  13. 제 6 항에 있어서,
    상기 베리어막을 선택적으로 제거하는 단계는 1:1 내지 500 : 1의 DHF(Diluted HF)를 이용한 식각 공정, O3 세정 공정, 건식 세정 공정 및 SC-1을 이용한 세정 공정을 조합하여 실시하는 플래시 메모리 소자의 제조 방법.
  14. 제 6 항에 있어서,
    상기 베리어막을 형성하는 단계는 상기 전하 저장층 상에 형성된 상기 베리어막은 Si3N4 이고, 상기 소자 분리용 절연막 상에 형성된 상기 베리어막은 SiON인 플래시 메모리 소자의 제조 방법.
  15. 제 6 항에 있어서,
    상기 전하 저장층의 측벽 및 상부면에 형성된 상기 베리어막의 바인딩 에너지가 상기 소자 분리용 절연막 상에 형성된 상기 베리어막의 바인딩 에너지보다 높은 플래시 메모리 소자의 제조 방법.
  16. 활성 영역 및 소자 분리 영역으로 정의되는 반도체 기판;
    상기 활성 영역 상에 순차적으로 적층되어 형성된 터널 절연막 및 전하 저장층;
    상기 소자 분리 영역에 형성된 소자 분리막;
    상기 전하 저장층의 상부 및 측벽에만 형성된 베리어막; 및
    상기 베리어막 및 상기 소자 분리막 상에 형성된 유전체막을 포함하는 플래시 메모리 소자.
  17. 제 16 항에 있어서,
    상기 베리어막은 질화막인 플래시 메모리 소자.
  18. 제 16 항에 있어서,
    상기 베리어막은 상기 전하 저장층의 상부 및 측벽의 상부에만 형성된 플래시 메모리 소자.
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