KR20040057611A - 트렌치 형성 방법 - Google Patents
트렌치 형성 방법 Download PDFInfo
- Publication number
- KR20040057611A KR20040057611A KR1020020084377A KR20020084377A KR20040057611A KR 20040057611 A KR20040057611 A KR 20040057611A KR 1020020084377 A KR1020020084377 A KR 1020020084377A KR 20020084377 A KR20020084377 A KR 20020084377A KR 20040057611 A KR20040057611 A KR 20040057611A
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- etching
- substrate
- pad nitride
- film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 48
- 238000005530 etching Methods 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 150000004767 nitrides Chemical class 0.000 claims abstract description 30
- 229920000642 polymer Polymers 0.000 claims abstract description 21
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 13
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 13
- 239000010703 silicon Substances 0.000 claims abstract description 13
- 238000002955 isolation Methods 0.000 claims abstract description 8
- 239000000126 substance Substances 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 238000011065 in-situ storage Methods 0.000 claims description 3
- 238000003486 chemical etching Methods 0.000 claims 1
- 238000006388 chemical passivation reaction Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 abstract 4
- 239000006117 anti-reflective coating Substances 0.000 abstract 1
- 125000006850 spacer group Chemical group 0.000 abstract 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000011261 inert gas Substances 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 1
- 238000011066 ex-situ storage Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Plasma & Fusion (AREA)
- Element Separation (AREA)
- Drying Of Semiconductors (AREA)
Abstract
본 발명은 트렌치의 상단 부분을 라운딩(rounding)시킬 수 있는 트렌치 형성 방법에 관해 개시한 것으로서, 소자의 격리영역이 정의된 실리콘기판을 제공하는 단계와, 기판 상에 패드 산화막, 패드 질화막 및 반사방지막을 차례로 형성하는 단계와, 반사방지막 위에 소자의 격리영역을 노출시키는 감광막 패턴을 형성하는 단계와, 감광막 패턴을 마스크로 하고 반사방지막, 패드 질화막, 패드 사화막 및 기판의 소정두께까지 식각하여 측면 프로파일이 버티컬한 제 1트렌치를 형성하는 단계와, 패드 질화막을 과도 식각하여 감광막 패턴, 잔류된 반사방지막, 패드 질화막, 패드 산화막 및 기판 측면에 측벽 형상의 다량의 폴리머를 발생시키면서 동시에 제 1트렌치 하부가 식각되어 일정 각도를 가진 제 2트렌치를 형성하는 단계와, 폴리머를 마스크로 하여 제 2트렌치의 하부를 식각하여 최종의 라운딩처리된 제 3트렌치를 형성하는 단계와, 감광막 패턴, 반사방지막 및 폴리머를 제거하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로는 트렌치(trench)의 상단 부분을 라운딩(rounding)시킬 수 있는 트렌치 형성 방법에 관한 것이다.
현재 0.145㎛급의 소자에서 소자 분리는 STI(Shallow Trench Isolation) 공정을 이용한다. 상기 STI 공정을 진행할 때, 스트레스(stress) 완화 및 게이트 산화막의 두께가 얇아지는 현상을 방지하기 위해 트렌치 상단 부분을 라운딩처리한다. 이때, 상기 라운딩 처리 공정 시, 라운딩 길이(length)를 너무 크게 하거나 각도를 크게 주게 되면 곡률이 작게 되며, 패드 질화막이 트렌치 상단부에 걸쳐지는 현상이 발생된다. 이와는 반대로, 라운딩 길이를 너무 작게 하면 라운딩 역할을 제대로 수행하지 못하게 된다.
종래 기술에 따른 트렌치 형성 방법은 다음과 같다.
먼저, 반도체 기판 상에 패드 산화막 및 패드 질화막을 차례로 형성한 다음, 상기 패드 질화막 위에 트렌치 형성영역을 노출시키는 감광막 패턴을 형성한다. 이어, 상기 감광막 패턴을 마스크로 하여 패드 질화막, 패드 산화막 및 기판의 소정 깊이까지 식각한다. 이때, 상기 식각 공정에서, 감광막 패턴, 식각된 패드 질화막 및 패드 산화막 측면에는 측벽 형상의 폴리머가 다량 발생된다. 다시, 폴리머를 마스크로 기판을 식각함으로서, 상단 부분이 라운딩된 트렌치를 형성한다.
그러나, 종래의 기술에서는 트렌치의 상단 부분의 라운딩 길이를 제어하는 데 한계가 있으며, 또한, 트렌치 형성을 위한 식각 공정 시, 폴리머가 웨이퍼 전면에 균일하게 형성시키는 데에는 기술적인 어려움이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 트렌치의 상단 부분을 안정적으로 라운딩처리할 수 있는 트렌치 형성 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1e는 본 발명에 따른 트렌치 형성 방법을 설명하기 위한 공정단면도.
상기 목적을 달성하기 위한 본 발명에 따른 트렌치 형성 방법은 소자의 격리영역이 정의된 실리콘기판을 제공하는 단계와, 상기 기판 상에 패드 산화막, 패드 질화막 및 반사방지막을 차례로 형성하는 단계와, 반사방지막 위에 소자의 격리영역을 노출시키는 감광막 패턴을 형성하는 단계와, 감광막 패턴을 마스크로 하고 반사방지막, 패드 질화막, 패드 사화막 및 기판의 소정두께까지 식각하여 측면 프로파일이 버티컬한 제 1트렌치를 형성하는 단계와, 패드 질화막을 과도 식각하여감광막 패턴, 잔류된 반사방지막, 패드 질화막, 패드 산화막 및 기판 측면에 측벽 형상의 다량의 폴리머를 발생시키면서 동시에 제 1트렌치 하부가 식각되어 일정 각도를 가진 제 2트렌치를 형성하는 단계와, 폴리머를 마스크로 하여 제 2트렌치의 하부를 식각하여 최종의 라운딩처리된 제 3트렌치를 형성하는 단계와, 감광막 패턴, 반사방지막 및 폴리머를 제거하는 단계를 포함한 것을 특징으로 한다.
상기 제 1트렌치는 상기 기판 표면에 대해 80°이상의 각도를 갖는 것이 바람직하다.
상기 패드 질화막의 식각 공정은 상기 기판의 실리콘에 대해 상기 패드 질화막의 선택비가 1이하인 CHxFy(x≥0,y≥0)/Ar,He 및 Ne 중 어느 하나/O2의 케미컬을 사용하는 것이 바람직하다.
상기 패드 질화막 및 트렌치 식각 공정은 동일한 하이브리드 식각장비에서 인-시튜로 진행하는 것이 바람직하다.
상기 패드 질화막 및 트렌치 식각 공정은 서로 다른 식각장비에서 엑스-시튜로 진행하는 것이 바람직하다.
상기 제 2트렌치는 상기 기판 표면에서 50∼400Å 두께로 형성하며, 기판 표면에 대해 60°이하의 각도를 갖는 것이 바람직하다.
상기 패드 질화막을 과도 식각하는 공정은, 실리콘에 대한 패드 질화막의 선택비가 1.5이상인 CHxFy(x≥0,y≥0)/Ar,He 및 Ne 중 어느 하나/O2의 케미컬을 사용하는 것이 바람직하다.
상기 제 3트렌치 식각 공정 이전에, HB/Cl2 및 HBr/NF3/He/O2 중 어느 하나의 케미컬을 공급하여 상기 폴리머 패시베이션을 강화하는 것이 바람직하다.
상기 제 3트렌치 식각 공정에서, Cl2 및 HBr/NF3/Cl2/O2 d중 어느 하나의 케미컬을 공급하는 것이 바람직하다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 1a 내지 도 1e는 본 발명에 따른 트렌치 형성 방법을 설명하기 위한 공정단면도이다.
본 발명의 일실시예에 따른 트렌치 형성 방법은, 도 1a에 도시된 바와 같이, 먼저 소자영역(Ⅱ)과 격리영역(Ⅰ)이 정의된 실리콘기판(1) 전면에 완충 역할을 하는 실리콘 산화막(3)과 산화를 억제하는 실리콘 질화막(5)을 차례로 형성한다.
이어서, 상기 실리콘 질화막(5) 상에 반사방지막(7)을 형성하고 나서, 상기 반사방지막(7) 위에 감광막(photoresist)을 도포한 후, 노광 및 현상하여 격리영역(Ⅰ)을 노출시키는 감광막 패턴(9)을 형성한다.
그 다음, 도 1b에 도시된 바와 같이, 상기 감광막 패턴(9)을 식각마스크로 하여 상기 반사방지막, 실리콘 질화막, 실리콘 산화막 및 기판의 소정까지 식각하여 제 1트렌치(t1)를 형성한다. 이때, 상기 식각 공정은 기판의 실리콘 성분에 대해 상기 패드 질화막의 선택비가 1이하인 CHxFy(x≥0,y≥0)/Ar,He 및 Ne 중 어느 하나/O2의 케미컬을 사용함으로서, 측면 프로파일(profile)이 버티컬(vertical)한 제 1트렌치(t1)을 형성한다. 상기 제 1트렌치(t1)는 상기 기판 표면에 대해 80°이상의 각도를 가진다.
또는, 상기 반사방지막을 식각할 때, 기판의 실리콘 성분에 대해 낮은 선택비의 케미컬을 사용하여 실리콘 질화막 식각 공정없이 바로 기판을 식각함으로서, 상기 실리콘 질화막 식각 공정을 생략할 수 있다. 상기 케미컬로는 실리콘에 대해 실리콘 질화막의 선택비가 1이하인 CHxFy(x≥0, y≥0)/불활성 가스/O2의 혼합 가스를 사용한다. 상기 불활성 가스로는 Ar, He 또는 Ne 를 이용할 수 있다.
한편, 실리콘 질화막 식각 공정과 트렌치 식각 공정은 동일한 하이브리드(hybrid) 식각장비(etcher)에서 인-시튜(in-situ)로 진행하거나, 다른 식각장비에서 엑스-시튜(ex-situ)로 진행한다.
이 후, 도 1c에 도시된 바와 같이, 실리콘 질화막을 과도 식각함으로서, 감광막 패턴, 식각된 반사방지막, 실리콘 질화막, 실리콘 산화막 및 기판의 측면에 측벽 형상의 폴리머(11)가 다량 발생되며, 상기 폴리머(11)가 식각 마스크로 작용하여 제 1트렌치 하부가 식각되어 일정 각도를 가진 제 2트렌치(t2)를 형성한다. 이때, 상기 제 2트렌치(t2)는 상기 기판 표면에서 50∼400Å 두께로 형성하며, 상기 기판 표면에 대해 60°이하의 각도를 가진다. 또한, 상기 패드 질화막을 과도 식각하는 공정은, 실리콘에 대한 상기 패드 질화막의 선택비가 1.5이상인 CHxFy(x≥0,y≥0)/Ar,He 및 Ne 중 어느 하나/O2의 케미컬을 사용한다.
이어, 도 1d에 도시된 바와 같이, 상기 제 3트렌치 식각 공정 이전에, 먼저, HB/Cl2 및 HBr/NF3/He/O2 중 어느 하나의 케미컬을 공급하여 상기 폴리머(11) 패시베이션을 강화한다. 그 다음, Cl2 또는 HBr/NF3/Cl2/O2의 케미컬을 공급하면서 상기 패시베이션된 폴리머(12)를 마스크로 하여 제 2트렌치 하부를 식각하여 최종의라운드진 제 3트렌치(t3)를 형성한다.
이 후, 도 1e에 도시된 바와 같이, 상기 감광막 패턴 및 반사방지막을 제거하고 나서, 상기 결과의 기판 전면에 세정 공정을 실시하여 폴리머를 제거한다.
본 발명에 따르면, 측벽 형상의 폴리머가 발생되는 실리콘 질화막 과도 식각 공정에서, 기판의 일부를 식각하여 트렌치를 형성하고 나서, 상기 폴리머를 마스크로 하여 상기 트렌치 하부를 식각하여 일정 각도로 라운딩된 최종의 트렌치를 형성한다.
이상에서와 같이, 본 발명은 측벽 형상의 폴리머가 발생되는 실리콘 질화막 과도 식각 공정에서 기판의 일부를 식각하여 트렌치를 형성하고 나서, 상기 폴리머를 마스크로 하여 트렌치 하부를 식각하여 일정 각도로 라운딩된 최종의 트렌치를 형성함으로써, 트렌치의 상단 부분에 2중의 슬로프를 형성하며, 라운딩 길이를 안정적으로 제어 가능하다.
또한, 본 발명은 트렌치 형성을 위한 식각 공정 시, 실리콘에 대한 상기 패드 질화막의 선택비가 1.5이상인 CHxFy(x≥0,y≥0)/Ar,He 및 Ne 중 어느 하나/O2의 케미컬을 사용함으로써, 폴리머가 웨이퍼에 균일하게 형성된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (10)
- 소자의 격리영역이 정의된 실리콘기판을 제공하는 단계와,상기 기판 상에 패드 산화막, 패드 질화막 및 반사방지막을 차례로 형성하는 단계와,상기 반사방지막 위에 트렌치영역이 정의된 감광막 패턴을 형성하는 단계와,상기 감광막 패턴을 마스크로 하고 상기 반사방지막, 패드 질화막, 패드 사화막 및 기판의 소정두께까지 식각하여 측면 프로파일이 버티컬한 제 1트렌치를 형성하는 단계와,상기 패드 질화막을 과도 식각하여 상기 감광막 패턴, 잔류된 반사방지막, 패드 질화막, 패드 산화막 및 기판 측면에 측벽 형상의 다량의 폴리머를 발생시키면서 동시에 상기 제 1트렌치 하부가 식각되어 일정 각도를 가진 제 2트렌치를 형성하는 단계와,상기 폴리머를 마스크로 하여 상기 제 2트렌치의 하부를 식각하여 최종의 라운딩처리된 제 3트렌치를 형성하는 단계와,상기 감광막 패턴, 반사방지막 및 폴리머를 각각 제거하는 단계를 포함한 것을 특징으로 하는 트렌치 형성 방법.
- 제 1항에 있어서, 상기 제 1트렌치는 상기 기판 표면에 대해 80°이상의 각도를 가진 것을 특징으로 하는 트렌치 형성 방법.
- 제 1항에 있어서, 상기 패드 질화막의 식각 공정은 상기 기판의 실리콘에 대해 상기 패드 질화막의 선택비가 1이하인 CHxFy(x≥0,y≥0)/Ar,He 및 Ne 중 어느 하나/O2의 케미컬을 사용하는 것을 특징으로 하는 트렌치 형성 방법.
- 제 1항에 있어서, 상기 패드 질화막 및 트렌치 식각 공정은 동일한 하이브리드 식각장비에서 인-시튜로 진행하는 것을 특징으로 하는 트렌치 형성 방법.
- 제 1항에 있어서, 상기 패드 질화막 및 트렌치 식각 공정은 서로 다른 식각장비에서 엑스-시튜로 진행하는 것을 특징으로 하는 트렌치 형성 방법.
- 제 1항에 있어서, 상기 제 2트렌치는 상기 기판 표면에서 50∼400Å 두께로 형성하는 것을 특징으로 하는 트렌치 형성 방법.
- 제 1항에 있어서, 상기 제 2트렌치는 상기 기판 표면에 대해 60°이하의 각도를 가진 것을 특징으로 하는 트렌치 형성 방법.
- 제 1항에 있어서, 상기 패드 질화막을 과도 식각하는 공정은, 실리콘에 대한 상기 패드 질화막의 선택비가 1.5이상인 CHxFy(x≥0,y≥0)/Ar,He 및 Ne 중 어느 하나/O2의 케미컬을 사용하는 것을 특징으로 하는 트렌치 형성 방법.
- 제 1항에 있어서, 상기 제 3트렌치 식각 공정 이전에, HB/Cl2 및 HBr/NF3/He/O2 중 어느 하나의 케미컬을 공급하여 상기 폴리머 패시베이션을 강화하는 것을 특징으로 하는 트렌치 형성 방법.
- 제 1항에 있어서, 상기 제 3트렌치 식각 공정에서, Cl2 및 HBr/NF3/Cl2/O2 d중 어느 하나의 케미컬을 공급하는 것을 특징으로 하는 트렌치 형성 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020020084377A KR100895828B1 (ko) | 2002-12-26 | 2002-12-26 | 트렌치 형성 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020020084377A KR100895828B1 (ko) | 2002-12-26 | 2002-12-26 | 트렌치 형성 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20040057611A true KR20040057611A (ko) | 2004-07-02 |
KR100895828B1 KR100895828B1 (ko) | 2009-05-06 |
Family
ID=37350174
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020020084377A KR100895828B1 (ko) | 2002-12-26 | 2002-12-26 | 트렌치 형성 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100895828B1 (ko) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100609234B1 (ko) * | 2004-12-29 | 2006-08-02 | 동부일렉트로닉스 주식회사 | 하부 반사방지막의 얕은 트랜치 절연 형성 방법 |
KR100843047B1 (ko) * | 2006-12-04 | 2008-07-01 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19990057941A (ko) * | 1997-12-30 | 1999-07-15 | 김영환 | 반도체 장치의 소자 분리막 형성방법 |
KR20000061225A (ko) * | 1999-03-24 | 2000-10-16 | 김영환 | 반도체소자의 트렌치 형성방법 |
KR100358130B1 (ko) * | 1999-12-24 | 2002-10-25 | 주식회사 하이닉스반도체 | 트렌치 저면의 스트레스 집중 현상을 완화시킬 수 있는 트렌치형 소자분리막 형성방법 |
JP4200626B2 (ja) | 2000-02-28 | 2008-12-24 | 株式会社デンソー | 絶縁ゲート型パワー素子の製造方法 |
-
2002
- 2002-12-26 KR KR1020020084377A patent/KR100895828B1/ko not_active IP Right Cessation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100609234B1 (ko) * | 2004-12-29 | 2006-08-02 | 동부일렉트로닉스 주식회사 | 하부 반사방지막의 얕은 트랜치 절연 형성 방법 |
KR100843047B1 (ko) * | 2006-12-04 | 2008-07-01 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
Also Published As
Publication number | Publication date |
---|---|
KR100895828B1 (ko) | 2009-05-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5843226A (en) | Etch process for single crystal silicon | |
US6759340B2 (en) | Method of etching a trench in a silicon-on-insulator (SOI) structure | |
US20070111467A1 (en) | Method for forming trench using hard mask with high selectivity and isolation method for semiconductor device using the same | |
US6027959A (en) | Methods for in-situ removal of an anti-reflective coating during a nitride resistor protect etching process | |
US6066567A (en) | Methods for in-situ removal of an anti-reflective coating during an oxide resistor protect etching process | |
KR100867086B1 (ko) | 반도체 장치 제조 방법 및 장치 | |
KR100895828B1 (ko) | 트렌치 형성 방법 | |
KR100596431B1 (ko) | 시릴레이션에 의한 표면 묘사공정을 이용한 패터닝방법 | |
KR100571629B1 (ko) | 반도체 소자 제조 방법 | |
US20070004105A1 (en) | Method for fabricating semiconductor device | |
JP2005136097A (ja) | 半導体装置の製造方法 | |
KR20020048616A (ko) | 플래시 메모리 장치의 게이트 패턴 형성 방법 | |
KR100410695B1 (ko) | 반도체 소자의 콘택 플러그 형성방법 | |
KR100607760B1 (ko) | 반도체 소자의 식각 챔버 클리닝 방법 | |
US6833315B1 (en) | Removing silicon oxynitride of polysilicon gates in fabricating integrated circuits | |
KR980012064A (ko) | 단결성 실리콘 에칭 방법 | |
KR100701687B1 (ko) | 게이트전극 식각방법 | |
KR20040050112A (ko) | 반도체 소자 제조 방법 | |
KR100505423B1 (ko) | 워드라인 형성 방법 | |
KR100792375B1 (ko) | 반도체장치의 제조 방법 | |
KR100895826B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
KR20040057645A (ko) | 반도체 소자의 제조방법 | |
KR20050022169A (ko) | 반도체 소자의 소자 분리막 형성방법 | |
KR20010044889A (ko) | 반도체소자 제조를 위한 식각방법 | |
KR20060113297A (ko) | 에스티에이알 공정을 이용한 반도체장치의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E90F | Notification of reason for final refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
LAPS | Lapse due to unpaid annual fee |