KR100867086B1 - 반도체 장치 제조 방법 및 장치 - Google Patents

반도체 장치 제조 방법 및 장치 Download PDF

Info

Publication number
KR100867086B1
KR100867086B1 KR1020027017740A KR20027017740A KR100867086B1 KR 100867086 B1 KR100867086 B1 KR 100867086B1 KR 1020027017740 A KR1020027017740 A KR 1020027017740A KR 20027017740 A KR20027017740 A KR 20027017740A KR 100867086 B1 KR100867086 B1 KR 100867086B1
Authority
KR
South Korea
Prior art keywords
layer
semiconductor device
device manufacturing
delete delete
silicon
Prior art date
Application number
KR1020027017740A
Other languages
English (en)
Other versions
KR20040002406A (ko
Inventor
크노테르디르크엠
반빈게르덴요하네스
로베르스마데론지제이
Original Assignee
엔엑스피 비 브이
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔엑스피 비 브이 filed Critical 엔엑스피 비 브이
Publication of KR20040002406A publication Critical patent/KR20040002406A/ko
Application granted granted Critical
Publication of KR100867086B1 publication Critical patent/KR100867086B1/ko

Links

Images

Classifications

    • CCHEMISTRY; METALLURGY
    • C09DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09KMATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00Etching, surface-brightening or pickling compositions
    • C09K13/04Etching, surface-brightening or pickling compositions containing an inorganic acid
    • C09K13/08Etching, surface-brightening or pickling compositions containing an inorganic acid containing a fluorine compound
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3063Electrolytic etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • H01L21/0276Photolithographic processes using an anti-reflective coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67063Apparatus for fluid treatment for etching
    • H01L21/67075Apparatus for fluid treatment for etching for wet etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67063Apparatus for fluid treatment for etching
    • H01L21/67075Apparatus for fluid treatment for etching for wet etching
    • H01L21/67086Apparatus for fluid treatment for etching for wet etching with the semiconductor substrates being dipped in baths or vessels

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Weting (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • ing And Chemical Polishing (AREA)

Abstract

본 발명은 그 상에 실리콘층(3)을 갖는 기판(1), 실리콘층(3)에 도포된 무기 비반사층(4), 및 무기 비반사층(4)에 도포된 레지스트 마스크(16)를 제공하는 것을 포함하는 반도체 장치 제조 방법에 관한 것으로, 이 방법은 레지스트 마스크(6)에 의해 무기 비반사층(4)을 패터닝하는 단계와, 실리콘층(3)을 패터닝하는 단계와, 레지스트 마스크(6)를 제거하는 단계와, 저농도의 플루오르화수소산을 포함하고 높은 온도로 인가되는 수용액을 이용한 에칭에 의해 무기 비반사층(4)을 제거하는 단계를 포함한다.

Description

반도체 장치 제조 방법 및 장치{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은, 실리콘층을 갖는 기판, 실리콘층에 도포된 무기 비반사층, 및 무기 비반사층에 도포된 레지스트 마스크의 제공을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
그러한 방법은 미국 특허 제 5,963,841A 호에 개시되어 있다. 이 방법에 따르면, "바닥 비반사 코팅(bottom antireflective coating ; BARC)"을 이용하여 반도체 장치에 전도 게이트가 형성된다. 시작 재료는 유전층과, 예를 들어 다결정 실리콘의 전도층, 산화물층이 제공된 BARC층, 및 레지스트 마스크가 제공된 기판을 갖는 기판이다. 레지스트 마스크, BARC 및 전도층에 의해 선택된 산화물층 영역이 에칭된다. 그 후 레지스트 마스크가 제거되어 하위의 산화물층이 노출된다. 그 후통상적인 습식 에칭 기술 및 플루오르화수소산(HF) 용액을 이용하여 산화물층이 제거되며, 이는 BARC를 노출시킨다. 최종적으로, 통상적인 습식 에칭 기술 및 H3PO4(인산) 용액을 이용하여 잔존하는 BARC가 제거된다.
공지된 방법에서는 게이트의 임계 치수(CD)의 손실이 발생하는 것이 발견되었다. 전도층내 통로의 치수는 레지스트 마스크에 의해 규정된 치수에 더 이상 정확하게 대응하지 않는다. 양호한 CD 제어는 집적회로내 장치의 치수의 지속적인 감소 추세의 관점에서 상당히 중요하다.
발명의 요약
본 발명은 특히 임계 치수(CD)에 전형 또는 실질적으로 변화가 없는 서두에 언급된 종류의 방법을 제공하는 것을 목적으로 한다.
이러한 목적을 위한 본 발명에 따른 방법은,
레지스트 마스크에 의해 무기 비반사층을 패터닝하는 단계와,
실리콘층을 패터닝하는 단계와,
레지스트 마스크를 제거하는 단계와,
저농도의 플루오르화수소산을 포함하고 높은 온도로 적용되는 수용액을 이용한 에칭에 의해 무기 비반사층을 제거하는 단계를 포함한다.
무기 비반사층을 에칭하는 동안, 실리콘층의 노출된 측벽의 침식이 상쇄된다. 결과적으로, 무기 비반사층은 임계 치수(CD)에 어떠한 중대한 변화도 발생시키지 않고 제거될 수 있다. 또한, 실리콘층의 상부벽이 노출되면, 또한 이 상부벽의 침식은 상술한 에칭 프로세스 동안 상쇄된다.
본 발명에 따른 방법의 다른 유리한 실시예는 종속 청구항에 개시되어 있다.
또한, 본 발명은 저농도의 플루오르화수소산을 포함하는 수용액으로 에칭함으로써 무기 비반사층을 제거하는 단계를 수행하기 위한 장치에 관한 것이며, 상기 수용액은 고온에서 도포된다.
도 1 내지 도 4는 본 발명에 따른 방법을 이용한 반도체 장치의 제조에 있어서의 연속적인 단계의 개략적인 단면도.
본 발명의 이들 및 다른 관점은 도면을 참조하여 보다 상세히 설명될 것이다.
도 1 내지 도 4는 반도체 장치의 제조를 위한 본 발명에 따른 프로세스의 많은 단계를 개략적으로 도시한다.
도 1은 유전 재료(2)의 층이 최상부층으로 제공된, 예를 들어 실리콘 본체와 같은 반도체 본체로 이루어진 기판(1)을 도시한다. 당업자들에게는, 제조 프로세스의 단계에 따라 기판(1)이 다른 층 및 나아가 다른 구조체로 이루어질 수 있음이 분명할 것이다. 유전 재료(2)의 층상에는 실리콘층(3)이 있다. 본 실시예에서게이트층으로서 도포되는 실리콘층(3)은 다결정 실리콘 또는 비정질 실리콘의 층으로 도포되는 것이 유리하다. 실리콘층(3)상에는 무기 비반사층(4)이 도포되는데, 무기 비반사층으로는 질화규소 또는 산화질화규소의 층이 도포되는 것이 유리하며, 바람직하게는 실리콘-리치 질화규소 또는 실리콘-리치 산화질화규소의 층이 도포되는 것이 바람직하다. 본 실시예에 있어서 게이트 유전층으로 도포되는 유전 재료(2)의 층은 산화실리콘 또는 산화실리콘과 유사한 재료 등, 무기 비반사층(4)이 선택적으로 에칭될 수 있는 재료로 이루어지는 것이 유리하다. 무기 비반사층(4)에는 레지스트 마스크(6)가 제공된다. 무기 비반사층(4) 및 레지스트 마스크(6) 사이에는 예를 들어 산화실리콘층 등의 다른 층이 존재할 수 있다. 무기 비반사층(4)은 레지스트 마스크(6)에 의해 통상적인 방법으로 에칭된다. 그 후 레지스트 마스크(6)는 통상적인 방법으로 제거된다(도 2).
도 3에 있어서, 실리콘층(3)은 패터닝된 무기 비반사층(4)을 하드 마스크로 이용하면서 에칭에 의해 통상적인 방법으로 유전 재료(2)의 층까지 아래로 패터닝된다.
도 4에 있어서, 무기 비반사층(4)은 저농도, 바람직하게는 0.001 내지 0.1M 범위의 농도의 플루오르화수소산을 포함하는 수용액을 이용한 에칭에 의해 제거된다. 수용액은 고온, 바람직하게는 30℃ 내지 130℃ 범위의 온도, 보다 바람직하게는 100℃ 내지 130℃ 범위의 온도로 인가된다. 수용액의 온도는 수용액을 고압에서 사용함으로써 100℃ 이상의 값으로 증가될 수 있다. 예를 들어, 이것은 무기 비반사층의 에칭이 수행되는 프로세스 챔버내로 가압된 불활성 가스를 전달함으로써 수행될 수 있다. 이를 달성하기 위한 다른 방법은 밀폐 기밀 시스템내에서 소망 온도까지의 수용액을 가열하는 것일 수 있다. 이러한 가열 동안 밀폐 기밀 시스템내측의 압력이 상승하여 수용액의 온도를 극한까지 상승시킨다. 또 다른 방법 은 유압 펌프를 사용하는 것일 수 있다.
이러한 에칭 프로세스에 의해 실리콘층(3)의 노출된 측벽의 침식이 상쇄된다. 결과적으로, 무기 비반사층(4)은 임계 치수(CD)에 어떠한 중대한 변화도 없이 제거될 수 있다. 또한, 실리콘층(3)의 상부벽이 노출되면, 상부벽의 침식 또한 상기 에칭 프로세스동안 상쇄된다. 또한, 이러한 에칭 프로세스는 유전 재료(2)의 층에 대해 우수한 선택성을 추가로 갖는다. 즉, 무기 비반사층(4)은 유전 재료(2)의 층보다 상당히 빠른 속도로 에칭된다. 30℃ 내지 130℃ 범위에서 온도가 보다 높을 수록, 무기 비반사층(3)의 에칭 속도가 보다 빠르고 유전 재료(2)의 층에 대한 에칭 선택성이 보다 높아진다. 또한, 무기 비반사층(4)과 실리콘층(3) 사이의 에칭 선택성을 개선하기 위해, 즉 무기 비반사층(4)의 에칭 속도에 대한 실리콘층(3)의 에칭 속도를 감소시키기 위해, 무기 비반사층(4)을 에칭하는 동안 실리콘층(3)이 비산화 상태로 유지되도록 수용액을 처리하는 것이 바람직하다. 이는 수용액을 배출하여 수용액으로부터 용존 산소를 제거함으로써 달성될 수 있다. 다른 방법은 수용액에 불활성 가스 기포를 통과시켜 용존 산소를 질소(N2) 또는 아르곤(Ar) 등의 불활성 가스와 바꾸는 것이다. 실리콘층(3)의 상태에 긍정적인 효과를 미치기 위해 모든 용존 산소가 제거되거나 또는 불활성 가스로 교체될 필요는 없다는 것이 당업자들에게 분명할 것이다. 이 효과는 수용액으로부터 제거되거나 또는 불활성 가스로 교체된 용존 산소의 비율이 증가할수록 더 커질 것이다. 용존 산소의 제거 또는 교체뿐만 아니라, 또 다른 방법으로는 용존 수소(H2), 또는 다이 티온산(H2S2O4), 하이포아황산(H2S2O6) 또는 포름산(HCOOH) 등의 화학물질 등의 환원제의 첨가하는 것이다. 수소는 수용액에 그 기포를 통과시킴으로써 용해될 수 있다. 상기 수용액 처리중 둘 또는 그 이상의 적용에 의해 실리콘층(3)의 상태에 훨씬 많은 공언된 효과를 달성할 수 있다는 것은 당업자에게는 명백할 것이다.
수행될 습식 에칭 프로세스에 따라, 수용액에는 예를 들어, 에칭 속도 및/또는 에칭 선택성을 제어하기 위한 pH 변경제(modifier), 표면 웨팅(wetting)을 개선하기 위한 계면 활성제, 또는 예를 들어 에칭 선택성을 제어하기 위한 유기 용제 등의 하나 또는 그 이상의 다른 첨가제가 이용될 수 있다. pH 변경제의 예로는 NH4OH, NH4F, HCL, HNO3 및 H2SO를 들 수 있다.
무기 비반사층(4)의 에칭 프로세스는 예를 들어 분무 공구 또는 습식 벤치(wet bench)내에서의 다중-웨이퍼 프로세스에 의해 수행될 수 있다. 다중-웨이퍼 프로세스는 다중 웨이퍼가 하나의 동일한 챔버내에서 동시에 처리되는 프로세스이다. 그러나, 본 발명에 따른 방법은 종래 기술의 방법의 에칭 속도보다 상당히 빠른 에칭 속도를 가능하게 하므로, 유리하게는 무기 비반사층의 에칭 프로세스는 단일-웨이퍼 프로세스, 즉 한번에 하나의 웨이퍼만이 하나의 동일한 프로세스 챔버내에서 처리되는 프로세스에 의해 수행될 수 있다.
게이트가 규정된 후, 장치는 반도체 본체에 소스 및 드레인 영역을 제공하고 트랜지스터 사이에 접속을 제공하는 등의 집적회로의 제조를 위한 일반적으로 알려진 통상적인 프로세스 단계에 종속될 수 있다.
본 발명은 상술한 예에 한정되지 않으며, 본 발명의 범위내에서 보다 많은 변형이 가능하다는 것은 당업자들에게 분명할 것이다. 예로써, 또한 레지스트 마스크는 실리콘층이 패터닝된 후 제거될 수 있다.

Claims (32)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 실리콘층을 그 위에 갖는 기판, 상기 실리콘층에 도포된 무기 비반사층, 및 상기 무기 비반사층에 도포된 레지스트 마스크를 제공하는 것을 포함하는 반도체 장치 제조 방법에 있어서,
    상기 레지스트 마스크에 의해 상기 무기 비반사층을 패터닝하는 단계와,
    상기 실리콘층을 패터닝하는 단계와,
    상기 레지스트 마스크를 제거하는 단계와,
    저농도의 플루오르화수소산을 포함하고 100℃ 이상의 온도에 도달하도록 가압 상태로 되는 수용액을 이용한 에칭에 의해 상기 무기 비반사층을 제거하는 단계를 포함하는
    반도체 장치 제조 방법.
  18. 제 17 항에 있어서,
    상기 플루오르화 수소산은 최고 0.1 M의 농도로 적용되는
    반도체 장치 제조 방법,
  19. 제 18 항에 있어서,
    상기 플루오르화 수소산은 적어도 0.001 M의 농도로 적용되는
    반도체 장치 제조 방법.
  20. 제 17 항 내지 제 19 항중 어느 한 항에 있어서,
    상기 수용액은 최고 130℃의 온도로 적용되는
    반도체 장치 제조 방법.
  21. 제 17 항에 있어서,
    상기 무기 비반사층으로는 질화규소층 또는 산화질화규소층이 도포되는
    반도체 장치 제조 방법.
  22. 제 21 항에 있어서,
    상기 질화규소층으로서 실리콘-리치(silicon-rich) 질화규소층이 도포되는
    반도체 장치 제조 방법.
  23. 제 21 항에 있어서,
    상기 산화질화규소층으로서 실리콘-리치 산화질화규소층이 도포되는
    반도체 장치 제조 방법.
  24. 제 17 항에 있어서,
    상기 수용액은 무기 비반사층을 에칭하는 동안 실리콘층을 비산화 상태로 유지하도록 처리되는
    반도체 장치 제조 방법.
  25. 제 24 항에 있어서,
    상기 수용액을 배기함으로써 상기 수용액으로부터 용존 산소를 제거하는
    반도체 장치 제조 방법.
  26. 제 24 항에 있어서,
    불활성 가스와 용존 산소를 교체함으로써 상기 수용액으로부터 용존 산소를 제거하는
    반도체 장치 제조 방법.
  27. 제 24 항에 있어서,
    상기 수용액에 환원제가 첨가되는
    반도체 장치 제조 방법.
  28. 제 17 항에 있어서,
    상기 기판에는 무기 비반사층이 선택적으로 에칭될 수 있는 유전 재료의 최상부층이 도포되는
    반도체 장치 제조 방법.
  29. 제 17 항에 있어서,
    상기 실리콘층으로서 다결정 실리콘층 또는 비정질 실리콘층이 도포되는
    반도체 장치 제조 방법.
  30. 제 17 항에 있어서,
    실리콘층이 패터닝되기 전에 상기 레지스트 마스크가 제거되는
    반도체 장치 제조 방법.
  31. 제 17 항에 있어서,
    상기 무기 비반사층은 단일-웨이퍼 프로세스에 의해 에칭되는
    반도체 장치 제조 방법.
  32. 제 17 항에 따른 무기 비반사층을 제거하는 단계를 수행하기 위한
    장치.
KR1020027017740A 2001-04-27 2002-04-18 반도체 장치 제조 방법 및 장치 KR100867086B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP01201595 2001-04-27
EP01201595.4 2001-04-27

Publications (2)

Publication Number Publication Date
KR20040002406A KR20040002406A (ko) 2004-01-07
KR100867086B1 true KR100867086B1 (ko) 2008-11-04

Family

ID=8180237

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020027017740A KR100867086B1 (ko) 2001-04-27 2002-04-18 반도체 장치 제조 방법 및 장치
KR1020027017741A KR100876170B1 (ko) 2001-04-27 2002-04-18 반도체 장치 제조 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020027017741A KR100876170B1 (ko) 2001-04-27 2002-04-18 반도체 장치 제조 방법

Country Status (5)

Country Link
US (3) US6887796B2 (ko)
EP (2) EP1386351A1 (ko)
JP (2) JP4242158B2 (ko)
KR (2) KR100867086B1 (ko)
WO (2) WO2002089192A1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060011586A1 (en) * 2004-07-14 2006-01-19 Shea Kevin R Method of etching nitrides
KR101070204B1 (ko) * 2006-02-01 2011-10-06 자이단호진 고쿠사이카가쿠 신고우자이단 반도체 장치의 제조 방법 및 반도체 표면의 마이크로러프니스 저감 방법
US7902082B2 (en) * 2007-09-20 2011-03-08 Samsung Electronics Co., Ltd. Method of forming field effect transistors using diluted hydrofluoric acid to remove sacrificial nitride spacers
US8354347B2 (en) * 2007-12-11 2013-01-15 Globalfoundries Singapore Pte. Ltd. Method of forming high-k dielectric stop layer for contact hole opening
US20110076623A1 (en) * 2009-09-29 2011-03-31 Tokyo Electron Limited Method for reworking silicon-containing arc layers on a substrate
JP5913869B2 (ja) * 2011-08-31 2016-04-27 林純薬工業株式会社 エッチング液組成物およびエッチング方法
US9460934B2 (en) * 2013-03-15 2016-10-04 Globalfoundries Inc. Wet strip process for an antireflective coating layer
TWI558850B (zh) * 2014-03-29 2016-11-21 精密聚合物股份有限公司 電子零件用處理液及電子零件之製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980063789A (ko) * 1996-12-10 1998-10-07 가시오가즈오 트랜지스터어레이의 제조 방법
KR20010030285A (ko) * 1999-09-10 2001-04-16 니시가키 코지 부식성 금속층에 손상을 끼치지 않고 에칭 잔존물에 대해효과적인 포토레지스트 제거제에 관한 조성물과 그것을이용한 반도체 장치의 제조공정
KR100344206B1 (ko) 1997-03-07 2002-07-22 가부시끼가이샤 도시바 어레이기판의 제조방법 및 액정표시장치의 제조방법

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3607480A (en) * 1968-12-30 1971-09-21 Texas Instruments Inc Process for etching composite layered structures including a layer of fluoride-etchable silicon nitride and a layer of silicon dioxide
US3709749A (en) * 1969-12-01 1973-01-09 Fujitsu Ltd Method of etching insulating films
US4269654A (en) * 1977-11-18 1981-05-26 Rca Corporation Silicon nitride and silicon oxide etchant
JPH0541548Y2 (ko) * 1987-10-01 1993-10-20
JPH0296334A (ja) * 1988-10-01 1990-04-09 Nisso Eng Kk 高温エッチング液の循環方法
JP2853324B2 (ja) * 1990-11-27 1999-02-03 日本電気株式会社 窒化膜ウェットエッチング装置
JPH0669303A (ja) * 1992-08-13 1994-03-11 Mitsubishi Materials Corp シリコンウエーハ表面の酸化膜の膜厚測定方法とその装置
JP3072876B2 (ja) * 1993-09-17 2000-08-07 日曹エンジニアリング株式会社 エッチング液の精製方法
JPH09275091A (ja) * 1996-04-03 1997-10-21 Mitsubishi Electric Corp 半導体窒化膜エッチング装置
JP3485421B2 (ja) * 1996-08-14 2004-01-13 沖電気工業株式会社 シリコン窒化膜のエッチング方法
JP3408090B2 (ja) * 1996-12-18 2003-05-19 ステラケミファ株式会社 エッチング剤
US6121123A (en) * 1997-09-05 2000-09-19 Advanced Micro Devices, Inc. Gate pattern formation using a BARC as a hardmask
WO1999039999A1 (fr) * 1998-02-09 1999-08-12 Nikon Corporation Appareil de support d'une plaque de base, appareil et procede de transport de cette plaque, appareil de remplacement de cette plaque et appareil d'exposition et procede de fabrication dudit appareil
JP2001168092A (ja) * 1999-01-08 2001-06-22 Toshiba Corp 半導体装置およびその製造方法
US6200863B1 (en) * 1999-03-24 2001-03-13 Advanced Micro Devices, Inc. Process for fabricating a semiconductor device having assymetric source-drain extension regions
US6699400B1 (en) * 1999-06-04 2004-03-02 Arne W. Ballantine Etch process and apparatus therefor
KR100327342B1 (ko) * 1999-10-27 2002-03-06 윤종용 반도체소자 제조용 식각조성물 및 이 식각조성물을 이용한 식각방법
US20020064961A1 (en) * 2000-06-26 2002-05-30 Applied Materials, Inc. Method and apparatus for dissolving a gas into a liquid for single wet wafer processing
JP2002341525A (ja) * 2001-05-14 2002-11-27 Fuji Photo Film Co Ltd ポジ型フォトレジスト転写材料およびそれを用いた基板表面の加工方法
US20060005771A1 (en) * 2004-07-12 2006-01-12 Applied Materials, Inc. Apparatus and method of shaping profiles of large-area PECVD electrodes

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980063789A (ko) * 1996-12-10 1998-10-07 가시오가즈오 트랜지스터어레이의 제조 방법
KR100344206B1 (ko) 1997-03-07 2002-07-22 가부시끼가이샤 도시바 어레이기판의 제조방법 및 액정표시장치의 제조방법
KR20010030285A (ko) * 1999-09-10 2001-04-16 니시가키 코지 부식성 금속층에 손상을 끼치지 않고 에칭 잔존물에 대해효과적인 포토레지스트 제거제에 관한 조성물과 그것을이용한 반도체 장치의 제조공정

Also Published As

Publication number Publication date
WO2002089193A1 (en) 2002-11-07
KR100876170B1 (ko) 2008-12-31
EP1386350A1 (en) 2004-02-04
WO2002089192A1 (en) 2002-11-07
US6887796B2 (en) 2005-05-03
US20040115926A1 (en) 2004-06-17
US20040121600A1 (en) 2004-06-24
KR20040002407A (ko) 2004-01-07
JP2004530301A (ja) 2004-09-30
EP1386351A1 (en) 2004-02-04
KR20040002406A (ko) 2004-01-07
US7001838B2 (en) 2006-02-21
JP4242158B2 (ja) 2009-03-18
WO2002089192A8 (en) 2002-12-05
JP2004528716A (ja) 2004-09-16
US20050211375A1 (en) 2005-09-29

Similar Documents

Publication Publication Date Title
KR100808049B1 (ko) 실리콘의 금속 마스크 에칭
TW461025B (en) Method for rounding corner of shallow trench isolation
US20050211375A1 (en) Method of manufacturing a semiconductor device
US5908735A (en) Method of removing polymer of semiconductor device
US6027959A (en) Methods for in-situ removal of an anti-reflective coating during a nitride resistor protect etching process
US6066567A (en) Methods for in-situ removal of an anti-reflective coating during an oxide resistor protect etching process
US6797552B1 (en) Method for defect reduction and enhanced control over critical dimensions and profiles in semiconductor devices
JPH06168921A (ja) 半導体装置及び半導体装置の製造方法
JP2008147434A (ja) 半導体装置の製造方法
CN114420558A (zh) 一种有效的选择性去除氮化硅的湿法蚀刻方法
JPS639121A (ja) ドライエツチング方法
CN113889405A (zh) 半导体结构的处理方法及形成方法
US6989331B2 (en) Hard mask removal
KR100895828B1 (ko) 트렌치 형성 방법
KR100701687B1 (ko) 게이트전극 식각방법
KR100557611B1 (ko) 반도체 소자의 게이트 산화막 형성 방법
KR0168208B1 (ko) 다중합체 제거방법
KR100607760B1 (ko) 반도체 소자의 식각 챔버 클리닝 방법
KR100236078B1 (ko) 반도체소자 식각방법
WO2001050508A1 (en) Etch and ash photoresist removal process
KR19980068184A (ko) 반도체장치 제조공정의 포토레지스트 제거방법
KR0166838B1 (ko) 반도체 소자의 금속배선 형성방법
US8846528B2 (en) Method of modifying a low k dielectric layer having etched features and the resulting product
KR19990024728A (ko) 반도체소자의 트랜치 형성방법
KR19990004867A (ko) 실리콘산화막에 대한 높은 선택비를 갖는 폴리실리콘막의 식각 방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110930

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20121015

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee