KR19990024728A - 반도체소자의 트랜치 형성방법 - Google Patents

반도체소자의 트랜치 형성방법 Download PDF

Info

Publication number
KR19990024728A
KR19990024728A KR1019970046040A KR19970046040A KR19990024728A KR 19990024728 A KR19990024728 A KR 19990024728A KR 1019970046040 A KR1019970046040 A KR 1019970046040A KR 19970046040 A KR19970046040 A KR 19970046040A KR 19990024728 A KR19990024728 A KR 19990024728A
Authority
KR
South Korea
Prior art keywords
trench
etching
forming
substrate
semiconductor device
Prior art date
Application number
KR1019970046040A
Other languages
English (en)
Inventor
하상욱
Original Assignee
구본준
엘지반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구본준, 엘지반도체 주식회사 filed Critical 구본준
Priority to KR1019970046040A priority Critical patent/KR19990024728A/ko
Publication of KR19990024728A publication Critical patent/KR19990024728A/ko

Links

Landscapes

  • Drying Of Semiconductors (AREA)

Abstract

반도체소자의 트랜치 형성방법에 관한 것으로 특히, STI 구조의 소자격리막을 형성하거나, 고집적 트랜치 커패시터를 형성하기 위한 깊은 트랜치를 형성하기에 적당한 반도체소자의 트랜치 형성방법에 관한 것이다. 이와 같은 반도체소자의 트랜치 형성방법은 기판을 준비하는 단계, 상기 기판상에 상기 기판이 선택적으로 노출되는 마스크 패턴을 형성하는 단계, 저압 고밀도 플라즈마 식각 장비에서 SF6/O2혼합가스를 사용하여 상기 기판에 트랜치를 형성하는 단계를 포함한다.

Description

반도체소자의 트랜치 형성방법
본 발명은 반도체소자의 트랜치 형성방법에 관한 것으로 특히, STI 구조의 소자격리막을 형성하거나, 고집적 트랜치 커패시터를 형성하기 위한 깊은 트랜치를 형성하기에 적당한 반도체소자의 트랜치 형성방법에 관한 것이다.
식각 공정에는 화학약품에 의한 습식(wet) 방식과, 가스를 이용한 드라이 방식이 있고, 어느 것이나 화학반응의 응용이 기본이 되어 있다. 재료나 그것들을 조합한 반응의 제어가 필요한 분야이다.
식각공정을 생각할 경우, 감광막 마스크를 이용한 리소그래피에서의 식각과, 감광막이 존재하지 않는 전면(全面) 에칭이 있다. 후자는 웨이퍼의 전처리(前處理) 기술과도 관련하지만, 소자의 제조공정상에서의 실리콘산화막(SiO2) 전면 제거나 유리층의 제거 또는 실리콘 기판에 대한 식각등이 그 예이다.
실리콘이나 게르마늄 표면의 에칭은 트랜지스터 시대에는 제조공정상 대단히 중요하며, 평활하고 또한 피드(PIT) 등이 없는 표면을 얻는 것이 디바이스 특성이나 수율상 요구되었다.
그리고, 감광막을 마스크로 사용하지 않고 실리콘산화막이나 실리콘질화막(Si3N4)막, 또는 폴리실리콘층 등을 마스크로 사용하는 식각방법도 있다.
또, 감광막 패턴 형성후 에칭을 하지 않고 그대로 다른 처리를 하고, 그후 감광막만을 제거하는 공정도 있는데 그와 같은 경우는 감광막을 마스크로 이용한 이온 주입 공정이나 리프트 오프 등의 공정이 그것이다.
이와 같은 감광막이나 산화막, 질화막 등을 이용한 식각 방식에는 등방성(Isotropic) 식각과 이방성(Anisotropic) 식각의 두 방식이 있다.
등방성 식각에서는 마스크의 에지부에서 세로방향, 가로방향 모두 등방적으로 식각되는 것으로 에칭 단면은 최종적으로 오버 행 상태가 되고, 패턴은 사다리형이 된다. 이상태를 언더 컷(under cut) 등이라고 부른다.
그리고, 등방적은 아니고, 오히려 가로 방향의 식각이 급속히 진행하는 경우도 있는데 이것은 감광막과 바탕막의 밀착성이 불량한 경우나 막의 표면에 식각 속도가 큰 층이 존재할 경우에 일어난다. 어느 것이라도 언더 컷 양이 크면 감광막으로부터의 패턴의 형성이 부정확해진다.
한편, 등방성 식각에서는 감광막 패턴하에서 가로 방향에의 식각은 거의 진행하지 않고, 초기의 감광막 패턴이 정확하게 전사된다.
그리고, 건식 방식에서 사용하는 것은 앞에서도 나타낸 바와 같이 가스이고, 화학 약품(액체)은 사용하지 않는다.
이와 같은 건식 방식은 습식 방식에 비해 제어하기 쉽고, 공해나 오염 등의 문제가 없으며, 감광막과 바탕막의 밀착성을 유지하기 쉽고, 식각 종점의 확인 검출이 가능하며, 자동화가 가능한 것 등이 식각 기술에서의 중요한 테마로 되어 있다.
습식 방식은 건식 방식과는 다른 의미에서의 실용성을 가지고 있는데 예를 들면, 식각의 선택성이나 균일성에 대해서는 건식 방식보다 우수한 것이 많다.
식각공정에서는 화학반응이 주체이고, 그것에 스퍼터링 등의 물리적인 요소가 가해지고 있는 기술이다.
원래 표면 처리의 일환으로서 실리콘이나 게르마늄 등의 에칭에서 시작해서, 플래이너 기술의 등장과 함께 산화막의 선택 에칭 기술, 알루미늄 등의 전극 패턴 식각 기술로 전개가 계속되어 왔다.
이것들은 처음 액상(液相) 방식이 주체였지만, 그후 플라즈마 방전 중에서 발생하는 활성 래디칼(radical)을 사용한 건식 식각이 등장해서, 공정 전체를 건식화하는 동향이 나타났다.
일반적으로 건식식각에서는 불소 화합물을 기본으로한 가스를 사용하기 때문에 선택비가 충분하지 않은 일이 많아 그 점에서는 습식방식 쪽이 무한대의 선택비가 취해지는 경우가 많다.
그중에서 건식식각법은 피가공 재료위에 가스를 공급해 반응을 일으켜서 증기압이 높은 물질, 또는 휘발성 물질을 생성시킴으로써 식각하는 방법이다.
따라서 기판 재료와 반응해서 그에 적합한 생성물이 얻어지는 가스를 사용해야 한다.
일반적으로 기판재료는 Si, SiO2, Si3N4와 같은 실리콘 화합물이기 때문에 불소 등의 할로겐을 베이스로한 가스가 사용되게 된다.
즉, 건식 식각으로 가공하는 재료는 금속 이외는 모두 실리콘 또는 그 화합물이다. 실리콘은 그 할로겐화물(化物)이 극히 증기압이 높기 때문에 식각의 목적에서는 할로겐을 베이스로한 재료가 사용되는 것이다. 그 중에서도 불화물계 가스가 많이 사용된다.
이하에서, 첨부된 도면을 참조하여 종래 반도체소자의 트랜치 형성방법을 설명하기로 한다.
도 1a 내지 도 1b는 종래 반도체소자의 트랜치 형성공정 단면도이다.
먼저, 도 1a에 나타낸 바와 같이, 반도체기판(1)상에 감광막(2)을 도포한다. 이어서, 노광 및 현상공정으로 트랜치 영역의 감광막(2)을 선택적으로 패터닝한다. 이때, 상기 반도체기판(1)은 실리콘(Silicon) 기판이다.
도 1b에 나타낸 바와 같이, Cl2/HBr/O2혼합가스나 Cl2/O2혼합가스를 이용하여 상기 반도체기판(1)을 식각하여 트랜치(3)를 형성한다. 이때, 상기 실리콘으로 형성된 반도체기판(1)에 대한 식각속도는 1.0 ∼ 1.25㎛/min이다. 그리고, 상기 감광막(2)에 대한 상기 반도체기판(1)의 식각선택비는 1 : 5 정도이고 감광막(2)대신 산화막(SiO2)을 식각마스크로 사용하였을 경우에는 1 : 4 정도이다.
종래 반도체소자의 트랜치 형성방법에 있어서는 Cl2/HBr/O2혼합가스나 Cl2/O2혼합가스를 이용한 식각공정으로 트랜치를 형성하였으나 반도체기판(1)에 대한 식각속도가 1.0 ∼ 1.25㎛ 정도이므로 생산성이 높지 않고, 식각된 표면이 거칠은 문제점이 있었으며 특히, 식각면의 양쪽 모서리가 빠르게 식각되는 트렌칭 현상이 발생하여 고집적화에 부응하는 트랜치로서의 신뢰도가 높지 않은 문제점이 있었다.
본 발명은 상기한 바와 같은 종래 반도체소자의 트랜치 형성방법의 문제점을 해결하기 위하여 안출한 것으로 SF6/O2혼합가스를 저압 고밀도 플라즈마 식각장비에서 사용하여 식각속도를 향상시키고 신뢰도를 높인 반도체소자의 트랜치 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1b은 종래 반도체소자의 트랜치 형성공정 단면도
도 2a 내지 도 2b는 본 발명 반도체소자의 트랜치 형성공정 단면도
도 3은 본 발명에 따른 반도체소자의 트랜치 단면 사진
도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 12 : 감광막
13 : 트랜치
본 발명에 따른 반도체소자의 트랜치 형성방법은 기판을 준비하는 단계, 상기 기판상에 상기 기판이 선택적으로 노출되는 마스크 패턴을 형성하는 단계, 저압 고밀도 플라즈마 식각 장비에서 SF6/O2혼합가스를 사용하여 상기 기판에 트랜치를 형성하는 단계를 포함한다.
이와 같은 본 발명 반도체소자의 트랜치 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 도 2a에 나타낸 바와 같이, 반도체기판(11)상에 감광막(12)을 도포한다음 노광 및 현상공정으로 트랜치 영역의 감광막(12)을 선택적으로 패터닝한다. 이때, 상기 반도체기판(11)은 실리콘(Silicon) 기판이다.
도 2b에 나타낸 바와 같이, SF6/O2혼합가스를 이용하여 상기 반도체기판(11)을 식각하여 트랜치(13)를 형성한다. 이때, 상기 SF6/O2혼합가스를 이용한 반도체기판(11)에 대한 식각공정은 저압 고밀도 플라즈마 식각 장비에서 실시한다.
그리고, 상기 SF6가스에 대한 O2가스의 혼합율은 80 ∼ 120 % 정도 첨가한다. 또한, 상기 저압 고밀도 플라즈마 식각 장비에서의 RF power는, Top power는 500W이고, Bottom Power는 300W 정도이다. 이때, 상기한 바와 같은 조건에서의 압력은 60 mTorr이고, 40 ∼ 60 ℃정도의 온도에서 실시한다.
상기한 바와 같은 조건에서의 반도체기판(11)을 식각한 결과 반도체기판(11)에 대한 식각속도는 2.0 ∼ 2.50㎛/min 정도이다. 그리고, 상기 감광막(12)에 대한 상기 반도체기판(11)의 식각선택비는 1 : 10 정도이고 감광막(12)대신 산화막(SiO2)을 식각마스크로 사용하였을 경우에는 1 : 8 정도이다.
이때, 상기한 바와 같은 저압 고밀도 플라즈마 식각장비에 백사이드(backside) 헬륨(helium)을 60 Torr 상태에서 흘려주면 트랜치(13)내의 식각잔류물(Si)이 용이하게 배출되어 식각공정이 용이해진다.
도 3은 본 발명에 따른 반도체소자의 트랜치 단면 사진이다.
본 발명에 따른 반도체소자의 트랜치 단면 사진을 살펴보면 웨이퍼의 에지부나 중앙부분에 관계없이 균일한 트랜치의 형성이 가능함을 알 수 있다.
본 발명에 따른 반도체소자의 트랜치 형성방법에 있어서는 다음과 같은 효과가 있다.
첫째, SF6/O2혼합가스를 저압 고밀도 플라즈마 식각장비에서 사용할 경우 반도체기판에 대한 트랜치 형성속도가 향상되므로 반도체소자의 생산성이 향상된다.
둘째, 트랜치를 형성하는 식각속도가 빨라 트랜치 상측의 양측 모서리가 식각되는 트렌칭 현상을 방지할 수 있다.

Claims (3)

  1. 기판을 준비하는 단계;
    상기 기판상에 상기 기판이 선택적으로 노출되는 마스크 패턴을 형성하는 단계;
    저압 고밀도 플라즈마 식각 장비에서 SF6/O2혼합가스를 사용하여 상기 기판에 트랜치를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 트랜치 형성방법.
  2. 제 1 항에 있어서, 상기 SF6가스에 대한 O2가스의 혼합율은 80 ∼ 120%인 것을 특징으로 하는 반도체소자의 트랜치 형성방법.
  3. 제 1 항에 있어서, 상기 저압 고밀도 플라즈마 장비에서의 RF power는, TOP power는 500W 이고, Bottom power는 300W 이며, 압력은 60mTorr에서 실시하는 것을 특징으로 하는 반도체소자의 트랜치 형성방법.
KR1019970046040A 1997-09-06 1997-09-06 반도체소자의 트랜치 형성방법 KR19990024728A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970046040A KR19990024728A (ko) 1997-09-06 1997-09-06 반도체소자의 트랜치 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970046040A KR19990024728A (ko) 1997-09-06 1997-09-06 반도체소자의 트랜치 형성방법

Publications (1)

Publication Number Publication Date
KR19990024728A true KR19990024728A (ko) 1999-04-06

Family

ID=66043608

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970046040A KR19990024728A (ko) 1997-09-06 1997-09-06 반도체소자의 트랜치 형성방법

Country Status (1)

Country Link
KR (1) KR19990024728A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100746910B1 (ko) * 2006-05-12 2007-08-07 한국과학기술원 플라즈마 식각장치 및 식각방법
KR100838399B1 (ko) * 2007-05-17 2008-06-13 주식회사 하이닉스반도체 반도체 소자의 트렌치 형성 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100746910B1 (ko) * 2006-05-12 2007-08-07 한국과학기술원 플라즈마 식각장치 및 식각방법
KR100838399B1 (ko) * 2007-05-17 2008-06-13 주식회사 하이닉스반도체 반도체 소자의 트렌치 형성 방법

Similar Documents

Publication Publication Date Title
US5968844A (en) Method for etching nitride features in integrated circuit construction
KR101111924B1 (ko) 이중층 레지스트 플라즈마 에칭 방법
US7361607B2 (en) Method for multi-layer resist plasma etch
US20020052113A1 (en) Two etchant etch method
US20040018739A1 (en) Methods for etching using building blocks
US6900133B2 (en) Method of etching variable depth features in a crystalline substrate
JP3248072B2 (ja) 酸化膜エッチング方法
KR100592841B1 (ko) 고유전율 막의 정확한 패터닝
US5387312A (en) High selective nitride etch
JPH1098029A (ja) 基板から有機反射防止膜をエッチングする処理法
US6027959A (en) Methods for in-situ removal of an anti-reflective coating during a nitride resistor protect etching process
US6066567A (en) Methods for in-situ removal of an anti-reflective coating during an oxide resistor protect etching process
US6500727B1 (en) Silicon shallow trench etching with round top corner by photoresist-free process
EP0265584A2 (en) Method and materials for etching silicon dioxide using silicon nitride or silicon rich dioxide as an etch barrier
EP0246514A2 (en) Deep trench etching of single crystal silicon
US4937643A (en) Devices having tantalum silicide structures
US5989979A (en) Method for controlling the silicon nitride profile during patterning using a novel plasma etch process
CA1202597A (en) Reactive ion layers containing tantalum and silicon
US6593243B1 (en) Method of manufacturing semiconductor device
US5338395A (en) Method for enhancing etch uniformity useful in etching submicron nitride features
KR19990024728A (ko) 반도체소자의 트랜치 형성방법
US6828250B1 (en) Process for etching vias in organosilicate glass materials without causing RIE lag
US7005385B2 (en) Method for removing a resist mask with high selectivity to a carbon hard mask used for semiconductor structuring
JPH07135198A (ja) エッチング方法
KR100559621B1 (ko) 유니폴라형 정전척을 갖춘 건식 식각 장비의 식각 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application