KR20100011483A - 반도체 소자의 콘택 플러그 형성 방법 - Google Patents

반도체 소자의 콘택 플러그 형성 방법 Download PDF

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Abstract

본 발명은 게이트 라인들이 형성된 반도체 기판이 제공되는 단계, 게이트 라인들의 측벽에 스페이서를 형성하는 단계, 스페이서 및 게이트 라인들의 상부에 제2 절연막을 형성하는 단계, 게이트 라인들의 사이에 콘택 홀을 형성하는 단계, 콘택 홀의 표면을 따라 보호막을 형성하는 단계, 콘택 홀을 포함한 반도체 기판의 불순물을 제거하기 위한 제2 클리닝 공정을 실시하는 단계, 콘택 홀의 내부에 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성 방법으로 이루어진다.
콘택 홀, 콘택 플러그, 보호막, O3-TEOS, 오존, 클리닝

Description

반도체 소자의 콘택 플러그 형성 방법{Method of forming contact plug in semiconductor device}
본 발명은 반도체 소자의 콘택 플러그 형성 방법에 관한 것으로, 특히 콘택 홀을 형성한 후에 실시하는 클리닝 공정 시 콘택 홀의 프로파일 변형을 방지하기 위한 반도체 소자의 콘택 플러그 형성 방법에 관한 것이다.
반도체 소자는 하부구조(예컨대, 접합영역)와 상부구조(예컨대, 상부 금속배선)를 전기적으로 연결하기 위한 콘택 플러그(contact plug)를 포함한다. 예를 들면, 하부구조가 모두 덮이도록 반도체 기판 상에 층간 절연막을 형성하고, 층간 절연막에 마스크 패턴을 사용한 식각 공정을 수행하여 콘택 홀(contact hole)을 형성한다. 콘택 홀을 형성한 후, 콘택 홀의 내부에 콘택 플러그(contact plug)를 형성하기 이전에 콘택 홀 및 반도체 기판에 잔류하는 불순물을 제거하기 위한 클리닝(cleaning) 공정을 실시한다. 이때, 콘택 홀이 형성된 층간 절연막을 O3-TEOS막으로 형성한 경우, 층간 절연막의 하부로 내려갈수록 상부보다 치밀화가 저하될 수 있다. 이는, O3-TEOS막을 형성한 후에 치밀화 공정인 열처리 공정을 실시하는데, O3-TEOS막의 두께로 인하여 상부보다 하부에서 치밀화가 덜 이루어질 수 있다.
특히, 콘택 플러그를 형성하기 이전에 실시하는 클리닝 공정을 수행하면, 콘택 홀 하부의 층간 절연막 일부도 함께 제거될 수 있다. 즉, 콘택 홀의 프로파일이 변형되어 상부보다 하부의 폭이 더 넓은 프로파일로 될 수 있다. 이러한 경우, 후속 콘택 플러그용 도전물질을 채우는 갭필(gap-fill) 공정을 실시할 때에, 보이드(void)가 발생할 수 있으므로 콘택 플러그의 전기적 특성이 열화될 수 있다. 이에 따라, 반도체 소자의 전기적 특성도 열화되어 신뢰도가 저하될 수 있다.
본 발명이 해결하고자 하는 과제는, 층간 절연막에 콘택 홀을 형성한 후, 콘택 홀의 표면을 따라 층간 절연막을 보호하는 보호막을 형성하고 클리닝 공정을 실시하여 콘택 홀의 프로파일 변형을 방지할 수 있다.
본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법은, 게이트 라인들이 형성된 반도체 기판이 제공된다. 게이트 라인들의 측벽에 스페이서를 형성한다. 스페이서 및 게이트 라인들의 상부에 제2 절연막을 형성한다. 게이트 라인들의 사이에 콘택 홀을 형성한다. 콘택 홀의 표면을 따라 보호막을 형성한다. 콘택 홀을 포함한 반도체 기판의 불순물을 제거하기 위한 제2 클리닝 공정을 실시한다. 콘택 홀의 내부에 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성 방법으로 이루어진다.
보호막은 오존(ozone)을 이용한 산화막으로 형성하며, O3-TEOS막으로 형성한다. 이때, O3-TEOS막은 500℃ 내지 700℃의 온도를 가하여 형성하며, 30Å 내지 50Å의 두께로 형성한다.
게이트 라인들은 셀렉트 라인(select line)으로 형성한다.
스페이서를 형성하는 단계 이후에, 스페이서, 게이트 라인 및 반도체 기판의 표면을 따라 식각 정지막을 형성하는 단계를 더 포함한다.
식각 정지막은 질화막으로 형성하며, 제2 절연막은 O3-TEOS막으로 형성한다.
스페이서를 형성하는 단계는, 게이트 라인들이 덮이도록 반도체 기판의 상부에 제1 절연막을 형성한다. 게이트 라인들의 측벽에 제1 절연막을 잔류시켜 스페이서를 형성하기 위한 식각 공정을 실시하는 단계를 포함한다.
제1 절연막은 산화막으로 형성한다.
콘택 홀을 형성하는 단계는, 제2 절연막의 상부에 포토레지스트 패턴을 형성한다. 포토레지스트 패턴에 따라 식각 공정을 실시하여 콘택 홀을 형성한다. 포토레지스트 패턴을 제거한다. 포토레지스트 패턴을 제거한 후 잔류하는 폴리머를 제거하기 위한 제1 클리닝 공정을 실시하는 단계를 포함한다.
제1 클리닝 공정은 산화막보다 폴리머에 대한 식각 속도가 더 빠른 식각액을 사용하여 실시한다.
제1 클리닝 공정은 H2SO4, H2O2, NH4OH, HF 또는 NH4F 중 어느 하나를 식각액으로 사용하는 습식 식각 공정으로 실시하며, 제2 클리닝 공정은 건식 또는 습식 식각 공정으로 실시한다.
본 발명이 해결하고자 하는 과제는, 층간 절연막에 콘택 홀을 형성한 후, 콘택 홀의 표면을 따라 층간 절연막을 보호하는 보호막을 형성하고 클리닝 공정을 실시함으로써 클리닝 공정에 의한 콘택 홀의 프로파일 변형을 방지할 수 있다. 이에 따라, 후속 콘택 홀의 내부에 콘택 플러그를 형성할 시, 보이드의 발생을 방지할 수 있으므로 반도체 소자의 전기적 특성 열화를 억제하여 신뢰도를 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 게이트 라인들(SL 및 WL)이 형성된 반도체 기판(100)이 제공된다. 플래시 소자를 예를 들면, 게이트 라인들(SL 및 WL)은 셀렉트 라인(select line; SL) 및 워드라인(word line; WL)을 포함한다. 셀렉트 라인(WL)은 스트링에 구동전압을 전달하기 위한 셀렉트 트랜지스터(select transistor)가 연결되어 형성되며, 워드라인(WL)은 메모리 셀(memory cell)들이 연결되어 형성된다. 이에 따라, 셀렉트 라인(WL)은 워드라인(WL)보다 넓은 폭으로 형성하는 것이 바람직하다. 또한, 워드라인(WL) 간의 간격보다 셀렉트 라인(WL) 간의 간격을 더 넓게 형성하는 것이 바람직하다. 셀렉트 라인(WL)은 스트링(string)에서 소스 영 역(source region)에 형성되는 소스 셀렉트 라인과 드레인 영역(drain region)에 형성되는 드레인 셀렉트 라인을 포함한다.
게이트 라인들(SL 및 WL)은 반도체 기판(100) 상에 순차적으로 적층된 게이트 라인(102), 플로팅 게이트(104), 유전체막(106), 콘트롤 게이트(108) 및 하드 마스크 패턴(110)으로 형성할 수 있다. 또는 SONOS 구조의 경우, 전하 저장층(charge trap layer; 예컨대, 질화막)을 포함할 수 있다. 이때, 셀렉트 라인(SL)은 유전체막(106)의 일부에 형성된 유전체막 콘택홀을 통하여 플로팅 게이트(104)와 콘트롤 게이트(108)가 전기적으로 연결된다. 도면부호 100a는 접합영역(junction) 이다.
도 1b를 참조하면, 게이트 라인들(SL 및 WL)을 포함한 반도체 기판(100)의 상부에 게이트 라인들(SL 및 WL)의 사이를 채우기 위한 제1 절연막(112)을 형성한다. 제1 절연막(112)은 산화막으로 형성할 수 있으며, 게이트 라인들(SL 및 WL)의 사이를 충분히 채우기 위하여 하드 마스크 패턴(110)이 덮이도록 형성하는 것이 바람직하다.
도 1c를 참조하면, 하드 마스크 패턴(110)이 드러나도록 제1 절연막(112)에 식각 공정을 실시한다. 특히, 워드라인(WL) 사이에는 제1 절연막(112)을 잔류시키고 셀렉트 라인(SL)의 측벽에는 스페이서(spacer)용 제1 절연막(112)을 잔류시키기 위하여, 식각 공정은 건식 식각 공정으로 실시하는 것이 바람직하다. 이로써, 셀렉트 라인(SL) 사이의 접합영역(100a)의 일부가 노출된다. 이어서, 제1 절연막(112), 게이트 라인들(SL 및 WL) 및 노출된 접합영역(100a)의 표면을 따라 식각 정지 막(114)을 형성한다. 식각 정지막(114)은 후속 콘택 홀(contact hole)을 형성할 때, 정렬 마진을 확보하기 위하여 형성하며, 질화막으로 형성할 수 있다.
도 1d를 참조하면, 식각 정지막(114)의 상부에 층간 절연막용 제2 절연막(116)을 형성한다. 제2 절연막(116)은 O3-TEOS(O3-tetra ethyl ortho silicate)막으로 형성하는 것이 바람직하다. O3-TEOS막을 형성한 후에는 O3-TEOS막을 치밀화하기 위한 열처리 공정을 실시한다. 열처리 공정은 700℃ 내지 900℃의 온도를 가하여 30분 내지 60분 동안 N2 가스 분위기에서 실시하는 것이 바람직하다.
한편, 열처리 공정으로 O3-TEOS막을 치밀화 시킬 수 있지만, 제2 절연막(116)의 두께로 인하여 O3-TEOS막의 하부영역이 상부영역보다 덜 치밀해 질 수 있다.
도 1e를 참조하면, 제2 절연막(116)의 상부에 콘택 홀(contact hole; CH)을 형성하기 위한 포토레지스트 패턴(118)을 형성한다. 포토레지스트 패턴(118)에 따라 식각 공정을 실시하여 접합영역(100a)의 일부를 노출시키는 콘택 홀(CH)을 형성한다.
도 1f를 참조하면, 포토레지스트 패턴(도 1e의 118)을 제거한다. 이어서, 포토레지스트 패턴(도 1e의 118)을 제거한 후 잔류하는 폴리머(polymer)를 제거하기 위한 제1 클리닝 공정을 실시할 수 있다. 제1 클리닝 공정은 습식 식각 공정으로 실시한다. 구체적으로, 제1 클리닝 공정은 산화막보다 폴리머에 대한 식각 속도가 더 빠른 식각액을 사용하여 실시한다. 예를 들면, 식각액은 H2SO4, H2O2, NH4OH, HF 또는 NH4F 중 어느 하나를 사용할 수 있다.
이어서, 후속 실시할 제2 클리닝 공정 시 콘택 홀(CH)의 측벽을 보호하기 위하여 콘택 홀(CH)의 표면을 따라 보호막(120)을 형성한다. 구체적으로 설명하면, 콘택 홀(CH), 제1 절연막(116) 및 노출된 접합영역(100a)의 표면을 따라 보호막(120)을 형성한다. 보호막(120)은 오존(ozone)을 이용한 산화막으로 형성하는 것이 바람직하며, 예를 들면 보호막(120)은 O3-TEOS막으로 형성할 수 있다. 보호막(120)은 500℃ 내지 700℃의 온도를 가하여 형성하며, 30Å 내지 50Å의 두께로 형성하는 것이 바람직하다.
도 1g를 참조하면, 콘택 홀(CH)을 포함한 반도체 기판(100)의 상부에 잔류할 수 있는 불순물을 제거하기 위한 제2 클리닝 공정을 실시한다. 제2 클리닝 공정은 건식 식각 공정 또는 습식 식각 공정으로 실시할 수 있으며, 바람직하게는 건식 식각 공정으로 실시한다. 제2 클리닝 공정을 건식 식각 공정을 실시할 경우, 콘택 홀(CH)의 저면에 접합영역(100a)을 노출시키기 위하여 건식 식각 공정은 비등방성 건식 식각 공정으로 실시하는 것이 바람직하다. 이때, 콘택 홀(CH)의 저면 및 제2 절연막(116)의 상부에 형성되었던 보호막(도 1f의 120)을 용이하게 제거할 수 있으며, 콘택 홀(CH)의 측벽에는 보호막(120)이 잔류하여 보호패턴(120a)을 형성하므로 콘택 홀(CH)의 측벽을 보호할 수 있다. 제2 클리닝 공정을 습식 식각 공정으로 실시할 경우, 보호막(도 1f의 120)도 동시에 제거되면서 콘택 홀(CH)의 저면으로 접합영역(100a)이 드러난다. 이때, 콘택 홀(CH)의 측벽에 형성된 보호막(도 1f의 120)도 함께 제거되지만 균일한 속도로 제거되므로 콘택 홀(CH)의 측벽의 프로파일(profile) 변형을 억제시키면서 제2 클리닝 공정을 수행할 수 있다. 특히, 콘택 홀(CH)의 하부영역(A)에서 발생할 수 있는 클리닝 공정에 의한 프로파일 변화를 용이하게 방지할 수 있다.
도 1h를 참조하면, 콘택 홀(CH)의 내부에 도전물질을 채워 콘택 플러그(122)를 형성한다. 특히, 이전 공정인 제2 클리닝 공정 시 콘택 홀(CH)의 프로파일 변화를 억제하였으므로 콘택 플러그(122)용 도전물질을 채우는 갭필(gap-fill) 공정을 용이하게 수행할 수 있다. 이로 인하여, 콘택 플러그(122)에 보이드(void)가 발생하는 현상을 방지할 수 있으므로 반도체 소자의 전기적 특성 열화를 억제하여 신뢰도를 향상시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 100a : 접합영역
102 : 게이트 절연막 104 : 플로팅 게이트
106 : 유전체막 108 : 콘트롤 게이트
110 : 하드 마스크 패턴 112 : 제1 절연막
114 : 식각 정지막 116 : 제2 절연막
118 : 포토레지스트 패턴 120 : 보호막
120a : 보호패턴 122 : 콘택 플러그
CH : 콘택 홀

Claims (14)

  1. 게이트 라인들이 형성된 반도체 기판이 제공되는 단계;
    상기 게이트 라인들의 측벽에 스페이서를 형성하는 단계;
    상기 스페이서 및 상기 게이트 라인들의 상부에 제2 절연막을 형성하는 단계;
    상기 게이트 라인들의 사이에 콘택 홀을 형성하는 단계;
    상기 콘택 홀의 표면을 따라 보호막을 형성하는 단계;
    상기 콘택 홀을 포함한 상기 반도체 기판의 불순물을 제거하기 위한 제2 클리닝 공정을 실시하는 단계; 및
    상기 콘택 홀의 내부에 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성 방법.
  2. 제 1 항에 있어서,
    상기 보호막은 오존(ozone)을 이용한 산화막으로 형성하는 반도체 소자의 콘택 플러그 형성 방법.
  3. 제 1 항에 있어서,
    상기 보호막은 O3-TEOS막으로 형성하는 반도체 소자의 콘택 플러그 형성 방법.
  4. 제 3 항에 있어서,
    상기 O3-TEOS막은 500℃ 내지 700℃의 온도를 가하여 형성하며, 30Å 내지 50Å의 두께로 형성하는 반도체 소자의 콘택 플러그 형성 방법.
  5. 제 1 항에 있어서,
    상기 게이트 라인들은 셀렉트 라인(select line)으로 형성하는 반도체 소자의 콘택 플러그 형성 방법.
  6. 제 1 항에 있어서, 상기 스페이서를 형성하는 단계 이후에,
    상기 스페이서, 상기 게이트 라인 및 상기 반도체 기판의 표면을 따라 식각 정지막을 형성하는 단계를 더 포함하는 반도체 소자의 콘택 플러그 형성 방법.
  7. 제 6 항에 있어서,
    상기 식각 정지막은 질화막으로 형성하는 반도체 소자의 콘택 플러그 형성 방법.
  8. 제 1 항에 있어서,
    상기 제2 절연막은 O3-TEOS막으로 형성하는 반도체 소자의 콘택 플러그 형성 방법.
  9. 제 1 항에 있어서, 상기 스페이서를 형성하는 단계는,
    상기 게이트 라인들이 덮이도록 상기 반도체 기판의 상부에 제1 절연막을 형성하는 단계; 및
    상기 게이트 라인들의 측벽에 상기 제1 절연막을 잔류시켜 상기 스페이서를 형성하기 위한 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성 방법.
  10. 제 9 항에 있어서,
    상기 제1 절연막은 산화막으로 형성하는 반도체 소자의 콘택 플러그 형성 방법.
  11. 제 1 항에 있어서, 상기 콘택 홀을 형성하는 단계는,
    상기 제2 절연막의 상부에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴에 따라 식각 공정을 실시하여 상기 콘택 홀을 형성하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계; 및
    상기 포토레지스트 패턴을 제거한 후 잔류하는 폴리머를 제거하기 위한 제1 클리닝 공정을 실시하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성 방법.
  12. 제 11 항에 있어서,
    상기 제1 클리닝 공정은 산화막보다 상기 폴리머에 대한 식각 속도가 더 빠른 식각액을 사용하여 실시하는 반도체 소자의 콘택 플러그 형성 방법.
  13. 제 11 항에 있어서,
    상기 제1 클리닝 공정은 H2SO4, H2O2, NH4OH, HF 또는 NH4F 중 어느 하나를 식각액으로 사용하는 습식 식각 공정으로 실시하는 반도체 소자의 콘택 플러그 형성 방법.
  14. 제 1 항에 있어서,
    상기 제2 클리닝 공정은 건식 또는 습식 식각 공정으로 실시하는 반도체 소자의 콘택 플러그 형성 방법.
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* Cited by examiner, † Cited by third party
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US11708717B2 (en) 2020-05-26 2023-07-25 Jesse John Minaudo Draft guard apparatus and method

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