KR20080003171A - 플래쉬 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 반도체 기판 상부에 셀용 게이트 패턴들 및 선택 트랜지스터용 게이트 패턴들을 형성하는 단계; 게이트 패턴들을 포함한 결과물 상에 저유전체막을 형성하는 단계; 저유전체막을 식각하여 상기 셀용 게이트 패턴들 사이의 공간에만 상기 저유전체막을 잔류시키는 단계; 및 선택 트랜지스터용 게이트 패턴들 각각의 일측벽에 질화막 스페이서를 형성하는 단계를 포함한다.
플래쉬 메모리 소자, 저유전체막, 질화막 스페이서
Description
도 1 내지 도 4는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조방법을 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 산화막
103 : 제 1 폴리실리콘막 104 : 유전체막
105 : 제 2 폴리실리콘막 106 : 도전막
107 : 하드마스크막 108 : 버퍼 산화막
109 : 저유전체막 110 : 질화막
110S: 질화막 스페이서
300A 및 300B: 선택 트랜지스터용 게이트 패턴
350A 및 350B: 셀용 게이트 패턴
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것이다.
플래쉬 메모리 소자가 점점 고집적화됨에 따라 셀 영역에서 게이트 패턴들 사이의 간격이 줄어들고 있다. 일반적으로 100nm이하의 선폭을 갖는 고밀도 플래쉬 메모리 소자의 경우 이웃하는 플로팅 게이트들 사이에서 간섭 현상이 일어나고 있으며, 이에 따라 소자의 문턱전압이 변동되어 신뢰성이 낮아지게 된다. 문턱전압의 변동율은 게이트 패턴들 사이의 간격, 게이트 패턴들 사이에 채워지는 절연물질 등에 영향을 많이 받는다.
본 발명의 목적은, 게이트 패턴들 사이를 저유전체 물질로 채워 이웃하는 게이트 패턴들 사이에서 발생되는 간섭 현상을 최소화하여 셀의 신뢰도를 높이도록 하는 데 있다.
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 반도체 기판 상부에 셀용 게이트 패턴들 및 선택 트랜지스터용 게이트 패턴들을 형성하는 단계; 상기 게이트 패턴들을 포함한 결과물 상에 저유전체막을 형성하는 단계; 및 상기 저유전체막을 식각하여 상기 셀용 게이트 패턴들 사이의 공간에만 상기 저유전체막을 잔류시키는 단계를 포함한다.
상기에서, 게이트 패턴들을 형성한 후의 결과물의 표면을 따라 버퍼산화막을 형성하는 단계를 더 포함한다.
상기에서, 저유전체막을 형성한 후에, 열처리 공정을 실시하는 단계를 더 포함한다.
상기에서, 저유전체막을 형성한 후에, UV 처리 공정 또는 큐어링 공정을 실시하는 단계를 더 포함한다.
상기에서, 저유전체막을 식각한 후에, UV 처리 공정 또는 큐어링 공정을 실시하는 단계를 더 포함한다.
상기에서, 저유전체막을 형성한 후에, 열처리 공정을 실시하는 단계; 및 UV 처리 공정 또는 큐어링 공정을 실시하는 단계를 더 포함한다.
상기에서, 잔류된 저유전체막를 포함한 결과물 상에 질화막을 형성하는 단계; 및 질화막을 식각하여 선택 트랜지스터용 게이트 패턴들 각각의 일측벽에 질화막 스페이서를 형성하는 단계를 더 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 4는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조방법을 도시한 단면도이다.
도 1을 참조하면, 반도체 기판(101) 상부에 산화막(102), 제 1 폴리실리콘막(103), 유전체막(104), 제 2 폴리실리콘막(105), 도전막(106) 및 하드마스크막(107)을 순차적으로 적층한 후 소정의 공정을 통해 게이트 패턴들(300A, 300B, 350A 및 350B)을 형성한다. 게이트 패턴들(300A, 300B, 350A 및 350B)은 셀용 게이트 패턴들(350A 및 350B) 및 선택 트랜지스터용 게이트 패턴들(300A 및 300B)을 포함한다. 게이트 패턴들(300A, 300B, 350A 및 350B)을 포함한 결과물의 표면을 따라 버퍼산화막(108)을 형성한다. 버퍼산화막(108)은 LP-TEOS(low pressure - tetra ethyl ortho silicate) 또는 PE-TEOS(plasma enhanced - tetra ethyl ortho silicate) 물질을 사용하고, 두께는 50 내지 150Å으로 형성한다.
도 2를 참조하면, 셀용 게이트 패턴들(350A 및 350B) 사이의 공간들 및 가장자리에 위치한 셀용 게이트 패턴(350B)과 이에 이웃한 선택 트랜지스터용 게이트 패턴(300A) 사이의 공간이 채워지도록 결과물 전면에 저유전체막(109)을 형성한다. 저유전체막(109)의 내부에 존재하는 수분을 제거하기 위하여, 열처리 공정을 실시한다. 저유전체막(109)의 막질을 개선하기 위해 UV 처리 공정 또는 큐어링(curing) 공정을 실시한다.
상기에서, 저유전체막(109)은 유전 상수 값이 3.2 ~ 3.6인 플루오러네이티드 실리케이트 글래스 (Fluorinated Silicate Glass), 유전 상수 값이 약 3.5인 하이드로젠 폴리실로젠 (Hydrogen Polysilozane), 유전 상수 값이 2.8 ~ 3.0인 하이드로젠 실세스큐옥산 (Hydrogen Silsesquioxan), 유전 상수 값이 약 2.7인 메틸 실세스큐옥산 (Methyl Silsesquioxan), 유전 상수 값이 2.8 ~ 3.0인 올가노 실리케이트 글래스 (Organo Silicate Glass) 또는 유전 상수 값이 2.6 ~ 2.9인 올가노 아로매틱 폴리머스 (Organo Aromatic Polymers)를 사용하여 SOD(spin on dielectric) 또는 CVD(Chemical Vapor Deposition) 증착 방법으로 500 내지 5000Å의 두께로 형성한다.
상기에서, 열처리 공정은 공기(air), 아르곤(Ar) 및 헬륨(He) 중 어느 하나의 분위기에서 100 내지 150℃의 온도로 30 내지 300초 동안 실시한다.
상기에서, UV 처리 공정 조건은 온도를 300 내지 400℃로 하고, UV 전원을 10 내지 20mW/cm2으로 하고, 웨이퍼와 램프와의 거리를 50 내지 200mm로 하고, 압력을 0.1 내지 0.5Torr로 하고, N2 가스와 O2 가스 중 어느 하나의 가스 또는 이들의 혼합가스 분위기(atmosphere)에서 가스 유입량을 10 내지 100cc/min로 하고, 시간을 100 내지 500초로 한다.
상기에서, 큐어링 공정은 300 내지 500℃의 온도와 H2O와 O2가 혼합된 스팀 분위기에서 30 내지 120분 동안 실시 한다.
도 3을 참조하면, 습식 식각 공정으로 저유전체막(109)을 식각 한다. 이때 선택 트랜지스터용 게이트 패턴들(300A 및 300B) 사이의 넓은 공간에 존재하는 저유전체막(109)은 모두 제거되고, 셀용 게이트 패턴들(350A 및 350B) 사이의 좁은 공간들 및 가장자리에 위치한 셀용 게이트 패턴(350B)과 이에 이웃한 선택 트랜지스터용 게이트 패턴(300A) 사이의 좁은 공간에 존재하는 저유전체막(109)은 잔류 되도록 한다. 이와 같이 특정 부분에만 저유전체막(109)이 잔류되도록 할 수 있는 것은 습식 식각 공정 특성상 공간이 좁은 부분이 공간이 넓은 부분보다 식각 속도가 느리기 때문에 가능하다. 습식 식각 공정은 BOE(buffer oxide etchant) 용액을 사용한다. 잔류된 저유전체막(109)를 포함한 결과물 상에 질화막(110)을 형성한다. 질화막(110)은 LP-CVD 방법으로 100 내지 500Å의 두께로 형성한다.
한편, 잔류된 저유전체막(109)의 막질을 더욱 개선하기 위해 UV 처리 공정 또는 큐어링(curing) 공정을 한번 더 실시할 수도 있다. UV 처리 공정 조건 및 큐어링 공정 조건은 이전에 실시한 공정 조건과 동일하다.
도 4를 참조하면, 질화막(110)을 식각하여 선택 트랜지스터용 게이트 패턴들(300A 및 300B) 각각의 일측벽에 질화막 스페이서(110S)를 형성한다. 질화막 스페이서(110S) 형성 완료 시점에서, 셀용 게이트 패턴들(350A 및 350B)의 윗부분에 존재하는 질화막(110)은 완전히 제거되지 않고 잔류하게 된다. 질화막 스페이서(110S)는 후속 공정인 소스/드레인 콘택 형성 공정시 SAC(self aligned contact) 방식을 적용할 수 있게 한다. 통상적으로 SAC 방식을 적용하기 위해 사용되는 스페이서는 산화막과 질화막이 적층된 이중 스페이서인데, 본 발명에서는 질화막 스페이서(110S)만을 사용하므로, 상대적으로 콘택 면적이 증가되어 소자의 문턱전압 변동율 및 콘택 저항을 감소시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명은 플래시 메모리 셀의 게이트 패턴들 사이의 공간에 저유전체 물질을 채우므로, 셀의 게이트 패턴들 사이에서 전기적 영향으로 발생되는 문턱전압의 변동을 개선할 수 있다.
또한, 본 발명은 선택 트랜지스터용 게이트 패턴의 일측벽에 SAC 방식을 적용하기 위해 형성하는 스페이서를 이중 스페이서가 아닌 단일 스페이서를 형성하므로, 콘택 면적을 증가시켜 콘택 저항을 감소시킬 수 있다.
Claims (16)
- 반도체 기판 상부에 셀용 게이트 패턴들 및 선택 트랜지스터용 게이트 패턴들을 형성하는 단계;상기 게이트 패턴들을 포함한 결과물 상에 저유전체막을 형성하는 단계; 및상기 저유전체막을 식각하여 상기 셀용 게이트 패턴들 사이의 공간에만 상기 저유전체막을 잔류시키는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트 패턴들을 형성한 후의 결과물의 표면을 따라 버퍼산화막을 형성하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 2 항에 있어서, 상기 버퍼산화막은 LP-TEOS(low pressure - tetra ethyl ortho silicate) 또는 PE-TEOS(plasma enhanced - tetra ethyl ortho silicate) 물질을 사용하여 50 내지 150Å의 두께로 형성하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 저유전체막은 SOD(spin on dielectric), CVD(Chemical Vapor Deposition) 증착방법으로 500 내지 5000Å의 두께로 형성하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 저유전체막은 플루오러네이티드 실리케이트 글래스 (Fluorinated Silicate Glass), 하이드로젠 폴리실로젠 (Hydrogen Polysilozane), 하이드로젠 실세스큐옥산 (Hydrogen Silsesquioxan), 메틸 실세스큐옥산 (Methyl Silsesquioxan), 올가노 실리케이트 글래스 (Organo Silicate Glass) 또는 올가노 아로매틱 폴리머스 (Organo Aromatic Polymers)를 사용하여 형성하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 저유전체막을 형성한 후에, 열처리 공정을 실시하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 저유전체막을 형성한 후에, UV 처리 공정 또는 큐어링 공정을 실시하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 저유전체막을 식각한 후에, UV 처리 공정 또는 큐어 링 공정을 실시하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 저유전체막을 형성한 후에, 열처리 공정을 실시하는 단계; 및UV 처리 공정 또는 큐어링 공정을 실시하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 6 항 및 제 9 항중 어느 하나의 항에 있어서, 상기 열처리 공정은 공기(air), 아르곤(Ar) 및 헬륨(He) 중 어느 하나의 분위기에서 100 내지 150℃의 온도로 30 내지 150초 동안 실시하는 플래쉬 메모리 소자의 제조방법.
- 제 7 항, 제 8 항 및 제 9 항중 어느 하나의 항에 있어서, 상기 UV 처리 공정은 온도를 300 내지 400℃로 하고, UV 전원을 10 내지 20mW/cm2으로 하고, 웨이퍼와 램프와의 거리를 50 내지 200mm로 하고, 압력을 0.1 내지 0.5Torr로 하고, N2 가스와 O2 가스 중 어느 하나의 가스 또는 이들의 혼합가스 분위기(atmosphere)에서 가스 유입량을 10 내지 100cc/min로 하고, 시간을 100 내지 500초로 하여 실시하는 플래쉬 메모리 소자의 제조방법.
- 제 7 항, 제 8 항 및 제 9 항중 어느 하나의 항에 있어서, 상기 큐어링 공정은 온도를 300 내지 500℃로 하고, H2O와 O2가 혼합된 스팀 분위기에서 30 내지 120분 동안 실시하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 저유전체막의 식각은 습식 식각 공정으로 실시하는 플래쉬 메모리 소자의 제조방법.
- 제 13 항에 있어서, 상기 습식 식각 공정은 BOE(buffer oxide etchant) 용액을 사용하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 잔류된 저유전체막를 포함한 결과물 상에 질화막을 형성하는 단계; 및상기 질화막을 식각하여 상기 선택 트랜지스터용 게이트 패턴들 각각의 일측 벽에 질화막 스페이서를 형성하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 15 항에 있어서, 상기 질화막은 LP-CVD 방법으로 100 내지 500Å의 두께로 형성하는 플래쉬 메모리 소자의 제조방법.
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|---|---|---|---|---|
| US8043914B2 (en) | 2008-12-31 | 2011-10-25 | Samsung Electronics Co., Ltd. | Methods of fabricating flash memory devices comprising forming a silicide on exposed upper and side surfaces of a control gate |
| KR101019711B1 (ko) * | 2009-04-14 | 2011-03-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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