JP2008016808A - フラッシュメモリ素子の製造方法 - Google Patents

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Abstract

【課題】 ゲートパターン同士の間を低誘電体物質で充填し、隣り合うゲートパターン同士の間に発生する干渉現象を最小化することにより、セルの信頼度を高めるようにするフラッシュメモリ素子の製造方法の提供。
【解決手段】 半導体基板の上部にセル用ゲートパターン及び選択トランジスタ用ゲートパターンを形成する段階と、前記ゲートパターンを含んだ結果物上に低誘電体膜を形成する段階と、前記低誘電体膜をエッチングして前記セル用ゲートパターン間の空間にのみ前記低誘電体膜を残留させる段階とを含む、フラッシュメモリ素子の製造方法を提供する。
【選択図】 図２

Description

本発明は、フラッシュメモリ素子の製造方法に関する。
フラッシュメモリ素子の高集積化に伴い、セル領域においてゲートパターン間の間隔が減っている。一般に、１００ｎｍ以下の線幅を持つ高密度フラッシュメモリ素子の場合、隣り合うフローティングゲート同士の間で干渉現象が起こっており、これにより素子のしきい電圧が変動して信頼性が低くなる。しきい電圧の変動率は、ゲートパターン間の間隔や、ゲートパターン同士の間に充填される絶縁物質などに多く影響される。
そこで、本発明の目的は、ゲートパターン同士の間を低誘電体物質で充填し、隣り合うゲートパターン同士の間に発生する干渉現象を最小化することにより、セルの信頼度を高めるようにするフラッシュメモリ素子の製造方法を提供することにある。
上記目的を達成するために、本発明は、半導体基板の上部にセル用ゲートパターン及び選択トランジスタ用ゲートパターンを形成する段階と、前記ゲートパターンを含んだ結果物上に低誘電体膜を形成する段階と、前記低誘電体膜をエッチングして前記セル用ゲートパターン間の空間にのみ前記低誘電体膜を残留させる段階とを含む、フラッシュメモリ素子の製造方法を提供する。
ここで、ゲートパターンを形成した後の結果物の表面に沿ってバッファ酸化膜を形成する段階をさらに含んでも良い。
また、低誘電体膜を形成した後、熱処理工程を行う段階をさらに含んでも良い。
また、低誘電体膜を形成した後、ＵＶ処理工程またはキュアリング工程を行う段階をさらに含んでも良い。
また、低誘電体膜をエッチングした後、ＵＶ処理工程またはキュアリング工程を行う段階をさらに含んでも良い。
また、低誘電体膜を形成した後、熱処理工程を行う段階、及びＵＶ処理工程またはキュアリング工程を行う段階をさらに含んでも良い。
また、残留した低誘電体膜を含んだ結果物上に窒化膜を形成する段階と、窒化膜をエッチングして選択トランジスタ用ゲートパターンそれぞれの一側壁に窒化膜スペーサを形成する段階をさらに含んでも良い。
上述したように、本発明は、フラッシュメモリセルのゲートパターン間の空間に低誘電体物質を充填するので、セルのゲートパターン同士の間における電気的影響によるしきい電圧の変動を改善することができる。
また、本発明は、選択トランジスタ用ゲートパターンの一側壁にＳＡＣ方式を適用するために形成するスペーサを、二重スペーサではなく、単一スペーサにするので、コンタクト面積を増加させてコンタクト抵抗を減少させることができる。
以下に添付図面を参照しながら、本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示を完全たるものにし且つ当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。
図１及び図２は本発明の実施例に係るフラッシュメモリ素子の製造方法を示す断面図である。
図１（ａ）を参照すると、半導体基板１０１の上部に酸化膜１０２、第１ポリシリコン膜１０３、誘電体膜１０４、第２ポリシリコン膜１０５、導電膜１０６及びハードマスク膜１０７を順次積層した後、所定の工程によってゲートパターン３００Ａ、３００Ｂ、３５０Ａ及び３５０Ｂを形成する。ゲートパターン３００Ａ、３００Ｂ、３５０Ａ及び３５０Ｂは、セル用ゲートパターン３５０Ａ、３５０Ｂ及び選択トランジスタ用ゲートパターン３００Ａ、３００Ｂを含む。ゲートパターン３００Ａ、３００Ｂ、３５０Ａ及び３５０Ｂを含んだ結果物の表面に沿ってバッファ酸化膜１０８を形成する。バッファ酸化膜１０８は、ＬＰ−ＴＥＯＳ(low pressure-tetra ethyl ortho silicate)またはＰＥ−ＴＥＯＳ(plasma enhanced-tetra ethyl ortho silicate)物質を用いて５０Å〜１５０Åの厚さに形成する。
図１（ｂ）を参照すると、セル用ゲートパターン３５０Ａと３５０Ｂ間の空間、及び縁部に位置したセル用ゲートパターン３５０Ｂとこれに隣り合っている選択トランジスタ用ゲートパターン３００Ａ間の空間が充填されるように、ゲートパターンを含んだ結果物上の全面に低誘電体膜１０９を形成する。低誘電体膜１０９の内部に存在する水分を除去するために、低誘電体膜１０９の形成後に熱処理工程を行う。低誘電体膜１０９の膜質を改善するために、低誘電体膜１０９の形成後にＵＶ処理工程またはキュアリング(curing)工程を行う。
前記低誘電体膜１０９は、誘電定数値３．２〜３．６のフッ素化ケイ酸塩ガラス(Fluorinated Silicate Glass)、誘電定数値約３．５のハイドロジェンポリシロザン(Hydrogen Polysilozane)、誘電定数値約２．８〜３．０のハイドロジェンシルセスキオキサン(Hydrogen Silsesquioxane)、誘電定数値約２．７のメチルシルセスキオキサン(Methyl Silsesquioxane)、誘電定数値２．８〜３．０の有機ケイ酸塩ガラス(Organo Silicate Glass)または誘電定数値２．６〜２．９の有機芳香族ポリマー(Organo Aromatic Polymers)を用いてＳＯＤ(spin on dielectric)またはＣＶＤ(Chemical Vapor Deposition)蒸着方法で５００Å〜５０００Åの厚さに形成する。
前記熱処理工程は、空気(air)、アルゴン（Ａｒ）及びヘリウム（Ｈｅ）のいずれか一つの雰囲気中で１００℃〜１５０℃の温度で３０秒間〜３００秒間行う。
前記ＵＶ処理工程では、温度を３００℃〜４００℃とし、ＵＶ電源を１０ｍＷ／ｃｍ２〜２０ｍＷ／ｃｍ２とし、ウェーハとランプとの距離を５０ｍｍ〜２００ｍｍとし、圧力を０．１Ｔｏｒｒ〜０．５Ｔｏｒｒとし、Ｎ２ガスとＯ２ガスのいずれか一つのガスまたはこれらの混合ガス雰囲気中でガス流入量を１０ｃｃ／ｍｉｎ〜１００ｃｃ／ｍｉｎとし、時間を１００秒間〜５００秒間とする。
前記キュアリング工程では、温度を３００℃〜５００℃とし、ガス雰囲気をＨ２ＯガスとＯ２ガスの混合状態とし、時間を３０分間〜１２０分間とする。
図１（ｃ）を参照すると、ウェットエッチング工程によって低誘電体膜１０９をエッチングする。この際、選択トランジスタ用ゲートパターン３００Ａ及び３００Ｂ間の広い空間に存在する低誘電体膜１０９は全て除去され、セル用ゲートパターン３５０Ａ及び３５０Ｂ間の狭い空間、及び縁部に位置したセル用ゲートパターン３５０Ｂとこれに隣り合っている選択トランジスタ用ゲートパターン３００Ａ間の狭い空間に存在する低誘電体膜１０９は残留されるようにする。このように特定の部分にのみ低誘電体膜１０９が残留するようにすることが可能なのは、ウェットエッチング工程の特性上、空間の狭い部分が空間の広い部分よりエッチング速度が遅いためである。ウェットエッチング工程は、ＢＯＥ(buffer oxide etchant)溶液を用いる。残留した低誘電体膜１０９を含んだ結果物上に窒化膜１１０を形成する。窒化膜１１０は、ＬＰ−ＣＶＤ方法で１００Å〜５００Åの厚さに形成する。
一方、残留した低誘電体膜１０９の膜質をさらに改善するために、低誘電体膜１０９のエッチング後にＵＶ処理工程またはキュアリング(curing)工程をもう１回行うこともできる。ＵＶ処理工程条件及びキュアリング工程条件は、以前の工程条件と同様である。
図２を参照すると、窒化膜１１０をエッチングして選択トランジスタ用ゲートパターン３００Ａ及び３００Ｂそれぞれの一側壁に窒化膜スペーサ１１０Ｓを形成する。窒化膜スペーサ１１０Ｓの形成完了時点で、セル用ゲートパターン３５０Ａ及び３５０Ｂの上部に存在する窒化膜１１０は、完全には除去されずに残留する。窒化膜スペーサ１１０Ｓは、後続の工程であるソース／ドレインコンタクト形成工程の際にＳＡＣ(self aligned contact)方式を適用することができるようにする。通常、ＳＡＣ方式を適用するために用いられるスペーサは、酸化膜と窒化膜とが積層された二重スペーサであるが、本発明では、窒化膜スペーサ１１０Ｓのみを使用するので、相対的にコンタクト面積が増加して素子のしきい電圧変動率及びコンタクト抵抗を減少させることができる。
前述した本発明の技術的思想は、好適な実施例で具体的に記述されたが、これらの実施例は、本発明の技術的思想を説明するためのもので、制限するものではないことに留意すべきである。また、本発明は、当該技術分野における通常の知識を有する者であれば、本発明の技術的思想の範囲内において、多様な実施例に想到し得るのを理解できるであろう。
本発明の活用例として、フラッシュメモリ素子の製造方法に適用出来る。
本発明の実施例に係るフラッシュメモリ素子の製造方法を示す断面図である。 本発明の実施例に係るフラッシュメモリ素子の製造方法を示す断面図である。
符号の説明
１０１…半導体基板
１０２…酸化膜
１０３…第１ポリシリコン膜
１０４…誘電体膜
１０５…第２ポリシリコン膜
１０６…導電膜
１０７…ハードマスク膜
１０８…バッファ酸化膜
１０９…低誘電体膜
１１０…窒化膜
１１０Ｓ…窒化膜スペーサ
３００Ａ及び３００Ｂ…選択トランジスタ用ゲートパターン
３５０Ａ及び３５０Ｂ…セル用ゲートパターン

Claims (16)

  1. 半導体基板の上部にセル用ゲートパターン及び選択トランジスタ用ゲートパターンを形成する段階と、
    前記ゲートパターンを含んだ結果物上に低誘電体膜を形成する段階と、
    前記低誘電体膜をエッチングして前記セル用ゲートパターン間の空間にのみ前記低誘電体膜を残留させる段階とを含むことを特徴とする、フラッシュメモリ素子の製造方法。
  2. 前記ゲートパターンを形成した後の結果物の表面に沿ってバッファ酸化膜を形成する段階をさらに含むことを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  3. 前記バッファ酸化膜は、ＬＰ−ＴＥＯＳ(low pressure-tetra ethyl ortho silicate)またはＰＥ−ＴＥＯＳ(plasmaenhanced-tetra ethyl ortho silicate)物質を用いて５０Å〜１５０Åの厚さに形成することを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  4. 前記低誘電体膜は、ＳＯＤ(spin on dielectric)、ＣＶＤ(Chemical Vapor Deposition)蒸着方法で５００Å〜５０００Åの厚さに形成することを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  5. 前記低誘電体膜は、フッ素化ケイ酸塩ガラス(Fluorinated Silicate Glass)、ハイドロジェンポリシロザン(Hydrogen Polysilozane)、ハイドロジェンシルセスキオキサン(Hydrogen Silsesquioxane)、メチルシルセスキオキサン(Methyl Silsesquioxane)、有機ケイ酸塩ガラス(Organo Silicate Glass)または有機芳香族ポリマー(Organo Aromatic Polymers)を用いて形成することを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  6. 前記低誘電体膜の形成後に、熱処理工程を行う段階をさらに含むことを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  7. 前記低誘電体膜の形成後に、ＵＶ処理工程またはキュアリング工程を行う段階をさらに含むことを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  8. 前記低誘電体膜のエッチング後に、ＵＶ処理工程またはキュアリング工程を行う段階をさらに含むことを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  9. 前記低誘電体膜の形成後に、熱処理工程を行う段階、及びＵＶ処理工程またはキュアリング工程を行う段階とをさらに含むことを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  10. 前記熱処理工程は、空気(air)、アルゴン（Ａｒ）及びヘリウム（Ｈｅ）のいずれか一つの雰囲気中で１００℃〜１５０℃の温度で３０秒間〜３００秒間行うことを特徴とする、請求項６〜９のいずれか１項に記載のフラッシュメモリ素子の製造方法。
  11. 前記ＵＶ処理工程は、温度を３００℃〜４００℃とし、ＵＶ電源を１０ｍＷ／ｃｍ２〜２０ｍＷ／ｃｍ２とし、ウェーハとランプとの距離を５０ｍｍ〜２００ｍｍとし、圧力を０．１Ｔｏｒｒ〜０．５Ｔｏｒｒとし、Ｎ２ガスとＯ２ガスのいずれか一つのガスまたはこれらの混合ガス雰囲気中でガス流入量を１０ｃｃ／ｍｉｎ〜１００ｃｃ／ｍｉｎとして１００秒間〜５００秒間行うことを特徴とする、請求項７〜９のいずれか１項に記載のフラッシュメモリ素子の製造方法。
  12. 前記キュアリング工程は、温度を３００℃〜５００℃とし、ガス雰囲気をＨ２ＯガスとＯ２ガスの混合状態として３０分間〜１２０分間行うことを特徴とする、請求項７〜９のいずれか１項に記載のフラッシュメモリ素子の製造方法。
  13. 前記低誘電体膜のエッチングは、ウェットエッチング工程で行うことを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  14. 前記ウェットエッチング工程は、ＢＯＥ(buffer oxide etchant)溶液を用いることを特徴とする、請求項１３に記載のフラッシュメモリ素子の製造方法。
  15. 残留した低誘電体膜を含んだ結果物上に窒化膜を形成する段階と、
    窒化膜をエッチングして前記選択トランジスタ用ゲートパターンそれぞれの一側壁に窒化膜スペーサを形成する段階をさらに含むことを特徴とする、請求項１に記載のフラッシュメモリ素子の製造方法。
  16. 前記窒化膜は、ＬＰ−ＣＶＤ法で１００Å〜５００Åの厚さに形成することを特徴とする、請求項１５に記載のフラッシュメモリ素子の製造方法。
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