KR100780630B1 - 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법에 관한 것으로, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판에 넥패턴 및 벌브패턴으로 이루어진 벌브형 리세스를 형성하는 단계; 상기 리세스를 포함하는 상기 기판 상에 상기 넥패턴이 개방되는 정도의 두께를 갖는 제1 도전막을 형성하는 단계; 상기 넥패턴이 매립되도록 상기 제1 도전막의 일부를 산화시키면서 산화막을 형성하는 단계; 상기 산화막을 제거하는 단계; 및 상기 리세스 내부의 잔류하는 상기 제1 도전막 상에 제2 도전막을 형성하는 단계를 포함하며, 상술한 본 발명에 의한 반도체 소자의 제조 방법은, 벌브형 리세스에 게이트 전극용 도전막을 매립함에 있어서 2단계에 걸쳐 도전막을 매립함으로써 벌브패턴에 형성되는 도전막의 두께를 최대한 확보하여 후속 공정으로 인한 도전막 심의 이동 현상을 방지하고 그에 따라 소자의 특성을 개선할 수 있다.
벌브형 리세스(bulb type recess), 심(seam), 산화 공정
Description
도1a 내지 도1d는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.
도2는 종래 기술에 따른 반도체 소자의 단면 및 본 발명의 일실시예에 따른 반도체 소자의 단면을 나타내는 사진.
* 도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 벌브형 리세스
13 : 제1 폴리실리콘막 14 : 산화막
15 : 제2 폴리실리콘막
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 벌브형 리세스 게 이트(bulb type recess gate)를 갖는 반도체 소자의 제조 방법에 관한 것이다.
최근 반도체 소자의 초고집적화 경향에 따라 셀 트랜지스터 채널 길이를 확장하여 문턱 전압(threshold voltage), 리프레시 타임(refresh time) 등 소자의 전기적 특성을 향상시키기 위하여, 기존의 2차원의 플래너(planar) 트랜지스터 구조는 벌브형 리세스 게이트를 갖는 3차원 트랜지스터 구조로 변경되고 있다.
이러한 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 공정 과정은 개략적으로 다음과 같다.
우선, 반도체 기판의 리세스 예정영역을 식각하여 수직 프로파일을 갖는 제1 리세스를 형성한다. 이때, 수직 프로파일을 갖는 제1 리세스를 벌브형 리세스의 넥패턴(neck pattern)이라 한다.
이어서, 넥패턴을 포함하는 반도체 기판의 전면에 산화막을 형성한다. 이 산화막은 CVD(Chemical Vapor Deposition) 법에 의해 증착될 수 있다.
이어서, 산화막에 대한 전면 식각(blanket etch)을 수행한다. 전면 식각이 수행되면, 넥패턴 측벽의 산화막은 잔류하지만, 넥패턴 하부의 산화막은 식각되어 반도체 기판이 노출된다.
이어서, 넥패턴 측벽의 산화막을 베리어로 노출된 넥패턴 하부의 반도체 기판을 등방성 식각하여 구형 프로파일을 갖는 제2 리세스를 형성한다. 이때, 구형 프로파일을 갖는 제2 리세스를 벌브형 리세스의 벌브 패턴(bulb pattern)이라 한다. 즉, 벌브형 리세스는 2단계의 식각을 통하여 넥패턴 및 벌브 패턴으로 이루어진다.
이어서, 이 벌브형 리세스 상에 게이트 패턴을 형성한다. 좀더 상세하게는, 벌브형 리세스를 포함하는 반도체 기판 상부에 게이트 절연막을 형성하고, 게이트 전극으로 폴리실리콘막을 형성한다. 이 폴리실리콘막은 CVD 법에 의해 증착될 수 있다.
이러한 벌브형 리세스 게이트 제조 공정 중 게이트 전극으로 폴리실리콘막을 증착하는 경우에, 리세스 상부의 넥패턴부터 리세스 하부의 벌브패턴으로 반응 기체가 이동하며 증착이 이루어진다. 이때, 리세스 상부의 넥패턴이 리세스 하부의 벌브패턴 보다 좁은 벌브형 리세스의 특성상 벌브패턴에 폴리실리콘막이 완전히 매립되기 전에 넥패턴에 폴리실리콘막이 먼저 매립되어 넥패턴이 닫히게 되므로, 반응 기체가 더 이상 벌브패턴으로 이동할 수 없게 된다. 따라서, 벌브패턴이 폴리실리콘막으로 완전히 매립되지 못한 상태에서 증착이 완료되고, 벌브패턴 내부에 폴리실리콘 심(seam)이 발생한다.
벌브패턴이 폴리실리콘막으로 완전히 매립되지 못하더라도 소정 임계 두께 이상의 폴리실리콘막이 매립된다면 소자의 특성에 큰 영향을 미치지 않는다. 그러나, 벌브형 리세스의 구조상 벌브패턴의 폴리실리콘막은 넥패턴의 폴리실리콘막보다 얇은 두께로 형성되고 게다가 후속 공정으로 열처리 공정 등이 수행되는 경우 폴리실리콘 심의 이동 현상이 발생하기 때문에, 벌브패턴의 폴리실리콘막 두께가 국부적으로 소정 임계값보다 낮아지게 되고 그에 따라 소자의 특성이 열화되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 벌브형 리세스에 게이트 전극용 도전막을 매립함에 있어서 벌브패턴에 형성되는 도전막의 두께를 최대한 확보하여 후속 공정으로 인한 도전막 심의 이동 현상을 방지함으로써 소자의 특성을 개선할 수 있는 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법은, 반도체 기판에 넥패턴 및 벌브패턴으로 이루어진 벌브형 리세스를 형성하는 단계; 상기 리세스를 포함하는 상기 기판 상에 상기 넥패턴이 개방되는 정도의 두께를 갖는 제1 도전막을 형성하는 단계; 상기 넥패턴이 매립되도록 상기 제1 도전막의 일부를 산화시키면서 산화막을 형성하는 단계; 상기 산화막을 제거하는 단계; 및 상기 리세스 내부의 잔류하는 상기 제1 도전막 상에 제2 도전막을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1a 내지 도1d는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 설 명하기 위한 공정 단면도이다.
도1a에 도시된 바와 같이, 반도체 기판(11)에 벌브형 리세스(12)를 형성한다. 좀더 상세하게는, 반도체 기판(11)의 리세스 예정영역을 식각하여 수직 프로파일을 갖는 넥패턴(12a)을 형성하고, 넥패턴(12a) 측벽에 스페이서 절연막(미도시됨)을 형성하고 이 스페이서 절연막을 베리어로 넥패턴(12a) 하부의 반도체 기판(11)을 등방성 식각하여 구형 프로파일을 갖는 벌브패턴(12b)을 형성한다. 즉, 벌브형 리세스(12)는 2단계의 식각을 통하여 넥패턴(12a) 및 벌브패턴(12b)으로 이루어진다.
이어서, 벌브형 리세스(12)를 포함하는 반도체 기판(11)의 전면에 게이트 절연막(미도시됨)을 형성하고, 이 게이트 절연막 상에 게이트 전극 형성을 위한 도전막으로 제1 폴리실리콘막(13)을 형성한다. 제1 폴리실리콘막(13)은 넥패턴(12a)이닫히지 않는 정도의 두께를 갖도록 형성된다. 예를 들어, 벌브형 리세스(12)의 넥패턴(12a) 폭을 w1이라고 가정할 때, 넥패턴(12a) 부분에 형성되는 제1 폴리실리콘막(13)의 두께(w2)는 약 (w1)/4 정도가 됨이 바람직하고, 그에 따라 넥패턴(12a)의 약 (w1)/2 정도가 개방된다. 제1 폴리실리콘막(13)은 넥패턴(12a) 부분부터 증착되기 때문에, 벌브패턴(12b) 부분에 증착되는 제1 폴리실리콘막(13)의 두께(w3)는 넥패턴(12a) 부분에 증착되는 제1 폴리실리콘막(13)의 두께(w2) 보다 얇다. 제1 폴리실리콘막(13)은 비정질 폴리실리콘을 포함할 수 있으며, 500~550℃의 온도 영역에서 LPCVD(Low Pressure Chemical Vapor Deposition) 법에 의해 증착될 수 있다.
도1b에 도시된 바와 같이, 산화 공정을 실시하여 넥패턴(12a) 입구가 닫힐 정도의 두께로 산화막(14)을 형성한다. 그 결과 제1 폴리실리콘막(13)의 일부가 산화되고, 산화되지 않은 제1 폴리실리콘막(13a)이 잔류한다. 산화 공정은 750~850℃의 온도 영역에서 건식 산화에 의해 수행됨이 바람직하다. 산화막(14)은 넥패턴(12a) 내부가 완전히 매립되도록 형성된다. 이때, 벌브형 리세스 구조의 특성상 벌브패턴(12b)에는 산소 공급이 부족하기 때문에, 벌브패턴(12b) 부분에 형성된 제1 폴리실리콘막(13)이 산화되는 정도는 넥패턴(12a) 부분에 형성된 제1 폴리실리콘막(13)이 산화되는 정도보다 낮고, 그에 따라 벌브패턴(12b) 내부에는 산화막(14)으로 완전히 매립되지 않는 심(seam)이 발생한다. 넥패턴(12a) 부분의 산화 정도가 크기 때문에, 산화 공정 후 넥패턴(12a) 부분의 제1 폴리실리콘막(13a) 두께(w2´)는 넥패턴(12a) 부분의 제1 폴리실리콘막(13)의 두께(w2)보다 상당한 정도로, 예를 들어 w2′가 약 (w2)/2 정도로, 얇아진다. 반면, 벌브패턴(12b) 부분의 산화 정도는 작기 때문에, 산화 공정 후 벌브패턴(12b) 부분의 제1 폴리실리콘막(13a)의 두께(w3´)는 벌브패턴(12b) 부분의 제1 폴리실리콘막(13)의 두께(w3)와 비교하여 큰 차이가 없다. 이는 후속 공정으로 산화막(14) 제거 및 제2 폴리실리콘막(15) 증착을 통하여 벌브형 리세스 구조의 특성을 상쇄시킬 수 있다.
도1c에 도시된 바와 같이, 산화막(14)을 제거한다. 이때, 산화막(14)은 BOE 또는 HF를 이용한 습식 세정(wet cleaning)을 통하여 제거될 수 있다. 산화막(14)이 제거된 후, 전술한 바와 같이 넥패턴(12a) 부분에는 얇은 두께(w2´)의 제1 폴리실리콘막(13a)이 잔류하고, 벌브패턴(12b) 부분에는 상대적으로 두꺼운 두께(w3´)의 제1 폴리실리콘막(13a)이 잔류하게 된다.
도1d에 도시된 바와 같이, 제1 폴리실리콘막(13a) 상에 게이트 전극 형성을 위한 도전막으로 제2 폴리실리콘막(15)을 형성한다. 제2 폴리실리콘막(15)은 넥패턴(12a)이 완전히 매립되는 정도의 두께를 갖도록 형성된다. 전술한 바와 같이 넥패턴(12a) 부분에서는 두께(w2´)가 얇고 벌브패턴(12b) 부분에서는 두께(w3´)가 상대적으로 두꺼운 제1 폴리실리콘막(13a)이 형성되면, 매립해야 할 넥패턴(12a)의 폭에 비해 매립해야 할 벌브패턴(12b)의 폭이 상대적으로 감소하므로 제1 폴리실리콘막(13a) 상에 제2 폴리실리콘막(15)을 형성하는 경우 벌브패턴(12b) 부분의 제2 폴리실리콘막(15) 두께를 최대한 확보할 수 있고, 벌브패턴(12b) 내부의 폴리실리콘 심의 크기가 축소된다. 여기서, 제2 폴리실리콘막(15)은 비정질 폴리실리콘을 포함할 수 있으며, 500~550℃의 온도 영역에서 LPCVD(Low Pressure Chemical Vapor Deposition) 법에 의해 증착될 수 있다.
도2는 종래 기술에 따른 반도체 소자의 단면 및 본 발명의 일실시예에 따른 반도체 소자의 단면을 나타내는 사진이다.
도2를 참조하면, 종래 기술에 따른 반도체 소자의 단면을 나타내는 사진(좌측)에서 벌브형 리세스의 벌브 패턴에 폴리실리콘막이 충분히 매립되지 않은 경우, 후속 열처리 공정 등에 의해 폴리실리콘 심의 이동 현상이 발생하였음을 알 수 있다. 그에 따라 폴리실리콘막의 두께가 임계 이하로 되는 부분이 생기고 이는 소자 특성의 열화를 초래한다.
반면, 본 발명의 일실시예에 따른 반도체 소자의 단면을 나타내는 사진(우측)을 살펴보면, 벌브형 리세스의 벌브 패턴에 폴리실리콘막이 충분히 매립된 경우 에는 후속 열처리 공정 등에 의하여도 폴리실리콘 심이 이동하지 않음을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법은, 벌브형 리세스에 게이트 전극용 도전막을 매립함에 있어서 2단계에 걸쳐 도전막을 매립함으로써 벌브패턴에 형성되는 도전막의 두께를 최대한 확보하여 후속 공정으로 인한 도전막 심의 이동 현상을 방지하고 그에 따라 소자의 특성을 개선할 수 있다.
Claims (6)
- 반도체 기판에 넥패턴 및 벌브패턴으로 이루어진 벌브형 리세스를 형성하는 단계;상기 리세스를 포함하는 상기 기판 상에 상기 넥패턴이 개방되는 정도의 두께를 갖는 제1 도전막을 형성하는 단계;상기 넥패턴이 매립되도록 상기 제1 도전막의 일부를 산화시키면서 산화막을 형성하는 단계;상기 산화막을 제거하는 단계; 및상기 리세스 내부의 잔류하는 상기 제1 도전막 상에 제2 도전막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 제1 및 제2 도전막은 폴리실리콘막인반도체 소자의 제조 방법.
- 제2항에 있어서,상기 제1 및 제2 도전막은 비정질 폴리실리콘을 포함하는반도체 소자의 제조 방법.
- 제2항 또는 제3항에 있어서,상기 제1 및 제2 도전막은,500~550℃의 온도 영역에서 LPCVD(Low Pressure Chemical Vapor Deposition)에 의해 증착되는반도체 소자의 제조 방법.
- 제1항에 있어서,상기 산화막 형성 단계는,750~850℃의 온도 영역에서 건식 산화에 의해 수행되는반도체 소자의 제조 방법.
- 제1항에 있어서,상기 산화막 제거 단계는,HF 또는 BOE를 이용하는 습식 세정에 의해 수행되는반도체 소자의 제조 방법.
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