KR100780598B1 - 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법 - Google Patents

벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법에 관한 것으로서, 본 발명의 반도체 소자의 제조 방법은 반도체 기판에 벌브형 리세스를 형성하는 단계; 상기 벌브형 리세스를 포함하는 기판의 전면에 게이트 절연막을 형성하는 단계; 상기 벌브형 리세스의 벌브패턴 측벽에 제1 도전막을 형성하는 단계; 및 결과물의 전체구조 상부에 제2 도전막을 형성하는 단계를 포함하고, 상술한 본 발명에 의한 반도체 소자의 제조 방법은, 벌브형 리세스 내부에 도전막을 매립하는 경우 2단계에 걸쳐 도전막을 매립함으로써 벌브형 리세스 내부에 심의 발생을 억제하여 소자의 특성을 개선할 수 있다.
벌브형 리세스(bulb type recess), 심(seam), 에치백(etch back)

Description

벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH BULB TYPE RECESS GATE}
도1a 내지 도1d는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.
도2a 내지 도2c는 종래 기술에 따른 반도체 소자에서 폴리실리콘 심의 발생 및 이동을 나타내기 위한 도면.
도3a 내지 도3f는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자 분리막
33 : 벌브형 리세스 34 : 게이트 절연막
35 : 제1 폴리실리콘막 36 : 제2 폴리실리콘막
37 : 게이트 하드마스크
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 벌브형 리세스 게이트(bulb type recess gate)를 갖는 반도체 소자의 제조 방법에 관한 것이다.
최근 반도체 소자의 초고집적화 경향에 따라 셀 트랜지스터 채널 길이를 확장하여 소자의 전기적 특성을 향상시킬 수 있는 벌브형 리세스 게이트 구조가 제안되었다. 이하, 도1을 참조하여 이러한 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 과정을 개략적으로 설명하기로 한다.
도1a 내지 도1d는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도1a를 참조하면, 반도체 기판(11)에 활성 영역을 정의하기 위한 소자 분리막(12)을 형성한다.
이어서, 반도체 기판(11)의 활성 영역에 벌브형 리세스(13)를 형성한다. 좀더 상세하게는, 반도체 기판(11)의 활성 영역 중 소정 부분을 식각하여 수직 프로파일을 갖는 넥패턴(13a)을 형성하고, 넥패턴(13a) 측벽에 스페이서 절연막(미도시됨)을 형성한 후 이 스페이서 절연막을 베리어로 넥패턴(13a) 하부의 반도체 기판(11)을 등방성 식각하여 구형 프로파일을 갖는 벌브패턴(13b)을 형성한다. 즉, 벌브형 리세스(13)는 2단계의 식각에 의하여 넥패턴(13a) 및 벌브패턴(13b)으로 이루어진다.
도1b를 참조하면, 소자 분리막(12) 및 벌브형 리세스(13)를 포함하는 반도체 기판(11)의 전면에 게이트 절연막(14)을 형성한다.
도1c를 참조하면, 게이트 절연막(14) 상에 게이트 전극용 도전막으로 폴리실리콘막(15)을 형성한다. 이때, 리세스(13) 상부의 넥패턴(13a)이 리세스(13) 하부의 벌브패턴(13b)보다 좁은 벌브형 리세스(13)의 특성상 벌브패턴(13b)에 폴리실리콘막(15)이 완전히 매립되기 전에 넥패턴(13a)에 폴리실리콘막(15)이 먼저 매립되기 때문에, 벌브패턴(13b) 내부에 폴리실리콘 심(seam)이 발생한다. 이러한 심은 후속 열공정을 거치면서 벌브패턴(13b)의 내부를 이동하게 되고, 특히 표면에너지가 낮아지는 방향으로 이동하여 벌브패턴(13b)과 게이트 절연막(14)의 경계(boundary) 부분에 존재하게 된다. 이는 반도체 소자의 구현시 전위 강하(potential drop) 현상을 유도하거나 심 분포의 변형(deformation) 등으로 트랜지스터 동작에 결함을 발생시키는 문제점이 있다.
도1d를 참조하면, 이러한 심을 갖는 폴리실리콘막(15) 상에 게이트 하드마스크(16)를 형성하고, 게이트 하드마스크(16) 및 폴리실리콘막(15)을 선택적 식각하여 게이트 패턴을 형성한다. 폴리실리콘막(15)과 게이트 하드마스크(16) 사이에는 금속막 또는 금속 실리사이드막(미도시됨)이 개재될 수 있다.
도2a 내지 도2c는 종래 기술에 따른 반도체 소자에서 폴리실리콘 심의 발생 및 이동을 나타내기 위한 도면이다.
도2a를 참조하면, 벌브형 리세스 내부에 균일하게 폴리실리콘이 매립되는 것이 아니고 벌브형 리세스 벌브 패턴 내부에 폴리실리콘막이 매립되지 않은 심이 발생함을 알 수 있다. 이는 전술한 바와 같이, 벌브형 리세스의 넥패턴이 벌브패턴보 다 좁은 벌브형 리세스의 특성 때문이다.
도2b를 참조하면, 이러한 심은 후속 열공정을 거치면서 벌브패턴의 내부를 이동하게 되고 특히 벌브패턴의 내벽으로 이동함을 알 수 있다.
도2c를 참조하면, 심의 이동이 다양한 분포를 가짐을 알 수 있다.
즉, 종래 기술에 따른 벌브형 리세스 게이트 제조 공정에 있어서, 벌브형 리세스 상에 게이트 전극 형성을 위한 폴리실리콘막을 형성하는 경우에 그 구조적 특성으로 인하여 벌브패턴 내부에 심이 발생하게 되고 이 심은 후속 열공정으로 인하여 다양한 분포를 가지면서 이동하기 때문에, 트랜지스터 동작에 결함을 발생시키는 등 소자의 특성에 악영향을 미치는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 벌브형 리세스 내부에 심의 발생을 억제함으로써 소자의 특성을 개선할 수 있는 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 벌브형 리세스 게이트를 갖는 반도체소자의 제조 방법은, 반도체 기판에 벌브형 리세스를 형성하는 단계; 상기 벌브형 리세스를 포함하는 기판의 전면에 게이트 절연막을 형성하는 단계; 상기 벌브형 리세스의 벌브패턴 측벽에 제1 도전막을 형성하는 단계; 및 결과물의 전체구조 상부 에 제2 도전막을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3a 내지 도3f는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도3a에 도시된 바와 같이, 반도체 기판(31)에 활성 영역을 정의하기 위한 소자 분리막(32)을 형성한다. 소자 분리막(32)은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다.
이어서, 반도체 기판(31)에 벌브형 리세스(33)를 형성한다. 좀더 상세하게는, 반도체 기판(31)의 활성 영역 중 소정 부분을 식각하여 수직 프로파일을 갖는 넥패턴(33a)을 형성하고, 넥패턴(33a) 측벽에 스페이서 절연막(미도시됨)을 형성한 후 이 스페이서 절연막을 베리어로 넥패턴(33a) 하부의 반도체 기판(31)을 등방성 식각하여 구형 프로파일을 갖는 벌브패턴(33b)을 형성함으로써, 넥패턴(33a) 및 벌브패턴(33b)으로 이루어진 벌브형 리세스(33)가 형성된다.
도3b에 도시된 바와 같이, 벌브형 리세스(33)를 포함하는 반도체 기판(31)의 전면에 게이트 절연막(34)을 형성한다. 게이트 절연막(34)은 산화막으로 형성될 수 있다.
도3c에 도시된 바와 같이, 게이트 절연막(34) 상에 게이트 전극 형성을 위한 도전막으로 제1 폴리실리콘막(35)을 형성한다. 이때, 넥패턴(33a)이 벌브패턴(33b)보다 좁은 벌브형 리세스(33)의 특성상, 벌브패턴(33b) 내부에는 제1 폴리실리콘막(35)이 매립되지 않은 심이 발생한다. 제1 폴리실리콘막(35)은 싱글 타입(single type)의 증착 장비를 사용하여 형성될 수 있다.
도3d에 도시된 바와 같이, 게이트 절연막(34)이 노출될 때까지 제1 폴리실리콘막(35)에 대해 에치백(etch back)을 수행하여, 벌브패턴(33b) 측벽에만 제1 폴리실리콘막(35)이 잔류하도록 한다. 그에 따라, 벌브형 리세스(33)의 프로파일이 실질적으로 수직 프로파일에 가깝게 변경되므로 후속 공정으로 폴리실리콘을 매립하는 경우에도 심이 발생하지 않는다. 제1 폴리실리콘막(35)에 대한 에치백은 게이트 절연막(34)과 제1 폴리실리콘막(35)의 선택비를 높일 수 있는 HBr, Cl2 및 O2의 혼합 가스를 사용하여 수행됨이 바람직하고, 또한, 식각 조건으로 10~70mT의 압력 및 100~400W의 바이어스 파워를 인가함이 바람직하다.
도3e에 도시된 바와 같이, 노출된 게이트 절연막(34)을 포함하는 결과물의 전체구조 상부에 게이트 전극 형성을 위한 도전막으로 제2 폴리실리콘막(36)을 형성한다. 전술한 바와 같이, 제1 폴리실리콘막(35)의 에치백 공정으로 벌브형 리세스(33)의 프로파일이 수직 프로파일에 가까워졌기 때문에, 제2 폴리실리콘막(36)은 심의 발생 없이 리세스(33) 내부에 매립될 수 있다. 제2 폴리실리콘막(36)은 퍼니시 타입(furnace type)의 증착 장비를 사용하여 형성될 수 있다.
도3f에 도시된 바와 같이, 제2 폴리실리콘막(36) 상에 게이트 하드마스 크(37)를 형성하고, 게이트 하드마스크(37) 및 제2 폴리실리콘막(36)을 선택적 식각하여 게이트 패턴을 형성한다. 제2 폴리실리콘막(36)과 게이트 하드마스크(37) 사이에는 금속막 또는 금속 실리사이드막(미도시됨)이 개재될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법은, 벌브형 리세스 내부에 도전막을 매립하는 경우 2단계에 걸쳐 도전막을 매립함으로써 벌브형 리세스 내부에 심의 발생을 억제하여 소자의 특성을 개선할 수 있다.

Claims (7)

  1. 반도체 기판에 벌브형 리세스를 형성하는 단계;
    상기 벌브형 리세스를 포함하는 기판의 전면에 게이트 절연막을 형성하는 단계;
    상기 벌브형 리세스의 벌브패턴 측벽에 제1 도전막을 형성하는 단계; 및
    결과물의 전체구조 상부에 제2 도전막을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 도전막 형성 단계는,
    상기 게이트 절연막 상에 상기 제1 도전막을 증착하는 단계; 및
    상기 게이트 절연막이 노출될 때까지 상기 제1 도전막을 에치백(etch back)하는 단계를 포함하는
    반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 및 제2 도전막은 폴리실리콘막인
    반도체 소자의 제조 방법.
  4. 제2항에 있어서,
    상기 제1 도전막은 폴리실리콘막이고,
    상기 제1 도전막의 에치백은,
    HBr, Cl2 및 O2의 혼합 가스를 사용하여 수행되는
    반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 제1 도전막의 에치백은,
    10~70mT의 압력 및 100~400W의 바이어스 파워를 인가하는 조건 하에서 수행되는
    반도체 소자의 제조 방법.
  6. 제3항에 있어서,
    상기 제1 도전막은 싱글 타입(single type)의 증착 장비에서 형성되는
    반도체 소자의 제조 방법.
  7. 제3항에 있어서,
    상기 제2 도전막은 퍼니시 타입(furnace)의 증착 장비에서 형성되는
    반도체 소자의 제조 방법.
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