KR20070030022A - 리세스된 게이트 전극용 구조물과 그 형성 방법 및리세스된 게이트 전극을 포함하는 반도체 장치 및 그 제조방법. - Google Patents

리세스된 게이트 전극용 구조물과 그 형성 방법 및리세스된 게이트 전극을 포함하는 반도체 장치 및 그 제조방법. Download PDF

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Abstract

리세스된 게이트 전극용 구조물과 그 형성 방법 및 리세스된 게이트 전극을 포함하는 반도체 장치 및 그 제조 방법에서, 리세스된 게이트 전극용 구조물은 제1 리세스 및 상기 제1 리세스 하부와 연통하고 상기 제1 리세스보다 넓은 내부 폭을 갖는 제2 리세스를 갖는 기판과, 상기 기판 상부면, 상기 제1 및 제2 리세스의 내벽에 형성된 게이트 산화막과, 상기 제1 리세스의 내부를 채우고, 제1 농도의 불순물이 도핑된 제1 폴리실리콘막과, 상기 제2 리세스의 내부를 채우고, 상기 제1 농도보다 높은 제2 농도의 불순물이 도핑되고 상기 제2 리세스 중심부에 보이드를 포함하는 제2 폴리실리콘막 및 상기 기판 상에 위치하는 게이트 산화막 및 상기 제1 폴리실리콘막 상에 형성되고 제3 농도의 불순물을 갖는 제3 폴리실리콘막을 포함한다. 상기 리세스된 게이트 전극용 구조물을 사용하면 보이드의 위치 이동을 감소시킬 수 있다.

Description

리세스된 게이트 전극용 구조물과 그 형성 방법 및 리세스된 게이트 전극을 포함하는 반도체 장치 및 그 제조 방법.{recessed gate electrode structure and method for forming the same, semiconductor device having recessed gate electrode and method for manufacturing the same}
도 1은 보이드의 이동에 따른 불량이 발생한 리세스된 게이트 전극을 나타내는 단면 전자현미경 사진이다.
도 2는 본 발명의 실시예 1에 따른 리세스된 게이트 전극막의 단면도이다.
도 3 내지 도 8은 도 2에 도시된 리세스된 게이트 전극막의 제조 방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 일 실시예에 따른 리세스된 게이트 전극을 포함하는 반도체 장치를 제1 방향으로 절단한 단면도이다.
도 10은 본 발명의 일 실시예에 따른 리세스된 게이트 전극을 포함하는 반도체 장치를 제2 방향으로 절단한 단면도이다.
도 11 내지 도 16은 도 9에 도시된 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
본 발명은 리세스된 게이트 전극용 구조물과 그 형성 방법 및 리세스된 게이트 전극을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 폴리실리콘을 포함하는 리세스된 게이트 전극용 구조물과 그 형성 방법 및 리세스된 게이트 전극을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치가 고집적화 되어감에 따라 반도체 장치를 구성하는 패턴의 선폭 및 패턴 사이의 간격도 감소되기 때문에, 미세한 패턴을 보다 정밀하고 정확하게 형성하는 기술이 요구된다. 이러한 반도체 장치에 있어서, 게이트 전극이 기판에서 차지하는 수평 면적을 감소되면서도 충분한 유효 채널 길이를 갖는 리세스된 게이트 전극을 구비하는 반도체 장치가 개발되고 있다.
상기 리세스된 게이트 전극을 갖는 반도체 장치는 대한민국 등록특허 제304,717호, 일본 공개특허 제2000-349289호 및 Hshieh 등에게 허여된 미국특허 제6,762,098호 등에 개시되어 있다.
상기 리세스된 게이트 전극을 형성하기 위해서는 기판에 형성된 리세스 부위에 도전성 물질을 채워넣는 공정이 필수적으로 요구된다. 그런데, 상기 리세스 부위에 도전성 물질을 보이드 없이 매립하는 것은 용이하지 않다.
특히, 최근에는 상부에 비해 하부가 넓은 내부 폭을 갖는 리세스를 포함하는 게이트 전극이 개발되고 있으며, 상기 게이트 전극을 형성할 시에 상기 리세스 내부에 도전막이 완전히 채워지기 이 전에 상기 리세스의 좁은 입구 부위가 증착되는 도전막에 의해 완전히 막혀버리게 되어 상기 넓은 폭을 갖는 하부의 리세스에는 쉽게 보이드가 생기게 된다.
상기 보이드가 상기 리세스 내부의 중심 부위에 위치하는 경우에는 완성된 MOS트랜지스터의 동작에 별다른 영향을 끼치지 않는다. 그러나, 후속의 반도체 공정을 진행하면서 상기 보이드는 쉽게 다른 위치로 이동(migration)하게 되어 트랜지스터의 전기적인 특성을 저하시킨다.
도 1은 보이드의 이동에 따른 불량이 발생한 리세스된 게이트 전극을 나타내는 단면도이다.
즉, 도 1에서는, 확장된 하부 리세스에 생성된 보이드(14)가 게이트 산화막(12)쪽으로 이동함에 따라 상기 게이트 산화막(12)과 접촉하는 불량이 발생된 것을 보여주고 있다. 여기서, 도면 부호 10은 기판이고, 도면 부호 16은 게이트 전극막이다.
도 1에 도시된 것과 같이, 상기 생성된 보이드(14)가 게이트 산화막(12)과 접촉하게 되면 상기 보이드(14)가 위치하는 부위를 중심으로 누설 전류가 증가하게 된다. 또한, 상기 보이드(14)가 상기 게이트 산화막(12)과 접촉된 경우에는 MOS 트랜지스터의 문턱전압이 설정된 값을 갖지 못하고 매우 불규칙하게 된다. 이와 같은, 문턱 전압의 산포 불량 및 누설 전류의 증가로 인하여, 결국 반도체 장치의 전기적인 특성이 크게 저하된다.
따라서, 본 발명의 제1 목적은 보이드의 이동을 감소시킬 수 있는 리세스된 게이트 전극용 구조물을 제공하는 것이다.
본 발명의 제2 목적은, 상기한 구조를 갖는 리세스된 게이트 전극용 구조물의 형성 방법을 제공하는 것이다.
본 발명의 제3 목적은, 리세스된 게이트 전극을 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 제4 목적은, 상기한 구조를 갖는 반도체 장치의 제조 방법을 제공하는 것이다.
상기한 제1 목적을 달성하기 위한 본 발명의 일 실시예에 따른 리세스된 게이트 전극 구조물은, 제1 리세스 및 상기 제1 리세스와 연통하고 상기 제1 리세스보다 넓은 내부 폭을 갖는 제2 리세스를 갖는 기판과, 상기 기판 상부면, 상기 제1 및 제2 리세스의 내벽에 형성된 게이트 산화막과, 상기 제1 리세스의 내부를 채우고, 제1 농도의 불순물이 도핑된 제1 폴리실리콘막과, 상기 제2 리세스의 내부를 채우고, 상기 제1 농도보다 높은 제2 농도의 불순물이 도핑되고 상기 제2 리세스 중심부에 보이드를 포함하는 제2 폴리실리콘막 및 상기 기판 상에 위치하는 게이트 산화막 및 상기 제1 폴리실리콘막 상에 형성되고 제3 농도의 불순물을 갖는 제3 폴리실리콘막을 포함한다.
상기한 제2 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 리세스된 게이트 전극 구조물의 형성 방법으로, 우선 기판을 부분적으로 식각하여 제1 리세스 및 상기 제1 리세스와 연통하고 상기 제1 리세스보다 넓은 내부 폭을 갖는 제2 리세스를 형성한다. 상기 기판 상부면, 상기 제1 및 제2 리세스의 내벽에 연속적으로 게이트 산화막을 형성한다. 상기 제1 리세스 내부를 채우도록 제1 농도의 불순물이 도핑된 제1 폴리실리콘막을 형성한다. 상기 제2 리세스 내부를 채우면서 상기 제2 리세스 중심부에 보이드를 포함하고 상기 제1 농도보다 높은 제2 농도의 불순물이 도핑된 제2 폴리실리콘막을 형성한다. 상기 기판 상에 위치하는 게이트 산화막 및 상기 제1 폴리실리콘막 상에 제3 농도를 갖는 제3 폴리실리콘막을 형성한다.
상기한 제3 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 제1 영역 및 제2 영역이 구분되고, 상기 제1 영역에는 제1 리세스 및 상기 제1 리세스와 연통하고 상기 제1 리세스보다 넓은 폭을 갖는 제2 리세스를 갖는 기판과, 상기 기판 상부면, 상기 제1 및 제2 리세스의 내벽에 형성된 게이트 산화막과, 상기 제1 리세스 내부를 채우고 제1 도전형의 불순물이 제1 농도로 도핑된 제1 폴리실리콘막 패턴과, 상기 제2 리세스 내부를 채우고 제1 도전형의 불순물이 제1 농도보다 높은 제2 농도로 도핑되고, 상기 제2 리세스 중심부에 보이드가 생성된 제2 폴리실리콘막 패턴과, 상기 제1 영역의 기판 상부면에 위치하는 게이트 산화막 및 상기 제1 폴리실리콘막 패턴 상에 형성되고 상기 제1 도전형의 불순물이 상기 제1 농도보다 낮은 제3 농도로 도핑된 제3 폴리실리콘막 패턴 및 상기 제2 영역의 기판 상에 형성되고, 상기 제1 도전형의 불순물이 상기 제3 농도로 도핑되고, 상기 제1 도전형과 다른 제2 도전형의 불순물이 제4 농도로 도핑된 제4 폴리실리콘막 패턴
상기한 제4 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치를 제조하기 위하여, 우선 제1 영역 및 제2 영역이 구분된 기판에서, 상기 제1 영 역의 기판 일부분을 식각하여 상기 제1 영역에 제1 리세스 및 상기 제1 리세스와 연통하고 상기 제1 리세스보다 넓은 폭을 갖는 제2 리세스를 형성한다. 상기 기판 상부면, 상기 제1 및 제2 리세스의 내벽에 게이트 산화막을 형성한다. 상기 제1 리세스의 내부에, 제1 도전형의 불순물이 제1 농도로 도핑된 제1 폴리실리콘막 패턴을 형성한다. 상기 제2 리세스의 내부에, 상기 제1 도전형의 불순물이 제2 농도로 도핑되고, 상기 제2 리세스 중심부에 보이드가 생성되도록 제2 폴리실리콘막 패턴을 형성한다. 상기 기판 상에 위치하는 게이트 산화막 및 상기 제1 폴리실리콘막 상에 상기 제1 도전형의 불순물이 제3 농도로 도핑된 제3 폴리실리콘막을 형성한다. 상기 제2 영역에 형성된 제3 폴리실리콘막에 국부적으로 상기 제1 도전형과 다른 제2 도전형의 불순물을 주입시켜 상기 제1 도전형의 불순물이 제3 농도로 도핑되고 상기 제2 도전형의 불순물이 제4 농도로 도핑된 제4 폴리실리콘막을 형성한다. 다음에, 상기 제3 및 제4 폴리실리콘막을 패터닝하여 제3 및 제4 폴리실리콘막 패턴을 형성한다.
본 발명에 따르면, 하부 폭이 넓은 제2 리세스 내에 채워지는 제2 폴리실리콘막의 불순물 농도는 상대적으로 높고 기판 상부면에 형성되는 제3 폴리실리콘막의 불순물 농도는 상대적으로 낮다. 그러므로, 상기 제2 폴리실리콘막의 실리콘 격자들 내에는 상기 불순물들이 다수 위치하게 되고, 상기 불순물들은 후속의 열처리 시에 실리콘 격자들이 이동하는 것을 방해한다. 따라서, 상기 하부 폭이 넓은 제2 리세스 내부에 채워져 있는 제2 폴리실리콘막의 실리콘 격자의 이동에 의해 빈번하게 발생하는 보이드의 위치 이동을 감소시킬 수 있다. .
또한, 상기 기판 상부면에서는 상대적으로 낮은 불순물 농도를 갖는 제3 폴리실리콘막이 형성됨으로서, 기판의 특정 부위에 다른 특성 또는 다른 도전형을 갖는 플레너 타입의 게이트 전극을 용이하게 형성할 수 있다.
상기와 같이, 하부가 확장된 형태의 리세스된 게이트 전극을 형성함에 있어 리세스 내부에 형성되는 보이드의 위치 이동을 감소시킴으로서, 상기 리세스된 게이트 전극을 포함하는 MOS트랜지스터의 동작 특성이 향상된다. 구체적으로 MOS트랜지스터의 문턱 전압 산포가 양호해지며, 누설 전류가 감소된다.
이하, 본 발명의 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 리세스, 패드, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 또는 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다.
리세스된 게이트 전극막 및 그 제조 방법
도 2는 본 발명의 실시예 1에 따른 리세스된 게이트 전극막의 단면도이다.
도 2를 참조하면, 실리콘과 같은 반도체 물질로 이루어지는 기판(100)이 구비된다. 상기 기판(100)에는 제1 리세스(104) 및 상기 제1 리세스(104)와 연통하는 제2 리세스(108)가 형성되어 있다. 상기 제2 리세스(108)는 상기 제1 리세스(104)에 비해 넓은 내부 폭을 갖는다. 상기 제1 리세스(104)의 측벽은 상기 기판(100) 상부면과 일정한 각을 가지며, 바람직하게는 상기 기판(100) 상부면과 수직하다. 그리고, 상기 제2 리세스(108)는 상기 제1 리세스(104)의 폭보다 넓은 내부 폭을 가지면서 원형, 타원형과 같이 라운드된 단면 형상을 갖는다.
상기 기판(100)의 상부면과 제1 및 제2 리세스(104, 108)의 내부 표면 상에 연속적으로 게이트 산화막(110)이 형성된다. 상기 게이트 산화막(110)은 실리콘 산화물로 이루어질 수 있다. 또한, 상기 게이트 산화막(110)은 실리콘 산화물에 비해 유전율이 높은 금속 산화물로 이루어질 수 있다.
상기 제1 리세스(104) 내부에는 불순물이 제1 농도로 도핑된 제1 폴리실리콘막(118)이 채워져 있고, 상기 제2 리세스(108)의 내부에는 불순물이 상기 제1 농도보다 높은 제2 농도로 도핑된 제2 폴리실리콘막(120)이 채워져 있다. 여기서, 상기 제1 및 제2 폴리실리콘막(118, 120) 내에는 동일한 도전형의 불순물이 도핑되어 있으며, 바람직하게는 동일한 물질의 불순물이 도핑되어 있다. 상기 불순물이 도핑됨으로서 상기 제1 및 제2 폴리실리콘막(118, 120)은 도전성을 갖게 된다.
또한, 상기 제2 리세스(108)의 중심부에는 상기 제2 폴리실리콘막(120)이 국부적으로 채워지지 않음으로서 보이드(115)가 생성되어 있다. 상기 제2 폴리실리콘막(120) 내에 도핑된 불순물은 상기 제2 리세스(108) 내부에 생성된 보이드(115)의 위치가 후속 공정을 수행하는 중에 이동하는 것을 억제하는 역할을 한다. 그러므로, 상기 불순물의 제2 농도는 실리콘의 확산에 의해 상기 보이드(115)의 위치가 이동하는 것을 억제할 수 있을 수준의 농도인 것이 바람직하다.
이하에서는, 상기 도핑된 불순물과 보이드(115)의 이동과의 관계를 보다 상세하게 설명한다.
상기 제2 리세스(108) 내에 생성된 보이드(115)가 쉽게 그 위치가 변화하는 이유는 열 등과 같은 외부 환경의 변화에 의해 격자 결함이 많은 보이드(115) 주변의 폴리실리콘막이 쉽게 확산되기 때문인 것으로 추정된다. 때문에, 상기 폴리실리콘막을 구성하는 실리콘의 확산을 억제하여야 보이드(115)의 이동을 감소시킬 수 있다. 그런데, 상기 제2 폴리실리콘막(120)을 구성하고 있는 실리콘 격자 내부에 불순물이 일정 수준 이상으로 도핑되어 있으면 상기 불순물로 인해 실리콘의 확산에 방해를 받게된다. 때문에, 상기 제2 폴리실리콘막(120) 내에 도핑된 고농도의 불순물에 의해 실리콘 확산에 따른 보이드(115)의 위치 이동을 억제할 수 있는 것이다.
보다 구체적으로, 상기 제2 폴리실리콘막(120) 내에 포함되는 불순물이 인(P)일 경우, 상기 보이드(115)의 위치 이동을 억제할 수 있는 불순물의 제2 농도는 2.5E20atom/㎤ 내지 5E20atom/㎤ 인 것이 바람직하다. 더 바람직하게는, 상기 제2 농도는 3.5E20atom/㎤ 내지 5E20atom/㎤ 이 되도록 한다. 그러나, 상기 제2 농도는 불순물의 종류, 제1 및 제2 리세스(104, 108)의 내부 폭 및 보이드(115)의 크기 등에 따라 달라질 수 있다.
한편, 상기 제1 리세스(104)는 상기 제2 리세스(108)에 비해 작은 내부 폭을 가지므로, 상기 제1 리세스(104) 내부에는 보이드가 거의 생성되지 않는다. 그러므로, 상기 제1 리세스(104) 내부를 채우는 제1 폴리실리콘막(118)은 보이드의 이동을 억제할 정도의 높은 도핑 농도를 갖지 않아도 상관없다. 예를 들어, 상기와 같이 상기 제2 폴리실리콘막(120) 내에 포함되는 불순물이 인 이고 제2 농도가 3.5E20atom/㎤ 내지 5E20atom/㎤ 인 경우, 상기 제1 폴리실리콘막(118) 내에도 동일하게 인이 도핑되고 상기 제1 농도는 2.5E20atom/㎤ 내지 3.5E20atom/㎤ 인 것이 바람직하다.
상기 기판 상에 위치하는 게이트 산화막(110) 및 상기 제2 폴리실리콘막(120) 상에는 상기 제1 농도보다 낮은 제3 농도로 불순물이 도핑된 제3 폴리실리콘막(122)이 형성된다. 상기 제3 폴리실리콘막(122)에 도핑된 불순물은 상기 제1 및 2 폴리실리콘막(118, 120)에 도핑된 불순물과 실질적으로 동일한 물질로 이루어진다.
상기 제1 및 제2 폴리실리콘막(118, 120)내에 도핑된 불순물이 인(P)이고 상기 개시한 범위의 농도를 갖는 경우, 상기 제3 폴리실리콘막(122) 내에 포함되는 불순물은 인(P)이고 제3 농도는 1.5E20atom/㎤ 내지 2.3E20atom/㎤ 인 것이 바람직하다.
전술한 바와 같이, 본 실시예에 따른 리세스된 게이트 전극용 구조물은 제1 리세스(104)에 채워지는 제1 폴리실리콘막(118)에 도핑된 불순물 농도보다 상기 제2 리세스(108)에 채워지는 제2 폴리실리콘막(120)에 도핑된 불순물 농도가 더 높다. 또한, 상기 기판 상부면에 형성되는 제3 폴리실리콘막(122)의 도핑 농도는 상기 제1 및 제2 폴리실리콘막(118, 120)에 비해 상대적으로 낮다.
상기와 같이, 제2 리세스(108) 내에 채워지는 제2 폴리실리콘막(120)에 도핑되는 불순물의 농도를 상대적으로 높힘으로서 상기 제2 리세스(108)에 생성된 보이드(105)의 이동을 감소시킬 수 있다. 그러므로, 상기 보이드(115)가 게이트 산화막(110)과 접촉함으로서, 최종적으로 형성된 리세스된 트랜지스터에 발생될 수 있는 누설 전류 및 문턱 전압의 산포 불량 등을 감소시킬 수 있다.
또한, 상기 기판 표면 상에는 상기 제1 및 제2 폴리실리콘막(118, 120) 내의 불순물 농도보다 낮은 제3 폴리실리콘막(122)이 형성되어 있다. 그러므로, 본 실시예의 리세스된 게이트 전극용 구조물을 사용하는 경우 기판의 특정 영역에는 리세스된 트랜지스터를 형성하고, 기판의 다른 특정 영역에는 리세스된 트랜지스터와는 다른 전기적 특성을 갖는 플레너 트랜지스터를 형성할 수 있다.
도 3 내지 도 8은 도 2에 도시된 리세스된 게이트 전극막의 제조 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 실리콘과 같은 반도체 물질로 이루어지는 기판(100) 상에 버퍼 산화막(도시안됨) 및 제1 마스크막(도시안됨)을 형성한다. 상기 버퍼 산화막 은 열산화 공정을 통해 형성되는 실리콘 산화물로 이루어지는 것이 바람직하고, 상기 제1 마스크막은 실리콘 질화물로 이루어지는 것이 바람직하다. 다음에, 상기 제1 마스크막 및 버퍼 산화막을 사진 및 식각 공정을 통해 패터닝함으로서 제1 마스크 패턴(102)을 형성한다.
상기 제1 마스크 패턴(102)을 식각 마스크로 사용하여 상기 기판을 이방성으로 식각함으로서 상기 기판에 제1 리세스(104)를 형성한다. 상기 이방성 식각 공정은 제1 리세스(104)의 측벽은 상기 기판 표면에 대해 일정한 각을 가지며, 바람직하게는 상기 기판 표면과 수직하다.
상기 제1 리세스(104)의 측면 및 저면 및 상기 제1 마스크 패턴(102) 상에 연속적으로 제2 마스크막(도시안됨)을 형성한다. 상기 제2 마스크막은 기판에 대해 식각 선택비가 높은 물질을 사용하여 형성하는 것이 바람직하다. 다시 말하면, 상기 제2 마스크막은 상기 제2 마스크막의 식각할 때 상기 기판이 거의 식각되지 않는 물질로 이루어지는 것이 바람직하다. 또한, 상기 제2 마스크막은 상기 제1 마스크 패턴(102)과 동일한 물질로 형성될 수 있다.
도 4를 참조하면, 상기 제1 마스크 패턴(102) 및 제1 리세스(104)의 저면 상에 위치한 제2 마스크막을 선택적으로 제거함으로서 상기 제2 리세스 측벽에 제2 마스크 패턴(106)을 형성한다. 상기 제2 마스크 패턴(106)은 상기 제2 마스크막을 이방성으로 식각함으로서 형성할 수 있다.
상기 제1 및 제2 마스크 패턴(102, 106)을 식각 마스크로 사용하여 상기 제1 리세스(104) 저면을 등방성으로 식각함으로서, 제1 리세스(104)와 연통하는 제2 리 세스(108)를 형성한다.
상기와 같이 기판을 등방성으로 식각하면, 상기 제1 리세스(104) 저면에 노출된 기판이 수직 및 수평방향으로 제거된다. 그러므로, 상기 등방성 식각 공정에 의해 형성되는 상기 제2 리세스(108)는 상기 제1 리세스(104)에 비해 넓은 내부 폭을 갖는다. 구체적으로, 상기 제2 리세스(108)는 타원, 원형 등과 같은 라운드된 단면 형상을 갖는다.
상기 제1 및 제2 리세스(104, 108)를 형성하고 난 이 후에, 상기 제1 마스크 패턴(도 3, 102) 및 제2 마스트 패턴(도 3, 106)을 제거한다.
도 5를 참조하면, 상기 제1 및 제2 리세스(104, 108) 및 기판(100) 상부면에 연속적으로 게이트 산화막(110)을 형성한다. 상기 게이트 산화막(110)은 열산화 공정을 통해 형성된 실리콘 산화물로 이루어지는 것이 바람직하다. 또한, 게이트 산화막은 실리콘 산화물보다 유전 상수가 높은 금속 산화물 예를 들어, 하프늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 티타늄 산화물 또는 알루미늄 산화물을 사용하여 형성될 수도 있다.
상기 게이트 산화막(110) 상에 도핑되지 않은 폴리실리콘막(112)을 형성한다. 상기 도핑되지 않은 폴리실리콘막(112)은 상기 제1 및 제2 리세스(104, 108)의 표면을 따라 연속적으로 형성되어야 한다. 상기 도핑되지 않은 폴리실리콘막(112)은 이 후에 형성되는 폴리실리콘막 내에 도핑된 불순물이 상기 게이트 산화막(110) 내부까지 확산되는 것을 방지하기 위한 버퍼막으로서 제공된다.
상기 도핑되지 않은 폴리실리콘막(112)이 10Å보다 얇으면 버퍼막으로서의 역할을 수행하기가 어렵고, 상기 도핑되지 않은 폴리실리콘막(112)이 100Å보다 두꺼우면 상기 도핑되지 않는 폴리실리콘막(112)이 상기 리세스 내부에 차지하는 비율이 증가하게 되어 게이트 전극이 원하는 수준의 도전성을 갖기 어려울 뿐 아니라 상기 제2 리세스(108) 내에 생성되는 보이드의 이동을 억제하기가 어려워진다. 때문에, 상기 도핑되지 않은 폴리실리콘막(112)은 10 내지 100Å의 두께로 형성하는 것이 바람직하다.
그러나, 상기 도핑되지 않은 폴리실리콘막(112)을 형성하는 공정은 공정의 단순화를 위하여 생략할 수도 있다.
도 6을 참조하면, 상기 도핑되지 않은 폴리실리콘막(112) 상에, 제1 및 제2 리세스(104, 108) 내부를 채우고 제1 도전형의 불순물이 제4 농도로 도핑된 제1 예비 폴리실리콘막(114)을 형성한다. 상기 제1 예비 폴리실리콘막(114)은 화학 기상 증착(CVD) 공정 또는 원자층 적층(ALD) 공정을 이용하여 형성될 수 있으며, 바람직하게는 저압 화학 기상 증착 공정을 통해 형성될 수 있다.
통상적인 화학 기상 증착 공정을 통해 형성되는 폴리실리콘막은 스탭커버러지 특성이 100%에 가까울 정도로 양호하다. 그러므로, 상기 제1 예비 폴리실리콘막(114)이 형성되어 있는 상기 제2 리세스(108)의 중심부에는 보이드(115)가 생성된다.
상기 제1 예비 폴리실리콘막(114)은 후속 공정을 통해 리세스 트랜지스터의 게이트 전극으로 제공된다. 그러므로, 상기 제1 예비 폴리실리콘막(114)이 도전성을 갖도록 하기 위해서 상기 제1 도전형의 불순물이 도핑되는 것이다. 이 때, 상기 제1 도전형의 불순물은 상기 제2 리세스(108) 중심부에 생성된 보이드(115)가 후속의 고온을 수반하는 각 공정 시에 다른 위치로 이동하는 것을 충분히 억제할 수 있을 정도의 높은 농도를 가져야 한다.
본 실시예에서는, 상기 제1 예비 폴리실리콘막(114)을 증착할 시에 증착 챔버 내에 상기 제1 예비 폴리실리콘막(114)을 형성하기 위한 반응 가스와 함께 불순물을 포함하는 가스를 주입함으로서 인시튜로 상기 불순물을 도핑한다.
상기 제1 예비 폴리실리콘(114)막 내에 도핑되는 불순물의 예로는 인(P)을 들 수 있고, 이 경우 상기 제4 농도는 3E20atom/㎤ 내지 5E20atom/㎤ 정도가 되도록 한다. 상기 인을 도핑하기 위해 챔버 내부로 제공되는 도핑 가스로는 PH3를 사용할 수 있다.
도 7을 참조하면, 상기 제1 예비 폴리실리콘막(114) 상에 상기 제4 농도보다 낮은 제5 농도로 불순물이 도핑된 제2 예비 폴리실리콘막(116)을 형성한다. 상기 제1 예비 폴리실리콘막(114)이 상기 제1 리세스(104)의 입구 부위를 완전히 막고 있으므로, 상기 제2 예비 폴리실리콘막(116)은 상기 제1 및 제2 리세스(104, 108) 내부에는 형성되지 않는다.
상기 제2 예비 폴리실리콘막(116)을 형성하는 공정은 상기 제1 예비 폴리실리콘막(114)을 형성하는 공정과 동일 챔버에서 진공 중단(Vacuum break)없이 인시튜로 수행할 수 있다. 상기 제2 예비 폴리실리콘막(116) 내에 도핑되는 불순물은 상기 제1 예비 폴리실리콘막(114)에 도핑된 불순물과 동일한 불순물인 것이 바람직 하다. 이 경우, 상기 제2 예비 폴리실리콘막(116)은 상기 제1 예비 폴리실리콘막(114)을 형성하기 위한 공정 조건에서 상기 불순물을 도핑하기 위해 제공되는 도핑 가스, 예를 들어, PH3의 유량을 감소시킴으로서 용이하게 형성될 수 있다.
상기 제2 예비 폴리실리콘막(116) 내에 도핑되는 불순물은 인(P)이고, 상기 제5 농도는 1E20atom/㎤ 내지 2E20atom/㎤ 이 되도록 한다.
도 8을 참조하면, 상기 제1 및 제2 예비 폴리실리콘막(114, 116)을 열처리하여 도핑된 불순물들을 활성화시킨다. 구체적으로, 상기 불순물의 활성화(activation) 공정은 800 내지 1000℃ 온도에서 10 내지 50초 동안 급속 열처리함으로서 수행될 수 있다.
다음에, 상기 제1 및 제2 예비 폴리실리콘막(114, 116)을 추가적으로 열처리함으로서 상기 제1 및 제2 예비 폴리실리콘막(114, 116) 내에 도핑된 불순물들을 확산시켜, 상기 제1 리세스(104) 내부에는 불순물이 제1 농도로 도핑된 제1 폴리실리콘막(118)을 형성하고, 상기 제2 리세스(108) 내부에는 불순물이 제2 농도로 도핑된 제2 폴리실리콘막(120)을 형성하고, 상기 기판(100) 표면 상에는 불순물이 제3 농도로 도핑된 제3 폴리실리콘막(122)을 형성한다.
보다 상세하게 설명하면, 상기 제1 리세스(104)에 비해 상기 제2 리세스(108)의 폭이 넓은 구조를 갖기 때문에 상기 제2 리세스(108) 내부에 형성된 제2 예비 폴리실리콘막(114)에 포함되어 있는 불순물들이 상기 제1 리세스(104) 내부에 형성된 제2 예비 폴리실리콘막(116)으로 확산되는 것이 용이하지 않다. 그러므로, 상기 제2 농도는 상기 제2 예비 폴리실리콘막(116)에 도핑된 불순물 농도와 거의 유사하다. 상기와 같이, 보이드(115)가 생성되어 있는 상기 제2 폴리실리콘막(120)의 불순물 농도가 높게 유지됨에 따라 후속 공정 시에 보이드(115)의 이동을 감소시킬 수 있다.
반면에, 상기 제1 리세스(104) 내부에 형성된 제1 예비 폴리실리콘막(114)에 포함되어 있는 불순물들은 상기 제2 예비 폴리실리콘막(116)으로 쉽게 확산하게 될 수 있다. 때문에, 상기 제1 농도는 상기 제2 농도보다 낮다.
예를 들어, 상기 제1 예비 폴리실리콘막(114)이 4E20atom/㎤ 정도의 인이 도핑되고, 상기 제2 예비 폴리실리콘막(116)이 1E20atom/㎤ 정도의 인이 도핑된 경우에, 상기 열처리 공정에 의해 상기 제1 및 제2 예비 폴리실리콘막(114, 116) 내에 포함된 인이 확산됨으로서 상기 제1 리세스(104) 내부에는 인이 2.5E20atom/㎤ 내지 3.5E20atom/㎤ 도핑된 제1 폴리실리콘막(118)이 형성되고, 상기 제2 리세스(108) 내부에는 인이 3.5E20atom/㎤ 내지 5E20atom/㎤이 도핑된 제2 폴리실리콘막(120)이 형성되고, 상기 기판 상에는 인이 2.5E20atom/㎤ 내지 3.5E20atom/㎤ 로 도핑된 제3 폴리실리콘막(122)이 형성된다.
종래에는 상기 게이트 전극용 박막 구조물을 형성한 이 후의 공정들을 수행하는 동안 상기 제2 리세스 내부에 생성된 보이드가 게이트 산화막으로 쉽게 이동하여, 반도체 장치에서 누설 전류가 증가하고 문턱 전압 산포의 불량 등의 문제가 빈번하게 발생하였다. 그러나, 상기 제2 리세스 내부에 채워지는 제2 폴리실리콘막 내에 상기 보이드의 이동을 억제할 수 있을 정도의 불순물이 도핑되어 있으므로 상 기 보이드의 이동에 의해 발생하는 문제들을 감소시킬 수 있다.
반도체 장치 및 그 제조 방법
도 9는 본 발명의 일 실시예에 따른 리세스된 게이트 전극을 포함하는 반도체 장치를 제1 방향으로 절단한 단면도이다. 도 10은 본 발명의 일 실시예에 따른 리세스된 게이트 전극을 포함하는 반도체 장치를 제2 방향으로 절단한 단면도이다. 구체적으로, 본 실시예는 디램 장치를 구현하기 위한 트랜지스터를 나타낸다.
도 9 및 도 10을 참조하면, 실리콘과 같은 반도체 물질로 이루어지는 기판(200)이 구비된다. 상기 기판(200)은 메모리 장치의 각 단위 셀들로 구성되는 셀 영역과 상기 단위 셀들을 구동하기 위한 주변 회로들로 이루어지는 페리 영역으로 구분된다. 상기 셀 영역 및 페리 영역에는 각 소자들이 형성되기 위한 액티브 영역을 정의하는 소자 분리막(202)이 각각 형성되어 있다. 상기 소자 분리막(202)은 셸로우 트렌치 소자 분리 공정을 통해 형성된 것이다.
이하에서는 상기 셀 영역에 형성되어 있는 액티브 영역을 제1 액티브 영역이라 하고, 상기 페리 영역에 형성되어 있는 액티브 영역을 제2 액티브 영역이라 한다. 또한, 본 실시예에서, 상기 제1 액티브 영역은 기판을 가로지르는 제1 방향을 길이 방향으로 하는 고립된 섬 형상을 갖는다. 상기 제1 방향은 트랜지스터의 게이트 길이 방향과 동일하다.
상기 제1 액티브 영역에서 게이트 전극이 형성될 부위의 기판(200)에는 제1 리세스(204) 및 상기 제1 리세스(204) 아래에 상기 제1 리세스(204)와 연통하는 제 2 리세스(206)가 형성되어 있다. 도 10에서 보여지듯이, 상기 제1 및 제2 리세스(204, 206)에서, 상기 제1 방향과 수직하는 제2 방향(즉 트랜지스터의 게이트 폭 방향)의 단부 측벽에는 소자 분리막(202)이 노출된 형상을 갖는다.
상기 제2 리세스(206)는 상기 제1 리세스(204)에 비해 넓은 내부 폭을 갖는다. 구체적으로 상기 제1 및 제2 리세스(204, 206)를 상기 제1 방향으로 절단한 단면을 살펴보면, 상기 제2 리세스(206)는 상기 제1 리세스(204)의 폭보다 넓은 내부 폭을 가지면서 원형, 타원형과 같이 라운드된 형상을 갖는다. 반면에, 상기 제1 및 제2 리세스(204, 206)를 상기 제2 방향으로 절단한 단면을 살펴보면, 상기 제1 및 제2 리세스(204, 206)는 상기 소자 분리막(202)을 노출시키고 있으므로 상기 소자 분리막(202)과 동일한 측벽 프로파일을 갖는다.
한편, 페리 영역의 제2 액티브 영역에는 게이트 전극을 형성하기 위한 리세스가 형성되어 있지 않다. 즉, 페리 영역은 셀 영역에 비해 집적도가 낮기 때문에 셀 영역과 같이 리세스된 트랜지스터를 형성할 필요가 없으므로, 일반적으로 플레너 타입의 트랜지스터가 형성된다.
상기 셀 영역의 기판의 상부면, 제1 및 제2 리세스(204, 206)의 내부 표면 및 상기 페리 영역의 기판 상부면 상에 연속적으로 게이트 산화막(208)이 형성된다. 상기 게이트 산화막(208)은 실리콘 산화물로 이루어질 수 있다. 또한, 상기 게이트 산화막은 실리콘 산화물에 비해 유전율이 높은 금속 산화물로 이루어질 수도 있다.
상기 제1 리세스(204) 내부에는 제1 도전형의 불순물이 제1 농도로 도핑된 제1 폴리실리콘막 패턴(222)이 채워져 있고, 상기 제2 리세스(206)의 내부에는 상기 제1 도전형의 불순물이 상기 제1 농도보다 높은 제2 농도로 도핑된 제2 폴리실리콘막 패턴(224)이 채워져 있다. 특히, 상기 제2 리세스(206)의 중심부에는 상기 제2 폴리실리콘막 패턴(224)이 국부적으로 채워지지 않음으로서 보이드가 생성되어 있다. 상기 제1 및 제2 폴리실리콘막 패턴(222, 224)은 동일한 증착 공정을 통해 형성되는 것이다.
여기서, 상기 제2 폴리실리콘막 패턴(224) 내에 도핑된 불순물은 상기 제2 폴리실리콘막 패턴(224)이 도전성을 갖도록 할 뿐 아니라 상기 보이드(216)의 위치가 후속 공정을 수행하는 중에 이동하는 것을 억제하는 역할을 한다. 그러므로, 상기 불순물의 제2 농도는 실리콘의 확산에 의해 상기 보이드(206)의 위치가 이동하는 것을 억제할 수 있을 수 있는 수준인 것이 바람직하다. 상기 디램 장치의 셀 영역에는 통상적으로 N형 MOS 트랜지스터가 형성되므로, 상기 제1 도전형의 불순물은 N형 불순물인 것이 바람직하다.
보다 구체적으로, 상기 제2 폴리실리콘막 패턴(224) 내에 포함되는 불순물이 인(P)일 경우, 상기 제2 농도는 2.5E20atom/㎤ 내지 5E20atom/㎤ 인 것이 바람직하다. 더 바람직하게는, 상기 제2 농도는 3.5E20atom/㎤ 내지 5E20atom/㎤ 이다.
또한, 상기 제1 폴리실리콘막 패턴(222) 내에 도핑된 불순물의 상기 제1 농도는 상기 제2 농도와 동일하거나 더 낮은 것이 바람직하다. 예를 들어, 상기 제2 폴리실리콘막 패턴(224)에 인이 3.5E20atom/㎤ 내지 5E20atom/㎤ 로 도핑되어 있는 경우, 상기 제1 폴리실리콘막 패턴(222)에는 인이 2.5E20atom/㎤ 내지 3.5E20atom/ ㎤ 로 도핑되어 있는 것이 바람직하다.
상기 셀 영역의 기판 상에 위치하는 게이트 산화막(208) 및 상기 제2 폴리실리콘막 패턴(222) 상에는 상기 제1 농도보다 낮은 제3 농도로 불순물이 도핑된 제3 폴리실리콘막 패턴(226)이 형성된다. 상기 제3 폴리실리콘막 패턴(226)에 도핑된 불순물은 상기 제1 및 2 폴리실리콘막 패턴(222, 224)에 도핑된 불순물과 실질적으로 동일한 물질이다.
상기 제1 폴리실리콘막 패턴(224) 내에 인(P)이 2.5E20atom/㎤ 내지 3.5E20atom/㎤ 로 도핑되어 있는 경우, 상기 제3 폴리실리콘막 패턴(226)내에는 인이 1.5E20atom/㎤ 내지 2.3E20atom/㎤ 로 도핑되어 있는 것이 바람직하다.
한편, 상기 페리 영역에서 PMOS 트랜지스터가 형성되어야 할 영역의 기판 상에 국부적으로, 제4 폴리실리콘막 패턴(228)이 형성된다. 상기 제4 폴리실리콘막 패턴(228)에는 상기 제1 도전형의 불순물 및 상기 제1 도전형의 불순물과 구분되는 제2 도전형의 불순물이 더 도핑되어 있다. 상기 제4 폴리실리콘막 패턴(228)에 도핑되어 있는 제1 도전형의 불순물은 상기 제3 농도를 갖는다.
상기 제1 내지 제4 폴리실리콘막 패턴(222, 224, 226, 228) 상에는 각각 상부 도전 패턴(230) 및 하드 마스크 패턴(232)이 구비된다. 상기 상부 도전 패턴(230)은 금속 또는 금속 실리사이드 물질로 이루어질 수 있다. 또한, 상기 하드 마스크 패턴(232)은 실리콘 질화물로 이루어질 수 있다.
상기 제1 내지 제4 폴리실리콘막 패턴(222, 224, 226, 228)의 양측 기판 표면 아래로 소오스/드레인 영역이 구비된다. 구체적으로, 상기 제1 내지 제3 폴리실 리콘막 패턴(222, 224, 226)의 양측 기판 표면 아래로는 제1 도전형의 불순물이 도핑된 제1 소오스/드레인(236)이 구비되고, 상기 제4 폴리실리콘막 패턴(228)의 양측 기판 표면 아래로는 제2 도전형의 불순물이 도핑된 제2 소오스/드레인(238)이 구비된다.
본 실시예의 반도체 장치를 살펴보면, 기판 표면 상에 형성되는 폴리실리콘막 패턴은 상기 제1 및 제2 리세스 내부에 형성되는 폴리실리콘막 패턴에 비해 낮은 불순물 농도를 갖는다. 그러므로, 상기 페리 영역에 셀 영역의 트랜지스터와 다른 도전형의 트랜지스터를 형성할 시에, 상기 페리 영역의 폴리실리콘에 국부적으로 도핑되는 다른 도전형의 불순물 농도를 다소 감소시킬 수 있다. 이로 인해, 상기 제2 도전형의 불순물의 도핑 시에 발생할 수 있는 문제를 감소시킬 수 있으며, 반도체 장치의 동작 특성을 향상시킬 수 있다.
도 11 내지 도 17은 도 9에 도시된 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 11을 참조하면, 메모리 장치의 각 단위 셀들이 형성되는 셀 영역 및 상기 단위 셀들을 구동하기 위한 주변 회로들이 형성되는 페리 영역이 구분된 기판(200)이 구비된다.
상기 기판(200) 상에 셸로우 트렌치 소자 분리 공정을 수행함으로서 각 소자들을 형성하기 위한 액티브 영역을 구분한다. 이하에서는, 상기 셀 영역에 형성되어 있는 액티브 영역을 제1 액티브 영역이라 하고, 상기 페리 영역에 형성되어 있 는 액티브 영역을 제2 액티브 영역이라 한다.
상기 제1 액티브 영역의 기판에서 게이트 전극이 형성될 부위를 이방성 식각하여 제1 리세스(204)를 형성한다. 상기 제1 리세스(204)의 측벽은 상기 기판과 실질적으로 수직한 것이 바람직하다.
다음에, 상기 제1 리세스(204) 측벽을 선택적으로 마스킹하는 마스크 패턴(도시안됨)을 형성하고, 상기 제1 리세스(204) 저부를 등방성을 식각함으로서, 상기 제1 리세스(204)와 연통하고 상기 제1 리세스(204)에 비해 넓은 폭을 갖는 제2 리세스(206)를 형성한다.
상기 게이트 전극의 길이 방향으로 절단한 단면에서, 상기 제2 리세스(206)는 상기 제1 리세스(204)의 폭보다 넓은 내부 폭을 가지면서 원형, 타원형과 같이 라운드된 형상을 갖는다.
또한, 도시하지는 않았지만, 상기 게이트 전극의 폭 방향의 가장자리에 해당하는 상기 제1 및 제2 리세스(204, 206)의 양측벽은 상기 소자 분리막(202)을 노출하도록 한다.
상기 제1 및 제2 리세스(204, 206) 및 기판(200) 상부면에 연속적으로 게이트 산화막(208)을 형성한다. 상기 게이트 산화막(208)은 열산화 공정을 통해 형성된 실리콘 산화물로 이루어지는 것이 바람직하다. 또한, 게이트 산화막(208)은 실리콘 산화물보다 유전 상수가 높은 금속 산화물 예를 들어, 하프늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 티타늄 산화물 또는 알루미늄 산화물을 사용하여 형성할 수도 있다.
상기 게이트 산화막(208) 상에 도핑되지 않은 폴리실리콘막(210)을 형성한다. 상기 도핑되지 않은 폴리실리콘막(210)은 상기 제1 및 제2 리세스(204, 206)의 표면을 따라 연속적으로 형성되어야 한다. 상기 도핑되지 않은 폴리실리콘막(210)은 이 후에 형성되는 제1 폴리실리콘막 내에 도핑된 고농도의 불순물이 상기 게이트 산화막(208) 내부까지 확산되는 것을 감소시키기 위한 버퍼막으로서 제공된다. 그러나, 상기 도핑되지 않은 폴리실리콘막(210)을 형성하는 공정은 공정의 단순화를 위하여 생략할 수도 있다.
도 12를 참조하면, 상기 도핑되지 않은 폴리실리콘막(210) 상에, 제1 및 제2 리세스(204, 206) 내부를 채우면서 제1 도전형의 불순물이 제4 농도로 도핑된 제1 예비 폴리실리콘막(212)을 형성한다. 상기 제1 예비 폴리실리콘막(212)은 화학 기상 증착(CVD) 공정 또는 원자층 적층(ALD) 공정을 이용하여 형성될 수 있으며, 바람직하게는 저압 화학 기상 증착 공정을 통해 형성될 수 있다. 이 때, 상기 제1 예비 폴리실리콘막(212)이 형성되어 있는 상기 제2 리세스(206)의 중심부에는 보이드(216)가 생성된다.
상기 제1 예비 폴리실리콘막(212)은 상기 제2 리세스(206) 중심부에 생성된 보이드(216)가 후속 공정시에 이동하는 것을 충분히 억제할 정도의 높은 불순물 농도를 가져야 한다. 상기 제4 농도는, 이 후에 상기 제2 리세스(206)에 채워지는 제2 폴리실리콘막에서의 불순물 타겟 농도와 동일하거나 더 높은 농도인 것이 바람직하다.
본 실시예에서, 상기 제1 예비 폴리실리콘막(212) 내에 도핑되는 불순물의 예로는 인(P)을 들 수 있고, 이 경우 상기 제4 농도는 3E20atom/㎤ 내지 5E20atom/㎤ 정도가 된다. 상기 인을 도핑하기 위해 챔버 내부로 제공되는 도핑 가스로는 PH3를 사용할 수 있다.
도 13을 참조하면, 상기 제1 예비 폴리실리콘막(212) 상에 상기 제4 농도보다 낮은 제5 농도로 불순물이 도핑된 제2 예비 폴리실리콘막(214)을 형성한다. 상기 제1 예비 폴리실리콘막(212)이 상기 제1 리세스(204)의 입구 부위를 완전히 막고 있으므로, 상기 제2 예비 폴리실리콘막(214)은 상기 제1 및 제2 리세스(204, 206) 내부에는 형성되지 않는다.
상기 제2 예비 폴리실리콘막(214)을 형성하는 공정은 상기 제1 예비 폴리실리콘막(212)을 형성하는 공정과 동일 챔버에서 진공 중단(Vacuum break)없이 인시튜로 수행할 수 있다. 즉, 상기 제2 예비 폴리실리콘막(214)은 상기 제1 예비 폴리실리콘막(212)을 형성하기 위한 공정 조건에서 상기 불순물을 도핑하기 위해 제공되는 도핑 가스, 예를 들어, PH3의 유량을 감소시킴으로서 용이하게 형성될 수 있다.
상기 제2 예비 폴리실리콘막(214) 내에 도핑되어 있는 불순물의 제5 농도는 후속 공정을 통해 페리 영역에 PMOS트랜지스터를 형성하기에 적합하도록 상기 제4 농도에 비해 낮은 농도를 갖는 것이 바람직하다. 즉, 상기 기판 상에 형성되어 있는 제2 예비 폴리실리콘막(214)에 불순물이 고농도로 도핑되어 있는 경우, 셀 영역과 다른 도전형을 갖는 트랜지스터를 형성하기 위하여 셀과 반대의 도전형의 불순 물을 과도하게 도핑하여야 한다. 그러므로, 상기 반대의 도전형의 불순물을 도핑할 시에 상기 불순물이 게이트 산화막을 거쳐 채널 영역까지 침투하는 등의 공정 불량이 발생하기가 쉽다. 본 실시예에서, 상기 제2 예비 폴리실리콘막(214) 내에 도핑되는 불순물은 인(P)이고, 불순물 농도는 1E20atom/㎤ 내지 2E20atom/㎤ 이다.
도 14를 참조하면, 상기 페리 영역에 형성된 제2 예비 폴리실리콘막(214) 상부를 부분적으로 노출시키는 포토레지스트 패턴(218)을 형성한다. 상기 포토레지스트 패턴(218)은 상기 페리 영역에서 PMOS트랜지스터가 형성될 부위를 선택적으로 노출하도록 형성된다.
다음에, 상기 포토레지스트 패턴(218)을 이온주입 마스크로 사용하여 상기 제1 도전형과 다른 제2 도전형의 불순물을 주입함으로서 국부적으로 제3 예비 폴리실리콘막(220)을 형성한다. 본 실시예에서, 상기 제2 도전형의 불순물은 P형 불순물이며, 구체적인 예로는 붕소(B)를 들 수 있다. 상기 붕소가 도핑된 제3 예비 폴리실리콘막(220)을 형성하기 위하여, BF3 등을 사용하는 이온 주입 공정을 수행하여야 한다.
이 때, 상기 기판(200) 표면 상에 형성되어 있는 제2 예비 폴리실리콘막(214)에 제1 도전형의 불순물이 매우 높은 농도로 도핑되어 있는 경우에는, 상기 PMOS트랜지스터의 게이트 전극으로 사용되기에 적합한 불순물 농도를 갖기 위해서 상기 제2 도전형의 불순물을 과도하게 주입하여야 한다. 상기와 같이 제2 도전형의 불순물의 주입량을 증가시키기는 경우 상기 제2 도전형의 불순물이 채널 방향으로 침투(penetration)하는 등의 문제가 발생될 수 있다.
그러나, 상기 기판(200) 표면 상에 형성되어있는 제2 예비 폴리실리콘막(214)은 상기 제1 예비 폴리실리콘막(212)에 비해 상대적으로 저농도로 도핑되어 있다. 그러므로, PMOS트랜지스터의 게이트 전극으로 사용되기에 적합한 불순물 농도를 갖기 위해 상기 제2 도전형의 불순물을 과도하게 도핑하지 않아도 된다. 때문에, 상기 제2 도전형의 불순물이 채널 방향으로 침투하는 것을 감소시킬 수 있다.
도 15를 참조하면, 상기 제1 및 제2 예비 폴리실리콘막(212, 214)을 열처리하여 도핑된 불순물들을 활성화시킨다. 구체적으로, 상기 불순물의 활성화(activation) 공정은 800 내지 1000℃ 온도에서 10 내지 50초 동안 급속 열처리함으로서 수행될 수 있다.
다음에, 상기 제1 및 제2 예비 폴리실리콘막(212, 214) 상에 상부 도전막(도시안됨)을 형성한다. 상기 상부 도전막은 금속막 또는 금속 실리사이드막을 포함한다. 이 후, 상기 상부 도전막 상에 게이트를 패터닝하기 위한 마스크로 제공되는 하드 마스크 패턴(232)을 형성한다.
다음에, 상기 하드 마스크 패턴(232)을 식각 마스크로 사용하여 상기 상부 도전막(도시안됨) 및 제2 예비 폴리실리콘막(214)을 순차적으로 식각하여 상기 제1 및 제2 리세스(204, 206) 내부를 채우면서 상기 기판 상에 돌출되는 게이트 전극 구조물을 형성한다. 구체적으로, 셀 영역에는 게이트 산화막(208), 제1 내지 제3 폴리실리콘막 패턴(222, 224, 226), 상부 도전 패턴(230) 및 하드 마스크 패턴(232)이 적층된 제1 게이트 전극 구조물이 형성되고, 상기 페리 영역에는 게이트 산화막(208), 제4 폴리실리콘막 패턴(228), 상부 도전 패턴(230) 및 하드 마스크 패턴(232)이 적층된 제2 게이트 전극 구조물이 형성된다. 또한, 도시하지는 않았지만, 상기 페리 영역의 일 부분에는 게이트 산화막(208), 제3 폴리실리콘막 패턴(226), 상부 도전 패턴(230) 및 하드 마스크 패턴(232)이 적층된 제3 게이트 전극 구조물이 형성된다.
상기 상부 도전막의 증착, 하드 마스크막 증착, 사진 공정 및 식각 공정 등과 같이 후속으로 진행되는 각 반도체 단위 공정들은 상기 제1 내지 제3 예비 폴리실리콘막(212, 214, 220) 내에 포함된 불순물들이 확산될 수 있을 정도의 고온으로 진행된다. 그러므로, 상기 공정들을 진행하는 동안 상기 제1 내지 제3 예비 폴리실리콘막(212, 214, 220) 내에 포함된 불순물들이 계속적으로 확산되어 각 예비 폴리실리콘막 내의 불순물 농도가 변화하게 된다.
구체적으로, 상기 제1 리세스(204) 내부에는 상기 제1 도전형의 불순물이 제1 농도로 도핑된 제1 폴리실리콘막 패턴(222)이 형성되고, 상기 제2 리세스(206) 내부에는 제1 도전형의 불순물이 제1 농도보다 높은 제2 농도로 도핑된 제2 폴리실리콘막 패턴(224)이 형성되고, 상기 기판 표면 상에는 제1 도전형의 불순물이 상기 제1 농도보다 낮은 상기 제3 농도로 도핑된 제3 및 제4 폴리실리콘막 패턴(226, 228)이 형성된다.
예를 들어, 상기 제1 예비 폴리실리콘막(212)에 4E20atom/㎤ 정도의 인이 도핑되어 있고, 상기 제2 예비 폴리실리콘막(214)에 1E20atom/㎤ 정도의 인이 도핑되어 있는 경우, 상기 후속 공정을 통해 상기 제1 및 제2 예비 폴리실리콘막(212, 214) 내에 포함된 인이 확산됨으로서 2.5E20atom/㎤ 내지 3.5E20atom/㎤의 인이 도핑된 제1 폴리실리콘막 패턴(222), 3.5E20atom/㎤ 내지 5E20atom/㎤ 의 인이 도핑된 제2 폴리실리콘막 패턴(224) 및 1.5E20atom/㎤ 내지 2.3E20atom/㎤ 의 인이 도핑된 제3 및 제4 폴리실리콘막 패턴(226, 228)이 각각 형성된다.
그리고, 상기 제4 폴리실리콘막 패턴(228) 내에는 붕소와 같은 3족 원소의 불순물이 도핑되어 있어 전체적으로 P형 불순물이 도핑된 형태를 갖게 된다.
도 16을 참조하면, 상기 제1 내지 제3 게이트 구조물의 양측에 스페이서(234)를 형성한다. 이어서, 상기 제1 내지 제3 게이트 구조물의 양측 기판 표면 아래로 제1 도전형의 불순물을 주입하여 제1 소오스/드레인(236)을 형성한다. 또한, 상기 제4 게이트 구조물의 양측 기판에는 제2 도전형의 불순물을 주입하여 제2 소오스/드레인(238)을 형성한다.
설명한 것과 같이, 제1 리세스 및 상기 제1 리세스에 비해 넓은 내부 폭을 갖는 제2 리세스를 포함하는 셀 트렌지스터를 구현함에 있어 상기 제2 리세스 내부에 생성된 보이드의 이동을 억제할 수 있다.
또한, 페리 영역에 상기 셀 트랜지스터와 다른 도전형의 플레너 트랜지스터를 형성할 시에 빈번하게 발생하는 불순물 침투 불량을 감소시킬 수 있다.
상술한 바와 같이 본 발명에 의하면, 하부가 확장된 형태의 리세스를 갖는 리세스된 셀 트랜지스터를 형성할 시에 확장된 부위의 리세스 내에 생성되는 보이드의 이동을 억제할 수 있다. 이로 인해, 상기 셀 트랜지스터의 동작 특성을 향상 시킬 수 있다. 또한, 페리 영역에 셀 영역과 다른 도전형을 갖는 플레너 트랜지스터를 용이하게 형성할 수 있다. 이로써, 반도체 장치의 특성 향상 및 수율 향상 등을 기대할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (21)

  1. 제1 리세스 및 상기 제1 리세스 하부와 연통하고 상기 제1 리세스보다 넓은 내부 폭을 갖는 제2 리세스를 갖는 기판;
    상기 기판 상부면, 상기 제1 및 제2 리세스의 내벽에 형성된 게이트 산화막;
    상기 제1 리세스의 내부를 채우고, 제1 농도의 불순물이 도핑된 제1 폴리실리콘막;
    상기 제2 리세스의 내부를 채우고, 상기 제1 농도보다 높은 제2 농도의 불순물이 도핑되고 상기 제2 리세스 중심부에 보이드를 포함하는 제2 폴리실리콘막; 및
    상기 기판 상에 위치하는 게이트 산화막 및 상기 제1 폴리실리콘막 상에 형성되고 제3 농도의 불순물을 갖는 제3 폴리실리콘막을 포함하는 리세스된 게이트 전극용 구조물.
  2. 제1항에 있어서, 상기 제2 폴리실리콘막 내에 포함되는 제2 농도는 실리콘의 확산에 의해 상기 보이드의 위치가 이동하는 것을 억제할 수 있을 수준의 농도인 것을 특징으로 하는 리세스된 게이트 전극용 구조물.
  3. 제1항에 있어서, 상기 제1 내지 제3 폴리실리콘막에 도핑된 불순물은 동일한 도전형을 갖는 것을 특징으로 하는 리세스된 게이트 전극용 구조물
  4. 제1항에 있어서, 상기 제1 및 제2 폴리실리콘막에 도핑된 불순물은 인이고, 제1 농도는 2.5E20atom/㎤ 내지 3.5E20atom/㎤ 이고, 상기 제2 농도는 3.5E20atom/㎤ 내지 5E20atom/㎤ 인 것을 특징으로 하는 리세스된 게이트 전극용 구조물.
  5. 기판을 부분적으로 식각하여 제1 리세스 및 상기 제1 리세스 하부와 연통하고 상기 제1 리세스보다 넓은 내부 폭을 갖는 제2 리세스를 형성하는 단계;
    상기 기판 상부면, 상기 제1 및 제2 리세스의 내벽에 연속적으로 게이트 산화막을 형성하는 단계;
    상기 제1 리세스 내부를 채우도록 제1 농도의 불순물이 도핑된 제1 폴리실리콘막을 형성하는 단계;
    상기 제2 리세스 내부를 채우면서 상기 제2 리세스 중심부에 보이드를 포함하고 상기 제1 농도보다 높은 제2 농도의 불순물이 도핑된 제2 폴리실리콘막을 형성하는 단계; 및
    상기 기판 상에 위치하는 게이트 산화막 및 상기 제1 폴리실리콘막 상에 제3 농도를 갖는 제3 폴리실리콘막을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스된 게이트 전극용 구조물 형성 방법.
  6. 제5항에 있어서, 상기 제1 내지 제3 폴리실리콘막을 형성하는 단계는,
    상기 게이트 산화막 상에 상기 제1 및 제2 리세스 내부를 채우고 상기 제2 리세스의 중심부에 보이드를 생성시키면서, 상기 제1 농도와 동일하거나 높은 제4 농도를 갖는 제1 예비 폴리실리콘막을 형성하는 단계;
    상기 제1 예비 폴리실리콘막 상에 상기 제3 농도보다 낮은 제5 농도를 갖는 제2 예비 폴리실리콘막을 형성하는 단계; 및
    상기 제1 및 제2 예비 폴리실리콘막 내에 도핑된 불순물이 확산되도록 상기 제1 및 제2 예비 폴리실리콘막을 열처리하는 단계를 포함하는 것을 특징으로 하는 리세스된 게이트 전극용 구조물 형성 방법.
  7. 제6항에 있어서, 상기 제2 예비 폴리실리콘막을 형성하는 공정은 상기 제1 예비 폴리실리콘막을 형성하는 공정과 인시튜로 진행하는 것을 특징으로 하는 리세스된 게이트 전극용 구조물 형성 방법.
  8. 제5항에 있어서, 상기 제2 폴리실리콘막 내에 도핑되는 제2 농도는 실리콘의 확산에 의해 상기 보이드의 위치가 이동하는 것을 억제할 수 있을 수준의 농도인 것을 특징으로 하는 리세스된 게이트 전극용 구조물 형성 방법.
  9. 제8항에 있어서, 상기 제2 폴리실리콘막 내에 포함된 불순물은 인이고, 상기 제2 농도는 3.5E20atom/㎤ 내지 5E20atom/㎤ 인 것을 특징으로 하는 리세스된 게이트 전극용 구조물 형성 방법.
  10. 제5항에 있어서, 상기 게이트 산화막 표면 상에 상기 제1 및 제2 리세스 내 부가 채워지지 않을 정도의 두께로 도핑되지 않은 폴리실리콘막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 리세스된 게이트 전극용 구조물 형성 방법.
  11. 제1 영역 및 제2 영역이 구분되고, 상기 제1 영역에는 제1 리세스 및 상기 제1 리세스 하부와 연통하고 상기 제1 리세스보다 넓은 폭을 갖는 제2 리세스를 갖는 기판;
    상기 기판 상부면, 상기 제1 및 제2 리세스의 내벽에 형성된 게이트 산화막;
    상기 제1 리세스 내부를 채우고 제1 도전형의 불순물이 제1 농도로 도핑된 제1 폴리실리콘막 패턴;
    상기 제2 리세스 내부를 채우고 제1 도전형의 불순물이 제1 농도보다 높은 제2 농도로 도핑되고, 상기 제2 리세스 중심부에 보이드가 생성된 제2 폴리실리콘막 패턴;
    상기 제1 영역의 기판 상부면에 위치하는 게이트 산화막 및 상기 제1 폴리실리콘막 패턴 상에 형성되고 상기 제1 도전형의 불순물이 상기 제1 농도보다 낮은 제3 농도로 도핑된 제3 폴리실리콘막 패턴; 및
    상기 제2 영역의 기판 상에 형성되고, 상기 제1 도전형의 불순물이 상기 제3 농도로 도핑되고, 상기 제1 도전형과 다른 제2 도전형의 불순물이 제4 농도로 도핑된 제4 폴리실리콘막 패턴을 포함하는 반도체 장치.
  12. 제11항에 있어서, 상기 제2 농도는 상기 제1 폴리실리콘막 내의 실리콘의 확 산에 의해 상기 보이드의 위치가 이동하는 것을 억제할 수 있을 수준의 농도인 것을 특징으로 하는 반도체 장치.
  13. 제11항에 있어서, 상기 제1 영역을 셀 영역 및 NMOS 트랜지스터가 위치하는 페리 영역을 포함하고, 상기 셀 영역에 형성되는 상기 제3 폴리실리콘막 패턴은 상기 제1 폴리실리콘막 패턴 상에 적층된 것을 특징으로 하는 반도체 장치.
  14. 제11항에 있어서, 상기 제3 농도는 상기 제2 영역에 도핑되는 제2 도전형의 불순물이 기판 표면 아래로 침투(penetration)하는 것을 억제할 수 있을 정도의 농도인 것을 특징으로 하는 반도체 장치.
  15. 제1 영역 및 제2 영역이 구분된 기판에서, 상기 제1 영역의 기판 일부분을 식각하여 상기 제1 영역에 제1 리세스 및 상기 제1 리세스 하부와 연통하고 상기 제1 리세스보다 넓은 폭을 갖는 제2 리세스를 형성하는 단계;
    상기 기판 상부면, 상기 제1 및 제2 리세스의 내벽에 게이트 산화막을 형성하는 단계;
    상기 제1 리세스의 내부에, 제1 도전형의 불순물이 제1 농도로 도핑된 제1 폴리실리콘막 패턴을 형성하는 단계;
    상기 제2 리세스의 내부에, 상기 제1 도전형의 불순물이 제2 농도로 도핑되고, 상기 제2 리세스 중심부에 보이드가 생성되도록 제2 폴리실리콘막 패턴을 형성 하는 단계;
    상기 기판 상에 위치하는 게이트 산화막 및 상기 제1 폴리실리콘막 상에 상기 제1 도전형의 불순물이 제3 농도로 도핑된 제3 폴리실리콘막을 형성하는 단계;
    상기 제2 영역에 형성된 제3 폴리실리콘막에 국부적으로 상기 제1 도전형과 다른 제2 도전형의 불순물을 주입시켜 상기 제1 도전형의 불순물이 제3 농도로 도핑되고 상기 제2 도전형의 불순물이 제4 농도로 도핑된 제4 폴리실리콘막을 형성하는 단계; 및
    상기 제3 및 제4 폴리실리콘막을 패터닝하여 제3 및 제4 폴리실리콘막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서, 상기 제1 및 제2 폴리실리콘막 패턴과 제3 폴리실리콘막을 형성하는 단계는,
    상기 게이트 산화막 상에 상기 제1 및 제2 리세스 내부를 채우고 상기 제2 리세스의 중심부에 보이드를 생성시키면서, 상기 제1 도전형의 불순물이 상기 제1 농도와 동일하거나 높은 제5 농도로 도핑된 제1 예비 폴리실리콘막을 형성하는 단계;
    상기 제1 예비 폴리실리콘막 상에 상기 제1 도전형의 불순물이 상기 제3 농도보다 낮은 제6 농도로 도핑된 제2 예비 폴리실리콘막을 형성하는 단계; 및
    상기 제1 및 제2 예비 폴리실리콘막 내에 도핑된 불순물이 확산되도록 상기 제1 및 제2 예비 폴리실리콘막을 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서, 상기 제2 예비 폴리실리콘막을 형성하는 공정은 상기 제1 예비 폴리실리콘막을 형성하는 공정과 인시튜로 진행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제15항에 있어서, 상기 게이트 산화막 표면 상에 연속적으로 도핑되지 않은 폴리실리콘막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제15항에 있어서, 상기 제1 영역은 셀 영역 및 페리 영역에서 제1 도전형의 트랜지스터 형성 부위를 포함하고, 상기 제2 영역은 페리 영역에서 제2 도전형의 트랜지스터 형성 부위를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제15항에 있어서, 상기 제4 농도는 상기 제3 폴리실리콘막에 국부적으로 제2 도전형의 불순물을 도핑할 시에 상기 제2 도전형의 불순물이 기판 표면 아래로 침투(penetration)하는 것을 억제할 수 있을 정도의 수준의 농도인 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제15항에 있어서, 상기 제2 농도는 상기 제1 폴리실리콘막 내의 실리콘의 확 산에 의해 상기 보이드의 위치가 이동하는 것을 억제할 수 있을 수준의 농도인 것을 특징으로 하는 반도체 장치의 제조 방법.
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