KR100327437B1 - 반도체 소자 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 스토리지 노드 및 비트라인 콘택의 저항을 줄일 수 있도록한 반도체 소자 및 그의 제조 방법에 관한 것으로, 그 구조는 소자 격리 영역에 의해 정의되는 활성 영역을 포함하는 반도체 기판;상기 반도체 기판상에 적층 형성되는 게이트 제 1 층 및 게이트 제 2 층으로 이루어진 게이트 전극;상기 게이트 전극의 양측면에 형성되는 게이트 측벽;상기 게이트 측벽이 형성된 게이트 전극의 양측 반도체 기판의 표면내에 형성되는 소오스/드레인 영역;상기 소오스/드레인 영역상에 에피택셜 성장 공정으로 게이트 제 1 층과 동일 높이로 형성된 ESL층;상기 소자 격리 영역에 게이트 제 1 층과 동일 높이로 형성된 소자격리층을 포함하여 구성된다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 스토리지 노드 및 비트라인 콘택의 저항을 줄일 수 있도록한 반도체 소자 및 그의 제조 방법에 관한 것이다.
DRAM 셀의 크기가 감소됨에 따라 셀 트랜지스터의 채널 저항에 비해 스토리지 노드(Storage Node) 및 비트라인 콘택(Bit Line Contact)의 저항값이 소자의 동작 속도를 좌우하는 중요한 팩터로 대두되었다.
스토리지 노드 및 비트라인 콘택의 저항을 감소시키는 방법으로는 셀렉티브 에피택셜 성장 공정으로 형성된 엘리베이티드 실리콘층(Elevated Silicon Layer;ESL)을 이용하여 셀 트랜지스터의 소오스/드레인과 콘택하는 방법이 사용된다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 제조 공정에 관하여 설명하면 다음과 같다.
도 1은 일반적인 DRAM의 레이 아웃 구성도이고, 도 2a와 도 2b는 종래 기술의 ESL 성장후의 공정 단면도이다.
여기서, 도 2a는 도 1의 A-A'선에 따른 공정 단면도이고, 도 2b는 도 1의 B-B'선에 따른 공정 단면도이다.
종래 기술의 반도체 소자 제조 공정은 먼저, 반도체 기판(1)의 소자 격리 영역에 STI(Shallow Trench Isolation) 공정으로 소자 격리층(2)을 형성한다.
이어, 상기 소자 격리층(2)에 의해 정의된 반도체 기판(1)의 활성 영역상에 게이트 산화막(3)을 형성한다.
그리고 상기 게이트 산화막(3)상에 게이트 형성용 물질층을 증착하고 선택적으로 패터닝하여 게이트 전극(4)을 형성한다.
이어, 전면에 게이트 측벽 형성용 절연층을 증착한다.
그리고 셀과 셀간의 절연을 위하여 BPSG(Boron Phosphorus silicate Glass) 증착 및 플로잉(flowing) 공정으로 평탄화시킨후 인접한 액티브 영역의 ESL층간의 절연이 필요한 부분에만 절연층이 남도록하여 절연 패턴층(6)을 형성한다.
즉, ESL층이 성장될 수 있는 영역은 활성 영역으로 한정된다.
이어, 활성 영역의 게이트 측벽 형성용 절연층을 에치백하여 게이트 전극(4)의 양측에 게이트 측벽(5)을 형성한다.
그리고 선택적 에피택셜 성장 공정으로 셀 트랜지스터의 스토리지 노드 콘택과 비트라인 콘택이 형성될 부분에 ESL층(7)을 형성한다.
이어, 도면에 도시하지 않았지만, 비트 라인 형성 공정을 진행한다.
이와 같은 종래 기술의 ESL층을 채택한 스토리지 노드 및 비트 라인 콘택 공정은 셀 트랜지스터의 소오스/드레인 콘택 영역에 ESL층을 성장시켜 폴리 플러그에 의한 콘택 공정에 비해 콘택 저항을 줄일 수 있다.
이는 폴리 플러그 공정과는 달리 실리콘 기판과 콘택 연결층의 사이에 계면이 존재하지 않고 단결정층(Single Crystal)이 형성되기 때문이다.
그리고 BPSG층의 절연을 형성하기 위해서는 네가티브 포토레지스트가 사용된다.
즉, BPSG층의 절연이 필요한 부분이 노광되고, 이 노광 공정에서의 마스크와 STI 공정시에 사용하는 마스크간의 오버레이 정렬이 소자 특성에 많은 영향을 준다.
이와 같은 종래 기술의 반도체 소자의 제조 공정에 있어서는 다음과 같은 문제가 있다.
첫째, 활성 영역간의 ESL층간의 격리를 위한 절연 패턴층의 형성을 BPSG 플로잉 공정 및 포토,식각 공정을 거치므로 오버레이 마진이 작을 경우 형성된 ESL 영역의 크기가 일정하지 않고 편차를 갖게 된다.
이는 스토리지 및 비트 라인 콘택 저항의 균일성 확보를 어렵게 한다.
둘째, 비트 라인 콘택의 경우에는 액티브의 폭보다 넓은 폭의 콘택이 형성되는데 액티브 영역의 외측의 필드 산화막상에서는 이상적인 프로파일을 갖지 못한다.
셋째, BPSG 플로잉과 ESL 성장에는 많은 열처리 공정이 사용되므로 소자의 특성을 열화시킬 수 있다.
넷째, BPSG에 함유된 도팬트의 확산에 의해 ESL층의 도핑 농도가 원하는 레벨과는 달라질 수 있다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 비트 라인 및 스토리지 노드 콘택 공정의 문제를 해결하기 위하여 안출한 것으로, 공정의 용이성을 확보하고 스토리지 노드 및 비트라인 콘택의 저항을 줄일 수 있도록한 반도체 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 DRAM의 레이 아웃 구성도
도 2a와 도 2b는 종래 기술의 ESL 형성후의 공정 단면도
도 3a와 도 3b는 본 발명에 따른 STI 형성후의 공정 단면도
도 4a와 도 4b는 본 발명에 따른 ESL 형성후의 공정 단면도
도면의 주요 부분에 대한 부호의 설명
31. 반도체 기판 32. 게이트 산화막
33. 게이트 전극 33a. 게이트 제 1 층
33b. 게이트 제 2 층 34. 게이트 측벽
35. ESL층 36. 소자 격리층
37. 게이트 캡 절연층 38. 하부 폴리실리콘층
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 소자 격리 영역에 의해 정의되는 활성 영역을 포함하는 반도체 기판;상기 반도체 기판상에 적층 형성되는 게이트 제 1 층 및 게이트 제 2 층으로 이루어진 게이트 전극;상기 게이트 전극의 양측면에 형성되는 게이트 측벽;상기 게이트 측벽이 형성된 게이트 전극의 양측 반도체 기판의 표면내에 형성되는 소오스/드레인 영역;상기 소오스/드레인 영역상에 에피택셜 성장 공정으로 게이트 제 1 층과 동일 높이로 형성된 ESL층;상기 소자 격리 영역에 게이트 제 1 층과 동일 높이로 형성된 소자격리층을 포함하여 구성되는 것을 특징으로 하고, 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판의 표면에 게이트 산화막을 형성하는 단계;상기 게이트 산화막상에 하부 폴리 실리콘층을 증착하고 선택적으로 식각하여 트렌치를 형성하는 단계;상기 트렌치에 절연 물질을 매립하여 소자 격리층을 형성하는 단계;상기 하부 폴리실리콘층상에 희생 산화막을 성장시킨후에 웰 영역을 형성하기 위한 이온 주입 및 채널 이온 주입 공정을 진행하는 단계;상기 하부 폴리 실리콘층상에 금속층 및 게이트 캡 절연층을 형성하고 선택적으로 식각하여 하부 폴리 실리콘층으로 이루어진 게이트 제 1 층, 금속층으로 이루어진 게이트 제 2 층이 적층되는 게이트 전극을 형성하는 단계;상기 게이트 전극의 양측면에 게이트 측벽을 형성하고 노출된 기판에 게이트 제 1 층과 동일한 높이로 ESL층을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자 및 그의 제조 방법에 대하여 상세히 설명하면 다음과 같다.
도 3a와 도 3b는 본 발명에 따른 STI 형성후의 공정 단면도이고, 도 4a와 도 4b는 본 발명에 따른 ESL 형성후의 공정 단면도이다.
여기서, 도 3a와 도 4a는 도 1의 A-A'선에 따른 공정 단면이고, 도 3b와 도4b는 도 1의 B-B'선에 따른 공정 단면이다.
본 발명에 따른 반도체 소자는 소자 격리 영역과 상기 소자 격리 영역에 의해 정의되는 활성 영역을 포함하는 반도체 기판(31)과, 상기 반도체 기판(31)의 활성 영역상에 선택적으로 형성되는 게이트 산화막(32)과, 상기 게이트 산화막(32)상에 형성되는 게이트 제 1 층(33a) 및 게이트 제 1 층(33a)상에 적층 형성되는 게이트 제 2 층(33b)으로 이루어진 게이트 전극(33)과, 상기 게이트 전극(33)의 양측면에 형성되는 게이트 측벽(34)과, 상기 게이트 측벽(34)이 형성된 게이트 전극(33)의 양측 반도체 기판(31)의 표면내에 형성되는 소오스/드레인 영역(도면에 도시하지 않음)과, 상기 소오스/드레인 영역상에 에피택셜 성장 공정으로 게이트 제 1 층(33a)과 동일 높이로 형성된 ESL층(35)과, 상기 소자 격리 영역에 게이트 제 1 층(33a)과 동일 높이로 형성된 소자격리층(36)을 포함하여 구성된다.
여기서, 상기 게이트 제 2 층(33b)상에는 게이트 캡 절연층(37)이 더 형성되고, 소오스/드레인 영역은 LDD(Lightly Doped Drain) 구조를 갖는다.
이와 같은 구조를 갖는 본 발명에 따른 반도체 소자의 제조 공정은 다음과 같은 순서로 진행된다.
먼저, 반도체 기판(31)의 표면에 게이트 산화막(32)을 형성한다.
그리고 상기 게이트 산화막(32)상에 하부 폴리 실리콘층(38)을 증착하고, 하부 폴리 실리콘층상에 나이트라이드 하드 마스크층을 형성한다.
이어, 상기 나이트라이드 하드 마스크층을 이용하여 선택적으로 하부 폴리 실리콘층(38)을 식각하여 STI(Shallow Trench Isolation) 공정을 진행하기 위한 트렌치를 형성한다.
트렌치는 반도체 기판(31)의 일정 깊이까지 식각하여 형성한다.
그리고 선택적 산화 증착(Selective Oxide Deposition)공정으로 상기 트렌치를 매립하여 소자 격리층(36)을 형성한다.
여기서, 소자 격리층(36)의 형성 높이는 하부 폴리 실리콘층(38)의 형성 높이와 동일하다.
이와 같은 트렌치 매립 공정시에 오존 활성화 TEOS 증착 프로세스(Ozone activated TEOS Deposition Process)가 사용될 수 있고, 짧은 산화 과정을 통해 채워진 산화막의 고밀도화를 수행한다.
이어, CMP(Chemical Mechanical Polishing)공정으로 상기 나이트라이드 하드 마스크층을 제거하고 하부 폴리실리콘층(38)상에 희생 산화막(Sacrificial Oxide)을 성장시킨후에 웰 영역을 형성하기 위한 이온 주입 및 채널 이온 주입 공정을 하부 폴리 실리콘층(38)을 통해 진행한다.
그리고 상기 하부 폴리 실리콘층(38)상에 텅스텐-나이트라이드 디누데이션(WN Denudation) 공정으로 게이트 전극의 상부층이 되는 금속층을 형성한다.
이어, 상기 금속층상에 나이트라이드등의 물질을 사용하여 게이트 캡 절연층(37)을 증착 형성한다.
그리고 게이트 식각 공정을 진행하여 하부 폴리 실리콘층(38)으로 이루어진 게이트 제 1 층(33a), 상부 금속층으로 이루어진 게이트 제 2 층(33b)이 적층되는게이트 전극(33)을 형성한다.
이어, 상기 게이트 전극(33)을 포함하는 전면에 게이트 측벽 형성용 물질층을 형성하고 셀 영역만을 오픈시킨후 에치백하여 게이트 측벽(34)을 형성한다.
그리고 노출된 기판에 게이트 제 1 층(33a)와 동일한 높이로 ESL(Elevated Silicon Layer)층(35)을 형성한다.
이와 같은 ESL층(35)은 도 4a와 도 4b에서와 같이 게이트 제 1 층(33a)과 동일 높이로 형성되고 게이트 제 1 층(33a)은 소자 격리층(36)과 동일 높이로 형성되므로 ESL층(35)을 절연하기 위한 별도의 절연층을 형성할 필요가 없다.
그리고 도면에 도시되지 않았지만, 비트 라인 콘택 및 스토리지 노드 콘택 공정을 진행한다.
이때의 콘택 공정에서 게이트 제 2 층(33b) 부분의 콘택은 폴리 플러그를 사용하여 진행한다.
이와 같은 본 발명에 따른 반도체 소자의 제조 공정은 열처리 사이클이 감소되고, 자 격리층을 형성하기 위한 STI 공정시에 셀간 콘택 부분의 절연이 이루어져 ESL층의 균일한 성장이 가능하다.
이와 같은 본 발명에 따른 반도체 소자 및 그의 제조 방법은 다음과 같은 효과가 있다.
첫째, 콘택 식각 공정 및 폴리 플러그 형성 공정이 게이트 전극 제 1 층의 형성 높이와 동일하게 형성되는 ESL층의 표면에서 이루어지므로 콘택 식각시의 종횡비가 감소되고 콘택 식각 공정에 의한 액티브 영역의 손상 및 접합 누설 전류의 발생을 억제하는 효과가 있다.
둘째, BPSG 플로잉 공정과 같은 열처리 사이클을 필요로하지 않으므로 공정을 단순화하는 효과가 있다.
셋째, STI 공정과 동시에 ESL층의 절연이 동시에 이루어지므로 오버레이 마진 감소 및 식각 프로파일 불량등의 문제가 발생하지 않는다.
넷째, 콘택층이 하부의 ESL층과 상부의 폴리 플러그로 이루어지고 폴리 플러그가 액티브 영역의 ESL층과 소자 격리층에 걸쳐서 형성되므로 비트 라인 콘택 영역과 액티브 영역간의 오프셋이 발생되지 않아 공정의 용이성이 확보된다.
다섯째, ESL층의 격리를 위하여 BPSG층을 사용하지 않으므로 도팬트의 확산에 따른 ESL층의 도핑 프로파일의 변화가 없다.
이는 소자의 신뢰성을 향상시키는 효과를 갖는다.
Claims (7)
- 소자 격리 영역에 의해 정의되는 활성 영역을 포함하는 반도체 기판;상기 반도체 기판상에 적층 형성되는 게이트 제 1 층 및 게이트 제 2 층으로 이루어진 게이트 전극;상기 게이트 전극의 양측면에 형성되는 게이트 측벽;상기 게이트 측벽이 형성된 게이트 전극의 양측 반도체 기판의 표면내에 형성되는 소오스/드레인 영역;상기 소오스/드레인 영역상에 에피택셜 성장 공정으로 게이트 제 1 층과 동일 높이로 형성된 ESL층;상기 소자 격리 영역에 게이트 제 1 층과 동일 높이로 형성된 소자격리층을 포함하여 구성되는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, ESL층이 게이트 측벽에 의해 절연되는 부분을 제외한 부분은 소자격리층에 의해 절연되는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, ESL층상에는 폴리 플러그가 형성되는 것을 특징으로 하는 반도체 소자.
- 반도체 기판의 표면에 게이트 산화막을 형성하는 단계;상기 게이트 산화막상에 하부 폴리 실리콘층을 증착하고 선택적으로 식각하여 트렌치를 형성하는 단계;상기 트렌치에 절연 물질을 매립하여 소자 격리층을 형성하는 단계;상기 하부 폴리실리콘층상에 희생 산화막을 성장시킨후에 웰 영역을 형성하기 위한 이온 주입 및 채널 이온 주입 공정을 진행하는 단계;상기 하부 폴리 실리콘층상에 금속층 및 게이트 캡 절연층을 형성하고 선택적으로 식각하여 하부 폴리 실리콘층으로 이루어진 게이트 제 1 층, 금속층으로 이루어진 게이트 제 2 층이 적층되는 게이트 전극을 형성하는 단계;상기 게이트 전극의 양측면에 게이트 측벽을 형성하고 노출된 기판에 게이트 제 1 층과 동일한 높이로 ESL층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서, 트렌치를 반도체 기판의 일정 깊이까지 형성하고 절연 물질의 매립을 하부 폴리 실리콘층의 형성 높이와 동일하도록 하여 소자 격리층을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서, 트렌치의 매립 공정후에 산화 과정을 통해 채워진 절연 물질을 고밀도화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서, ESL층 형성후에 진행되는 비트 라인 콘택 및 스토리지 노드 콘택 공정시에 ESL층상에 폴리 플러그를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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