JPH10308454A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH10308454A
JPH10308454A JP9114727A JP11472797A JPH10308454A JP H10308454 A JPH10308454 A JP H10308454A JP 9114727 A JP9114727 A JP 9114727A JP 11472797 A JP11472797 A JP 11472797A JP H10308454 A JPH10308454 A JP H10308454A
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layer
oxide film
transistor
polysilicon layer
semiconductor
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JP9114727A
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Shuichi Ueno
修一 上野
Yoshiki Okumura
喜紀 奥村
Shigenobu Maeda
茂伸 前田
Shigeto Maekawa
繁登 前川
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor

Abstract

(57)【要約】 【課題】 しきい値と拡散層リークとのトレードオフ関
係を解消するとともに、ゲート酸化膜の形成を複数回に
分けて行う必要のない半導体装置および製造方法を提供
する。 【解決手段】 ゲート電極４Ａ〜４Ｃは、それぞれゲー
ト酸化膜３の上部に順に積層されたポリシリコン層Ｍ
１、ＷＳｉ層Ｌ１、ポリシリコン層Ｍ１、ＷＳｉ層Ｌ
２、ポリシリコン層Ｍ１、ＷＳｉ層Ｌ３を備え、ゲート
電極４Ａ〜４Ｃの下層のウエル層１０１内には、それぞ
れチャネルドープ層１０３Ａ〜１０３Ｃが形成されてい
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に１つのチップ内に複数種類のト
ランジスタを作り込む半導体装置およびその製造方法に
関するものである。
【０００２】
【従来の技術】１つのチップ内に複数種類のトランジス
タ（例えば要求スペックの異なる）を作り込んだ半導体
装置として、以下に４つの従来例を挙げて説明する。
【０００３】＜第１の従来例＞ ＜ＤＲＡＭの全体構成＞まず、第１の従来例として、複
数種類のトランジスタを作り込んだＤＲＡＭ６００の構
成および製造方法について説明する。図７６にＤＲＡＭ
６００の構成（セル配置）を示す。
【０００４】ＤＲＡＭ６００は、データを蓄積するメモ
リセルアレイ部６０１だけでなく、周辺回路部（アドレ
スバッファ６０２、Ｘデコーダ６０３、Ｙデコーダ６０
４）、ロウ／カラムクロック部６０５、Ｉ／Ｏパス部６
０６、リフレッシュ部６０７）やセンスアンプ部６０８
なども備えている。
【０００５】いずれの部位もトランジスタにより構成さ
れているが、それぞれの部位により要求される特性が異
なる。例えばメモリセルアレイ部６０１では、漏れ電流
によるデータの消失を防ぐため低リーク電流であること
が求められる。また、周辺回路部では高速動作を行うた
め電流量が多いことが求められている。さらに、センス
アンプ部６０８はハイレベルとローレベルを区別するた
め、例えばハイレベルの半分の電圧で動作させなければ
ならない。このため、センスアンプ部６０８に用いられ
るトランジスタには低電圧での動作が要求される。つま
り、１チップのＤＲＡＭ内で特性の異なる数種類のトラ
ンジスタが必要となるのである。
【０００６】例えばしきい値を比較すると、メモリセル
アレイ部のトランジスタは１Ｖ程度、周辺回路部のトラ
ンジスタは０．８Ｖ程度で、センスアンプ部のトランジ
スタは０．４Ｖにまで抑える必要が生じる。
【０００７】＜各トランジスタの構成＞これらの特性が
異なるトランジスタを１チップ内に作るため、従来はチ
ャネルドープ層の不純物プロファイルをトランジスタに
合わせて変えることで対応していた。以下、チャネルド
ープの不純物濃度をトランジスタにより変化させた例に
ついて説明する。
【０００８】図７７は従来の製造方法により製造したＤ
ＲＡＭの構成例（部分図）であり、センスアンプ部、周
辺回路部、メモリセルアレイ部に用いられるＮチャネル
型ＭＯＳトランジスタＴ１〜Ｔ３の断面をそれぞれ示し
ている。
【０００９】図７７において、Ｎチャネル型ＭＯＳトラ
ンジスタＴ１〜Ｔ３は同一の半導体基板１（Ｐ型）上に
形成されたＰ型のウエル層１０１内に形成されている。
ウエル層１０１はウエル層１０１内に形成されたチャネ
ルカット層１０２と、ＬＯＣＯＳ層２とで素子間分離さ
れ、Ｎチャネル型ＭＯＳトランジスタＴ１〜Ｔ３は、そ
れぞれ素子間分離された領域に形成されている。
【００１０】センスアンプ部のＮチャネル型ＭＯＳトラ
ンジスタＴ１は、ウエル層１０１内に独立して平行に形
成された１対のソース・ドレイン層１０６と、当該ソー
ス・ドレイン層１０６の向かい合う端縁部に接して形成
された１対の低ドープドレイン層（以後、ＬＤＤ層と呼
称）１０７とを備えている。
【００１１】そして、ＬＤＤ層１０７の上部にはゲート
酸化膜３が形成され、当該ゲート酸化膜３の上部にはゲ
ート電極４が形成されている。また、ゲート酸化膜３お
よびゲート電極４の側面にはサイドウォール酸化膜５が
形成されている。また、ゲート電極４の下層のウエル層
１０１内には、チャネルドープ層１０３が形成されてい
る。
【００１２】周辺回路部のＮチャネル型ＭＯＳトランジ
スタＴ２は、ウエル層１０１内に独立して平行に形成さ
れた１対のソース・ドレイン層１０６と、当該ソース・
ドレイン層１０６の向かい合う端縁部に接して形成され
た１対のＬＤＤ層１０７とを備えている。
【００１３】そして、ＬＤＤ層１０７の上部にはゲート
酸化膜３が形成され、当該ゲート酸化膜３の上部にはゲ
ート電極４が形成されている。また、ゲート酸化膜３お
よびゲート電極４の側面にはサイドウォール酸化膜５が
形成されている。また、ゲート電極４の下層のウエル層
１０１内には、チャネルドープ層１０４が形成されてい
る。
【００１４】メモリセルアレイ部のＮチャネル型ＭＯＳ
トランジスタＴ３は、ウエル層１０１内に独立して平行
に形成された一対のソース・ドレイン層１０６と、当該
ソース・ドレイン層１０６の向かい合う端縁部に接して
形成された一対のＬＤＤ層１０７とを備えている。
【００１５】そして、ソース・ドレイン層１０６および
ＬＤＤ層１０７の上部にはゲート酸化膜３が形成され、
当該ゲート酸化膜３の上部にはゲート電極４が形成され
ている。また、ゲート酸化膜３およびゲート電極４の側
面にはサイドウォール酸化膜５が形成されている。ま
た、ゲート電極４の下層のウエル層１０１内には、チャ
ネルドープ層１０５が形成されている。なお、メモリセ
ルアレイ部はゲートアレイ構造となっており、隣合うゲ
ートどうしが１のソース・ドレイン層１０６を共有する
構造となっており、その構造が連続して配設された構成
となっている。
【００１６】なお、表１にＮチャネル型ＭＯＳトランジ
スタＴ１〜Ｔ３の構成諸元を示す。
【００１７】
【表１】
【００１８】表１において、Ｎチャネル型ＭＯＳトラン
ジスタＴ１〜Ｔ３のそれぞれのチャネルドープ層形成時
の不純物ドーズ量は、１×１０12／ｃｍ2、３×１０12
／ｃｍ2、５×１０12／ｃｍ2となっている。なお、注入
不純物は何れもボロン（Ｂ）であり、注入エネルギーは
何れも５０ｋｅＶである。
【００１９】また、図６７で示したセンスアンプ部、周
辺回路部、およびメモリセルアレイ部のＮチャネル型Ｍ
ＯＳトランジスタＴ１〜Ｔ３における、Ａ−Ａ’線、Ｂ
−Ｂ’線、およびＣ−Ｃ’線による断面部分の不純物プ
ロファイルを図７８に示す。
【００２０】図７８において、横軸に断面方向の位置
（深さ）を、縦軸に不純物濃度を示す。なお、横軸は図
に向かって左側から順に、ゲート電極（ポリシリコン
層）、ゲート酸化膜（ＳｉＯ2層）、ウエル層（バルク
シリコン層）となっている。
【００２１】ゲート電極における不純物濃度は表１に示
すように、何れのトランジスタにおいても同じ量で均一
になるように形成されているので、Ａ−Ａ’線、Ｂ−
Ｂ’線、およびＣ−Ｃ’線は重なり合う直線で示される
が、ウエル層においては、先に説明したように、しきい
値の要求が低いトランジスタ（Ｔ１＜Ｔ２＜Ｔ３の順）
ほどチャネルドーズ量は少なく、酸化膜−バルク界面で
の不純物濃度が低くなっている。なお、各プロファイル
のピーク位置は、それぞれのチャネルドープ層の形成位
置にほぼ等しい。
【００２２】＜各トランジスタの製造方法＞以下に、図
７７で示したセンスアンプ部、周辺回路部、およびメモ
リセルアレイ部のＮチャネル型ＭＯＳトランジスタＴ１
〜Ｔ３の製造方法について、図７９〜図８４を用いて説
明する。
【００２３】まず、図７９に示す工程において、Ｐ型の
半導体基板１の表面にロコス法によりＬＯＣＯＳ層（フ
ィールド酸化膜）２を、例えば４０００オングストロー
ムの厚さに形成する。続いて、例えばボロンイオンを、
７００ｋｅＶのエネルギーで、１×１０13／ｃｍ2のド
ーズ量を注入することで、半導体基板１内にＰ型のウエ
ル領域１０１を形成する。なお、半導体基板１内にはＰ
チャネル型ＭＯＳトランジスタを形成するためにＮ型の
ウエル領域も形成されるが、説明および図示は省略す
る。次に、例えばボロンイオンを、１３０ｋｅＶのエネ
ルギーで、５×１０12／ｃｍ2のドーズ量を注入するこ
とで、半導体基板１内にチャネルカット層１０２を形成
する。なお、チャネルカット層１０２は、ＬＯＣＯＳ層
２とで素子間分離領域を形成するような形状に形成す
る。
【００２４】次に、図８０に示す工程において、ウエル
領域１０１内の所定位置に、センスアンプ部のトランジ
スタＴ１に合わせた最も不純物濃度の低いチャネルドー
プ層１０３を形成する。このとき、周辺回路部およびメ
モリセルアレイ部のトランジスタＴ２およびＴ３の形成
領域にもチャネルドープ層１０３が形成される。なお、
チャネルドープ層１０３の形成は、例えばボロンイオン
を、５０ｋｅＶのエネルギーで、１×１０12／ｃｍ2の
ドーズ量を注入することで行う。
【００２５】次に、図８１に示す工程において、センス
アンプ部の上部にレジストマスクＲ２０１を形成し、周
辺回路部およびメモリセルアレイ部のチャネルドープ層
１０３に選択的に不純物を追加注入し、周辺回路部のト
ランジスタＴ２に合わせた不純物濃度のチャネルドープ
層１０４を形成する。このとき、メモリセルアレイ部の
トランジスタＴ３の形成領域にもチャネルドープ層１０
４が形成される。なお、チャネルドープ層１０４の形成
は、例えばボロンイオンを、５０ｋｅＶのエネルギー
で、２×１０12／ｃｍ2のドーズ量を注入することで行
う。
【００２６】次に、図８２に示す工程において、センス
アンプ部および周辺回路部の上部にレジストマスクＲ２
０２を形成し、メモリセルアレイ部のチャネルドープ層
１０４に選択的に不純物を追加注入し、メモリセルアレ
イ部のトランジスタＴ３に合わせた不純物濃度のチャネ
ルドープ層１０５を形成する。なお、チャネルドープ層
１０５の形成は、例えばボロンイオンを、５０ｋｅＶの
エネルギーで、２×１０12／ｃｍ2のドーズ量を注入す
ることで行う。
【００２７】次に、図８３に示す工程において、半導体
基板１の主面上にゲート酸化膜３となる酸化膜３１を熱
酸化法により形成した後、その上にゲート電極材料とし
て、例えばドープトポリシリコン層４１をＣＶＤ法にて
形成する。なお、酸化膜３１の厚みは１００オングスト
ローム程度、ドープトポリシリコン層４１の厚みは２０
００オングストローム程度で、その不純物としてはリン
（Ｐ）を使用し、濃度は５×１０20／ｃｍ3程度であ
る。
【００２８】次に、図８４に示す工程において、ドープ
トポリシリコン層４１の上部にレジストマスクＲ２０３
を形成し、パターンニングによりゲート電極４およびゲ
ート酸化膜３を形成する。
【００２９】次に、センスアンプ部、周辺回路部、メモ
リセルアレイ部にイオン注入によりＬＤＤ層１０７を形
成した後、ゲート酸化膜３およびゲート電極４の側面
に、約１０００オングストロームの厚さのサイドウォー
ル酸化膜５を形成する。そして、サイドウォール酸化膜
５をマスクとして、イオン注入によりソース・ドレイン
層１０６を形成することで、図７７に示すＤＲＡＭの構
成が得られる。
【００３０】ここで、ＬＤＤ層１０７は、例えば砒素
（Ａｓ）イオンを３０ｋｅＶのエネルギーで、１×１０
13／ｃｍ2のドーズ量を注入することで形成する。ま
た、ソース・ドレイン層１０６は、例えば砒素イオンを
５０ｋｅＶのエネルギーで、５×１０15／ｃｍ2のドー
ズ量を注入した後、８５０℃で６０分間アニールするこ
とで形成する。
【００３１】なお、この後に、キャパシタ形成、層間絶
縁膜の形成、配線層の形成工程等を経ることによりＤＲ
ＡＭが形成されるが、それらの工程の説明および図示は
省略する。
【００３２】＜従来のＤＲＡＭの問題点＞以上説明した
ように、従来のＤＲＡＭにおいては、センスアンプ部、
周辺回路部、メモリセルアレイ部などで使用される、特
性が異なるトランジスタを１チップ内に作るため、チャ
ネルドープ層の不純物濃度をトランジスタに合わせて変
えることでしきい値の調整をしていた。
【００３３】しかし、チャネルドープ層の不純物濃度が
高くなると、しきい値が上がるのと同時に、例えば拡散
層と基板との接合部分での不純物濃度が高くなるため拡
散層からの漏れ電流（拡散層リーク）が多くなる。つま
り、しきい値と拡散層リークとはトレードオフの関係を
有し、しきい値が決まると漏れ電流も一義的に決定さ
れ、回路設計は両者のトレードオフ関係により制約を受
けていた。
【００３４】＜第２の従来例＞＜フラッシュメモリの全
体構成＞第２の従来例として、複数種類のトランジスタ
を作り込んだフラッシュメモリ７００の構成および製造
方法について説明する。
【００３５】図８５にはフラッシュメモリ７００の構成
（セル配置）を示している。一般にＤＲＡＭに比べてフ
ラッシュメモリの異なる点は、例えば１０Ｖといった高
い電圧を書込動作や消去動作で用いることである。この
ため、図８５に示すフラッシュメモリ７００において
は、昇圧回路としてチャージポンプ回路７１０を備えて
いる。
【００３６】そして、フラッシュメモリ７００は、デー
タを蓄積するメモリセルアレイ部７０１だけでなく、Ｘ
デコーダー７０３やＹデコーダー７０４など昇圧後に使
われる高耐圧部、周辺回路部（例えば、アドレスバッフ
ァ７０２、ロウ／カラムクロック部７０５、Ｉ／Ｏパス
部７０６、データレジスタ部７０７、センスアンプ部７
０８、動作制御部７０９）なども備えている。いずれの
部位もトランジスタにより構成されているが、使用電圧
の差異により、数種類の特性の異なるトランジスタが必
要となる。
【００３７】例えば、メモリセルアレイ部７０１でのト
ランジスタでは、トンネル酸化膜の信頼性を保証するた
め、例えば１００オングストローム程度の酸化膜厚が必
要である。しかし、周辺回路部では高速動作を行うため
電流量が多いことが求められており、酸化膜厚はメモリ
セルアレイ部７０１に比べて薄く設定されることが多
い。ただし、高耐圧部では、１０Ｖの電圧に耐えうるト
ランジスタが必要となる。このため、例えば２５０オン
グストロームといった厚い酸化膜を用いる必要が生じ
る。すなわち、１チップのフラッシュメモリ内で酸化膜
厚の異なる数種類のトランジスタが必要となる。
【００３８】＜各トランジスタの構成＞以下では、酸化
膜厚をトランジスタにより変化させた例について説明す
る。図８６は従来の製造方法により製造したフラッシュ
メモリの構成例（部分図）であり、高耐圧部、周辺回路
部、メモリセルアレイ部に用いられるＮチャネル型ＭＯ
ＳトランジスタＴ１１〜Ｔ１３の断面をそれぞれ示して
いる。
【００３９】図８６において、Ｎチャネル型ＭＯＳトラ
ンジスタＴ１１〜Ｔ１３は同一の半導体基板２１（Ｐ
型）上に形成されたＰ型のウエル層１２１内に形成され
ている。ウエル層１２１は、ウエル層１２１内に形成さ
れたチャネルカット層１２２と、ＬＯＣＯＳ層２２とで
素子間分離され、Ｎチャネル型ＭＯＳトランジスタＴ１
１〜Ｔ１３は、それぞれ素子間分離された領域に形成さ
れている。
【００４０】高耐圧部のＮチャネル型ＭＯＳトランジス
タＴ１１は、ウエル層１２１内に独立して平行に形成さ
れた１対のソース・ドレイン層１２６と、当該ソース・
ドレイン層１２６の向かい合う端縁部に接して形成され
た１対のＬＤＤ層１２７とを備えている。
【００４１】そして、ＬＤＤ層１２７の上部にはゲート
酸化膜２６が形成され、当該ゲート酸化膜２６の上部に
はゲート電極２９が形成されている。また、ゲート酸化
膜２６およびゲート電極２９の側面にはサイドウォール
酸化膜３０が形成されている。また、ゲート電極２９の
下層のウエル層１２１内には、チャネルドープ層１２３
が形成されている。
【００４２】周辺回路部のＮチャネル型ＭＯＳトランジ
スタＴ１２は、ウエル層１２１内に独立して平行に形成
された１対のソース・ドレイン層１２６と、当該ソース
・ドレイン層１２６の向かい合う端縁部に接して形成さ
れた１対のＬＤＤ層１２７とを備えている。
【００４３】そして、ＬＤＤ層１２７の上部にはゲート
酸化膜２５が形成され、当該ゲート酸化膜２５の上部に
はゲート電極２９が形成されている。また、ゲート酸化
膜２５およびゲート電極２９の側面にはサイドウォール
酸化膜３０が形成されている。また、ゲート電極２９の
下層のウエル層１２１内には、チャネルドープ層１２４
が形成されている。
【００４４】メモリセルアレイ部のＮチャネル型ＭＯＳ
トランジスタＴ１３は、ウエル層１２１内に独立して平
行に形成された一対のソース・ドレイン層１２６を備
え、ソース・ドレイン層１２６の端縁部上部にはトンネ
ル酸化膜２３が形成され、当該トンネル酸化膜２３の上
部にはフローティングゲート電極２７、層間絶縁膜２
４、コントロールゲート電極２８が順次形成されてい
る。
【００４５】また、トンネル酸化膜２３、フローティン
グゲート電極２７、層間絶縁膜２４、コントロールゲー
ト電極２８の側面にはサイドウォール酸化膜３０が形成
されている。
【００４６】また、フローティングゲート電極２７の下
層のウエル層１２１内には、チャネルドープ層１２５が
形成されている。なお、メモリセルアレイ部はゲートア
レイ構造となっており、隣合うゲートどうしが１のソー
ス・ドレイン層１２６を共有する構造となっており、そ
の構造が連続して配設された構成となっている。
【００４７】図７６に示すフラッシュメモリにおいて特
徴的なのは、高耐圧部のＮチャネル型ＭＯＳトランジス
タＴ１１のゲート酸化膜２６の厚みが最も厚く、メモリ
セルアレイ部のＮチャネル型ＭＯＳトランジスタＴ１３
のトンネル酸化膜２３、周辺回路部Ｎチャネル型ＭＯＳ
トランジスタＴ１２のゲート酸化膜２５の順に厚みが薄
くなっている点である。
【００４８】図８７に各ゲート酸化膜の厚みを示す。図
８７において、横軸左側から順に高耐圧部、周辺回路
部、メモリセルアレイ部のそれぞれのＮチャネル型ＭＯ
Ｓトランジスタを表示している。
【００４９】なお、表２にＮチャネル型ＭＯＳトランジ
スタＴ１１〜Ｔ１３の構成諸元を示す。
【００５０】
【表２】
【００５１】表２において、Ｎチャネル型ＭＯＳトラン
ジスタＴ１１〜Ｔ１３のそれぞれのゲート酸化膜の厚み
は、２５０オングストローム、８０オングストローム、
１００オングストロームとなっている。
【００５２】＜各トランジスタの製造方法＞以下に、図
８６で示した高耐圧部、周辺回路部、およびメモリセル
アレイ部のＮチャネル型ＭＯＳトランジスタＴ１１〜Ｔ
１３の製造方法について、図８８〜図１０１を用いて説
明する。
【００５３】まず、図８８に示す工程において、Ｐ型の
半導体基板２１の表面にロコス法によりＬＯＣＯＳ層
（フィールド酸化膜）２２を、例えば４０００オングス
トロームの厚さに形成する。続いて、例えばボロンイオ
ンを、７００ｋｅＶのエネルギーで、１×１０13／ｃｍ
2のドーズ量を注入することで、半導体基板２１内にＰ
型のウエル領域１２１を形成する。なお、半導体基板２
１内にはＰチャネル型ＭＯＳトランジスタを形成するた
めにＮ型のウエル領域も形成されるが、説明および図示
は省略する。次に、例えばボロンイオンを、１３０ｋｅ
Ｖのエネルギーで、５×１０12／ｃｍ2のドーズ量を注
入することで、半導体基板２１内にチャネルカット層１
２２を形成する。なお、チャネルカット層１２２は、Ｌ
ＯＣＯＳ層２２とで素子間分離領域を形成するような形
状に形成する。
【００５４】次に、ウエル領域１２１内の高耐圧部、周
辺回路部、メモリセルアレイ部のそれぞれの所定位置
に、チャネルドープ層１２０を形成する。なお、チャネ
ルドープ層１２０の形成は、例えばボロンイオンを、５
０ｋｅＶのエネルギーで、５×１０12／ｃｍ2のドーズ
量を注入することで行う。
【００５５】次に、図８９に示す工程において、半導体
基板２１の主面上にトンネル酸化膜２３となる酸化膜２
３１を熱酸化法により形成した後、その上にゲート電極
材料として、例えばドープトポリシリコン層２７１をＣ
ＶＤ法にて形成する。なお、酸化膜２３１の厚みは１０
０オングストローム程度、ドープトポリシリコン層２７
１の厚みは１０００オングストローム程度で、その不純
物としてはリン（Ｐ）を使用し、濃度は１×１０20／ｃ
ｍ3程度である。
【００５６】次に、図９０に示す工程において、メモリ
セルアレイ部におけるドープトポリシリコン層２７１の
上部に選択的にレジストマスクＲ２２１を形成する。こ
の場合、レジストマスクＲ２２１はメモリセルアレイ部
のゲート幅方向に沿って形成される。そして、レジスト
マスクＲ２２１で覆われていない部分のドープトポリシ
リコン層２７１を異方性エッチングにより除去する。こ
の状態を図９１に示す。
【００５７】図９１は、図９０を上面側（レジストマス
クＲ２２１を形成する側）から見た平面図であり、レジ
ストマスクＲ２２１はメモリセルアレイ部において、規
則的に配列された矩形の島状をなすように形成されてい
る。なお、レジストマスクＲ２２１は、矩形の島状をな
す活性層ＡＬ上と、その周囲のＬＯＣＯＳ層ＬＬ上を覆
うように形成されている。また、高耐圧部および周辺回
路部においてはレジストマスクＲが形成されていないの
で、活性層ＡＬが露出している。なお、図９１において
は、レジストマスクＲ２２１の下部の構成を判りやすく
するため、部分的にレジストマスクＲ２２１を除いて活
性層ＡＬおよびＬＯＣＯＳ層ＬＬが見えるようにしてい
るが、これは便宜的なものである。
【００５８】次に、レジストマスクＲ２２１を除去した
後、図９２に示す工程において、ドープトポリシリコン
層２７１上に、フローティングゲートとコントロールゲ
ートとを絶縁する層間絶縁膜２４となる絶縁膜２４１を
ＣＶＤ法にて形成する。なお、この膜はＴＥＯＳ（tetr
aethyl orthosilicate）膜、窒化膜（Ｓｉ3Ｎ4）、ＴＥ
ＯＳ膜を順に積層した構成となっており、それぞれの膜
厚は１００オングストロームである。また、層間絶縁膜
２４はＯＮＯ膜と呼称される場合もある。また、絶縁膜
２４１は高耐圧部および周辺回路部上にも形成される。
【００５９】次に、図９３に示す工程において、メモリ
セルアレイ部の絶縁膜２４１上をレジストマスクＲ２２
２で覆い、その他の領域の絶縁膜２４１を全て除去す
る。この場合、その他の領域においては酸化膜２３１も
除去する。この状態を図９４に示す。
【００６０】図９４は、図９３を上面側（レジストマス
クＲ２２２を形成する側）から見た平面図であり、レジ
ストマスクＲ２２２はメモリセルアレイ部全域を覆うよ
うに形成されているが、高耐圧部および周辺回路部にお
いてはレジストマスクＲ２２２が形成されていないの
で、活性層ＡＬが露出している。
【００６１】次に、レジストマスクＲ２２２を除去した
後、図９５に示す工程において、半導体基板２１の主面
全面にゲート酸化膜２６となる酸化膜２６１を熱酸化法
により形成する。このときメモリセルアレイ部上の絶縁
膜２４１は、窒化膜を含んでいるため酸化されることは
なく、その厚さは保たれる。なお、酸化膜２６１の厚み
は１７０オングストローム程度である。
【００６２】次に、図９６に示す工程において、周辺回
路部以外の領域をレジストマスクＲ２２３で覆い、周辺
回路部上の酸化膜２６１をウエットエッチングにより除
去する。この状態を図９７に示す。
【００６３】図９７は、図９６を上面側（レジストマス
クＲ２２３を形成する側）から見た平面図であり、レジ
ストマスクＲ２２３はメモリセルアレイ部および高耐圧
部の全域を覆うように形成されているが、周辺回路部に
おいてはレジストマスクＲ２２３が形成されていないの
で、活性層ＡＬが露出している。
【００６４】次に、レジストマスクＲ２２３を除去した
後、図９８に示す工程において、ゲート酸化膜２５とな
る酸化膜２５１を熱酸化法により形成する。このときメ
モリセルアレイ部上の絶縁膜２４１は、窒化膜を含んで
いるため酸化されることはなく、その厚さは保たれる
が、高耐圧部では酸化膜２６１が成長し膜厚が増加する
ことになる。なお、酸化膜２５１の厚みは８０オングス
トローム程度であり、酸化膜２６１は２５０オングスト
ローム程度に成長する。
【００６５】次に、図９９に示す工程において、半導体
基板２１の主面全面に、ゲート電極材料として、例えば
ドープトポリシリコン層２９１をＣＶＤ法にて形成す
る。なお、ドープトポリシリコン層２９１の厚みは２０
００オングストローム程度で、その不純物としてはリン
（Ｐ）を使用し、濃度は５×１０20／ｃｍ3程度であ
る。
【００６６】次に、図１００に示す工程において、ドー
プトポリシリコン層２９１の上部にレジストマスクＲ２
２４を形成してパターンニングを行う。この状態を図１
０１に示す。
【００６７】図１０１は、図１００を上面側（レジスト
マスクＲ２２４を形成する側）から見た平面図であり、
レジストマスクＲ２２４は、矩形状の活性領域ＡＬに垂
直になるように形成されている。
【００６８】このパターンニングにより、高耐圧部にお
いては、ゲート酸化膜２６およびゲート電極２９を、周
辺回路部においては、ゲート酸化膜２５およびゲート電
極２９を、メモリセルアレイ部においては、トンネル酸
化膜２３、フローティングゲート電極２７、層間絶縁膜
２４、コントロールゲート電極２８を形成する。
【００６９】次に、高耐圧部、周辺回路部にイオン注入
によりＬＤＤ層１２７を形成した後、ゲート酸化膜２６
およびゲート電極２９の側面、ゲート酸化膜２５および
ゲート電極２９の側面、トンネル酸化膜２３、フローテ
ィングゲート電極２７、層間絶縁膜２４、コントロール
ゲート電極２８の側面に、約１０００オングストローム
の厚さのサイドウォール酸化膜３０を形成する。そし
て、サイドウォール酸化膜３０をマスクとして、イオン
注入によりソース・ドレイン層１２６を形成すること
で、図８６に示すフラッシュメモリの構成が得られる。
【００７０】ここで、ＬＤＤ層１２７は、例えば砒素イ
オンを３０ｋｅＶのエネルギーで、１×１０13／ｃｍ2
のドーズ量を注入することで形成する。また、ソース・
ドレイン層１２６は、例えば砒素イオンを５０ｋｅＶの
エネルギーで、５×１０15／ｃｍ2のドーズ量を注入し
た後、８５０℃で６０分間アニールすることで形成す
る。
【００７１】なお、この後に、キャパシタ形成、層間絶
縁膜の形成、配線層の形成工程等を経ることによりフラ
ッシュメモリが形成されるが、それらの工程の説明およ
び図示は省略する。
【００７２】＜従来のフラッシュメモリの問題点＞以上
説明したように、従来のフラッシュメモリにおいては、
従来のＤＲＡＭ同様、しきい値と拡散層リークはトレー
ドオフの関係を有するため、回路設計は両者のトレード
オフにより制約を受けることになる。
【００７３】また、１チップのフラッシュメモリ内で酸
化膜厚の異なる数種類のトランジスタを形成する必要か
ら、酸化膜の形成を複数回に分けて行う場合が生じる。
例えば、高耐圧部では、酸化膜２６１は、レジストマス
クＲ２２３を除去する工程（図９６）等を経て、酸化膜
２５１を形成する際にさらに成長させる（図９８）こと
になる。すなわち、酸化膜２６１を２回に分けて形成す
ることになる。このため、不純物混入の機会が増えるな
どしてゲート酸化膜２６の信頼性劣化が生じたり、膜厚
の制御性が悪くなって、高耐圧部のＮチャネル型ＭＯＳ
トランジスタＴ１１の信頼性が損なわれるなどの問題が
生じていた。
【００７４】＜第３の従来例＞ ＜ロジック回路を有したＤＲＡＭの全体構成＞次に、第
３の従来例として、ロジック回路を有したＤＲＡＭ（以
後、ＬＯＧＩＣ ｉｎ ＤＲＡＭと呼称）８００の構成
および製造方法について説明する。
【００７５】ＬＯＧＩＣ ｉｎ ＤＲＡＭ８００は、ロ
ジック回路を同一チップ内に作りこむことにより、独立
した別チップとして作られたＤＲＡＭとロジック回路と
を組み合わせて使用するより、高性能かつ低コストを実
現できる装置である。
【００７６】図１０２に示すように、ＬＯＧＩＣ ｉｎ
ＤＲＡＭ８００はロジック部とＤＲＡＭ部とに大別さ
れる。ここで、ロジック部では、高速であること、すな
わち、高駆動能力と低容量であることが求められてい
る。また、ＤＲＡＭ部には先に述べたように、低リーク
電流が求められるメモリセルアレイ部や、低電圧での動
作が要求されるセンスアンプ部などが含まれている。つ
まり、１チップのＬＯＧＩＣ ｉｎ ＤＲＡＭ８００に
おいては、特性の異なる数種類のトランジスタが必要と
なる。
【００７７】＜各トランジスタの構成＞これらの特性が
異なるトランジスタを１チップ内に作るため、従来はチ
ャネルドープ層の不純物プロファイルや酸化膜厚をトラ
ンジスタに合わせて変えることで対応していた。以下、
ＤＲＡＭ部ではチャネルドープ層の不純物濃度をトラン
ジスタにより変化させた例を、ロジック部では酸化膜厚
をトランジスタにより変化させた例について説明する。
【００７８】図１０３は従来の製造方法により製造した
ＬＯＧＩＣ ｉｎ ＤＲＡＭの構成例（部分図）であ
り、ロジック部と、ＤＲＡＭ部内のセンスアンプ部およ
びメモリセルアレイ部に用いられるＮチャネル型ＭＯＳ
トランジスタＴ２１〜Ｔ２３の断面をそれぞれ示してい
る。
【００７９】図１０３において、Ｎチャネル型ＭＯＳト
ランジスタＴ２１〜Ｔ２３は同一の半導体基板５１（Ｐ
型）上に形成されたＰ型のウエル層１５１内に形成され
ている。ウエル層１５１はウエル層１５１内に形成され
たチャネルカット層１５２と、ＬＯＣＯＳ層５２とで素
子間分離され、Ｎチャネル型ＭＯＳトランジスタＴ２１
〜Ｔ２３は、それぞれ素子間分離された領域に形成され
ている。
【００８０】ロジック部のＮチャネル型ＭＯＳトランジ
スタＴ２１は、ウエル層１５１内に独立して平行に形成
された１対のソース・ドレイン層１５６と、当該ソース
・ドレイン層１５６の向かい合う端縁部に接して形成さ
れた１対のＬＤＤ層１５７とを備えている。
【００８１】そして、ＬＤＤ層１５７の上部にはゲート
酸化膜５４が形成され、当該ゲート酸化膜５４の上部に
はゲート電極５５が形成されている。また、ゲート酸化
膜５４およびゲート電極５５の側面にはサイドウォール
酸化膜５６が形成されている。また、ゲート電極５５の
下層のウエル層１５１内には、チャネルドープ層１５５
が形成されている。
【００８２】センスアンプ部のＮチャネル型ＭＯＳトラ
ンジスタＴ２２は、ウエル層１５１内に独立して平行に
形成された１対のソース・ドレイン層１５６と、当該ソ
ース・ドレイン層１５６の向かい合う端縁部に接して形
成された１対のＬＤＤ層１５７とを備えている。
【００８３】そして、ＬＤＤ層１５７の上部にはゲート
酸化膜５３が形成され、当該ゲート酸化膜５３の上部に
はゲート電極５５が形成されている。また、ゲート酸化
膜５３およびゲート電極５５の側面にはサイドウォール
酸化膜５６が形成されている。また、ゲート電極５５の
下層のウエル層１５１内には、チャネルドープ層１５４
が形成されている。
【００８４】メモリセルアレイ部のＮチャネル型ＭＯＳ
トランジスタＴ２３は、ウエル層１５１内に独立して平
行に形成された一対のソース・ドレイン層１５６と、当
該ソース・ドレイン層１５６の向かい合う端縁部に接し
て形成された一対のＬＤＤ層１５７とを備えている。
【００８５】そして、ソース・ドレイン層１５６および
ＬＤＤ層１５７の上部にはゲート酸化膜５３が形成さ
れ、当該ゲート酸化膜５３の上部にはゲート電極５５が
形成されている。また、ゲート酸化膜５３およびゲート
電極５５の側面にはサイドウォール酸化膜５６が形成さ
れている。また、ゲート電極５５の下層のウエル層１５
１内には、チャネルドープ層１５３が形成されている。
なお、メモリセルアレイ部はゲートアレイ構造となって
おり、隣合うゲートどうしが１のソース・ドレイン層１
５６を共有する構造となっており、その構造が連続して
配設された構成となっている。
【００８６】なお、表３にＮチャネル型ＭＯＳトランジ
スタＴ２１〜Ｔ２３の構成諸元を示す。
【００８７】
【表３】
【００８８】表３において、Ｎチャネル型ＭＯＳトラン
ジスタＴ２１〜Ｔ２３のそれぞれのチャネルドープ層形
成時の不純物ドーズ量は、１×１０13／ｃｍ2、１×１
０12/cm2、５×１０12／ｃｍ2となっている。なお、注
入不純物は何れもボロン（Ｂ）であり、注入エネルギー
は何れも５０ｋｅＶである。
【００８９】また、Ｎチャネル型ＭＯＳトランジスタＴ
２１〜Ｔ２３のそれぞれのゲート酸化膜の厚みは、６０
オングストローム、１００オングストローム、１００オ
ングストロームとなっている。
【００９０】また、図１０３で示したロジック部、セン
スアンプ部、メモリセルアレイ部のＮチャネル型ＭＯＳ
トランジスタＴ２１〜Ｔ２３における、Ａ−Ａ’線、Ｂ
−Ｂ’線、およびＣ−Ｃ’線による断面部分の不純物プ
ロファイルを図１０４に示す。
【００９１】図１０４において、横軸に断面方向の位置
（深さ）を、縦軸に不純物濃度を示す。なお、横軸は図
に向かって左側から順に、ゲート電極（ポリシリコン
層）、ゲート酸化膜（ＳｉＯ2層）、ウエル層（バルク
シリコン層）となっている。
【００９２】ゲート電極における不純物濃度は表３に示
すように、何れのトランジスタにおいても同じ量で均一
になるように形成されているので、Ａ−Ａ’線、Ｂ−
Ｂ’線、およびＣ−Ｃ’線は重なり合う直線（Ａ−Ａ’
線を区別するため図面的には２つの直線で示している）
で示されるが、ウエル層においては、しきい値の要求が
低いセンスアンプ部のトランジスタでは、チャネルドー
ズ量が少なく、酸化膜−バルク界面での不純物濃度も低
い。なお、各プロファイルのピーク位置は、それぞれの
チャネルドープ層の形成位置にほぼ等しい。
【００９３】また、図１０５に各ゲート酸化膜の厚みを
示す。図１０５において、横軸左側から順にロジック
部、センスアンプ部、メモリセルアレイ部のそれぞれの
Ｎチャネル型ＭＯＳトランジスタを表示している。図１
０５に示されるように、ロジック部は、電流駆動能力向
上のため、ＤＲＡＭ部のセンスアンプ部、メモリセルア
レイ部に比べ、酸化膜厚が薄くなっている。
【００９４】＜各トランジスタの製造方法＞以下に、図
１０３で示したロジック部、ＤＲＡＭ部のセンスアンプ
部およびメモリセルアレイ部のＮチャネル型ＭＯＳトラ
ンジスタＴ２１〜Ｔ２３の製造方法について、図１０６
〜図１１４を用いて説明する。
【００９５】まず、図１０６に示す工程において、Ｐ型
の半導体基板５１の表面にロコス法によりＬＯＣＯＳ層
（フィールド酸化膜）５２を、例えば４０００オングス
トロームの厚さに形成する。続いて、例えばボロンイオ
ンを、７００ｋｅＶのエネルギーで、１×１０13／ｃｍ
2のドーズ量を注入することで、半導体基板５１内にＰ
型のウエル領域１５１を形成する。なお、半導体基板５
１内にはＰチャネル型ＭＯＳトランジスタを形成するた
めにＮ型のウエル領域も形成されるが、説明および図示
は省略する。次に、例えばボロンイオンを、１３０ｋｅ
Ｖのエネルギーで、５×１０12／ｃｍ2のドーズ量を注
入することで、半導体基板１内にチャネルカット層１５
２を形成する。なお、チャネルカット層１５２は、ＬＯ
ＣＯＳ層５２とで素子間分離領域を形成するような形状
に形成する。
【００９６】次に、図１０７に示す工程において、ウエ
ル領域１５１内の所定位置に、センスアンプ部のトラン
ジスタＴ２２に合わせた最も不純物濃度の低いチャネル
ドープ層１５４を形成する。このとき、ロジック部およ
びメモリセルアレイ部のトランジスタＴ２１およびＴ２
３の形成領域にもチャネルドープ層１５４が形成され
る。なお、チャネルドープ層１５４の形成は、例えばボ
ロンイオンを、５０ｋｅＶのエネルギーで、１×１０12
／ｃｍ2のドーズ量を注入することで行う。
【００９７】次に、図１０８に示す工程において、セン
スアンプ部の上部にレジストマスクＲ２５１を形成し、
ロジック部およびメモリセルアレイ部のチャネルドープ
層１５４に選択的に不純物を追加注入し、メモリセルア
レイ部のトランジスタＴ２３に合わせた不純物濃度のチ
ャネルドープ層１５３を形成する。このとき、ロジック
部のトランジスタＴ２１の形成領域にもチャネルドープ
層１５３が形成される。なお、チャネルドープ層１５３
の形成は、例えばボロンイオンを、５０ｋｅＶのエネル
ギーで、４×１０12／ｃｍ2のドーズ量を注入すること
で行う。
【００９８】次に、図１０９に示す工程において、セン
スアンプ部およびメモリセルアレイ部の上部にレジスト
マスクＲ２５２を形成し、ロジック部のチャネルドープ
層１５３に選択的に不純物を追加注入し、ロジック部の
トランジスタＴ２１に合わせた不純物濃度のチャネルド
ープ層１５５を形成する。なお、チャネルドープ層１５
５の形成は、例えばボロンイオンを、５０ｋｅＶのエネ
ルギーで、５×１０12／ｃｍ2のドーズ量を注入するこ
とで行う。
【００９９】次に、図１１０に示す工程において、半導
体基板５１の主面上にゲート酸化膜５３となる酸化膜５
３１を熱酸化法により形成する。なお、酸化膜５３１の
厚みは４０オングストローム程度である。
【０１００】次に、図１１１に示す工程において、セン
スアンプ部およびメモリセルアレイ部の絶縁膜５３１上
をレジストマスクＲ２５３で覆い、ロジック部上の酸化
膜５３１のみを選択的に除去する。
【０１０１】次に、レジストマスクＲ２５３を除去した
後、図１１２に示す工程において、半導体基板５１の主
面上にゲート酸化膜５４となる酸化膜５４１を熱酸化法
により形成する。このとき、センスアンプ部およびメモ
リセルアレイ部の酸化膜５３１が成長し膜厚が増加する
ことになる。なお、酸化膜５４１の厚みは６０オングス
トローム程度であり、酸化膜５３１は１００オングスト
ローム程度に成長する。
【０１０２】次に、図１１３に示す工程において、酸化
膜５３１および酸化膜５４１の上にゲート電極材料とし
て、例えばドープトポリシリコン層５５１をＣＶＤ法に
て形成する。なお、ドープトポリシリコン層５５１の厚
みは２０００オングストローム程度で、その不純物とし
てはリン（Ｐ）を使用し、濃度は１×１０20／ｃｍ３程
度である。
【０１０３】次に、図１１４に示す工程において、ドー
プトポリシリコン層５５１の上部にレジストマスクＲ２
５４を形成しパターンニングを行う。このパターンニン
グにより、ロジック部においては、ゲート酸化膜５４お
よびゲート電極５５を、センスアンプ部およびメモリセ
ルアレイ部においては、ゲート酸化膜５３およびゲート
電極５５を形成する。
【０１０４】次に、ロジック部、センスアンプ部、メモ
リセルアレイ部にイオン注入によりＬＤＤ層１５７を形
成した後、ロジック部においては、ゲート酸化膜５４お
よびゲート電極５５の側面に、センスアンプ部およびメ
モリセルアレイ部においては、ゲート酸化膜５３および
ゲート電極５５の側面に、約１０００オングストローム
の厚さのサイドウォール酸化膜５６を形成する。そし
て、サイドウォール酸化膜５６をマスクとして、イオン
注入によりソース・ドレイン層１５６を形成すること
で、図１０３に示すＬＯＧＩＣ ｉｎ ＤＲＡＭの構成
が得られる。
【０１０５】ここで、ＬＤＤ層１５７は、例えば砒素
（Ａｓ）イオンを３０ｋｅＶのエネルギーで、１×１０
１３／ｃｍ2のドーズ量を注入することで形成する。ま
た、ソース・ドレイン層１５６は、例えば砒素イオンを
５０ｋｅＶのエネルギーで、５×１０15／ｃｍ2のドー
ズ量を注入した後、８５０℃で３０分間アニールするこ
とで形成する。
【０１０６】なお、この後に、キャパシタ形成、層間絶
縁膜の形成、配線層の形成工程等を経ることによりＬＯ
ＧＩＣ ｉｎ ＤＲＡＭが形成されるが、それらの工程
の説明および図示は省略する。
【０１０７】＜従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの問
題点＞以上説明したように、従来のＬＯＧＩＣ ｉｎ
ＤＲＡＭにおいては、ロジック部、センスアンプ部、メ
モリセルアレイ部などで使用される、特性が異なるトラ
ンジスタを１チップ内に作るため、チャネルドープ層の
不純物濃度をトランジスタに合わせて変えることでしき
い値の調整をしていた。
【０１０８】しかし、チャネルドープ層の不純物濃度が
高くなると、しきい値が上がるのと同時に、例えば拡散
層と基板との接合部分での不純物濃度が高くなるため拡
散層リークが多くなる。つまり、しきい値と拡散層リー
クとはトレードオフの関係を有し、しきい値が決まると
漏れ電流も一義的に決定され、回路設計は両者のトレー
ドオフ関係により制約を受けていた。
【０１０９】また、ロジック部では、高駆動能力を得る
ため他の部分よりも厚さの薄いゲート酸化膜を形成する
必要がある。そのため、１チップのフラッシュメモリ内
で酸化膜厚の異なる数種類のトランジスタを形成する必
要から、酸化膜の形成を複数回に分けて行う場合が生じ
る。例えば、センスアンプ部、メモリセルアレイ部など
では、酸化膜５３１は、レジストマスクＲ２５３を除去
する工程（図１１１）等を経て、酸化膜５４１を形成す
る際にさらに成長させる（図１１２）ことになる。すな
わち、ゲート酸化膜５３を２回に分けて形成することに
なる。このため、不純物混入の機会が増えるなどしてゲ
ート酸化膜５３の信頼性劣化が生じたり、膜厚の制御性
が悪くなって、センスアンプ部およびメモリセルアレイ
部のＮチャネル型ＭＯＳトランジスタＴ２２およびＴ２
３の信頼性が損なわれるなどの問題が生じていた。
【０１１０】＜第４の従来例＞ ＜ロジック回路を有したフラッシュメモリの全体構成＞
次に、第４の従来例として、ロジック回路を有したフラ
ッシュメモリ（以後、ＬＯＧＩＣ ｉｎ ＦＬＡＳＨと
呼称）９００の構成および製造方法について説明する。
【０１１１】トランジスタの微細化に伴い、大容量化と
共に注目される開発目標の１つに、マイクロコンピュー
タを１つのチップに作り込んだワンチップマイコンがあ
る。特に、フラッシュメモリとＭＰＵ（microprocessin
g unit）とを１チップ内に作り込む素子を、フラッシュ
混載ロジックと呼び、例えば１９９５ＩＥＤＭショート
コースプログラム等で発表されている（１９９５ＩＥＤ
Ｍ ＳＨＯＲＴ ＣＯＵＲＣＥ ＰＲＯＧＲＡＭ ”Ｅ
ＭＢＥＤＤＥＤ ＦＬＡＳＨ ＭＥＭＯＲＹＡＰＰＬＩ
ＣＡＴＩＯＮＳ、ＴＥＣＨＮＯＬＯＧＹ ＡＮＤ ＤＥ
ＳＩＧＮ”、ＣＬＩＮＴＯＮ ＫＵＯ、ＭＯＴＯＲＯＬ
Ａ）。
【０１１２】一例を図１１５に示す。図１１５に示すよ
うに、ＬＯＧＩＣ ｉｎ ＦＬＡＳＨ９００は、ロジッ
ク部とフラッシュメモリ部とに大別され、ロジック部で
は、高速であること、すなわち、高駆動能力と低容量で
あることが求められている。
【０１１３】また、フラッシュメモリ部では、高電圧が
印加される高耐圧部やトンネル酸化膜に高い信頼性が求
められるメモリセルアレイ部などを有している。つま
り、１チップのＬＯＧＩＣ ｉｎ ＦＬＡＳＨ内で特性
の異なる数種類のトランジスタが必要となる。
【０１１４】＜各トランジスタの構成＞これらの特性が
異なるトランジスタを１チップ内に作るため、従来は酸
化膜厚をトランジスタによって変えたり、場合によって
はチャネルドープ層の不純物プロファイルを変えること
で対応していた。以下、酸化膜厚をトランジスタによっ
て変えるとともに、チャネルドープ層の不純物濃度を変
化させた例について説明する。
【０１１５】図１１６は従来の製造方法により製造した
ＬＯＧＩＣ ｉｎ ＦＬＡＳＨの構成例（部分図）であ
り、ロジック部と、フラッシュメモリ部内の高耐圧部お
よびメモリセルアレイ部に用いられるＮチャネル型ＭＯ
ＳトランジスタＴ３１〜Ｔ３３の断面をそれぞれ示して
いる。
【０１１６】図１１６において、Ｎチャネル型ＭＯＳト
ランジスタＴ３１〜Ｔ３３は同一の半導体基板７１（Ｐ
型）上に形成されたＰ型のウエル層１７１内に形成され
ている。ウエル層１７１は、ウエル層１７１内に形成さ
れたチャネルカット層１７２と、ＬＯＣＯＳ層７２とで
素子間分離され、Ｎチャネル型ＭＯＳトランジスタＴ３
１〜Ｔ３３は、それぞれ素子間分離された領域に形成さ
れている。
【０１１７】ロジック部のＮチャネル型ＭＯＳトランジ
スタＴ３１は、ウエル層１７１内に独立して平行に形成
された１対のソース・ドレイン層１７６と、当該ソース
・ドレイン層１７６の向かい合う端縁部に接して形成さ
れた１対のＬＤＤ層１７７とを備えている。
【０１１８】そして、ＬＤＤ層１７７の上部にはゲート
酸化膜７６が形成され、当該ゲート酸化膜７６の上部に
はゲート電極７９が形成されている。また、ゲート酸化
膜７６およびゲート電極７９の側面にはサイドウォール
酸化膜８０が形成されている。また、ゲート電極７９の
下層のウエル層１７１内には、チャネルドープ層１７５
が形成されている。
【０１１９】フラッシュメモリ部における高耐圧部のＮ
チャネル型ＭＯＳトランジスタＴ３２は、ウエル層１７
１内に独立して平行に形成された１対のソース・ドレイ
ン層１７６と、当該ソース・ドレイン層１７６の向かい
合う端縁部に接して形成された１対のＬＤＤ層１７７と
を備えている。
【０１２０】そして、ＬＤＤ層１７７の上部にはゲート
酸化膜７５が形成され、当該ゲート酸化膜７５の上部に
はゲート電極７９が形成されている。また、ゲート酸化
膜７５およびゲート電極７９の側面にはサイドウォール
酸化膜８０が形成されている。また、ゲート電極７９の
下層のウエル層１７１内には、チャネルドープ層１７３
が形成されている。
【０１２１】フラッシュメモリ部におけるメモリセルア
レイ部のＮチャネル型ＭＯＳトランジスタＴ３３は、ウ
エル層１７１内に独立して平行に形成された一対のソー
ス・ドレイン層１７６を備え、ソース・ドレイン層１７
６の端縁部上部にはトンネル酸化膜７３が形成され、当
該トンネル酸化膜７３の上部にはフローティングゲート
電極７７、層間絶縁膜７４、コントロールゲート電極７
８が順次形成されている。
【０１２２】また、トンネル酸化膜７３、フローティン
グゲート電極７７、層間絶縁膜７４、コントロールゲー
ト電極７８の側面にはサイドウォール酸化膜８０が形成
されている。
【０１２３】また、フローティングゲート電極７７の下
層のウエル層１７１内には、チャネルドープ層１７５が
形成されている。なお、メモリセルアレイ部はゲートア
レイ構造となっており、隣合うゲートどうしが１のソー
ス・ドレイン層１７６を共有する構造となっており、そ
の構造が連続して配設された構成となっている。
【０１２４】図１１６に示すフラッシュメモリにおいて
特徴的なのは、高耐圧部のＮチャネル型ＭＯＳトランジ
スタＴ３２のゲート酸化膜７５の厚みが最も厚く、メモ
リセルアレイ部のＮチャネル型ＭＯＳトランジスタＴ３
３のトンネル酸化膜７３、ロジック部のＮチャネル型Ｍ
ＯＳトランジスタＴ３１のゲート酸化膜７６の順に厚み
が薄くなっている点と、高耐圧部のＮチャネル型ＭＯＳ
トランジスタＴ３２のチャネルドープ層１７３の不純物
濃度が、他のチャネルドープ層よりも低く形成されてい
る点である。
【０１２５】なお、表４にＮチャネル型ＭＯＳトランジ
スタＴ３１〜Ｔ３３の構成諸元を示す。
【０１２６】
【表４】
【０１２７】表４において、Ｎチャネル型ＭＯＳトラン
ジスタＴ３１〜Ｔ３３のそれぞれのゲート酸化膜の厚み
は、６０オングストローム、２５０オングストローム、
１００オングストロームとなっている。
【０１２８】また、Ｎチャネル型ＭＯＳトランジスタＴ
３２のチャネルドープ層１７３の不純物の不純物ドーズ
量は１×１０12／ｃｍ2、Ｎチャネル型ＭＯＳトランジ
スタＴ３１およびＴ３３のチャネルドープ層１７５の不
純物の不純物ドーズ量は１×１０13／ｃｍ2となってい
る。なお、注入不純物は何れもボロン（Ｂ）であり、注
入エネルギーは何れも５０ｋｅＶである。
【０１２９】また、図１１６で示したセンスアンプ部、
周辺回路部、およびメモリセルアレイ部のＮチャネル型
ＭＯＳトランジスタＴ３１〜Ｔ３３における、Ａ−Ａ’
線、Ｂ−Ｂ’線、およびＣ−Ｃ’線による断面部分の不
純物プロファイルを図１１７に示す。
【０１３０】図１１７において、横軸に断面方向の位置
（深さ）を、縦軸に不純物濃度を示す。なお、横軸は図
に向かって左側から順に、ゲート電極（ポリシリコン
層）、ゲート酸化膜（ＳｉＯ2層）、ウエル層（バルク
シリコン層）となっている。
【０１３１】ゲート電極における不純物濃度は表４に示
すように、何れのトランジスタにおいても同じ量で均一
になるように形成されているので、Ａ−Ａ’線、Ｂ−
Ｂ’線、およびＣ−Ｃ’線は重なり合う直線（それぞれ
を区別するため図面的には３つの直線で示している）で
示されるが、ウエル層においては、しきい値の要求が低
い高耐圧部のトランジスタでは、チャネルドーズ量が少
なく、酸化膜−バルク界面での不純物濃度も低い。な
お、各プロファイルのピーク位置は、それぞれのチャネ
ルドープ層の形成位置にほぼ等しい。
【０１３２】また、図１１８に各ゲート酸化膜の厚みを
示す。図１１８において、横軸左側から順にロジック
部、高耐圧部、メモリセルアレイ部のそれぞれのＮチャ
ネル型ＭＯＳトランジスタを表示している。図１１８に
示されるように、フラッシュメモリ部の高耐圧部の酸化
膜が最も厚く、ロジック部は、電流駆動能力向上のた
め、酸化膜が最も薄くなっている。
【０１３３】＜各トランジスタの製造方法＞以下に、図
１１６で示したロジック部、フラッシュメモリ部の高耐
圧部およびメモリセルアレイ部のＮチャネル型ＭＯＳト
ランジスタＴ３１〜Ｔ３３の製造方法について、図１１
９〜図１３２を用いて説明する。
【０１３４】まず、図１１９に示す工程において、Ｐ型
の半導体基板７１の表面にロコス法によりＬＯＣＯＳ層
（フィールド酸化膜）７２を、例えば４０００オングス
トロームの厚さに形成する。続いて、例えばボロンイオ
ンを、７００ｋｅＶのエネルギーで、１×１０13／ｃｍ
2のドーズ量を注入することで、半導体基板７１内にＰ
型のウエル領域１７１を形成する。なお、半導体基板７
１内にはＰチャネル型ＭＯＳトランジスタを形成するた
めにＮ型のウエル領域も形成されるが、説明および図示
は省略する。次に、例えばボロンイオンを、１３０ｋｅ
Ｖのエネルギーで、５×１０12／ｃｍ2のドーズ量を注
入することで、半導体基板７１内にチャネルカット層１
７２を形成する。なお、チャネルカット層１７２は、Ｌ
ＯＣＯＳ層７２とで素子間分離領域を形成するような形
状に形成する。
【０１３５】次に、高耐圧部のトランジスタＴ３２のウ
エル領域１７１内に、最も不純物濃度の低いチャネルド
ープ層１７３を形成する。なお、チャネルドープ層１７
３の形成は、例えばボロンイオンを、５０ｋｅＶのエネ
ルギーで、１×１０12／ｃｍ2のドーズ量を注入するこ
とで行う。
【０１３６】次に、ロジック部およびメモリセルアレイ
部のトランジスタＴ３１およびＴ３３のウエル領域１７
１内に不純物を注入し、ロジック部およびメモリセルア
レイ部のトランジスタＴ３１およびＴ３３に合わせた不
純物濃度のチャネルドープ層１７５を形成する。なお、
チャネルドープ層１７５の形成は、例えばボロンイオン
を、５０ｋｅＶのエネルギーで、１×１０13／ｃｍ2の
ドーズ量を注入することで行う。
【０１３７】次に、図１２０に示す工程において、半導
体基板７１の主面上にトンネル酸化膜７３となる酸化膜
７３１を熱酸化法により形成した後、その上にゲート電
極材料として、例えばドープトポリシリコン層７７１を
ＣＶＤ法にて形成する。なお、酸化膜７３１の厚みは１
００オングストローム程度、ドープトポリシリコン層７
７１の厚みは１０００オングストローム程度で、その不
純物としてはリン（Ｐ）を使用し、濃度は１×１０20／
ｃｍ3程度である。
【０１３８】次に、図１２１に示す工程において、メモ
リセルアレイ部におけるドープトポリシリコン層７７１
の上部に選択的にレジストマスクＲ２６１を形成する。
この場合、レジストマスクＲ２６１はメモリセルアレイ
部のゲート幅方向に沿って形成される。そして、レジス
トマスクＲ２６１で覆われていない部分のドープトポリ
シリコン層７７１を異方性エッチングにより除去する。
この状態を図１２２に示す。
【０１３９】図１２２は、図１２１を上面側（レジスト
マスクＲ２６１を形成する側）から見た平面図であり、
レジストマスクＲ２６１はメモリセルアレイ部におい
て、規則的に配列された矩形の島状をなすように形成さ
れている。なお、レジストマスクＲ２６１は、矩形の島
状をなす活性層ＡＬ上と、その周囲のＬＯＣＯＳ層ＬＬ
上を覆うように形成されている。また、高耐圧部および
ロジック部においてはレジストマスクＲ２６１が形成さ
れていないので、活性層ＡＬが露出している。なお、図
９２においては、レジストマスクＲ２６１の下部の構成
を判りやすくするため、部分的にレジストマスクＲ２６
１を除いて活性層ＡＬおよびＬＯＣＯＳ層ＬＬが見える
ようにしているが、これは便宜的なものである。
【０１４０】次に、レジストマスクＲ２６１を除去した
後、図１２３に示す工程において、ドープトポリシリコ
ン層７７１上に、フローティングゲートとコントロール
ゲートとを絶縁する層間絶縁膜７４となる絶縁膜７４１
をＣＶＤ法にて形成する。なお、この膜はＴＥＯＳ膜、
窒化膜（Ｓｉ3Ｎ4）、ＴＥＯＳ膜を順に積層した構成と
なっており、それぞれの膜厚は１００オングストローム
である。また、層間絶縁膜７４はＯＮＯ膜と呼称される
場合もある。また、絶縁膜７４１は高耐圧部およびロジ
ック部上にも形成される。
【０１４１】次に、図１２４に示す工程において、メモ
リセルアレイ部の絶縁膜７４１上をレジストマスクＲ２
６２で覆い、その他の領域の絶縁膜７４１を全て除去す
る。（この場合、その他の領域においては酸化膜７３１
も除去する。）この状態を図１２５に示す。
【０１４２】図１２５は、図１２４を上面側（レジスト
マスクＲ２６２を形成する側）から見た平面図であり、
レジストマスクＲ２６２はメモリセルアレイ部全域を覆
うように形成されているが、高耐圧部およびロジック部
においてはレジストマスクＲ２６２が形成されていない
ので、活性層ＡＬが露出している。
【０１４３】次に、レジストマスクＲ２６２を除去した
後、図１２６に示す工程において、半導体基板７１の主
面全面にゲート酸化膜７５となる酸化膜７５１を熱酸化
法により形成する。このときメモリセルアレイ部上の絶
縁膜７４１は、窒化膜を含んでいるため酸化されること
はなく、その厚さは保たれる。なお、酸化膜２６１の厚
みは１９０オングストローム程度である。
【０１４４】次に、図１２７に示す工程において、ロジ
ック部以外の領域をレジストマスクＲ２６３で覆い、ロ
ジック部上の酸化膜７５１をウエットエッチングにより
除去する。この状態を図１２８に示す。
【０１４５】図１２８は、図１２７を上面側（レジスト
マスクＲ２６３を形成する側）から見た平面図であり、
レジストマスクＲ２６３はメモリセルアレイ部および高
耐圧部の全域を覆うように形成されているが、ロジック
部においてはレジストマスクＲ２６３が形成されていな
いので、活性層ＡＬが露出している。
【０１４６】次に、レジストマスクＲ２６３を除去した
後、図１２９に示す工程において、ゲート酸化膜７６と
なる酸化膜７６１を熱酸化法により形成する。このとき
メモリセルアレイ部上の絶縁膜７４１は、窒化膜を含ん
でいるため酸化されることはなく、その厚さは保たれる
が、高耐圧部では酸化膜７５１が成長し膜厚が増加する
ことになる。なお、酸化膜７６１の厚みは６０オングス
トローム程度であり、酸化膜７５１は２５０オングスト
ローム程度に成長する。
【０１４７】次に、図１３０に示す工程において、半導
体基板７１の主面全面に、ゲート電極材料として、例え
ばドープトポリシリコン層７９１をＣＶＤ法にて形成す
る。なお、ドープトポリシリコン層７９１の厚みは２０
００オングストローム程度で、その不純物としてはリン
（Ｐ）を使用し、濃度は５×１０20／ｃｍ3程度であ
る。
【０１４８】次に、図１３１に示す工程において、ドー
プトポリシリコン層７９１の上部にレジストマスクＲ２
６４を形成してパターンニングを行う。この状態を図１
３２に示す。
【０１４９】図１３２は、図１３１を上面側（レジスト
マスクＲ２６４を形成する側）から見た平面図であり、
レジストマスクＲ２６４は、矩形状の活性領域ＡＬに垂
直になるように形成されている。
【０１５０】このパターンニングにより、ロジック部に
おいては、ゲート酸化膜７６およびゲート電極７９を、
高耐圧部においては、ゲート酸化膜７５およびゲート電
極７９を、メモリセルアレイ部においては、トンネル酸
化膜７３、フローティングゲート電極７７、層間絶縁膜
７４、コントロールゲート電極７８を形成する。
【０１５１】次に、ロジック部、高耐圧部にイオン注入
によりＬＤＤ層１７７を形成した後、ゲート酸化膜７６
およびゲート電極７９の側面、ゲート酸化膜７５および
ゲート電極７９の側面、トンネル酸化膜７３、フローテ
ィングゲート電極７７、層間絶縁膜７４、コントロール
ゲート電極７８の側面に、約１０００オングストローム
の厚さのサイドウォール酸化膜８０を形成する。そし
て、サイドウォール酸化膜８０をマスクとして、イオン
注入によりソース・ドレイン層１７６を形成すること
で、図１１６に示すフラッシュメモリの構成が得られ
る。
【０１５２】ここで、ＬＤＤ層１７７は、例えば砒素イ
オンを３０ｋｅＶのエネルギーで、１×１０13／ｃｍ2
のドーズ量を注入することで形成する。また、ソース・
ドレイン層１７６は、例えば砒素イオンを５０ｋｅＶの
エネルギーで、５×１０15／ｃｍ2のドーズ量を注入し
た後、８５０℃で３０分間アニールすることで形成す
る。
【０１５３】なお、この後に、キャパシタ形成、層間絶
縁膜の形成、配線層の形成工程等を経ることによりＬＯ
ＧＩＣ ｉｎ ＦＬＡＳＨが形成されるが、それらの工
程の説明および図示は省略する。
【０１５４】＜従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
問題点＞以上説明したように、従来のＬＯＧＩＣ ｉｎ
ＦＬＡＳＨにおいては、ロジック部、高耐圧部、メモ
リセルアレイ部などで使用される、特性が異なるトラン
ジスタを１チップ内に作るため、チャネルドープ層の不
純物濃度をトランジスタに合わせて変えることでしきい
値の調整をしていた。
【０１５５】しかし、チャネルドープ層の不純物濃度が
高くなると、しきい値が上がるのと同時に、例えば拡散
層と基板との接合部分での不純物濃度が高くなるため拡
散層リークが多くなる。つまり、しきい値と拡散層リー
クとはトレードオフの関係を有し、しきい値が決まると
漏れ電流も一義的に決定され、回路設計は両者のトレー
ドオフ関係により制約を受けていた。
【０１５６】また、ロジック部では、高駆動能力を得る
ため他の部分よりも厚さの薄いゲート酸化膜を形成する
必要がある。そのため、１チップのフラッシュメモリ内
で酸化膜厚の異なる数種類のトランジスタを形成する必
要から、酸化膜の形成を複数回に分けて行う場合が生じ
る。例えば、高耐圧部などでは、酸化膜７５１は、レジ
ストマスクＲ２６３を除去する工程（図１２７）等を経
て、酸化膜７６１を形成する際にさらに成長させる（図
１２９）ことになる。すなわち、酸化膜７５１を２回に
分けて形成することになる。このため、不純物混入の機
会が増えるなどしてゲート酸化膜７５の信頼性劣化が生
じたり、膜厚の制御性が悪くなって、高耐圧部のＮチャ
ネル型ＭＯＳトランジスタＴ３２の信頼性が損なわれる
などの問題が生じていた。
【０１５７】
【発明が解決しようとする課題】以上説明したように、
１つのチップ内に複数種類のトランジスタを作り込んだ
半導体装置においては、チャネルドープ層の不純物濃度
をトランジスタに合わせて変えることでしきい値の調整
をしていたが、しきい値と拡散層リークとはトレードオ
フの関係を有し、しきい値が決まると漏れ電流も一義的
に決定され、回路設計は両者のトレードオフ関係により
制約を受けていた。また、ゲート酸化膜の形成を複数回
に分けて行う必要があり、そのため、不純物混入の機会
が増えるなどしてゲート酸化膜の信頼性劣化が生じた
り、膜厚の制御性が悪くなって、トランジスタの信頼性
が損なわれるなどの問題が生じていた。
【０１５８】本発明は上記のような問題点を解消するた
めになされたもので、しきい値と拡散層リークとのトレ
ードオフ関係を解消するとともに、ゲート酸化膜の形成
を複数回に分けて行う必要のない半導体装置および製造
方法を提供する。
【０１５９】
【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置は、半導体基板に少なくとも１のトラン
ジスタを備えた半導体装置であって、前記少なくとも１
のトランジスタは、前記半導体基板の表面内に形成され
た第１導電型の半導体層と、前記半導体層内に選択的に
形成された第１導電型のチャネルドープ層と、前記半導
体層の上部の、前記チャネルドープ層に相対する位置に
形成された制御電極とを備え、前記制御電極は、ポリシ
リコン層の上部にタングステンシリサイド層が形成され
たポリサイド構造を有し、前記ポリシリコン層は、その
内部に第２導電型の不純物を有し、該不純物は、前記タ
ングステンシリサイド層側で濃度が比較的高く、その反
対側で濃度が比較的低くなった濃度分布を有している。
【０１６０】本発明に係る請求項２記載の半導体装置
は、前記少なくとも１のトランジスタは、少なくとも２
種類のトランジスタを有し、前記ポリサイド構造は、前
記少なくとも２種類のトランジスタにおいて、前記ポリ
シリコン層に対する前記タングステンシリサイド層の厚
さの比率が異なるように構成されている。
【０１６１】本発明に係る請求項３記載の半導体装置
は、前記少なくとも２種類のトランジスタは、第１〜第
３の種類のトランジスタを有し、前記第１の種類のトラ
ンジスタは、前記第１の種類のトランジスタの前記半導
体層内に選択的に独立して形成された１対の第２導電型
の第１の半導体領域と、前記１対の第１の半導体領域の
間の前記第１の種類のトランジスタの前記半導体層の上
部に形成された第１のゲート酸化膜とを備え、前記第１
の種類のトランジスタの前記チャネルドープ層は、前記
１対の第１の半導体領域の間に形成され、前記第１の種
類のトランジスタの前記制御電極は、前記第１のゲート
酸化膜上に形成された第１のポリシリコン層と、前記第
１のポリシリコン層上に形成された第１のタングステン
シリサイド層とを有し、前記第２の種類のトランジスタ
は、前記第２の種類のトランジスタの前記半導体層内に
選択的に独立して形成された１対の第２導電型の第２の
半導体領域と、前記１対の第２の半導体領域の間の前記
第２の種類のトランジスタの前記半導体層の上部に形成
された第２のゲート酸化膜とを備え、前記第２の種類の
トランジスタの前記チャネルドープ層は、前記１対の第
２の半導体領域の間に形成され、前記第２の種類のトラ
ンジスタの前記制御電極は、前記第２のゲート酸化膜上
に形成された第２のポリシリコン層と、前記第２のポリ
シリコン層上に形成された第２のタングステンシリサイ
ド層とを有し、前記第３の種類のトランジスタは、前記
第３の種類のトランジスタの前記半導体層内に選択的に
独立して形成された１対の第２導電型の第３の半導体領
域と、前記１対の第３の半導体領域の間の前記第３の種
類のトランジスタの前記半導体層の上部に形成された第
３のゲート酸化膜とを備え、前記第３の種類のトランジ
スタの前記チャネルドープ層は、前記１対の第３の半導
体領域の間に形成され、前記第３の種類のトランジスタ
の前記制御電極は、前記第３のゲート酸化膜上に形成さ
れた第３のポリシリコン層と、前記第３のポリシリコン
層上に形成された第３のタングステンシリサイド層とを
有し、前記第１〜第３のタングステンシリサイド層と前
記第１〜第３のポリシリコン層との厚さの比率はそれぞ
れ異なり、前記第１〜第３のゲート酸化膜は同じ厚さを
有し、前記第１〜第３の種類のトランジスタの前記チャ
ネルドープ層は同じ不純物濃度を有している。
【０１６２】本発明に係る請求項４記載の半導体装置
は、前記少なくとも２種類のトランジスタは、第１〜第
３の種類のトランジスタを有し、前記第１の種類のトラ
ンジスタは、前記第１の種類のトランジスタの前記半導
体層内に選択的に独立して形成された１対の第２導電型
の第１の半導体領域と、前記１対の第１の半導体領域の
間の前記第１の種類のトランジスタの前記半導体層の上
部に形成された第１のゲート酸化膜とを備え、前記第１
の種類のトランジスタの前記チャネルドープ層は、前記
１対の第１の半導体領域の間に形成され、前記第１の種
類のトランジスタの前記制御電極は、前記第１のゲート
酸化膜上に形成された第１のポリシリコン層と、前記第
１のポリシリコン層上に形成された第１のタングステン
シリサイド層とを有し、前記第２の種類のトランジスタ
は、前記第２の種類のトランジスタの前記半導体層内に
選択的に独立して形成された１対の第２導電型の第２の
半導体領域と、前記１対の第２の半導体領域の間の前記
第２の種類のトランジスタの前記半導体層の上部に形成
された第２のゲート酸化膜とを備え、前記第２の種類の
トランジスタの前記チャネルドープ層は、前記１対の第
２の半導体領域の間に形成され、前記第２の種類のトラ
ンジスタの前記制御電極は、前記第２のゲート酸化膜上
に形成された第２のポリシリコン層と、前記第２のポリ
シリコン層上に形成された第２のタングステンシリサイ
ド層とを有し、前記第３の種類のトランジスタは、前記
第３の種類のトランジスタの前記半導体層内に選択的に
独立して形成された１対の第２導電型の第３の半導体領
域と、前記１対の第３の半導体領域の間の前記第３の種
類のトランジスタの前記半導体層の上部に形成された第
３のゲート酸化膜と、前記第３のゲート酸化膜上に形成
されたフローティングゲート電極と、前記フローティン
グゲート上に形成された層間絶縁膜とを備え、前記３の
チャネルドープ層は、前記１対の第３の半導体領域の間
に形成され、前記第３の種類のトランジスタの前記制御
電極は、前記層間絶縁膜上に形成された第３のポリシリ
コン層と、前記第３のポリシリコン層上に形成された第
３のタングステンシリサイド層とを有し、前記第１のタ
ングステンシリサイド層と前記第１のポリシリコン層と
の厚さの比率は、他よりも高く、前記第１および第２の
ゲート酸化膜は同じ第１の厚さを有し、前記第３のゲー
ト酸化膜は前記第１の厚さよりも厚い第２の厚さを有
し、前記第１〜第３の種類のトランジスタの前記チャネ
ルドープ層は同じ不純物濃度を有している。
【０１６３】本発明に係る請求項５記載の半導体装置
は、前記少なくとも２種類のトランジスタは、第１〜第
３の種類のトランジスタを有し、前記第１の種類のトラ
ンジスタは、前記第１の種類のトランジスタの前記半導
体層内に選択的に独立して形成された１対の第２導電型
の第１の半導体領域と、前記１対の第１の半導体領域の
間の前記第１の種類のトランジスタの前記半導体層の上
部に形成された第１のゲート酸化膜とを備え、前記第１
の種類のトランジスタの前記チャネルドープ層は、前記
１対の第１の半導体領域の間に形成され、前記第１の種
類のトランジスタの前記制御電極は、前記第１のゲート
酸化膜上に形成された第１のポリシリコン層と、前記第
１のポリシリコン層上に形成された第１のタングステン
シリサイド層とを有し、前記第２の種類のトランジスタ
は、前記第２の種類のトランジスタの前記半導体層内に
選択的に独立して形成された１対の第２導電型の第２の
半導体領域と、前記１対の第２の半導体領域の間の前記
第２の種類のトランジスタの前記半導体層の上部に形成
された第２のゲート酸化膜とを備え、前記第２の種類の
トランジスタの前記チャネルドープ層は、前記１対の第
２の半導体領域の間に形成され、前記第２の種類のトラ
ンジスタの前記制御電極は、前記第２のゲート酸化膜上
に形成された第２のポリシリコン層と、前記第２のポリ
シリコン層上に形成された第２のタングステンシリサイ
ド層とを有し、前記第３の種類のトランジスタは、前記
第３の種類のトランジスタの前記半導体層内に選択的に
独立して形成された１対の第２導電型の第３の半導体領
域と、前記１対の第３の半導体領域の間の前記第３の種
類のトランジスタの前記半導体層の上部に形成された第
３のゲート酸化膜とを備え、前記第３の種類のトランジ
スタの前記チャネルドープ層は、前記１対の第３の半導
体領域の間に形成され、前記第３の種類のトランジスタ
の前記制御電極は、前記第３のゲート酸化膜上に形成さ
れた第３のポリシリコン層と、前記第３のポリシリコン
層上に形成された第３のタングステンシリサイド層とを
有し、前記第３のタングステンシリサイド層と前記第３
のポリシリコン層との厚さの比率は、他よりも高く、前
記第１〜第３のゲート酸化膜は同じ厚さを有し、前記第
１および第３の種類のトランジスタの前記チャネルドー
プ層は同じ不純物濃度を有している。
【０１６４】本発明に係る請求項６記載の半導体装置
は、半導体基板に少なくとも１のトランジスタを備えた
半導体装置であって、前記少なくとも１のトランジスタ
は、前記半導体基板の主面上に選択的に形成されたフィ
ールド酸化膜によって規定される活性領域と、前記活性
領域上に形成された酸化膜と、前記酸化膜上に形成さ
れ、ソース・ドレイン層と同じ導電型の不純物が導入さ
れたポリシリコン層を有した制御電極とを備え、前記制
御電極は、前記活性領域の端縁部の前記ポリシリコン層
の上部に選択的に形成されたタングステンシリサイド層
を備え、前記不純物は、前記タングステンシリサイド層
側で濃度が比較的高く、その反対側で濃度が比較的低く
なった濃度分布を有している。
【０１６５】本発明に係る請求項７記載の半導体装置
は、前記タングステンシリサイド層および前記活性領域
の上部に形成された、前記タングステンシリサイド層以
外の金属シリサイド層をさらに備えている。
【０１６６】本発明に係る請求項８記載の半導体装置の
製造方法は、半導体基板に少なくとも１のトランジスタ
を備えた半導体装置の製造方法であって、前記半導体基
板の表面内の前記少なくとも１のトランジスタが形成さ
れる位置に、第１導電型の半導体層を形成する工程(ａ)
と、前記少なくとも１のトランジスタの前記半導体層内
に、イオン注入により第１導電型チャネルドープ層を選
択的に形成する工程(ｂ)と、前記少なくとも１のトラン
ジスタの前記半導体層の上部の、前記チャネルドープ層
に相対する位置に制御電極を形成する工程(ｃ)とを備
え、前記工程(ｃ)は、前記少なくとも１のトランジスタ
の前記制御電極を、第２導電型の不純物が導入されたポ
リシリコン層の上部にタングステンシリサイド層が形成
されたポリサイド構造とする工程を備えている。
【０１６７】本発明に係る請求項９記載の半導体装置の
製造方法は、前記少なくとも１のトランジスタが、第１
〜第３の種類のトランジスタを有し、前記工程(ｃ)は、
前記第１〜第３の種類のトランジスタの前記半導体層の
上部に酸化膜を形成する工程と、前記酸化膜上に第１の
厚さの第１のポリシリコン層を形成する工程と、前記第
１のポリシリコン層に第２導電型の不純物を導入して第
２のポリシリコン層を形成する工程と、前記第１の種類
のトランジスタが形成される位置の前記第２のポリシリ
コン層上をマスクし、残る前記第２のポリシリコン層を
第２の厚さになるまで除去して第３のポリシリコン層を
形成する工程と、前記第１および第２の種類のトランジ
スタが形成される位置の前記第２および第３のポリシリ
コン層上をマスクし、残る前記第３のポリシリコン層を
第３の厚さになるまで除去して第４のポリシリコン層を
形成する工程と、前記第２〜第４のポリシリコン層上に
所定厚さのタングステンシリサイド層を形成する工程
と、前記タングステンシリサイド層、前記第２〜第４の
ポリシリコン層、および前記酸化膜をパターニングによ
り選択的に除去することで、前記第１の種類のトランジ
スタの前記半導体層上に、第１のゲート酸化膜およびポ
リサイド構造の前記第１の種類のトランジスタの前記制
御電極を、前記第２の種類のトランジスタの前記半導体
層上に、第２のゲート酸化膜およびポリサイド構造の前
記第２の種類のトランジスタの前記制御電極を、前記第
３の種類のトランジスタの前記半導体層上に、第３のゲ
ート酸化膜およびポリサイド構造の前記第３の種類のト
ランジスタの前記制御電極を形成する工程とを備えてい
る。
【０１６８】本発明に係る請求項１０記載の半導体装置
の製造方法は、前記少なくとも１のトランジスタが、第
１〜第３の種類のトランジスタを有し、前記工程(ｃ)
が、前記第１〜第３の種類のトランジスタの前記半導体
層の上部に第１の厚さを有した第１の酸化膜を形成する
工程と、前記第３の種類のトランジスタの前記半導体層
上の前記第１の酸化膜上に第２導電型の不純物を均一に
有した第１のポリシリコン層を選択的に形成する工程
と、前記第１のポリシリコン層上に選択的に絶縁膜を形
成するとともに、前記第１および第２の種類のトランジ
スタが形成される位置の前記第１の酸化膜を除去する工
程と、前記第１および第２の種類のトランジスタの前記
半導体層の上部に前記第１の厚さよりも薄い第２の厚さ
を有した第２の酸化膜を形成する工程と、前記第２の酸
化膜上および前記絶縁膜上に第３の厚さの第２のポリシ
リコン層を形成する工程と、前記第２のポリシリコン層
に第２導電型の不純物を導入して第３のポリシリコン層
を形成する工程と、前記第２および第３の種類のトラン
ジスタが形成される位置の前記第３のポリシリコン層上
をマスクし、残る前記第３のポリシリコン層を第４の厚
さになるまで除去して第４のポリシリコン層を形成する
工程と、前記第３および第４のポリシリコン層上に所定
厚さのタングステンシリサイド層を形成する工程と、前
記タングステンシリサイド層、前記第３および第４のポ
リシリコン層、前記第１および第２の酸化膜、前記絶縁
膜をパターニングにより選択的に除去して、前記第１の
種類のトランジスタの前記半導体層上に、第１のゲート
酸化膜およびポリサイド構造の前記第１の種類のトラン
ジスタの前記制御電極を、前記第２の種類のトランジス
タの前記半導体層上に、第２のゲート酸化膜およびポリ
サイド構造の前記第２の種類のトランジスタの前記制御
電極を、前記第３の種類のトランジスタの前記半導体層
上に、第３のゲート酸化膜、フローティングゲート電
極、層間絶縁膜、ポリサイド構造の前記第３の種類のト
ランジスタの前記制御電極を形成する工程とを備えてい
る。
【０１６９】本発明に係る請求項１１記載の半導体装置
の製造方法は、前記少なくとも１のトランジスタが、第
１〜第３の種類のトランジスタを有し、前記工程(ｂ)
が、前記第１および第３の種類のトランジスタの前記チ
ャネルドープ層を、同じ不純物濃度となるように形成す
る工程を備え、前記工程(ｃ)が、前記第１〜第３の種類
のトランジスタの前記半導体層の上部に酸化膜を形成す
る工程と、前記酸化膜上に第１の厚さの第１のポリシリ
コン層を形成する工程と、前記第１のポリシリコン層に
第２導電型の不純物を導入して第２のポリシリコン層を
形成する工程と、前記第１および第２の種類のトランジ
スタが形成される位置の前記第２のポリシリコン層上を
マスクし、残る前記第２のポリシリコン層を第２の厚さ
になるまで除去して第３のポリシリコン層を形成する工
程と、前記第２および第３のポリシリコン層上に所定厚
さのタングステンシリサイド層を形成する工程と、前記
タングステンシリサイド層、前記第２および第３のポリ
シリコン層、および前記酸化膜をパターニングにより選
択的に除去することで、前記第１の種類のトランジスタ
の前記半導体層上に、第１のゲート酸化膜およびポリサ
イド構造の前記第１の種類のトランジスタの前記制御電
極を、前記第２の種類のトランジスタの前記半導体層上
に、第２のゲート酸化膜およびポリサイド構造の前記第
２の種類のトランジスタの前記制御電極を、前記第３の
種類のトランジスタの前記半導体層上に、第３のゲート
酸化膜およびポリサイド構造の前記第３の種類のトラン
ジスタの前記制御電極を形成する工程とを備えている。
【０１７０】本発明に係る請求項１２記載の半導体装置
の製造方法は、半導体基板に、第１および第２の種類の
トランジスタを有した半導体装置の製造方法であって、
前記半導体基板の主面上に選択的にフィールド酸化膜を
形成し、前記第１および第２の種類のトランジスタが形
成される第１および第２の活性領域を規定する工程(ａ)
と、前記第１および第２の領域上から前記フィールド酸
化膜上にかけて酸化膜を形成する工程(ｂ)と、前記第１
および第２の領域の前記酸化膜上に、ソース・ドレイン
層と同じ導電型の不純物が導入されたポリシリコン層を
有した制御電極を形成する工程(ｃ)とを備え、前記工程
(ｃ)は、前記第１の活性領域の前記制御電極を、前記ポ
リシリコン層の上部にタングステンシリサイド層が形成
されたポリサイド構造とする工程(ｃ−１)を備えてい
る。
【０１７１】本発明に係る請求項１３記載の半導体装置
の製造方法は、前記工程(ｃ)の後に、少なくとも、前記
第２の活性領域の前記ポリシリコン層の上部に、タング
ステンシリサイド層以外の金属シリサイド層を形成する
工程をさらに備えている。
【０１７２】本発明に係る請求項１４記載の半導体装置
の製造方法は、前記工程(ｃ−１)が、スパッタリング法
により前記タングステンシリサイド層を形成する工程を
備えている。
【０１７３】
【発明の実施の形態】一般的にＭＯＳトランジスタを構
成するゲート電極（材質はポリシリコン）には、Ｎ型か
Ｐ型の不純物がドープされている。これは、不純物をド
ープする事によりゲート電極の抵抗を下げる効果を狙っ
たものである。また、Ｎ型かＰ型かは、ウエル層のタイ
プによって異なる。すなわち、Ｎ型ウエルに対してはＰ
型ゲート電極を、Ｐ型ウエルに対してはＮ型ゲート電極
を選択することによりしきい値を低く抑える事ができ
る。
【０１７４】また、ゲート電極の材質としてポリシリコ
ンを使用し、その抵抗値が問題になる場合は、ポリシリ
コン層の上部に金属シリサイド層を形成して、ポリサイ
ド構造とすることでゲート電極の低抵抗化を図ることが
ある。ここで、金属シリサイドとしてタングステンシリ
サイド（ＷＳｉ2）を使用した場合、熱処理工程に際し
て、ポリシリコン層中の不純物を吸収し、ポリシリコン
中の不純物濃度が低下することが知られている。
【０１７５】図１に、ポリサイド構造のゲート電極を有
するＭＯＳトランジスタＭ１の構成を示す。図１におい
て、ゲート電極Ｇ１はゲート酸化膜Ｚ１の上部に順に積
層された、ポリシリコン層Ｐ１とタングステンシリサイ
ド層（以後、ＷＳｉ層と略記）Ｓ１を有している。
【０１７６】図２に、ＭＯＳトランジスタＭ１の不純物
プロファイルおよびＷＳｉのプロファイルを示す。図２
において、図１に示すＭＯＳトランジスタＭ１のゲート
電極Ｇ１のＡ−Ａ’線での不純物濃度は、ゲート酸化膜
（ＳｉＯ2）Ｚ１とポリシリコン層Ｐ１との界面からカ
ーブを描いて立ち上がり、ポリシリコン層Ｐ１とＷＳｉ
層Ｓ１との界面近傍においてピークを有し、ＷＳｉ層Ｓ
１内においては、ほぼ一定に分布している。
【０１７７】また、ゲート電極Ｇ１のＡ−Ａ’線でのＷ
Ｓｉ濃度は、ＷＳｉ層Ｓ１内においては高い濃度（不純
物濃度よりも高い）でほぼ一定に分布し、ポリシリコン
層Ｐ１とＷＳｉ層Ｓ１との界面近傍において急激に低下
し、ポリシリコン層Ｐ１内においては、低い濃度（不純
物濃度よりも低い）でほぼ一定に分布している。
【０１７８】なお、図２においては、横軸にＷＳｉ濃度
および不純物濃度を、縦軸にＡ−Ａ’線方向の距離（深
さ）を示し、図中において、Ｓｉ−ＳｉＯ2界面とは、
ウエル層Ｗ１とゲート酸化膜Ｚ１との接合界面、ＳｉＯ
2−ポリＳｉ界面とは、ゲート酸化膜Ｚ１とポリシリコ
ン層Ｐ１との接合界面を示す。
【０１７９】先に説明したように、ＷＳｉ層はポリシリ
コン層中の不純物を吸収する作用を有しているので、ポ
リシリコン層Ｐ１中の不純物はＷＳｉ層Ｓ１の側に偏っ
て存在し、ポリシリコン層Ｐ１中の不純物濃度は低下し
ている。そして、ポリシリコン層内において不純物濃度
が低くなり過ぎると、トランジスタ動作時にはポリシリ
コン層内に空乏層が形成されることが知られており、ゲ
ート電極をポリサイド構造にすることによって、ゲート
電極内に空乏層が形成されるなどの問題が発生する。
【０１８０】ここで、ＷＳｉ層のポリシリコン層に対す
る割合が大きいほど、すなわち、ＷＳｉ層の厚みが厚い
ほど吸収される不純物量が多くなり、ポリシリコン層内
の空乏層の形成領域も広くなる。図３および図４を用い
て、ＷＳｉ層の厚みの違いによる、不純物プロファイル
の変化を説明する。
【０１８１】図３は、ポリシリコン層に対するＷＳｉ層
の厚みが薄いＭＯＳトランジスタＭ２において、ポリシ
リコン層Ｐ２内に形成される空乏層ＤＰ１の形成状態
と、ゲート電極Ｇ２のＡ−Ａ’線での不純物プロファイ
ルを示している。
【０１８２】図４は、ポリシリコン層に対するＷＳｉ層
の厚みが厚いＭＯＳトランジスタＭ３において、ポリシ
リコン層Ｐ３内に形成される空乏層ＤＰ２の形成状態
と、ゲート電極Ｇ３のＡ−Ａ’線での不純物プロファイ
ルを示している。
【０１８３】両者の比較により、ポリシリコン層に対す
るＷＳｉ層の厚みが厚くなると、ポリシリコン層中の不
純物はＷＳｉ層の側に大きく偏り、ポリシリコン層中の
不純物濃度は低下し、ゲート電極Ｇ３内の空乏層ＤＰ２
は、ゲート電極Ｇ２内の空乏層ＤＰ１よりも広い範囲に
形成されていることがわかる。
【０１８４】空乏層が形成されると、空乏層内で電圧ド
ロップが生じるため、素子に印加される電圧は、印加さ
れた電圧より低くなる。すなわち、酸化膜厚が実効的に
厚くなる。従って、しきい値の増加やドレイン電流の減
少などの問題が生じる。
【０１８５】本願発明は、ゲート電極をポリサイド構造
にすることによって、配線抵抗を低減するとともに、ゲ
ート電極内に空乏層が形成される現象を積極的に利用し
て複数種類のトランジスタを１チップ内に作り込むもの
である。
【０１８６】以下、ＤＲＡＭ、フラッシュメモリ、ロジ
ックインＤＲＡＭ、ロジックインフラッシュメモリを例
にとって、本願発明の実施の形態を説明する。
【０１８７】＜実施の形態１＞ ＜１−１．装置構成＞図５に本発明に係る実施の形態１
として、複数種類のトランジスタを作り込んだＤＲＡＭ
１００の部分構成を示す。一般的にＤＲＡＭは、データ
を蓄積するメモリセルアレイ部だけでなく、センスアン
プ部、周辺回路部（例えば、アドレスバッファ、Ｘデコ
ーダ、Ｙデコーダ、ロウ−カラムクロック回路、Ｉ／Ｏ
パス回路、リフレッシュ回路など）を備えている。
【０１８８】いずれの部位もトランジスタにより構成さ
れており、それぞれのトランジスタに要求される特性は
異なっている。例えばしきい値を比較すると、メモリセ
ルアレイ部のトランジスタは１Ｖ程度、周辺回路部のト
ランジスタは０．８Ｖ程度で、センスアンプ部のトラン
ジスタは０．４Ｖにまで抑える必要が生じる。
【０１８９】図５においては、センスアンプ部、周辺回
路部、メモリセルアレイ部に用いられるＮチャネル型Ｍ
ＯＳトランジスタＴ４１〜Ｔ４３の断面をそれぞれ示し
ている。
【０１９０】図５において、Ｎチャネル型ＭＯＳトラン
ジスタＴ４１〜Ｔ４３は同一の半導体基板１（Ｐ型）上
に形成されたＰ型のウエル層１０１内に形成されてい
る。ウエル層１０１はウエル層１０１内に形成されたチ
ャネルカット層１０２と、ＬＯＣＯＳ層５２とで素子間
分離され、Ｎチャネル型ＭＯＳトランジスタＴ４１〜Ｔ
４３は、それぞれ素子間分離された領域に形成されてい
る。
【０１９１】センスアンプ部のＮチャネル型ＭＯＳトラ
ンジスタＴ４１は、ウエル層１０１内に独立して平行に
形成された１対のソース・ドレイン層１０６と、当該ソ
ース・ドレイン層１０６の向かい合う端縁部に接して形
成された１対の低ドープドレイン層（以後、ＬＤＤ層と
呼称）１０７とを備えている。
【０１９２】そして、ＬＤＤ層１０７の上部にはゲート
酸化膜３が形成され、当該ゲート酸化膜３の上部にはゲ
ート電極４Ａが形成されている。また、ゲート酸化膜３
およびゲート電極４Ａの側面にはサイドウォール酸化膜
５が形成されている。また、ゲート電極４Ａの下層のウ
エル層１０１内には、チャネルドープ層１０３Ａが形成
されている。
【０１９３】なお、ゲート電極４Ａは、ゲート酸化膜３
の上部に順に積層されたポリシリコン層Ｍ１とタングス
テンシリサイド層（以後、ＷＳｉ層と略記）Ｌ１とで構
成されている。
【０１９４】周辺回路部のＮチャネル型ＭＯＳトランジ
スタＴ４２は、ウエル層１０１内に独立して平行に形成
された１対のソース・ドレイン層１０６と、当該ソース
・ドレイン層１０６の向かい合う端縁部に接して形成さ
れた１対のＬＤＤ層１０７とを備えている。
【０１９５】そして、ＬＤＤ層１０７の上部にはゲート
酸化膜３が形成され、当該ゲート酸化膜３の上部にはゲ
ート電極４Ｂが形成されている。また、ゲート酸化膜３
およびゲート電極４Ｂの側面にはサイドウォール酸化膜
５が形成されている。また、ゲート電極４Ｂの下層のウ
エル層１０１内には、チャネルドープ層１０３Ｂが形成
されている。
【０１９６】なお、ゲート電極４Ｂは、ゲート酸化膜３
の上部に順に積層されたポリシリコン層Ｍ１とＷＳｉ層
Ｌ２とで構成されている。
【０１９７】メモリセルアレイ部のＮチャネル型ＭＯＳ
トランジスタＴ４３は、ウエル層１０１内に独立して平
行に形成された一対のソース・ドレイン層１０６と、当
該ソース・ドレイン層１０６の向かい合う端縁部に接し
て形成された一対のＬＤＤ層１０７とを備えている。
【０１９８】そして、ソース・ドレイン層１０６および
ＬＤＤ層１０７の上部にはゲート酸化膜３が形成され、
当該ゲート酸化膜３の上部にはゲート電極４Ｃが形成さ
れている。また、ゲート酸化膜３およびゲート電極４Ｃ
の側面にはサイドウォール酸化膜５が形成されている。
また、ゲート電極４Ｃの下層のウエル層１０１内には、
チャネルドープ層１０３Ｃが形成されている。なお、メ
モリセルアレイ部はゲートアレイ構造となっており、隣
合うゲートどうしが１のソース・ドレイン層１０６を共
有する構造となっており、その構造が連続して配設され
た構成となっている。
【０１９９】なお、ゲート電極４Ｃは、ゲート酸化膜３
の上部に順に積層されたポリシリコン層Ｍ１とＷＳｉ層
Ｌ３とで構成されている。
【０２００】表５にＮチャネル型ＭＯＳトランジスタＴ
４１〜Ｔ４３の構成諸元を示す。
【０２０１】
【表５】
【０２０２】表５において、Ｎチャネル型ＭＯＳトラン
ジスタＴ４１〜Ｔ４３のそれぞれのゲート電極形成時の
不純物ドーズ量は、何れも５×１０15／ｃｍ2となって
いる。なお、注入不純物は何れもリン（Ｐ）であり、注
入エネルギーは何れも３０ｋｅＶである。
【０２０３】そして、Ｎチャネル型ＭＯＳトランジスタ
Ｔ４１〜Ｔ４３におけるゲート電極４Ａ〜４Ｃのポリシ
リコン層Ｍ１の厚みは１０００オングストロームであ
り、ＷＳｉ層Ｌ１〜Ｌ３の厚みは、それぞれ５００オン
グストローム、１０００オングストローム、２０００オ
ングストロームとなっている。
【０２０４】また、図５で示したセンスアンプ部、周辺
回路部、およびメモリセルアレイ部のＮチャネル型ＭＯ
ＳトランジスタＴ４１〜Ｔ４３における、Ａ−Ａ’線、
Ｂ−Ｂ’線、およびＣ−Ｃ’線による断面部分の不純物
プロファイルを図６に示す。
【０２０５】図６において、横軸に断面方向の位置（深
さ）を、縦軸に濃度を示す。なお、横軸は図に向かって
左側から順に、ポリシリコン層、ゲート酸化膜（ＳｉＯ
2層）、ウエル層（バルクシリコン層）となっており、
ゲート電極のＷＳｉ層は省略している。
【０２０６】表５に示すように、Ｎチャネル型ＭＯＳト
ランジスタＴ４１〜Ｔ４３のゲート電極４Ａ〜４Ｃにお
いては、ポリシリコン層の厚みは共通であるが、しきい
値が高いことを期待される順にＷＳｉ層が厚く構成され
ている。
【０２０７】先に説明したように、ポリシリコン層に対
するＷＳｉ層の厚みの割合が高くなるほど、ポリシリコ
ン層からＷＳｉ層に取り込まれる不純物が多くなり、ポ
リシリコン層中の不純物はＷＳｉ層側に偏って存在し、
ポリシリコン層中の不純物濃度が不均一な分布となる。
【０２０８】従って、図６に示すようにゲート電極中の
不純物プロファイルは、Ａ−Ａ’線で示すようにセンス
アンプ部のトランジスタＴ４１が最も平坦であり、Ｂ−
Ｂ’線、およびＣ−Ｃ’線で示すように、周辺回路部の
トランジスタＴ４２、メモリセルアレイ部のトランジス
タＴ４３の順に、急峻なプロファイルとなっている。
【０２０９】すなわち、ＷＳｉ層の厚いものほど、ゲー
ト電極内の不純物濃度の偏りが大きく、ゲート酸化膜近
傍における不純物濃度は低くなっている。従って、ゲー
ト酸化膜近傍における不純物濃度の最も低いメモリセル
アレイ部のゲート電極において空乏層が最も広くなり、
酸化膜の実効的な厚さが最も厚くなり、しきい値が高く
なる。
【０２１０】なお、Ｎチャネル型ＭＯＳトランジスタＴ
４１〜Ｔ４３のチャネルドープ層１０３Ａ〜１０３Ｃの
不純物ドーズ量は同一なので、Ａ−Ａ’線、Ｂ−Ｂ’
線、およびＣ−Ｃ’線は重なり合っている。
【０２１１】図７に各ゲート酸化膜の実際の厚みと、実
効的な厚みを示す。図７において、横軸左側から順にセ
ンスアンプ部、周辺回路部、メモリセルアレイ部のそれ
ぞれのＮチャネル型ＭＯＳトランジスタを示している。
図７から明らかなように、各ゲート酸化膜の実効的な厚
みは、センスアンプ部、周辺回路部、メモリセルアレイ
部の順に厚くなっている。
【０２１２】なお、図７に示すのと同様に、センスアン
プ部、周辺回路部、メモリセルアレイ部におけるゲート
酸化膜の実効的な厚みをそれぞれ変えるためには、以下
に説明するような構成としても良い。
【０２１３】＜１−１−１．装置構成の変形例１＞図８
に、複数種類のトランジスタを作り込んだＤＲＡＭ１０
０Ａの部分構成を示す。なお、図８において、図５に示
すＤＲＡＭ１００と同一の構成には同一の符号を付し、
重複する説明は省略する。
【０２１４】図８においては、センスアンプ部、周辺回
路部、メモリセルアレイ部に用いられるＮチャネル型Ｍ
ＯＳトランジスタＴ４４〜Ｔ４６の断面をそれぞれ示し
ている。
【０２１５】図８において、Ｎチャネル型ＭＯＳトラン
ジスタＴ４４〜Ｔ４６は、それぞれゲート電極４Ｄ〜４
Ｆを有している。そして、ゲート電極４Ｄは、ゲート酸
化膜３の上部に順に積層されたポリシリコン層Ｍ２とＷ
Ｓｉ層Ｌ４とで構成され、ゲート電極４Ｅは、ゲート酸
化膜３の上部に順に積層されたポリシリコン層Ｍ３とＷ
Ｓｉ層Ｌ４とで構成され、ゲート電極４Ｆは、ゲート酸
化膜３の上部に順に積層されたポリシリコン層Ｍ４とＷ
Ｓｉ層Ｌ４とで構成されている。
【０２１６】そして、Ｎチャネル型ＭＯＳトランジスタ
Ｔ４４〜Ｔ４６におけるゲート電極４Ｄ〜４ＦのＷＳｉ
層Ｌ４の厚みは１０００オングストロームであり、ポリ
シリコン層Ｍ２〜Ｍ４の厚みは、それぞれ２０００オン
グストローム、１０００オングストローム、５００オン
グストロームとなっている。
【０２１７】このように、Ｎチャネル型ＭＯＳトランジ
スタＴ４４〜Ｔ４６のゲート電極４Ｄ〜４Ｆにおいて
は、ＷＳｉ層の厚みは共通であるが、しきい値が高いこ
とを期待される順にポリシリコン層が薄く構成されてい
るので、ポリシリコン層に対するＷＳｉ層の厚みの割合
が高くなるほど、ポリシリコン層からＷＳｉ層に取り込
まれる不純物が多くなり、ポリシリコン層中の不純物は
ＷＳｉ層側に偏って存在し、ポリシリコン層中の不純物
濃度が不均一な分布となる。
【０２１８】従って、ポリシリコン層の薄いものほど、
ゲート電極内の不純物濃度の偏りが大きく、ゲート酸化
膜近傍における不純物濃度は低くなり、メモリセルアレ
イ部のゲート電極において空乏層が最も広くなり、酸化
膜の実効的な厚さが最も厚くなり、しきい値が高くな
る。
【０２１９】＜１−１−２．装置構成の変形例２＞図９
に複数種類のトランジスタを作り込んだＤＲＡＭ１００
Ｂの部分構成を示す。なお、図９において、図５に示す
ＤＲＡＭ１００と同一の構成には同一の符号を付し、重
複する説明は省略する。
【０２２０】図９においては、センスアンプ部、周辺回
路部、メモリセルアレイ部に用いられるＮチャネル型Ｍ
ＯＳトランジスタＴ４７〜Ｔ４９の断面をそれぞれ示し
ている。
【０２２１】図９において、Ｎチャネル型ＭＯＳトラン
ジスタＴ４７〜Ｔ４９は、それぞれゲート電極４Ｇ〜４
Ｉを有している。そして、ゲート電極４Ｇは、ゲート酸
化膜３の上部に順に積層されたポリシリコン層Ｍ５とＷ
Ｓｉ層Ｌ５とで構成され、ゲート電極４Ｈは、ゲート酸
化膜３の上部に順に積層されたポリシリコン層Ｍ６とＷ
Ｓｉ層Ｌ６とで構成され、ゲート電極４Ｉは、ゲート酸
化膜３の上部に順に積層されたポリシリコン層Ｍ７とＷ
Ｓｉ層Ｌ７とで構成されている。
【０２２２】そして、Ｎチャネル型ＭＯＳトランジスタ
Ｔ４７〜Ｔ４９におけるゲート電極４Ｇ〜４Ｉのポリシ
リコン層Ｍ５〜Ｍ７の厚みは、それぞれ２０００オング
ストローム、１５００オングストローム、１０００オン
グストローム、ＷＳｉ層Ｌ５〜Ｌ７の厚みは、それぞれ
１０００オングストローム、１５００オングストロー
ム、２０００オングストロームとなっており、ゲート電
極４Ｇ〜４Ｉの全体の厚みは何れも３０００オングスト
ロームとなっている。
【０２２３】このように、Ｎチャネル型ＭＯＳトランジ
スタＴ４７〜Ｔ４９のゲート電極４Ｇ〜４Ｉにおいて
は、ポリシリコン層およびＷＳｉ層の厚みはそれぞれ異
なっているが、しきい値が高いことを期待される順にポ
リシリコン層に対するＷＳｉ層の厚みの割合が大きくな
るように構成されている。
【０２２４】先に説明したように、ポリシリコン層に対
するＷＳｉ層の厚みの割合が高くなるほど、ポリシリコ
ン層からＷＳｉ層に取り込まれる不純物が多くなり、ポ
リシリコン層中の不純物はＷＳｉ層側に偏って存在し、
ポリシリコン層中の不純物濃度が不均一な分布となる。
【０２２５】従って、ポリシリコン層に対するＷＳｉ層
の厚みの割合が高いものほど、ゲート電極内の不純物濃
度の偏りが大きく、ゲート酸化膜近傍における不純物濃
度は低くなり、メモリセルアレイ部のゲート電極におい
て空乏層が最も広くなり、酸化膜の実効的な厚さが最も
厚くなり、しきい値が高くなる。
【０２２６】＜１−２．製造方法＞本発明に係る実施の
形態１の製造方法として、以上説明したＤＲＡＭ１０
０、１００Ａ、１００Ｂのうち、図８を用いて説明した
ＤＲＡＭ１００ＡのＮチャネル型ＭＯＳトランジスタＴ
４４〜Ｔ４６の製造方法について、図１０〜図１６を用
いて説明する。
【０２２７】まず、図１０に示す工程において、Ｐ型の
半導体基板１の表面にロコス法によりＬＯＣＯＳ層（フ
ィールド酸化膜）２を、例えば４０００オングストロー
ムの厚さに形成する。続いて、例えばボロンイオンを、
７００ｋｅＶのエネルギーで、１×１０13／ｃｍ2のド
ーズ量を注入することで、半導体基板１内にＰ型のウエ
ル領域１０１を形成する。なお、半導体基板１内にはＰ
チャネル型ＭＯＳトランジスタを形成するためにＮ型の
ウエル領域も形成されるが、説明および図示は省略す
る。次に、例えばボロンイオンを、１３０ｋｅＶのエネ
ルギーで、５×１０12／ｃｍ2のドーズ量を注入するこ
とで、半導体基板１内にチャネルカット層１０２を形成
する。なお、チャネルカット層１０２は、ＬＯＣＯＳ層
２とで素子間分離領域を形成するような形状に形成す
る。
【０２２８】次に、ウエル領域１０１内の所定位置に、
後にチャネルドープ層１０３Ａ〜１０３Ｃとなるチャネ
ルドープ層１００を形成する。このとき、周辺回路部お
よびメモリセルアレイ部のトランジスタＴ２およびＴ３
の形成領域にもチャネルドープ層１００が形成される。
なお、チャネルドープ層１００の形成は、例えばボロン
イオンを、５０ｋｅＶのエネルギーで、１×１０12／ｃ
ｍ2のドーズ量を注入することで行う。
【０２２９】次に、図１１に示す工程において、半導体
基板１の主面上にゲート酸化膜３となる酸化膜３１を熱
酸化法により形成した後、その上に（ノンドープ）ポリ
シリコン層４２をＣＶＤ法にて形成する。なお、酸化膜
３１の厚みは１００オングストローム程度、ポリシリコ
ン層４２の厚みはセンスアンプ部のＮチャネル型ＭＯＳ
トランジスタＴ４４に合わせて２０００オングストロー
ム程度である。
【０２３０】次に、図１２に示す工程において、イオン
注入によりポリシリコン層４２中に不純物イオンを注入
し、ドープトポリシリコン層４２１を形成する。なお、
ドープトポリシリコン層４２１の形成は、例えばリンイ
オンを、３０ｋｅＶのエネルギーで、５×１０15／ｃｍ
2のドーズ量を注入することで行う。
【０２３１】次に、図１３に示す工程において、ポリシ
リコン層の厚みが最も厚いセンスアンプ部の上部にレジ
ストマスクＲ２０４を形成し、周辺回路部およびメモリ
セルアレイ部のドープトポリシリコン層４２１を選択的
にエッチバックし、周辺回路部のＮチャネル型ＭＯＳト
ランジスタＴ４５に合わせた厚み（１０００オングスト
ローム）のドープトポリシリコン層４２２を形成する。
【０２３２】次に、レジストマスクＲ２０４を除去した
後、図１４に示す工程において、センスアンプ部および
周辺回路部の上部にレジストマスクＲ２０５を形成し、
メモリセルアレイ部のドープトポリシリコン層４２２を
選択的にエッチバックし、メモリセルアレイ部のＮチャ
ネル型ＭＯＳトランジスタＴ４６に合わせた厚み（５０
０オングストローム）のドープトポリシリコン層４２３
を形成する。
【０２３３】次に、図１５に示す工程において、ドープ
トポリシリコン層４２１〜４２３の上部にＷＳｉ層４３
０を形成する。なお、ＷＳｉ層４３０の形成方法として
は、例えばスパッタリング法を使用し、その厚さは１０
００オングストローム程度である。
【０２３４】次に、図１６に示す工程において、ＷＳｉ
層４３０の上部にレジストマスクＲ２０６を形成し、パ
ターンニングによりゲート電極４Ｄ〜４Ｆおよびゲート
酸化膜３を形成する。
【０２３５】次に、センスアンプ部、周辺回路部、メモ
リセルアレイ部にイオン注入によりＬＤＤ層１０７を形
成した後、ゲート酸化膜３およびゲート電極４Ｄ〜４Ｆ
の側面に、約１０００オングストロームの厚さのサイド
ウォール酸化膜５を形成する。そして、サイドウォール
酸化膜５をマスクとして、イオン注入によりソース・ド
レイン層１０６を形成することで、図８に示すＤＲＡＭ
１００Ａの構成が得られる。
【０２３６】ここで、ＬＤＤ層１０７は、例えば砒素
（Ａｓ）イオンを３０ｋｅＶのエネルギーで、１×１０
13／ｃｍ2のドーズ量を注入することで形成する。ま
た、ソース・ドレイン層１０６は、例えば砒素イオンを
５０ｋｅＶのエネルギーで、５×１０15／ｃｍ2のドー
ズ量を注入した後、８５０℃で６０分間アニールするこ
とで形成する。
【０２３７】なお、この後に、キャパシタ形成、層間絶
縁膜の形成、配線層の形成工程等を経ることによりＤＲ
ＡＭが形成されるが、それらの工程の説明および図示は
省略する。
【０２３８】また、図５に示すＤＲＡＭ１００は、ポリ
シリコン層の厚さが各ゲート電極に共通なので、ＷＳｉ
層の厚みを変更する工程が必要になるが、工程数的には
上に説明したＤＲＡＭ１００Ａと同様であるが、図９に
示すＤＲＡＭ１００Ｂは、ポリシリコン層もＷＳｉ層も
その厚さが各ゲート電極ごとに異なるので、工程数的に
は増加する。
【０２３９】＜１−３．特徴的作用効果＞以上説明した
ように本発明に係る実施の形態１のＤＲＡＭ１００、１
００Ａ、１００Ｂは、ポリシリコン層とＷＳｉ層とのポ
リサイド構造を有し、特性の異なる複数種類のトランジ
スタ（例えば、要求スペックの異なる）に対して、ポリ
シリコン層に対するＷＳｉ層の厚みの割合をそれぞれ変
えることでゲート酸化膜の実効的な厚みを変えてしきい
値を設定する構成となっている。従って、チャネルドー
プ層の不純物濃度をトランジスタの特性に合わせて変え
る必要がなく、拡散層からの漏れ電流（拡散層リーク）
を最小限に抑制できる濃度に固定することができる。
【０２４０】従って、チャネルドープ層の不純物濃度は
拡散層リークを最小にするように設定し、しきい値はゲ
ート電極の不純物濃度により設定することで、しきい値
と拡散層リークとのトレードオフ関係を打開（ブレーク
スルー）することができ、回路設計の制約を解消するこ
とができる。
【０２４１】また、ポリシリコン層に対するＷＳｉ層の
厚みの割合をそれぞれ変えることは、半導体基板内に形
成されたチャネルドープ層の不純物濃度を変える場合に
比べて、他の構成に及ぼす影響が少なくて済む。すなわ
ち、半導体基板内にイオンを注入する場合、特に高ドー
ズの注入を行う場合には、半導体基板の結晶性を劣化さ
せる要因となる。しかし、本発明では最外層に位置する
ゲート電極のポリシリコン層およびＷＳｉ層の厚みを変
えるので上記のような問題は発生しない。
【０２４２】なお、以上の説明においては、チャネルド
ープ層１０３Ａ〜１０３Ｃの不純物濃度は同一とした
が、必ずしも同一である必要はない。例えば、ゲート電
極の不純物濃度をそれぞれ変えるだけでは、しきい値を
十分に調整できない場合には、チャネルドープ層１０３
Ａ〜１０３Ｃの不純物濃度を変更することで、しきい値
を調整しても良い。この場合、補助的に利用するだけな
ので不純物濃度増加は少なく、拡散層リークが大幅に増
えることも、イオン注入により半導体基板の結晶性が劣
化することもない。
【０２４３】また、ゲート電極をポリシリコン層とＷＳ
ｉ層とのポリサイド構造とするので、ゲート電極の抵抗
値を低減でき、ポリサイド構造をゲート配線にも使用し
た場合、例えば、ゲート電極のチャージングのための電
流がゲート配線を流れる際に、電圧ドロップなどによる
電流ロスが少なくなる。また、抵抗が小さいため高速動
作が可能となる。
【０２４４】＜１−４．変形例＞図１０〜図１６を用い
て説明した実施の形態１のＤＲＡＭ１００Ａの製造方法
においては、イオン注入によりポリシリコン層４２中に
不純物イオンを注入することでドープトポリシリコン層
４２１を形成する例について説明した（図１２）。
【０２４５】しかし、ドープトポリシリコン層は、ＣＶ
Ｄ法でポリシリコン層を形成する際に、ポリシリコンの
積層材料ガスと、不純物、例えばリンを含んだガスとを
併せて用いることで、ポリシリコン層の形成と同時に不
純物を導入するＩｎｓｉｔｕドープで形成しても良い。
【０２４６】このようにして形成されたドープトポリシ
リコン層は、その内部の不純物濃度が均一になり、熱処
理等により不純物が拡散することが抑制されることにな
る。これは以下に説明する他の実施の形態についても同
様である。
【０２４７】なお、以上説明した本発明に係る実施の形
態１では、単結晶基板上に各種トランジスタを形成する
構成について示したが、ＳＯＩ（silicon on insulato
r）基板上に各種トランジスタを形成する場合であって
も、同様の作用効果を得ることができる。
【０２４８】＜実施の形態２＞ ＜２−１．装置構成＞図１７に本発明に係る実施の形態
２として、複数種類のトランジスタを作り込んだフラッ
シュメモリ２００の部分構成を示す。一般的に、ＤＲＡ
Ｍに比べてフラッシュメモリの異なる点は、例えば１０
Ｖといった高い電圧を書込動作や消去動作で用いること
である。このため、フラッシュメモリは、データを蓄積
するメモリセルアレイ部だけでなく、ＸデコーダーやＹ
デコーダーなど昇圧後に使われる高耐圧部、周辺回路部
（例えば、アドレスバッファ、ロウ／カラムクロック
部、Ｉ／Ｏパス部、データレジスタ部センスアンプ部、
動作制御部）なども備えている。いずれの部位もトラン
ジスタにより構成されているが、使用電圧の差異によ
り、複数種類の特性の異なるトランジスタが必要とな
る。
【０２４９】図１７においては、高耐圧部、周辺回路
部、メモリセルアレイ部に用いられるＮチャネル型ＭＯ
ＳトランジスタＴ５１〜Ｔ５３の断面をそれぞれ示して
いる。
【０２５０】図１７において、Ｎチャネル型ＭＯＳトラ
ンジスタＴ５１〜Ｔ５３は同一の半導体基板２１（Ｐ
型）上に形成されたＰ型のウエル層１２１内に形成され
ている。ウエル層１２１は、ウエル層１２１内に形成さ
れたチャネルカット層１２２と、ＬＯＣＯＳ層２２とで
素子間分離され、Ｎチャネル型ＭＯＳトランジスタＴ５
１〜Ｔ５３は、それぞれ素子間分離された領域に形成さ
れている。
【０２５１】高耐圧部のＮチャネル型ＭＯＳトランジス
タＴ５１は、ウエル層１２１内に独立して平行に形成さ
れた１対のソース・ドレイン層１２６と、当該ソース・
ドレイン層１２６の向かい合う端縁部に接して形成され
た１対のＬＤＤ層１２７とを備えている。
【０２５２】そして、ＬＤＤ層１２７の上部にはゲート
酸化膜２５Ａが形成され、当該ゲート酸化膜２５Ａの上
部にはゲート電極２９Ａが形成されている。また、ゲー
ト酸化膜２５Ａおよびゲート電極２９Ａの側面にはサイ
ドウォール酸化膜３０が形成されている。また、ゲート
電極２９Ａの下層のウエル層１２１内には、チャネルド
ープ層１２３が形成されている。
【０２５３】なお、ゲート電極２９Ａは、ゲート酸化膜
２５Ａの上部に順に積層されたポリシリコン層Ｍ１１と
ＷＳｉ層Ｌ１１とで構成されている。
【０２５４】周辺回路部のＮチャネル型ＭＯＳトランジ
スタＴ５２は、ウエル層１２１内に独立して平行に形成
された１対のソース・ドレイン層１２６と、当該ソース
・ドレイン層１２６の向かい合う端縁部に接して形成さ
れた１対のＬＤＤ層１２７とを備えている。
【０２５５】そして、ＬＤＤ層１２７の上部にはゲート
酸化膜２５Ａが形成され、当該ゲート酸化膜２５Ａの上
部にはゲート電極２９Ｂが形成されている。また、ゲー
ト酸化膜２５Ａおよびゲート電極２９Ｂの側面にはサイ
ドウォール酸化膜３０が形成されている。また、ゲート
電極２９Ｂの下層のウエル層１２１内には、チャネルド
ープ層１２４が形成されている。
【０２５６】なお、ゲート電極２９Ｂは、ゲート酸化膜
２５Ａの上部に順に積層されたポリシリコン層Ｍ１１と
ＷＳｉ層Ｌ１２とで構成されている。
【０２５７】メモリセルアレイ部のＮチャネル型ＭＯＳ
トランジスタＴ５３は、ウエル層１２１内に独立して平
行に形成された一対のソース・ドレイン層１２６を備
え、ソース・ドレイン層１２６の端縁部上部にはトンネ
ル酸化膜２３が形成され、当該トンネル酸化膜２３の上
部にはフローティングゲート電極２７、層間絶縁膜（Ｏ
ＮＯ膜）２４、コントロールゲート電極２９Ｃが順次形
成されている。
【０２５８】また、トンネル酸化膜２３、フローティン
グゲート電極２７、層間絶縁膜２４、コントロールゲー
ト電極２９Ｃの側面にはサイドウォール酸化膜３０が形
成されている。
【０２５９】なお、コントロールゲート電極２９Ｃは、
層間絶縁膜２４の上部に順に積層されたポリシリコン層
Ｍ１１とＷＳｉ層Ｌ１３とで構成されている。
【０２６０】また、フローティングゲート電極２７の下
層のウエル層１２１内には、チャネルドープ層１２５が
形成されている。なお、メモリセルアレイ部はゲートア
レイ構造となっており、隣合うゲートどうしが１のソー
ス・ドレイン層１２６を共有する構造となっており、そ
の構造が連続して配設された構成となっている。
【０２６１】表６にＮチャネル型ＭＯＳトランジスタＴ
５１〜Ｔ５３の構成諸元を示す。
【０２６２】
【表６】
【０２６３】表６に示すように、フラッシュメモリ２０
０において特徴的なのは、高耐圧部のＮチャネル型ＭＯ
ＳトランジスタＴ５１のゲート電極２９ＡのＷＳｉ層Ｌ
１１が最も厚く、周辺回路部のＮチャネル型ＭＯＳトラ
ンジスタＴ５２のゲート電極２９Ｂおよび、メモリセル
アレイ部のＮチャネル型ＭＯＳトランジスタＴ５３のコ
ントロールゲート電極２９ＣのそれぞれのＷＳｉ層Ｌ１
２およびＬ１３の厚さは同じになっている点である。
【０２６４】図１７で示した高耐圧部、周辺回路部、お
よびメモリセルアレイ部のＮチャネル型ＭＯＳトランジ
スタＴ５１〜Ｔ５３における、Ａ−Ａ’線、Ｂ−Ｂ’
線、およびＣ−Ｃ’線による断面部分の不純物プロファ
イルを図１８に示す。
【０２６５】図１８において、横軸にはそれぞれ断面方
向の位置（深さ）を、縦軸に不純物濃度を示す。なお、
メモリセルアレイ部のＮチャネル型ＭＯＳトランジスタ
Ｔ５３の構成順序を図面上部に、他のＭＯＳトランジス
タの構成順序を図面横軸に示す。
【０２６６】図１８の上部において、図に向かって左側
から順に、コントロールゲート電極のポリシリコン層、
層間絶縁膜（ＯＮＯ膜）、フローティングゲート電極
（ポリシリコン層）、トンネル酸化膜（ＳｉＯ2層）、
ウエル層（バルクシリコン層）となっており、コントロ
ールゲート電極のＷＳｉ層は省略している。
【０２６７】また、図１８の横軸において、図に向かっ
て左側から順に、ゲート電極のポリシリコン層、ゲート
酸化膜（ＳｉＯ2層）、ウエル層（バルクシリコン層）
となっており、ゲート電極のＷＳｉ層は省略している。
【０２６８】先に説明したように、ポリシリコン層に対
するＷＳｉ層の厚みの割合が高くなるほど、ポリシリコ
ン層からＷＳｉ層に取り込まれる不純物が多くなり、ポ
リシリコン層中の不純物はＷＳｉ層側に偏って存在し、
ポリシリコン層中の不純物濃度が不均一な分布となる。
【０２６９】従って、図１８に示すようにゲート電極中
の不純物プロファイルは、Ａ−Ａ’線で示すように、ポ
リシリコン層に対するＷＳｉ層の厚みの割合が最も大き
な高耐圧部のトランジスタＴ５１が最も急峻であり、Ｂ
−Ｂ’線、およびＣ−Ｃ’線で示すように、ポリシリコ
ン層に対するＷＳｉ層の厚みの割合が同じ周辺回路部の
トランジスタＴ５２およびメモリセルアレイ部のトラン
ジスタＴ５３においては緩やかなプロファイルとなって
いる。
【０２７０】ＷＳｉ層の厚いものほど、ゲート電極内の
不純物濃度の偏りが大きく、ゲート酸化膜近傍における
不純物濃度は低くなる。従って、ゲート酸化膜近傍にお
ける不純物濃度の最も低い高耐圧部のゲート電極におい
て空乏層が最も広くなり、酸化膜の実効的な厚さが最も
厚くなり、しきい値が高くなる。
【０２７１】図１９に各ゲート酸化膜の実際の厚みと、
実効的な厚みを示す。図１９において、横軸左側から順
に高耐圧部、周辺回路部、メモリセルアレイ部のそれぞ
れのＮチャネル型ＭＯＳトランジスタを示している。な
おメモリセルアレイ部においてはトンネル酸化膜をゲー
ト酸化膜として取り扱う。図１９から明らかなように、
各ゲート酸化膜の実効的な厚みは、高耐圧部において特
に厚くなっている。
【０２７２】なお、図１８に示すように、Ｎチャネル型
ＭＯＳトランジスタＴ５１〜Ｔ５３のチャネルドープ層
１０３Ａ〜１０３Ｃの不純物ドーズ量は同一なので、Ａ
−Ａ’線、Ｂ−Ｂ’線、およびＣ−Ｃ’線は重なり合っ
ている。
【０２７３】また、メモリセルアレイ部のＮチャネル型
ＭＯＳトランジスタＴ５３のフローティングゲート電極
はＣＶＤ法で形成するため、不純物プロファイルは一定
である。
【０２７４】なお、図１９に示すのと同様に、高耐圧部
におけるゲート酸化膜の実効的な厚みを最も厚くするた
めには、以下に説明するような構成としても良い。
【０２７５】＜２−１−１．装置構成の変形例１＞図２
０に複数種類のトランジスタを作り込んだフラッシュメ
モリ２００Ａの部分構成を示す。なお、図２０におい
て、図１７に示すフラッシュメモリ２００と同一の構成
には同一の符号を付し、重複する説明は省略する。
【０２７６】図２０においては、高耐圧部、周辺回路
部、メモリセルアレイ部に用いられるＮチャネル型ＭＯ
ＳトランジスタＴ５４〜Ｔ５６の断面をそれぞれ示して
いる。
【０２７７】図２０において、Ｎチャネル型ＭＯＳトラ
ンジスタＴ５４〜Ｔ５６は、それぞれゲート電極２９Ｄ
〜２９Ｆを有している。そして、ゲート電極２９Ｄは、
ゲート酸化膜２５Ａの上部に順に積層されたポリシリコ
ン層Ｍ１２とＷＳｉ層Ｌ１４とで構成され、ゲート電極
２９Ｅは、ゲート酸化膜２５Ａの上部に順に積層された
ポリシリコン層Ｍ１３とＷＳｉ層Ｌ１４とで構成され、
コントロールゲート電極２９Ｆは、層間絶縁膜２４の上
部に順に積層されたポリシリコン層Ｍ１４とＷＳｉ層Ｌ
１４とで構成されている。
【０２７８】そして、Ｎチャネル型ＭＯＳトランジスタ
Ｔ５４〜Ｔ５６におけるゲート電極２９Ｄ〜２９ＦのＷ
Ｓｉ層Ｌ１４の厚みは１０００オングストロームであ
り、ポリシリコン層Ｍ１２の厚みは５００オングストロ
ーム、ポリシリコン層Ｍ１３およびＭ１４の厚みは２０
００オングストロームとなっている。
【０２７９】このように、Ｎチャネル型ＭＯＳトランジ
スタＴ５４〜Ｔ５６のゲート電極２９Ｄ〜２９Ｆにおい
ては、ＷＳｉ層の厚みは共通であるが、しきい値が高い
ことを期待される高耐圧部のＮチャネル型ＭＯＳトラン
ジスタＴ５４のゲート電極２９Ｄにおいては、ポリシリ
コン層が薄く構成されているので、ポリシリコン層に対
するＷＳｉ層の厚みの割合が最も高くなり、ポリシリコ
ン層からＷＳｉ層に取り込まれる不純物が多くなり、ポ
リシリコン層中の不純物はＷＳｉ層側に偏って存在し、
ポリシリコン層中の不純物濃度が不均一な分布となる。
【０２８０】従って、ポリシリコン層の最も薄いゲート
電極２９Ｄのゲート酸化膜近傍における不純物濃度は最
も低くなり、高耐圧部のゲート電極において空乏層が最
も広くなり、酸化膜の実効的な厚さが最も厚くなり、し
きい値が高くなる。
【０２８１】＜２−１−２．装置構成の変形例２＞図２
１に複数種類のトランジスタを作り込んだフラッシュメ
モリ２００Ｂの部分構成を示す。なお、図２１におい
て、図１７に示すフラッシュメモリ２００と同一の構成
には同一の符号を付し、重複する説明は省略する。
【０２８２】図２１においては、高耐圧部、周辺回路
部、メモリセルアレイ部に用いられるＮチャネル型ＭＯ
ＳトランジスタＴ５７〜Ｔ５９の断面をそれぞれ示して
いる。
【０２８３】図２１において、Ｎチャネル型ＭＯＳトラ
ンジスタＴ５７〜Ｔ５９は、それぞれゲート電極２９Ｇ
〜２９Ｉを有している。そして、ゲート電極２９Ｇは、
ゲート酸化膜２５Ａの上部に順に積層されたポリシリコ
ン層Ｍ１５とＷＳｉ層Ｌ１５とで構成され、ゲート電極
２９Ｈは、ゲート酸化膜２５Ａの上部に順に積層された
ポリシリコン層Ｍ１６とＷＳｉ層Ｌ１６とで構成され、
ゲート電極２９Ｉは、層間絶縁膜２４の上部に順に積層
されたポリシリコン層Ｍ１７とＷＳｉ層Ｌ１７とで構成
されている。
【０２８４】そして、Ｎチャネル型ＭＯＳトランジスタ
Ｔ５７〜Ｔ５９におけるゲート電極２９Ｇ〜２９Ｉのポ
リシリコン層Ｍ１５〜Ｍ１７の厚みは、それぞれ１００
０オングストローム、２０００オングストローム、２０
００オングストロームであり、ＷＳｉ層Ｌ１５〜Ｌ１７
の厚みは、それぞれ２０００オングストローム、１００
０オングストローム、１０００オングストロームとなっ
ており、ゲート電極２９Ｇ〜２９Ｉの厚みは何れも３０
００オングストロームとなっている。
【０２８５】このように、Ｎチャネル型ＭＯＳトランジ
スタＴ５７〜Ｔ５９のゲート電極２９Ｇ〜２９Ｉにおい
ては、ポリシリコン層およびＷＳｉ層の厚みはそれぞれ
異なっているが、しきい値が高いことを期待される高耐
圧部のＮチャネル型ＭＯＳトランジスタＴ５７のゲート
電極２９Ｇにおいては、ポリシリコン層が最も薄く構成
されているので、ポリシリコン層に対するＷＳｉ層の厚
みの割合が最も高くなり、ポリシリコン層からＷＳｉ層
に取り込まれる不純物が多くなり、ポリシリコン層中の
不純物はＷＳｉ層側に偏って存在し、ポリシリコン層中
の不純物濃度が不均一な分布となる。
【０２８６】従って、ポリシリコン層の最も薄いゲート
電極２９Ｇのゲート酸化膜近傍における不純物濃度は最
も低くなり、高耐圧部のゲート電極において空乏層が最
も広くなり、酸化膜の実効的な厚さが最も厚くなり、し
きい値が高くなる。
【０２８７】＜２−２．製造方法＞以下に、図２０で示
した高耐圧部、周辺回路部、およびメモリセルアレイ部
のＮチャネル型ＭＯＳトランジスタＴ５５〜Ｔ５６の製
造方法について、図２２〜図３５を用いて説明する。
【０２８８】まず、図２２に示す工程において、Ｐ型の
半導体基板２１の表面にロコス法によりＬＯＣＯＳ層
（フィールド酸化膜）２２を、例えば４０００オングス
トロームの厚さに形成する。続いて、例えばボロンイオ
ンを、７００ｋｅＶのエネルギーで、１×１０13／ｃｍ
2のドーズ量を注入することで、半導体基板２１内にＰ
型のウエル領域１２１を形成する。なお、半導体基板２
１内にはＰチャネル型ＭＯＳトランジスタを形成するた
めにＮ型のウエル領域も形成されるが、説明および図示
は省略する。次に、例えばボロンイオンを、１３０ｋｅ
Ｖのエネルギーで、５×１０12／ｃｍ2のドーズ量を注
入することで、半導体基板２１内にチャネルカット層１
２２を形成する。なお、チャネルカット層１２２は、Ｌ
ＯＣＯＳ層２２とで素子間分離領域を形成するような形
状に形成する。
【０２８９】次に、ウエル領域１２１内の高耐圧部、周
辺回路部、メモリセルアレイ部のそれぞれの所定位置
に、チャネルドープ層１２０を形成する。なお、チャネ
ルドープ層１２０の形成は、例えばボロンイオンを、５
０ｋｅＶのエネルギーで、５×１０12／ｃｍ2のドーズ
量を注入することで行う。
【０２９０】次に、図２３に示す工程において、半導体
基板２１の主面上にトンネル酸化膜２３となる酸化膜２
３１を熱酸化法により形成した後、その上にゲート電極
材料として、例えばドープトポリシリコン層２７１をＣ
ＶＤ法にて形成する。なお、酸化膜２３１の厚みは１０
０オングストローム程度、ドープトポリシリコン層２７
１の厚みは１０００オングストローム程度で、その不純
物としてはリン（Ｐ）を使用し、濃度は１×１０20／ｃ
ｍ3程度である。
【０２９１】次に、図２４に示す工程において、メモリ
セルアレイ部におけるドープトポリシリコン層２７１の
上部に選択的にレジストマスクＲ２２１を形成する。こ
の場合、レジストマスクＲ２２１はメモリセルアレイ部
のゲート幅方向に沿って形成される。そして、レジスト
マスクＲ２２１で覆われていない部分のドープトポリシ
リコン層２７１を異方性エッチングにより除去する。こ
の状態を図２５に示す。
【０２９２】図２５は、図２４を上面側（レジストマス
クＲ２２１を形成する側）から見た平面図であり、レジ
ストマスクＲ２２１はメモリセルアレイ部において、規
則的に配列された矩形の島状をなすように形成されてい
る。なお、レジストマスクＲ２２１は、矩形の島状をな
す活性層ＡＬ上と、その周囲のＬＯＣＯＳ層ＬＬ上を覆
うように形成されている。また、高耐圧部および周辺回
路部においてはレジストマスクが形成されていないの
で、活性層ＡＬが露出している。なお、図２５において
は、レジストマスクＲ２２１の下部の構成を判りやすく
するため、部分的にレジストマスクＲ２２１を除いて活
性層ＡＬおよびＬＯＣＯＳ層ＬＬが見えるようにしてい
るが、これは便宜的なものである。
【０２９３】次に、レジストマスクＲ２２１を除去した
後、図２６に示す工程において、ドープトポリシリコン
層２７１上にフローティングゲートとコントロールゲー
トとを絶縁する層間絶縁膜２４となる絶縁膜２４１をＣ
ＶＤ法にて形成する。層間絶縁膜２４はＯＮＯ膜と呼称
される場合もある。絶縁膜２４１は高耐圧部および周辺
回路部上にも形成される。なお、この膜はＴＥＯＳ（te
traethyl orthosilicate）膜、窒化膜（Ｓｉ3Ｎ4）、Ｔ
ＥＯＳ膜を順に積層した構成となっており、それぞれの
膜厚は１００オングストロームである。
【０２９４】次に、図２７に示す工程において、メモリ
セルアレイ部の絶縁膜２４１上をレジストマスクＲ２２
２で覆い、その他の領域の絶縁膜２４１を全て除去す
る。この場合、その他の領域においては酸化膜２３１も
除去する。この状態を図２８に示す。
【０２９５】図２８は、図２７を上面側（レジストマス
クＲ２２２を形成する側）から見た平面図であり、レジ
ストマスクＲ２２２はメモリセルアレイ部全域を覆うよ
うに形成されているが、高耐圧部および周辺回路部にお
いてはレジストマスクＲ２２２が形成されていないの
で、活性層ＡＬが露出している。
【０２９６】次に、レジストマスクＲ２２２を除去した
後、図２９に示す工程において、半導体基板２１の主面
全面にゲート酸化膜２５Ａとなる酸化膜２５１Ａを熱酸
化法により形成する。このときメモリセルアレイ部上の
絶縁膜２４１は、窒化膜を含んでいるため酸化されるこ
とはなく、その厚さは保たれる。なお、酸化膜２５１Ａ
の厚みは８０オングストローム程度である。
【０２９７】次に、図３０に示す工程において、半導体
基板２１の主面全面に、ゲート電極材料として、（ノン
ドープ）ポリシリコン層２８０をＣＶＤ法にて形成す
る。なお、ポリシリコン層２８０の厚みは２０００オン
グストローム程度である。
【０２９８】次に、図３１に示す工程において、ポリシ
リコン層２８０に不純物イオンを注入し、ドープトポリ
シリコン層２８１を形成する。このとき、周辺回路部お
よびメモリセルアレイ部にもドープトポリシリコン層２
８１が形成される。なお、ドープトポリシリコン層２８
１の形成は、例えばリンイオンを、３０ｋｅＶのエネル
ギーで、５×１０15／ｃｍ2のドーズ量を注入すること
で行う。
【０２９９】次に、図３２に示す工程において、周辺回
路部およびメモリセルアレイ部の上部にレジストマスク
Ｒ２２５を形成し、高耐圧部のドープトポリシリコン層
２８１を選択的にエッチバックし、高耐圧部のＮチャネ
ル型ＭＯＳトランジスタＴ５４に合わせた厚み（５００
オングストローム）のドープトポリシリコン層２８２を
形成する。
【０３００】次に、レジストマスクＲ２２５を除去した
後、図３３に示す工程において、ドープトポリシリコン
層２８１および２８２の上部にＷＳｉ層２９０を形成す
る。なお、ＷＳｉ層２９０の形成方法としては、例えば
スパッタリング法を使用し、その厚さは１０００オング
ストローム程度である。
【０３０１】次に、図３４に示す工程において、ＷＳｉ
層２９０の上部にレジストマスクＲ２２７を形成し、パ
ターンニングを行う。この状態を図３５に示す。
【０３０２】図３５は、図３４を上面側（レジストマス
クＲ２２７を形成する側）から見た平面図であり、レジ
ストマスクＲ２２７は、矩形状の活性領域ＡＬに垂直に
なるように形成されている。
【０３０３】このパターンニングにより、高耐圧部にお
いては、ゲート酸化膜２５Ａおよびゲート電極２９Ｄ
を、周辺回路部においては、ゲート酸化膜２５Ａおよび
ゲート電極２９Ｅを、メモリセルアレイ部においては、
トンネル酸化膜２３、フローティングゲート電極２７、
層間絶縁膜２４、コントロールゲート電極２９Ｆを形成
する。
【０３０４】次に、高耐圧部、周辺回路部にイオン注入
によりＬＤＤ層１２７を形成した後、ゲート酸化膜２５
Ａおよびゲート電極２９Ｄの側面、ゲート酸化膜２５Ａ
およびゲート電極２９Ｅの側面、トンネル酸化膜２３、
フローティングゲート電極２７、層間絶縁膜２４、コン
トロールゲート電極２９Ｆの側面に、約１０００オング
ストロームの厚さのサイドウォール酸化膜３０を形成す
る。そして、サイドウォール酸化膜３０をマスクとし
て、イオン注入によりソース・ドレイン層１２６を形成
することで、図２０に示すフラッシュメモリの構成が得
られる。
【０３０５】ここで、ＬＤＤ層１２７は、例えば砒素イ
オンを３０ｋｅＶのエネルギーで、１×１０13／ｃｍ2
のドーズ量を注入することで形成する。また、ソース・
ドレイン層１２６は、例えば砒素イオンを５０ｋｅＶの
エネルギーで、５×１０15／ｃｍ2のドーズ量を注入し
た後、８５０℃で６０分間アニールすることで形成す
る。
【０３０６】なお、この後に、キャパシタ形成、層間絶
縁膜の形成、配線層の形成工程等を経ることによりフラ
ッシュメモリが形成されるが、それらの工程の説明およ
び図示は省略する。
【０３０７】＜２−３．特徴的作用効果＞以上説明した
ように本発明に係る実施の形態２のフラッシュメモリ２
００、２００Ａ、２００Ｂは、ポリシリコン層とＷＳｉ
層とのポリサイド構造を有し、特性の異なる複数種類の
トランジスタ（例えば、要求スペックの異なる）に対し
て、ポリシリコン層に対するＷＳｉ層の厚みの割合をそ
れぞれ変えることでゲート酸化膜の実効的な厚みを変え
る構成となっている。従って、耐電圧の異なるトランジ
スタのゲート酸化膜の厚さを、それぞれ異なった厚さに
形成する必要がなくなる。
【０３０８】また、ゲート酸化膜の実効的な厚みを変え
ることで、しきい値を設定することができるので、チャ
ネルドープ層の不純物濃度をトランジスタの特性に合わ
せて変える必要がなく、拡散層からの漏れ電流（拡散層
リーク）を最小限に抑制できる濃度に固定することがで
きる。
【０３０９】従って、チャネルドープ層の不純物濃度は
拡散層リークを最小にするように設定し、耐電圧特性や
しきい値はゲート電極の不純物濃度により調整すること
で、耐電圧についての要求を満足するとともに、しきい
値と拡散層リークとのトレードオフ関係を打開（ブレー
クスルー）することができ、回路設計の制約を解消する
ことができる。
【０３１０】また、厚さの異なるゲート酸化膜を形成す
る場合でも、ゲート酸化膜の実効的な厚みを変えること
で、ゲート酸化膜の種類を削減することができる。従っ
て、ゲート酸化膜の製造工程を簡略化できるとともに、
信頼性に優れ、膜厚の制御性が良好なゲート酸化膜を得
ることができる。
【０３１１】すなわち、図１７、図２０、図２１に示す
構成においては、高耐圧部および周辺回路部のトランジ
スタにおけるゲート酸化膜の厚みは同じであるので、ゲ
ート酸化膜の種類は２種類となる。そして、酸化膜を形
成する工程は、酸化膜２３１を形成する工程（図２３）
と、酸化膜２５１Ａを形成する工程（図２９）だけであ
り、いずれの工程も１回の熱酸化工程で形成しているの
で、図８８〜図１０１を用いて説明した従来の製造方法
のように、１つの酸化膜の形成を複数回に分けて行う必
要はなく、不純物混入や膜厚の制御性の低下を心配する
必要はない。
【０３１２】また、ゲート電極をポリシリコン層とＷＳ
ｉ層とのポリサイド構造とするので、ゲート電極の抵抗
値を低減でき、ポリサイド構造をゲート配線にも使用し
た場合、例えば、ゲート電極のチャージングのための電
流がゲート配線を流れる際に、電圧ドロップなどによる
電流ロスが少なくなる。また、抵抗が小さいため高速動
作が可能となる。
【０３１３】なお、以上説明した本発明に係る実施の形
態２では、単結晶基板上に各種トランジスタを形成する
構成について示したが、ＳＯＩ（silicon on insulato
r）基板上に各種トランジスタを形成する場合であって
も、同様の作用効果を得ることができる。
【０３１４】＜実施の形態３＞ ＜３−１．装置構成＞図３６に本発明に係る実施の形態
３として、ロジック回路を有したＤＲＡＭ（以後、ＬＯ
ＧＩＣ ｉｎ ＤＲＡＭと呼称）３００の部分構成を示
す。
【０３１５】ＬＯＧＩＣ ｉｎ ＤＲＡＭは、ロジック
回路を同一チップ内に作りこむことにより、独立した別
チップとして作られたＤＲＡＭとロジック回路とを組み
合わせて使用するより、高性能かつ低コストを実現でき
る装置である。
【０３１６】一般的に、ＬＯＧＩＣ ｉｎ ＤＲＡＭは
ロジック部とＤＲＡＭ部とに大別される。ここで、ロジ
ック部では、高速であること、すなわち、高駆動能力と
低容量であることが求められている。また、ＤＲＡＭ部
には先に実施の形態１で説明したように、低リーク電流
が求められるメモリセルアレイ部や、低電圧での動作が
要求されるセンスアンプ部などが含まれている。つま
り、１チップのＬＯＧＩＣ ｉｎ ＤＲＡＭにおいて
は、特性の異なる数種類のトランジスタが必要となる。
【０３１７】図３６においては、ロジック部、センスア
ンプ部、メモリセルアレイ部に用いられるＮチャネル型
ＭＯＳトランジスタＴ６１〜Ｔ６３の断面をそれぞれ示
している。
【０３１８】図３６において、Ｎチャネル型ＭＯＳトラ
ンジスタＴ６１〜Ｔ６３は同一の半導体基板５１（Ｐ
型）上に形成されたＰ型のウエル層１５１内に形成され
ている。ウエル層１５１はウエル層１５１内に形成され
たチャネルカット層１５２と、ＬＯＣＯＳ層５２とで素
子間分離され、Ｎチャネル型ＭＯＳトランジスタＴ６１
〜Ｔ６３は、それぞれ素子間分離された領域に形成され
ている。
【０３１９】ロジック部のＮチャネル型ＭＯＳトランジ
スタＴ６１は、ウエル層１５１内に独立して平行に形成
された１対のソース・ドレイン層１５６と、当該ソース
・ドレイン層１５６の向かい合う端縁部に接して形成さ
れた１対のＬＤＤ層１５７とを備えている。
【０３２０】そして、ＬＤＤ層１５７の上部にはゲート
酸化膜５３形成され、当該ゲート酸化膜５３の上部には
ゲート電極５５Ａが形成されている。また、ゲート酸化
膜５３およびゲート電極５５Ａの側面にはサイドウォー
ル酸化膜５６が形成されている。また、ゲート電極５５
Ａの下層のウエル層１５１内には、チャネルドープ層１
５５Ａが形成されている。
【０３２１】センスアンプ部のＮチャネル型ＭＯＳトラ
ンジスタＴ６２は、ウエル層１５１内に独立して平行に
形成された１対のソース・ドレイン層１５６と、当該ソ
ース・ドレイン層１５６の向かい合う端縁部に接して形
成された１対のＬＤＤ層１５７とを備えている。
【０３２２】そして、ＬＤＤ層１５７の上部にはゲート
酸化膜５３が形成され、当該ゲート酸化膜５３の上部に
はゲート電極５５Ａが形成されている。また、ゲート酸
化膜５３およびゲート電極５５Ａの側面にはサイドウォ
ール酸化膜５６が形成されている。また、ゲート電極５
５Ａの下層のウエル層１５１内には、チャネルドープ層
１５４が形成されている。
【０３２３】なお、ゲート電極５５Ａは、ゲート酸化膜
５３の上部に順に積層されたポリシリコン層Ｍ２１とＷ
Ｓｉ層Ｌ２１とで構成されている。
【０３２４】メモリセルアレイ部のＮチャネル型ＭＯＳ
トランジスタＴ６３は、ウエル層１５１内に独立して平
行に形成された一対のソース・ドレイン層１５６と、当
該ソース・ドレイン層１５６の向かい合う端縁部に接し
て形成された一対のＬＤＤ層１５７とを備えている。
【０３２５】そして、ソース・ドレイン層１５６および
ＬＤＤ層１５７の上部にはゲート酸化膜５３が形成さ
れ、当該ゲート酸化膜５３の上部にはゲート電極５５Ｂ
が形成されている。また、ゲート酸化膜５３およびゲー
ト電極５５Ｂの側面にはサイドウォール酸化膜５６が形
成されている。また、ゲート電極５５Ｂの下層のウエル
層１５１内には、チャネルドープ層１５５Ａが形成され
ている。なお、メモリセルアレイ部はゲートアレイ構造
となっており、隣合うゲートどうしが１のソース・ドレ
イン層１５６を共有する構造となっており、その構造が
連続して配設された構成となっている。
【０３２６】なお、ゲート電極５５Ｂは、ゲート酸化膜
５３の上部に順に積層されたポリシリコン層Ｍ２１とＷ
Ｓｉ層Ｌ２２とで構成されている。
【０３２７】表７にＮチャネル型ＭＯＳトランジスタＴ
６１〜Ｔ６３の構成諸元を示す。
【０３２８】
【表７】
【０３２９】表７において、Ｎチャネル型ＭＯＳトラン
ジスタＴ６１〜Ｔ６３のそれぞれのチャネルドープ層形
成時の不純物ドーズ量は、５×１０12／ｃｍ2、１×１
０12／ｃｍ2、５×１０12／ｃｍ2となっている。なお、
注入不純物は何れもボロン（Ｂ）であり、注入エネルギ
ーは何れも５０ｋｅＶである。
【０３３０】また、Ｎチャネル型ＭＯＳトランジスタＴ
６１〜Ｔ６３のそれぞれのゲート酸化膜の厚みは、何れ
も６０オングストロームとなっている。
【０３３１】また、Ｎチャネル型ＭＯＳトランジスタＴ
６１〜Ｔ６３のそれぞれのゲート電極形成時の不純物ド
ーズ量はいずれも５×１０15／ｃｍ2となっている。な
お、注入不純物はリンであり、注入エネルギーは３０ｋ
ｅＶである。
【０３３２】図３６で示したロジック部、センスアンプ
部、メモリセルアレイ部のＮチャネル型ＭＯＳトランジ
スタＴ６１〜Ｔ６３における、Ａ−Ａ’線、Ｂ−Ｂ’
線、およびＣ−Ｃ’線による断面部分の不純物プロファ
イルを図３７に示す。
【０３３３】図３７において、横軸に断面方向の位置
（深さ）を、縦軸に不純物濃度を示す。なお、横軸は図
に向かって左側から順に、ゲート電極（ポリシリコン
層）、ゲート酸化膜（ＳｉＯ2層）、ウエル層（バルク
シリコン層）となっており、ゲート電極のＷＳｉ層は省
略している。
【０３３４】表７に示すように、Ｎチャネル型ＭＯＳト
ランジスタＴ６１〜Ｔ６３のゲート電極５５Ａおよび５
５Ｂにおいては、ポリシリコン層の厚みは共通である
が、ゲート電極５５Ａと５５Ｂとではポリシリコン層に
対するＷＳｉ層の厚みの割合が異なっている。すなわ
ち、Ｎチャネル型ＭＯＳトランジスタＴ６１およびＴ６
２のゲート電極５５Ａにおける、ポリシリコン層に対す
るＷＳｉ層の厚みの割合は２対１であるが、Ｎチャネル
型ＭＯＳトランジスタＴ６３のゲート電極５５Ｂにおけ
る、ポリシリコン層に対するＷＳｉ層の厚みの割合は１
対２となっている。
【０３３５】先に説明したように、ポリシリコン層に対
するＷＳｉ層の厚みの割合が高くなるほど、ポリシリコ
ン層からＷＳｉ層に取り込まれる不純物が多くなり、ポ
リシリコン層中の不純物はＷＳｉ層側に偏って存在し、
ポリシリコン層中の不純物濃度が不均一な分布となる。
【０３３６】従って、図３７に示すようにゲート電極中
の不純物プロファイルは、Ａ−Ａ’線およびＢ−Ｂ’線
で示すように、ロジック部およびセンスアンプ部のトラ
ンジスタＴ６１およびＴ６２は比較的平坦であるが、Ｃ
−Ｃ’線で示すように、メモリセルアレイ部のトランジ
スタＴ６３においては急峻なプロファイルとなってい
る。
【０３３７】従って、メモリセルアレイ部においてはゲ
ート酸化膜近傍における不純物濃度が最も低くなり、メ
モリセルアレイ部のゲート電極において空乏層が最も広
くなり、酸化膜の実効的な厚さが最も厚くなり、しきい
値が高くなる。
【０３３８】なお、ウエル層内のチャネルドープ層の不
純物濃度は、トランジスタＴ６１およびＴ６３において
同一となるように形成されているので、Ａ−Ａ’線、Ｃ
−Ｃ’は重なり合っている。
【０３３９】図３８に各ゲート酸化膜の実際の厚みと、
実効的な厚みを示す。図３８において、横軸左側から順
にロジック部、センスアンプ部、メモリセルアレイ部の
それぞれのＮチャネル型ＭＯＳトランジスタを表示して
いる。図３８に示されるように、何れのトランジスタに
おいても実際の厚みは同じであるが、図３８から明らか
なように、各ゲート酸化膜の実効的な厚みは、メモリセ
ルアレイ部において特に厚くなっている。
【０３４０】なお、図３８に示すのと同様に、メモリセ
ルアレイ部におけるゲート酸化膜の実効的な厚みを最も
厚くするためには、以下に説明するような構成としても
良い。
【０３４１】＜３−１−１．装置構成の変形例１＞図３
９に複数種類のトランジスタを作り込んだＬＯＧＩＣ
ｉｎ ＤＲＡＭ３００Ａの部分構成を示す。なお、図３
９において、図３６に示すＬＯＧＩＣ ｉｎ ＤＲＡＭ
３００と同一の構成には同一の符号を付し、重複する説
明は省略する。
【０３４２】図３９においては、ロジック部、センスア
ンプ部、メモリセルアレイ部に用いられるＮチャネル型
ＭＯＳトランジスタＴ６４〜Ｔ６６の断面をそれぞれ示
している。
【０３４３】図３９において、Ｎチャネル型ＭＯＳトラ
ンジスタＴ６４およびＴ６５はゲート電極５５Ｃを有
し、Ｎチャネル型ＭＯＳトランジスタＴ６６はゲート電
極５５Ｄを有している。そして、ゲート電極５５Ｃは、
ゲート酸化膜３の上部に順に積層されたポリシリコン層
Ｍ２２とＷＳｉ層Ｌ２３とで構成され、ゲート電極５５
Ｄは、ゲート酸化膜３の上部に順に積層されたポリシリ
コン層Ｍ２３とＷＳｉ層Ｌ２３とで構成されている。
【０３４４】そして、Ｎチャネル型ＭＯＳトランジスタ
Ｔ６４〜Ｔ６６におけるゲート電極５５Ｃおよび５５Ｄ
のＷＳｉ層Ｌ２３の厚みは１０００オングストロームで
あり、ポリシリコン層Ｍ２２およびＭ２３の厚みは、そ
れぞれ２０００オングストロームおよび５００オングス
トロームとなっている。
【０３４５】このように、Ｎチャネル型ＭＯＳトランジ
スタＴ６４〜Ｔ６６のゲート電極５５Ｃおよび５５Ｄに
おいては、ＷＳｉ層の厚みは共通であるが、しきい値が
高いことを期待されるメモリセルアレイ部のポリシリコ
ン層は薄く構成されているので、ポリシリコン層に対す
るＷＳｉ層の厚みの割合が高くなり、ポリシリコン層か
らＷＳｉ層に取り込まれる不純物が多くなり、ポリシリ
コン層中の不純物はＷＳｉ層側に偏って存在し、ポリシ
リコン層中の不純物濃度が不均一な分布となる。
【０３４６】従って、ポリシリコン層の最も薄いゲート
電極５５Ｄのゲート酸化膜近傍における不純物濃度は最
も低くなり、メモリセルアレイ部のゲート電極において
空乏層が最も広くなり、酸化膜の実効的な厚さが最も厚
くなり、しきい値が高くなる。
【０３４７】＜３−１−２．装置構成の変形例２＞図４
０に複数種類のトランジスタを作り込んだＬＯＧＩＣ
ｉｎ ＤＲＡＭ３００Ｂの部分構成を示す。なお、図４
０において、図３６に示すＬＯＧＩＣ ｉｎ ＤＲＡＭ
３００と同一の構成には同一の符号を付し、重複する説
明は省略する。
【０３４８】図４０においては、ロジック部、センスア
ンプ部、メモリセルアレイ部に用いられるＮチャネル型
ＭＯＳトランジスタＴ６７〜Ｔ６９の断面をそれぞれ示
している。
【０３４９】図４０において、Ｎチャネル型ＭＯＳトラ
ンジスタＴ６７およびＴ６８はゲート電極５５Ｅを有
し、Ｎチャネル型ＭＯＳトランジスタＴ６９はゲート電
極５５Ｆを有している。そして、ゲート電極５５Ｅは、
ゲート酸化膜３の上部に順に積層されたポリシリコン層
Ｍ２４とＷＳｉ層Ｌ２４とで構成され、ゲート電極５５
Ｆは、ゲート酸化膜３の上部に順に積層されたポリシリ
コン層Ｍ２５とＷＳｉ層Ｌ２５とで構成されている。
【０３５０】そして、Ｎチャネル型ＭＯＳトランジスタ
Ｔ６７〜Ｔ６９におけるゲート電極５５Ｅおよび５５Ｆ
のＷＳｉ層Ｌ２４およびＬ２５の厚みは１０００オング
ストロームおよび２０００オングストロームであり、ポ
リシリコン層Ｍ２４およびＭ２５の厚みは、それぞれ２
０００オングストロームおよび１０００オングストロー
ムとなっており、ゲート電極５５Ｅおよび５５Ｆの全体
の厚みは何れも３０００オングストロームとなってい
る。
【０３５１】このように、Ｎチャネル型ＭＯＳトランジ
スタＴ６７〜Ｔ６９のゲート電極５５Ｅおよび５５Ｆに
おいては、ポリシリコン層およびＷＳｉ層の厚みはそれ
ぞれ異なっているが、しきい値が高いことを期待される
メモリセルアレイ部においては、ポリシリコン層に対す
るＷＳｉ層の厚みの割合が高くなり、ポリシリコン層か
らＷＳｉ層に取り込まれる不純物が多くなり、ポリシリ
コン層中の不純物はＷＳｉ層側に偏って存在し、ポリシ
リコン層中の不純物濃度が不均一な分布となる。
【０３５２】従って、ゲート電極５５Ｄのゲート酸化膜
近傍における不純物濃度は最も低くなり、メモリセルア
レイ部のゲート電極において空乏層が最も広くなり、酸
化膜の実効的な厚さが最も厚くなり、しきい値が高くな
る。
【０３５３】＜３−２．製造方法＞本発明に係る実施の
形態３の製造方法として、以上説明したＬＯＧＩＣ ｉ
ｎＤＲＡＭ３００、３００Ａ、３００Ｂのうち、図３９
を用いて説明したＬＯＧＩＣ ｉｎ ＤＲＡＭ３００Ａ
のＮチャネル型ＭＯＳトランジスタＴ６４〜Ｔ６６の製
造方法について、図４１〜図４７を用いて説明する。
【０３５４】まず、図４１に示す工程において、Ｐ型の
半導体基板５１の表面にロコス法によりＬＯＣＯＳ層
（フィールド酸化膜）５２を、例えば４０００オングス
トロームの厚さに形成する。続いて、例えばボロンイオ
ンを、７００ｋｅＶのエネルギーで、１×１０13／ｃｍ
2のドーズ量を注入することで、半導体基板５１内にＰ
型のウエル領域１５１を形成する。なお、半導体基板５
１内にはＰチャネル型ＭＯＳトランジスタを形成するた
めにＮ型のウエル領域も形成されるが、説明および図示
は省略する。次に、例えばボロンイオンを、１３０ｋｅ
Ｖのエネルギーで、５×１０12／ｃｍ2のドーズ量を注
入することで、半導体基板１内にチャネルカット層１５
２を形成する。なお、チャネルカット層１５２は、ＬＯ
ＣＯＳ層５２とで素子間分離領域を形成するような形状
に形成する。
【０３５５】次に、ウエル領域１５１内の所定位置に、
センスアンプ部のトランジスタＴ６２に合わせた最も不
純物濃度の低いチャネルドープ層１５０を形成する。こ
のとき、ロジック部およびメモリセルアレイ部のトラン
ジスタＴ６１およびＴ６３の形成領域にもチャネルドー
プ層１５０が形成される。なお、チャネルドープ層１５
０の形成は、例えばボロンイオンを、５０ｋｅＶのエネ
ルギーで、１×１０12／ｃｍ2のドーズ量を注入するこ
とで行う。
【０３５６】次に、図４２に示す工程において、センス
アンプ部の上部にレジストマスクＲ２５１を形成し、ロ
ジック部およびメモリセルアレイ部のチャネルドープ層
１５０に選択的に不純物を追加注入し、ロジック部およ
びメモリセルアレイ部のトランジスタＴ６４およびＴ６
６に合わせた不純物濃度のチャネルドープ層１５０Ａを
形成する。なお、チャネルドープ層１５０Ａの形成は、
例えばボロンイオンを、５０ｋｅＶのエネルギーで、４
×１０12／ｃｍ2のドーズ量を注入することで行う。
【０３５７】次に、図４３に示す工程において、半導体
基板５１の主面上にゲート酸化膜５３となる酸化膜５３
１を熱酸化法により形成した後、その上にゲート電極材
料として、（ノンドープ）ポリシリコン層５５０をＣＶ
Ｄ法にて形成する。なお、酸化膜５３１の厚みは６０オ
ングストローム程度、ポリシリコン層５５０の厚みは２
０００オングストローム程度である。
【０３５８】次に、図４４に示す工程において、ポリシ
リコン層５５０に不純物イオンを注入し、ドープトポリ
シリコン層５５１を形成する。なお、ドープトポリシリ
コン層５５１の形成は、例えばリンイオンを、３０ｋｅ
Ｖのエネルギーで、５×１０15／ｃｍ2のドーズ量を注
入することで行う。
【０３５９】次に、図４５に示す工程においてロジック
部およびセンスアンプ部の上部にレジストマスクＲ２５
５を形成し、メモリセルアレイ部のドープトポリシリコ
ン層５５１を選択的にエッチバックし、メモリセルアレ
イ部のＮチャネル型ＭＯＳトランジスタＴ６６に合わせ
た厚み（５００オングストローム）のドープトポリシリ
コン層５５２を形成する。
【０３６０】次に、レジストマスクＲ２５５を除去した
後、図４６に示す工程において、ドープトポリシリコン
層５５１および５５２の上部にＷＳｉ層５６０を形成す
る。なお、ＷＳｉ層５６０の形成方法としては、例えば
スパッタリング法を使用し、その厚さは１０００オング
ストローム程度である。
【０３６１】次に、図４７に示す工程において、ＷＳｉ
層５６０の上部にレジストマスクＲ２５６を形成し、パ
ターンニングによりゲート電極５５Ｃ、５５Ｄおよびゲ
ート酸化膜５３を形成する。
【０３６２】次に、ロジック部、センスアンプ部、メモ
リセルアレイ部にイオン注入によりＬＤＤ層１５７を形
成した後、ゲート酸化膜５３およびゲート電極５５Ｃ、
５５Ｄの側面に、約１０００オングストロームの厚さの
サイドウォール酸化膜５６を形成する。そして、サイド
ウォール酸化膜５６をマスクとして、イオン注入により
ソース・ドレイン層１５６を形成することで、図３９に
示すＬＯＧＩＣ ｉｎＤＲＡＭ３００Ａの構成が得られ
る。
【０３６３】ここで、ＬＤＤ層１５７は、例えば砒素
（Ａｓ）イオンを３０ｋｅＶのエネルギーで、１×１０
13／ｃｍ2のドーズ量を注入することで形成する。ま
た、ソース・ドレイン層１５６は、例えば砒素イオンを
５０ｋｅＶのエネルギーで、５×１０15／ｃｍ2のドー
ズ量を注入した後、８５０℃で３０分間アニールするこ
とで形成する。
【０３６４】なお、この後に、キャパシタ形成、層間絶
縁膜の形成、配線層の形成工程等を経ることによりＬＯ
ＧＩＣ ｉｎ ＤＲＡＭが形成されるが、それらの工程
の説明および図示は省略する。
【０３６５】＜３−３．特徴的作用効果＞以上説明した
ように本発明に係る実施の形態３のＬＯＧＩＣ ｉｎ
ＤＲＡＭ３００、３００Ａ、３００Ｂは、ポリシリコン
層とＷＳｉ層とのポリサイド構造を有し、特性の異なる
複数種類のトランジスタ（例えば、要求スペックの異な
る）に対して、ポリシリコン層に対するＷＳｉ層の厚み
の割合を変えることでゲート酸化膜の実効的な厚みを変
えてしきい値を設定する構成となっている。
【０３６６】すなわち、ポリシリコン層に対してＷＳｉ
層の厚みが厚いメモリセルアレイ部では、ゲート電極内
に広い範囲で空乏層が形成され、酸化膜厚が実効的に厚
くなって、しきい値が高くできる。
【０３６７】また、センスアンプ部においては、チャネ
ルドープ層の不純物濃度を他よりも低くすることで、拡
散層からの漏れ電流（拡散層リーク）を最小限に抑制す
ることができる。
【０３６８】このように、チャネルドープ層の不純物濃
度は拡散層リークを最小にするように設定し、しきい値
はゲート電極のポリシリコン層に対するＷＳｉ層の厚み
の割合により設定することで、しきい値と拡散層リーク
とのトレードオフ関係を打開（ブレークスルー）するこ
とができ、回路設計の制約を解消することができる。
【０３６９】なお、以上説明した本発明に係る実施の形
態３では、単結晶基板上に各種トランジスタを形成する
構成について示したが、ＳＯＩ（silicon on insulato
r）基板上に各種トランジスタを形成する場合であって
も、同様の作用効果を得ることができる。
【０３７０】また、ゲート電極をポリシリコン層とＷＳ
ｉ層とのポリサイド構造とするので、ゲート電極の抵抗
値を低減でき、ポリサイド構造をゲート配線にも使用し
た場合、例えば、ゲート電極のチャージングのための電
流がゲート配線を流れる際に、電圧ドロップなどによる
電流ロスが少なくなる。また、抵抗が小さいため高速動
作が可能となる。
【０３７１】＜実施の形態４＞ ＜４−１．装置構成＞図４８に本発明に係る実施の形態
４として、ロジック回路を有したフラッシュメモリ（以
後、ＬＯＧＩＣ ｉｎ ＦＬＡＳＨと呼称）４００の部
分構成を示す。
【０３７２】一般に、ＬＯＧＩＣ ｉｎ ＦＬＡＳＨ
は、ロジック部とフラッシュメモリ部とに大別され、ロ
ジック部では、高速であること、すなわち、高駆動能力
と低容量であることが求められている。
【０３７３】また、フラッシュメモリ部では、高電圧が
印加される高耐圧部やトンネル酸化膜に高い信頼性が求
められるセルアレイ部などを有している。つまり、１チ
ップのＬＯＧＩＣ ｉｎ ＦＬＡＳＨ内で特性の異なる
数種類のトランジスタが必要となる。
【０３７４】図４８においては、ロジック部、高耐圧
部、メモリセルアレイ部に用いられるＮチャネル型ＭＯ
ＳトランジスタＴ７１〜Ｔ７３の断面をそれぞれ示して
いる。
【０３７５】図４８において、Ｎチャネル型ＭＯＳトラ
ンジスタＴ７１〜Ｔ７３は同一の半導体基板７１（Ｐ
型）上に形成されたＰ型のウエル層１７１内に形成され
ている。ウエル層１７１は、ウエル層１７１内に形成さ
れたチャネルカット層１７２と、ＬＯＣＯＳ層７２とで
素子間分離され、Ｎチャネル型ＭＯＳトランジスタＴ７
１〜Ｔ７３は、それぞれ素子間分離された領域に形成さ
れている。
【０３７６】ロジック部のＮチャネル型ＭＯＳトランジ
スタＴ７１は、ウエル層１７１内に独立して平行に形成
された１対のソース・ドレイン層１７６と、当該ソース
・ドレイン層１７６の向かい合う端縁部に接して形成さ
れた１対のＬＤＤ層１７７とを備えている。
【０３７７】そして、ＬＤＤ層１７７の上部にはゲート
酸化膜７６が形成され、当該ゲート酸化膜７６の上部に
はゲート電極７９Ａが形成されている。また、ゲート酸
化膜７６およびゲート電極７９Ａの側面にはサイドウォ
ール酸化膜８０が形成されている。また、ゲート電極７
９Ａの下層のウエル層１７１内には、チャネルドープ層
１７３が形成されている。
【０３７８】なお、ゲート電極７９Ａは、ゲート酸化膜
７６の上部に順に積層されたポリシリコン層Ｍ３１とＷ
Ｓｉ層Ｌ３１とで構成されている。
【０３７９】フラッシュメモリ部における高耐圧部のＮ
チャネル型ＭＯＳトランジスタＴ７２は、ウエル層１７
１内に独立して平行に形成された１対のソース・ドレイ
ン層１７６と、当該ソース・ドレイン層１７６の向かい
合う端縁部に接して形成された１対のＬＤＤ層１７７と
を備えている。
【０３８０】そして、ＬＤＤ層１７７の上部にはゲート
酸化膜７６が形成され、当該ゲート酸化膜７６の上部に
はゲート電極７９Ｂが形成されている。また、ゲート酸
化膜７６およびゲート電極７９Ｂの側面にはサイドウォ
ール酸化膜８０が形成されている。また、ゲート電極７
９Ｂの下層のウエル層１７１内には、チャネルドープ層
１７３が形成されている。
【０３８１】なお、ゲート電極７９Ｂは、ゲート酸化膜
７６の上部に順に積層されたポリシリコン層Ｍ３１とＷ
Ｓｉ層Ｌ３２とで構成されている。
【０３８２】フラッシュメモリ部におけるメモリセルア
レイ部のＮチャネル型ＭＯＳトランジスタＴ７３は、ウ
エル層１７１内に独立して平行に形成された一対のソー
ス・ドレイン層１７６を備え、ソース・ドレイン層１７
６の端縁部上部にはトンネル酸化膜７３が形成され、当
該トンネル酸化膜７３の上部にはフローティングゲート
電極７７、層間絶縁膜７４、コントロールゲート電極７
９Ａが順次形成されている。
【０３８３】また、トンネル酸化膜７３、フローティン
グゲート電極７７、層間絶縁膜７４、コントロールゲー
ト電極７９Ａの側面にはサイドウォール酸化膜８０が形
成されている。なお、コントロールゲート電極７９Ａ
は、ゲート電極７９Ａと同じ構成であるので、以後、ゲ
ート電極７９Ａとして扱う。
【０３８４】また、フローティングゲート電極７７の下
層のウエル層１７１内には、チャネルドープ層１７３が
形成されている。
【０３８５】なお、メモリセルアレイ部はゲートアレイ
構造となっており、隣合うゲートどうしが１のソース・
ドレイン層１７６を共有する構造となっており、その構
造が連続して配設された構成となっている。
【０３８６】表８にＮチャネル型ＭＯＳトランジスタＴ
７１〜Ｔ７３の構成諸元を示す。
【０３８７】
【表８】
【０３８８】表８において、Ｎチャネル型ＭＯＳトラン
ジスタＴ７１〜Ｔ７３のそれぞれのゲート酸化膜の厚み
は、５０オングストローム、５０オングストローム、１
００オングストロームとなっている。
【０３８９】また、Ｎチャネル型ＭＯＳトランジスタＴ
７１〜Ｔ７３のそれぞれのチャネルドープ層形成時の不
純物ドーズ量は、何れも１×１０12／ｃｍ2となってい
る。なお、注入不純物は何れもボロン（Ｂ）であり、注
入エネルギーは何れも５０ｋｅＶである。
【０３９０】また、Ｎチャネル型ＭＯＳトランジスタＴ
７１〜Ｔ７３のそれぞれのゲート電極形成時の不純物ド
ーズ量は、何れも５×１０15／ｃｍ2となっている。な
お、注入不純物は何れもリン（Ｐ）であり、注入エネル
ギーは何れも３０ｋｅＶである。
【０３９１】また、図４８で示したロジック部、高耐圧
部、およびメモリセルアレイ部のＮチャネル型ＭＯＳト
ランジスタＴ７１〜Ｔ７３における、Ａ−Ａ’線、Ｂ−
Ｂ’線、およびＣ−Ｃ’線による断面部分の不純物プロ
ファイルを図４９に示す。
【０３９２】図４９において、横軸に断面方向の位置
（深さ）を、縦軸に不純物濃度を示す。なお、メモリセ
ルアレイ部のＮチャネル型ＭＯＳトランジスタＴ７３の
構成順序を図面上部に、他のＭＯＳトランジスタの構成
順序を図面横軸に示す。
【０３９３】図面上部において、図に向かって左側から
順に、コントロールゲート電極のポリシリコン層、層間
絶縁膜（ＯＮＯ膜）、フローティングゲート電極（ポリ
シリコン層）、トンネル酸化膜（ＳｉＯ2層）、ウエル
層（バルクシリコン層）となっており、ゲート電極のＷ
Ｓｉ層は省略している。
【０３９４】また、図面横軸において、図に向かって左
側から順に、ゲート電極のポリシリコン層、ゲート酸化
膜（ＳｉＯ2層）、ウエル層（バルクシリコン層）とな
っており、ゲート電極のＷＳｉ層は省略している。
【０３９５】先に説明したように、ポリシリコン層に対
するＷＳｉ層の厚みの割合が高くなるほど、ポリシリコ
ン層からＷＳｉ層に取り込まれる不純物が多くなり、ポ
リシリコン層中の不純物はＷＳｉ層側に偏って存在し、
ポリシリコン層中の不純物濃度が不均一な分布となる。
【０３９６】表８に示すように、Ｎチャネル型ＭＯＳト
ランジスタＴ７１〜Ｔ７３のゲート電極７９Ａおよび７
９Ｂにおいては、ポリシリコン層の厚みは共通である
が、ゲート電極７９Ａと７９Ｂとではポリシリコン層に
対するＷＳｉ層の厚みの割合が異なっている。すなわ
ち、Ｎチャネル型ＭＯＳトランジスタＴ７１およびＴ７
３のゲート電極７９Ａにおける、ポリシリコン層に対す
るＷＳｉ層の厚みの割合は２対１であるが、Ｎチャネル
型ＭＯＳトランジスタＴ７２のゲート電極７９Ｂにおけ
る、ポリシリコン層に対するＷＳｉ層の厚みの割合は１
対２となっている。
【０３９７】従って、図４９に示すようにゲート電極中
の不純物プロファイルは、Ｂ−Ｂ’線で示すように、ポ
リシリコン層に対するＷＳｉ層の厚みの割合が最も大き
な高耐圧部のトランジスタＴ７２が最も急峻であり、Ａ
−Ａ’線、およびＣ−Ｃ’線で示すように、ポリシリコ
ン層に対するＷＳｉ層の厚みの割合が同じロジック部の
トランジスタＴ７１およびメモリセルアレイ部のトラン
ジスタＴ７３においては緩やかなプロファイルとなって
いる。
【０３９８】従って、ゲート酸化膜近傍における不純物
濃度の最も低い高耐圧部のゲート電極において空乏層が
最も広くなり、酸化膜の実効的な厚さが最も厚くなり、
しきい値が高くなる。
【０３９９】なお、図４９に示すように、ロジック部
（Ａ−Ａ’線）、高耐圧部（Ｂ−Ｂ’線）、メモリセル
アレイ部（Ｃ−Ｃ’線）の何れのトランジスタにおいて
も、チャネルドープ層の不純物プロファイルは同じであ
る。
【０４００】なお、メモリセルアレイ部のＮチャネル型
ＭＯＳトランジスタＴ７３のフローティングゲート電極
はＣＶＤ法で形成するため、不純物プロファイルは一定
である。
【０４０１】図５０に各ゲート酸化膜の実際の厚みと、
実効的な厚みを示す。図５０において、横軸左側から順
にロジック部、高耐圧部、メモリセルアレイ部のそれぞ
れのＮチャネル型ＭＯＳトランジスタを示している。図
５０から明らかなように、各ゲート酸化膜の実効的な厚
みは、高耐圧部において特に厚くなっている。
【０４０２】なお、図５０に示すのと同様に、高耐圧部
におけるゲート酸化膜の実効的な厚みを最も厚くするた
めには、以下に説明するような構成としても良い。
【０４０３】＜４−１−１．装置構成の変形例１＞図５
１に複数種類のトランジスタを作り込んだＬＯＧＩＣ
ｉｎ ＦＬＡＳＨ４００Ａの部分構成を示す。なお、図
５１において、図４８に示すＬＯＧＩＣｉｎ ＦＬＡＳ
Ｈ４００と同一の構成には同一の符号を付し、重複する
説明は省略する。
【０４０４】図５１においては、ロジック部、高耐圧
部、メモリセルアレイ部に用いられるＮチャネル型ＭＯ
ＳトランジスタＴ７４〜Ｔ７６の断面をそれぞれ示して
いる。
【０４０５】図５１において、Ｎチャネル型ＭＯＳトラ
ンジスタＴ７４およびＴ７６はゲート電極７９Ｃを有
し、Ｎチャネル型ＭＯＳトランジスタＴ７５はゲート電
極７９Ｄを有している。そして、ゲート電極７９Ｃは、
ゲート酸化膜７６（層間絶縁膜７４）の上部に順に積層
されたポリシリコン層Ｍ３２とＷＳｉ層Ｌ３３とで構成
され、ゲート電極７９Ｄは、ゲート酸化膜７６の上部に
順に積層されたポリシリコン層Ｍ３３とＷＳｉ層Ｌ３３
とで構成されている。
【０４０６】そして、Ｎチャネル型ＭＯＳトランジスタ
Ｔ７４〜Ｔ７６におけるゲート電極７９Ｃおよび７９Ｄ
のＷＳｉ層Ｌ３３の厚みは１０００オングストロームで
あり、ポリシリコン層Ｍ３２およびＭ３３の厚みは、そ
れぞれ２０００オングストロームおよび５００オングス
トロームとなっている。
【０４０７】このように、Ｎチャネル型ＭＯＳトランジ
スタＴ７４〜Ｔ７６のゲート電極７９Ｃおよび７９Ｄに
おいては、ＷＳｉ層の厚みは共通であるが、しきい値が
高いことを期待される高耐圧部においては、ポリシリコ
ン層のポリシリコン層は薄く構成されているので、ポリ
シリコン層に対するＷＳｉ層の厚みの割合が高くなり、
ポリシリコン層からＷＳｉ層に取り込まれる不純物が多
くなり、ポリシリコン層中の不純物はＷＳｉ層側に偏っ
て存在し、ポリシリコン層中の不純物濃度が不均一な分
布となる。
【０４０８】従って、ポリシリコン層の最も薄いゲート
電極７９Ｄのゲート酸化膜近傍における不純物濃度は最
も低くなり、メモリセルアレイ部のゲート電極において
空乏層が最も広くなり、酸化膜の実効的な厚さが最も厚
くなり、しきい値が高くなる。
【０４０９】＜４−１−２．装置構成の変形例２＞図５
２に複数種類のトランジスタを作り込んだＬＯＧＩＣ
ｉｎ ＦＬＡＳＨ４００Ｂの部分構成を示す。なお、図
５２において、図４８に示すＬＯＧＩＣｉｎ ＦＬＡＳ
Ｈ４００と同一の構成には同一の符号を付し、重複する
説明は省略する。
【０４１０】図５２においては、ロジック部、高耐圧
部、メモリセルアレイ部に用いられるＮチャネル型ＭＯ
ＳトランジスタＴ７７〜Ｔ７９の断面をそれぞれ示して
いる。
【０４１１】図５２において、Ｎチャネル型ＭＯＳトラ
ンジスタＴ７７およびＴ７９はゲート電極７９Ｅを有
し、Ｎチャネル型ＭＯＳトランジスタＴ７８はゲート電
極７９Ｆを有している。そして、ゲート電極７９Ｅは、
ゲート酸化膜７６（層間絶縁膜７４）の上部に順に積層
されたポリシリコン層Ｍ３４とＷＳｉ層Ｌ３４とで構成
され、ゲート電極７９Ｆは、ゲート酸化膜７６の上部に
順に積層されたポリシリコン層Ｍ３５とＷＳｉ層Ｌ３５
とで構成されている。
【０４１２】そして、Ｎチャネル型ＭＯＳトランジスタ
Ｔ７７〜Ｔ７９におけるゲート電極７９Ｅおよび７９Ｆ
のＷＳｉ層Ｌ３４およびＬ３５の厚みは１０００オング
ストロームおよび２０００オングストロームであり、ポ
リシリコン層Ｍ３４およびＭ３５の厚みは、それぞれ２
０００オングストロームおよび１０００オングストロー
ムとなっており、ゲート電極７９Ｅおよび７９Ｆの全体
の厚みは何れも３０００オングストロームとなってい
る。
【０４１３】このように、Ｎチャネル型ＭＯＳトランジ
スタＴ７７〜Ｔ７９のゲート電極７９Ｅおよび７９Ｆに
おいては、ポリシリコン層およびＷＳｉ層の厚みはそれ
ぞれ異なっているが、しきい値が高いことを期待される
高耐圧部においては、ポリシリコン層は薄く構成されて
いるので、ポリシリコン層に対するＷＳｉ層の厚みの割
合が高くなり、ポリシリコン層からＷＳｉ層に取り込ま
れる不純物が多くなり、ポリシリコン層中の不純物はＷ
Ｓｉ層側に偏って存在し、ポリシリコン層中の不純物濃
度が不均一な分布となる。
【０４１４】従って、ゲート電極７９Ｆのゲート酸化膜
近傍における不純物濃度は最も低くなり、メモリセルア
レイ部のゲート電極において空乏層が最も広くなり、酸
化膜の実効的な厚さが最も厚くなり、しきい値が高くな
る。
【０４１５】＜４−２．製造方法＞本発明に係る実施の
形態４の製造方法として、以上説明したＬＯＧＩＣ ｉ
ｎＦＬＡＳＨ４００、４００Ａ、４００Ｂのうち、図５
１を用いて説明したＬＯＧＩＣ ｉｎ ＦＬＡＳＨ４０
０ＡのＮチャネル型ＭＯＳトランジスタＴ７４〜Ｔ７６
の製造方法について、図５３〜図６６を用いて説明す
る。
【０４１６】まず、図５３に示す工程において、Ｐ型の
半導体基板７１の表面にロコス法によりＬＯＣＯＳ層
（フィールド酸化膜）７２を、例えば４０００オングス
トロームの厚さに形成する。続いて、例えばボロンイオ
ンを、７００ｋｅＶのエネルギーで、１×１０13／ｃｍ
2のドーズ量を注入することで、半導体基板７１内にＰ
型のウエル領域１７１を形成する。なお、半導体基板７
１内にはＰチャネル型ＭＯＳトランジスタを形成するた
めにＮ型のウエル領域も形成されるが、説明および図示
は省略する。次に、例えばボロンイオンを、１３０ｋｅ
Ｖのエネルギーで、５×１０12／ｃｍ2のドーズ量を注
入することで、半導体基板７１内にチャネルカット層１
７２を形成する。なお、チャネルカット層１７２は、Ｌ
ＯＣＯＳ層７２とで素子間分離領域を形成するような形
状に形成する。
【０４１７】次に、ウエル領域１７１内にチャネルドー
プ層１７０を形成する。なお、チャネルドープ層１７０
の形成は、例えばボロンイオンを、５０ｋｅＶのエネル
ギーで、１×１０12／ｃｍ2のドーズ量を注入すること
で行う。
【０４１８】次に、図５４に示す工程において、半導体
基板７１の主面上にトンネル酸化膜７３となる酸化膜７
３１を熱酸化法により形成した後、その上にゲート電極
材料として、例えばドープトポリシリコン層７７１をＣ
ＶＤ法にて形成する。なお、酸化膜７３１の厚みは１０
０オングストローム程度、ドープトポリシリコン層７７
１の厚みは１０００オングストローム程度で、その不純
物としてはリン（Ｐ）を使用し、濃度は１×１０20／ｃ
ｍ3程度である。
【０４１９】次に、図５５に示す工程において、メモリ
セルアレイ部におけるドープトポリシリコン層７７１の
上部に選択的にレジストマスクＲ２７１を形成する。こ
の場合、レジストマスクＲ２７１はメモリセルアレイ部
のゲート幅方向に沿って形成される。そして、レジスト
マスクＲ２７１で覆われていない部分のドープトポリシ
リコン層７７１を異方性エッチングにより除去する。こ
の状態を図５６に示す。
【０４２０】図５６は、図５５を上面側（レジストマス
クＲ２７１を形成する側）から見た平面図であり、レジ
ストマスクＲ２７１はメモリセルアレイ部において、規
則的に配列された矩形の島状をなすように形成されてい
る。なお、レジストマスクＲ２７１は、矩形の島状をな
す活性層ＡＬ上と、その周囲のＬＯＣＯＳ層ＬＬ上を覆
うように形成されている。また、高耐圧部およびロジッ
ク部においてはレジストマスクが形成されていないの
で、活性層ＡＬが露出している。なお、図５６において
は、レジストマスクＲ２７１の下部の構成を判りやすく
するため、部分的にレジストマスクＲ２７１を除いて活
性層ＡＬおよびＬＯＣＯＳ層ＬＬが見えるようにしてい
るが、これは便宜的なものである。
【０４２１】次に、レジストマスクＲ２７１を除去した
後、図５７に示す工程において、ドープトポリシリコン
層７７１上に、フローティングゲートとコントロールゲ
ートとを絶縁する層間絶縁膜７４となる絶縁膜７４１を
ＣＶＤ法にて形成する。なお、この膜はＴＥＯＳ膜、窒
化膜（Ｓｉ3Ｎ4）、ＴＥＯＳ膜を順に積層した構成とな
っており、それぞれの膜厚は１００オングストロームで
ある。また、絶縁膜７４１は高耐圧部およびロジック部
上にも形成される。
【０４２２】次に、図５８に示す工程において、メモリ
セルアレイ部の絶縁膜７４１上をレジストマスクＲ２７
２で覆い、その他の領域の絶縁膜７４１を全て除去す
る。この場合、その他の領域においては酸化膜７３１も
除去する。この状態を図５９に示す。
【０４２３】図５９は、図５８を上面側（レジストマス
クＲ２７２を形成する側）から見た平面図であり、レジ
ストマスクＲ２７２はメモリセルアレイ部全域を覆うよ
うに形成されているが、高耐圧部およびロジック部にお
いてはレジストマスクＲ２７２が形成されていないの
で、活性層ＡＬが露出している。
【０４２４】次に、レジストマスクＲ２７２を除去した
後、図６０に示す工程において、半導体基板７１の主面
全面にゲート酸化膜７６となる酸化膜７６１を熱酸化法
により形成する。このときメモリセルアレイ部上の絶縁
膜７４１は、窒化膜を含んでいるため酸化されることは
なく、その厚さは保たれる。なお、酸化膜７６１の厚み
は５０オングストローム程度である。
【０４２５】次に、図６１に示す工程において、半導体
基板７１の主面全面に、ゲート電極材料として、（ノン
ドープ）ポリシリコン層７９０をＣＶＤ法にて形成す
る。なお、ポリシリコン層７９０の厚みは２０００オン
グストローム程度である。
【０４２６】次に、図６２に示す工程において、ポリシ
リコン層７９０に不純物イオンを注入し、ドープトポリ
シリコン層７９１を形成する。なお、ドープトポリシリ
コン層７９１の形成は、例えばリンイオンを、３０ｋｅ
Ｖのエネルギーで、５×１０15／ｃｍ2のドーズ量を注
入することで行う。
【０４２７】次に、図６３に示す工程において、ロジッ
ク部およびメモリセルアレイ部の上部にレジストマスク
Ｒ２７５を形成し、高耐圧部のドープトポリシリコン層
７９１を選択的にエッチバックし、高耐圧部のＮチャネ
ル型ＭＯＳトランジスタＴ７５に合わせた厚み（５００
オングストローム）のドープトポリシリコン層７９２を
形成する。
【０４２８】次に、レジストマスクＲ２７５を除去した
後、図６４に示す工程において、ドープトポリシリコン
層７９１および７９２の上部にＷＳｉ層７８０を形成す
る。なお、ＷＳｉ層７８０の形成方法としては、例えば
スパッタリング法を使用し、その厚さは１０００オング
ストローム程度である。
【０４２９】次に、図６５に示す工程において、ＷＳｉ
層７８０の上部にレジストマスクＲ２７６を形成し、パ
ターンニングを行う。この状態を図６６に示す。
【０４３０】図６６は、図６５を上面側（レジストマス
クＲ２７６を形成する側）から見た平面図であり、レジ
ストマスクＲ２７６は、矩形状の活性領域ＡＬに垂直に
なるように形成されている。
【０４３１】このパターンニングにより、ロジック部に
おいては、ゲート酸化膜７６およびゲート電極７９Ｃ
を、高耐圧部においては、ゲート酸化膜７６およびゲー
ト電極７９Ｄを、メモリセルアレイ部においては、トン
ネル酸化膜７３、フローティングゲート電極７７、層間
絶縁膜７４、コントロールゲート電極７９Ｃを形成す
る。
【０４３２】次に、ロジック部および高耐圧部にイオン
注入によりＬＤＤ層１７７を形成した後、ゲート酸化膜
７６およびゲート電極７９Ｃの側面、ゲート酸化膜７６
およびゲート電極７９Ｄの側面、トンネル酸化膜７３、
フローティングゲート電極７７、層間絶縁膜７４、コン
トロールゲート電極７９Ｃの側面に、約１０００オング
ストロームの厚さのサイドウォール酸化膜８０を形成す
る。そして、サイドウォール酸化膜８０をマスクとし
て、イオン注入によりソース・ドレイン層１７６を形成
することで、図５１に示すＬＯＧＩＣ ｉｎ ＦＬＡＳ
Ｈ４００Ａの構成が得られる。
【０４３３】ここで、ＬＤＤ層１７７は、例えば砒素イ
オンを３０ｋｅＶのエネルギーで、１×１０13／ｃｍ2
のドーズ量を注入することで形成する。また、ソース・
ドレイン層１７６は、例えば砒素イオンを５０ｋｅＶの
エネルギーで、５×１０15／ｃｍ2のドーズ量を注入し
た後、８５０℃で３０分間アニールすることで形成す
る。
【０４３４】なお、この後に、キャパシタ形成、層間絶
縁膜の形成、配線層の形成工程等を経ることによりＬＯ
ＧＩＣ ｉｎ ＦＬＡＳＨが形成されるが、それらの工
程の説明および図示は省略する。
【０４３５】＜４−３．特徴的作用効果＞以上説明した
ように本発明に係る実施の形態４のＬＯＧＩＣ ｉｎ
ＦＬＡＳＨ４００、４００Ａ、４００Ｂは、ポリシリコ
ン層とＷＳｉ層とのポリサイド構造を有し、特性の異な
る複数種類のトランジスタ（例えば、要求スペックの異
なる）に対して、ポリシリコン層に対するＷＳｉ層の厚
みの割合を変えることでゲート酸化膜の実効的な厚みを
変えてしきい値を設定する構成となっている。
【０４３６】すなわち、ポリシリコン層に対してＷＳｉ
層の厚みが厚い高耐圧部では、ゲート電極内に広い範囲
で空乏層が形成され、酸化膜厚が実効的に厚くなって、
しきい値が高くできる。
【０４３７】また、ゲート酸化膜の実効的な厚みを変え
ることで、しきい値を設定することができるので、チャ
ネルドープ層の不純物濃度をトランジスタの特性に合わ
せて変える必要がなく、拡散層からの漏れ電流（拡散層
リーク）を最小限に抑制できる濃度に固定することがで
きる。
【０４３８】従って、チャネルドープ層の不純物濃度は
拡散層リークを最小にするように設定し、耐電圧特性や
しきい値はゲート電極の不純物濃度により調整すること
で、耐電圧についての要求を満足するとともに、しきい
値と拡散層リークとのトレードオフ関係を打開（ブレー
クスルー）することができ、回路設計の制約を解消する
ことができる。
【０４３９】また、厚さの異なるゲート酸化膜を形成す
る場合でも、ゲート酸化膜の実効的な厚みを変えること
で、ゲート酸化膜の種類を削減することができる。従っ
て、ゲート酸化膜の製造工程を簡略化できるとともに、
信頼性に優れ、膜厚の制御性が良好なゲート酸化膜を得
ることができる。
【０４４０】例えば、図５１を用いて説明したＬＯＧＩ
Ｃ ｉｎ ＦＬＡＳＨ４００Ａのロジック部および高耐
圧部のトランジスタにおけるゲート酸化膜の厚みは同じ
であるので、ゲート酸化膜の種類は２種類となる。そし
て、酸化膜を形成する工程は、酸化膜７３１を形成する
工程（図５４）と、酸化膜７６１を形成する工程（図６
０）だけであり、いずれの工程も１回の熱酸化工程で形
成しているので、図１１９〜図１３２を用いて説明した
従来の製造方法のように、１つの酸化膜の形成を複数回
に分けて行う必要はなく、不純物混入や膜厚の制御性の
低下を心配する必要はない。
【０４４１】なお、以上説明した本発明に係る実施の形
態４では、単結晶基板上に各種トランジスタを形成する
構成について示したが、ＳＯＩ（silicon on insulato
r）基板上に各種トランジスタを形成する場合であって
も、本発明を適用することで同様の作用効果を得ること
ができる。
【０４４２】＜本発明のその他の適用例＞以上説明した
本発明に係る実施の形態１〜４では、ＤＲＡＭ、フラッ
シュメモリ、ＬＯＧＩＣ ｉｎ ＤＲＡＭ、ＬＯＧＩＣ
ｉｎ ＦＬＡＳＨを例として説明したが、本願発明の
技術的思想の適用はこれらの半導体装置に限られない。
すなわち、ポリシリコン層とＷＳｉ層とでポリサイド構
造をなす制御電極において、ポリシリコン層に対するＷ
Ｓｉ層の厚みの割合を変えることでポリシリコン層内の
不純物濃度を調整することで、制御電極内の空乏層の厚
みを任意に設定し、ゲート酸化膜の実効的な厚みを変え
てしきい値を任意に設定することができるので、共通し
た１の基板上に形成される各部分のトランジスタにおい
て、ゲート酸化膜の厚みは共通で、ゲート酸化膜の実効
的な厚みを変える必要がある場合や、ゲート酸化膜の厚
みはそれぞれ異なっても良いが、チャネルドープ層の濃
度は同じにする必要がある場合には、本願発明を適用す
ることで、所望の効果を得ることができる。
【０４４３】また、実施の形態１〜４では、それぞれ共
通した１の基板上の３つの部分において、それぞれ特性
が異なるトランジスタを使用する例を示したが、これ
は、３つの部分にそれぞれ１種類のトランジスタしか使
用しないということではない。例えば、ＬＯＧＩＣ ｉ
ｎ ＤＲＡＭを例にとれば、ロジック部で２種類あるい
はもっと多くの種類のトランジスタを使用しても良い
し、センスアンプ部でも２種類あるいはもっと多くの種
類のトランジスタを使用する構成であっても良い。ま
た、ロジック部では２種類、メモリセルアレイ部では１
種類のトランジスタを使用する構成であっても良い。
【０４４４】また、ロジック部、高耐圧部、センスアン
プ部、メモリセルアレイ部などのように装置構成を明確
に区分できないような半導体装置であっても、特性の異
なる複数の種類のトランジスタを必要とする構成におい
ては、本願発明は有効である。
【０４４５】また、使用するトランジスタの種類は３種
類である必要はない。３種類以上、あるいは、２種類の
特性の異なるトランジスタを使用する構成であっても良
い。
【０４４６】これら種々の構成においても、ポリシリコ
ン層に対するＷＳｉ層の厚みの割合を変え、ゲート酸化
膜の厚み、チャネルドープ層の濃度の組み合わせを適宜
選択することで、所望の効果を得ることができる。
【０４４７】また、１種類のトランジスタしか有さない
半導体装置においても、ゲート酸化膜の実効的な厚みを
変えてしきい値を任意に設定したい場合には有効であ
る。
【０４４８】＜実施の形態５＞以上説明した本発明に係
る実施の形態１〜４においては、ＤＲＡＭ、フラッシュ
メモリ、ＬＯＧＩＣ ｉｎ ＤＲＡＭ、ＬＯＧＩＣ ｉ
ｎ ＦＬＡＳＨの、センスアンプ部、周辺回路部、メモ
リセルアレイ部、高耐圧部において、それらを構成する
ＭＯＳトランジスタのゲート電極のポリシリコン層に対
するＷＳｉ層の厚みの割合を変える例について説明した
が、ＷＳｉ層によってポリシリコン層内の不純物を吸収
することでゲート電極内に発生する空乏層の利用は、上
述した部位に限定されるものではない。
【０４４９】すなわち、本願発明は１つのチップ内に複
数種類のトランジスタを作り込む必要のある半導体装置
において有効である。以下、本発明に係る実施の形態５
について説明する。
【０４５０】図６７に、一般的な降圧回路を示す。この
降圧回路は５Ｖ（ボルト）の信号を３．３Ｖに降圧して
出力する回路で、電源電位Ｖccと接地電位ＧＮＤとの間
に直列に接続されたＰＭＯＳトランジスタＱ１およびＮ
ＭＯＳトランジスタＱ２と、電源電位Ｖccと接地電位Ｇ
ＮＤとの間に直列に接続されたダイオードＤ１およびＤ
２と、ダイオードＤ１およびＤ２の接続点ＮＤ１に接続
された入力パッドＰＤとを備えている。なお、ダイオー
ドＤ１のカソードは電源電位Ｖccに、アノードはダイオ
ードＤ２のカソードに接続され、ダイオードＤ２のアノ
ードは接地電位ＧＮＤに接続されている。そして、接続
点ＮＤ１は、ＰＭＯＳトランジスタＱ１およびＮＭＯＳ
トランジスタＱ２のゲート電極に共通に接続される接続
点ＮＤ２に接続され、ＰＭＯＳトランジスタＱ１および
ＮＭＯＳトランジスタＱ２の接続点ＮＤ３は、３．３Ｖ
で動作する回路系（以後、３．３Ｖ系回路と呼称）ＬＣ
に接続されている。
【０４５１】このような構成の降圧回路において、ＰＭ
ＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ２
のゲート電極には、入力パッドＮＤから５Ｖの信号が与
えられることになる（以後、５Ｖ系回路ＨＣと呼称）。
一方、３．３Ｖ系回路ＬＣを構成するＭＯＳトランジス
タのゲート電極には、５Ｖ系回路ＨＣの出力である３．
３Ｖが与えられることになる。
【０４５２】このように、ゲート電極に与えられる電圧
が異なる回路系においては、それらを構成するＭＯＳト
ランジスタのゲート酸化膜の厚さは、それぞれ異なって
いる必要がある。なぜなら、５Ｖ系回路ＨＣのＭＯＳト
ランジスタのゲート酸化膜の厚さを、３．３Ｖ系回路Ｌ
ＣのＭＯＳトランジスタのゲート酸化膜と同じにする
と、絶縁能力の点で問題が発生する。逆に、３．３Ｖ系
回路ＬＣのＭＯＳトランジスタのゲート酸化膜の厚さ
を、５Ｖ系回路ＨＣのＭＯＳトランジスタのゲート酸化
膜と同じにすると、３．３Ｖ系回路ＬＣのＭＯＳトラン
ジスタの動作速度が遅くなり、動作特性の点で問題が発
生する。
【０４５３】そこで、従来はゲート酸化膜の厚さがそれ
ぞれ異なったＭＯＳトランジスタを形成していた。従っ
て、厚さが異なるゲート酸化膜を形成するための工程が
必要になり、製造工程が複雑になるという問題があっ
た。
【０４５４】しかし、本願発明によれば５Ｖ系回路ＨＣ
と３．３Ｖ系回路ＬＣとでゲート酸化膜の厚さを変える
必要はなく、製造工程を簡略化できる。
【０４５５】＜５−１．装置構成＞図６８に本発明に係
る実施の形態５として、ゲート電極に与えられる電圧が
比較的高いＭＯＳトランジスタＨ１で構成される高電圧
回路部ＨＰと、ゲート電極に与えられる電圧が比較的低
いＭＯＳトランジスタＬ１で構成される低電圧回路部Ｌ
Ｐの製造工程を示す。
【０４５６】図６８において、ＭＯＳトランジスタＨ１
およびＬ１は、同一の半導体基板１００１上に形成され
たウエル層１００２内に形成されている。ウエル層１０
０２はウエル層１００２内に形成されたチャネルカット
層１００３と、ＬＯＣＯＳ層１００４とで素子間分離さ
れている。そして、チャネルカット層１００３とＬＯＣ
ＯＳ層１００４とで素子間分離された領域内には、チャ
ネルドープ層１００５が形成されている。
【０４５７】また、半導体基板１００１の主面上には酸
化膜１００６が形成され、酸化膜１００６の上部にはポ
リシリコン層１００７が形成されている。なお、酸化膜
１００６の厚みは、ＭＯＳトランジスタＬ１のゲート電
極に与えられる電圧に適した厚さとなっている。そし
て、高電圧回路部ＨＰのポリシリコン層１００７上には
ＷＳｉ層１０３０が形成されポリサイド構造となってい
る。なお、ポリシリコン層１００７には不純物が例えば
イオン注入法で導入されている。ここで、不純物の種類
としては、ＭＯＳトランジスタをＮチャネル型とする場
合には、例えばリン（Ｐ）イオンを、３０ｋｅＶで５×
１０15／ｃｍ2のドーズ量となるように注入する。ま
た、ＭＯＳトランジスタをＰチャネル型とする場合に
は、例えばボロン（Ｂ）イオンを、１０ｋｅＶで５×１
０15／ｃｍ2のドーズ量となるように注入する。
【０４５８】ここで、図６９に低電圧回路部ＬＰの部分
斜視図を示す。図６９において、Ｄ−Ｄ’線による断面
図が図６８の低電圧回路部ＬＰに対応する。なお、図６
９に示す、ポリシリコン層１００７の両側面外側のウエ
ル層１００２内には、後の工程でソース−ドレイン領域
が形成されることになる。
【０４５９】＜５−２．製造方法＞このような構成の降
圧回路において、後の熱処理工程、例えばソース−ドレ
イン領域の不純物の活性化工程に際して、例えば、８５
０℃の温度が３０分間程度加えられると、高電圧回路部
ＨＰにおいてはポリシリコン層１００７中の不純物がＷ
Ｓｉ層１０３０に吸収され、ポリシリコン層１００７中
の不純物はＷＳｉ層１０３０側に偏って存在し、ポリシ
リコン層１００７中の不純物濃度が不均一な分布とな
る。その結果、酸化膜１００６近傍における不純物濃度
が低くなり、装置動作時には空乏層が形成され、高電圧
回路部ＨＰにおける酸化膜１００６の実効的な厚さが厚
くなり、しきい値が高くなる。従って、酸化膜１００６
の厚みが、ＭＯＳトランジスタＨ１のゲート電極に与え
られる電圧に適した厚さではない場合でも、酸化膜１０
０６にかかる電界が小さくなり、酸化膜１００６が絶縁
破壊されることが防止されて、ＭＯＳトランジスタＨ１
の信頼性を向上することができる。
【０４６０】＜５−３．特徴的作用効果＞このように、
ゲート電極に与えられる電圧が比較的高いＭＯＳトラン
ジスタＨ１で構成される高電圧回路部ＨＰと、ゲート電
極に与えられる電圧が比較的低いＭＯＳトランジスタＬ
１で構成される低電圧回路部ＬＰが存在する場合あって
も、酸化膜はＭＯＳトランジスタＬ１に適するように形
成すれば良く、酸化膜を作り分ける場合に比べて製造工
程を簡略化できる。
【０４６１】また、低電圧回路部ＬＰにおいてはＭＯＳ
トランジスタＬ１のポリシリコン層１００７上にはＷＳ
ｉ層を形成しないので、後の熱処理工程においてもポリ
シリコン層１００７中の不純物が減少することはなく、
装置動作時にも空乏層は形成されず、酸化膜１００６の
実際の厚さと実効的な厚さは変わらない。そして、酸化
膜１００６の厚みはＭＯＳトランジスタＬ１に合わせて
薄く設定されているので、ゲート電圧の印加によってウ
エル層１００２内に発生するキャリアの個数が増え、ソ
ース・ドレイン電流が増加して動作速度が高まり、動作
特性が優れたＭＯＳトランジスタを得ることができる。
【０４６２】＜５−４．変形例１＞以上説明した本発明
に係る実施の形態５においては、高電圧回路部ＨＰのＭ
ＯＳトランジスタＨ１のポリシリコン層１００７上のＷ
Ｓｉ層１０３０を形成し、低高電圧回路部ＬＰのＭＯＳ
トランジスタＬ１のポリシリコン層１００７上にはＷＳ
ｉ層を形成しない例を示したが、ＭＯＳトランジスタＬ
１のポリシリコン層１００７上にはＷＳｉ層以外のシリ
サイド層を形成するようにしても良い。
【０４６３】以下、製造工程を順に示す図７０〜図７２
を用いて上記構成について説明する。図７０に示す工程
において、ＭＯＳトランジスタＨ１およびＬ１のポリシ
リコン層１００７上にＷＳｉ層１０３０を形成する。な
お、ＷＳｉ層１０３０の形成にはスパッタリング法を使
用するので、レジストマスク等でＭＯＳトランジスタＬ
１上を覆わなければ、ＭＯＳトランジスタＬ１上にもＷ
Ｓｉ層１０３０が形成される。
【０４６４】次に、図７１に示す工程において、ＭＯＳ
トランジスタＬ１のポリシリコン層１００７上のＷＳｉ
層１０３０を除去する。
【０４６５】次に、図７２に示す工程において、ＭＯＳ
トランジスタＨ１のＷＳｉ層１０３０上および、ＭＯＳ
トランジスタＬ１のポリシリコン層１００７上にコバル
トシリサイド（ＣｏＳｉ2）層１０４０を形成する。
【０４６６】このように、ＭＯＳトランジスタＬ１のポ
リシリコン層１００７上にはコバルトシリサイド層１０
４０を形成することで、ゲート電極の抵抗値を低減で
き、動作速度をさらに向上させることができる。
【０４６７】なお、ＭＯＳトランジスタＨ１のポリシリ
コン層１００７中の不純物をＷＳｉ層１０３０に吸収さ
せるための熱処理工程は、図７２に示す工程の後に行
う。コバルトシリサイド層１０４０は、ＷＳｉ層１０３
０のように不純物を吸収することはないので、ＭＯＳト
ランジスタＬ１のポリシリコン層１００７中の不純物濃
度が低下することはない。
【０４６８】なお、コバルトシリサイド層１０４０の代
わりに、チタンシリサイド（ＴｉＳｉ2）層、あるい
は、ニッケルシリサイド（ＮｉＳｉ2）層を使用しても
良い。
【０４６９】また、熱処理工程を、図７１に示す工程の
後に行い、ＭＯＳトランジスタＨ１のポリシリコン層１
００７上のＷＳｉ層１０３０を除去した構成としても良
い。この場合、図７２に示す工程において、ＭＯＳトラ
ンジスタＨ１および、ＭＯＳトランジスタＬ１のポリシ
リコン層１００７上にコバルトシリサイド層１０４０が
形成されることになる。
【０４７０】＜５−５．変形例２＞本発明に係る実施の
形態５においては、高電圧回路部ＨＰのＭＯＳトランジ
スタＨ１のポリシリコン層１００７上のほぼ全域に渡っ
てＷＳｉ層１０３０を形成した例を示したが、以下に説
明するように、ポリシリコン層の端縁部上のみにＷＳｉ
層を形成するようにしても良い。
【０４７１】図７３に高電圧回路部ＨＰの主要部を示
す。なお、図７３においては、チャネルカット層１００
３およびチャネルドープ層１００５は省略されている。
図７３において、ＷＳｉ層１０３１はＬＯＣＯＳ層１０
０４に挟まれた活性領域ＡＬの端縁部のポリシリコン層
１００７上に形成されている。
【０４７２】そして、この状態において、例えば、８５
０℃、３０分間のアニールを行うとポリシリコン層１０
０７内の不純物がＷＳｉ層１０３１に吸収されるが、そ
れは、活性領域ＡＬの端縁部のポリシリコン層１００７
内に限定される。従って、ＭＯＳトランジスタＨ１の動
作時には、活性領域ＡＬの端縁部のポリシリコン層１０
０７内においては空乏層の形成範囲が広がり、実効的な
酸化膜の厚さが厚くなり、実効的な酸化膜の厚さが厚く
なって、部分的にしきい値が高くなる。
【０４７３】なお、このように部分的にしきい値を高く
するのであれば、高電圧回路部ＨＰだけでなく低電圧回
路部ＬＰのＭＯＳトランジスタＬ１に適用しても良い。
【０４７４】このような構成を採ることによる利点は、
バルクシリコン基板上に形成するＭＯＳトランジスタに
おいては少ないが、ＳＯＩ（silicon on insulator）基
板上に形成するＭＯＳトランジスタにおいては、活性領
域ＡＬの端縁部の構造に起因するしきい値低下の問題を
解消できる。
【０４７５】図７４に、ＳＯＩ（silicon on insulato
r）基板上に形成したＭＯＳトランジスタを示す。ＳＯ
Ｉ基板１０１０は、シリコン基板１０１３、シリコン基
板１０１３上に形成された埋め込み絶縁膜１０１２、埋
め込み絶縁膜１０１２上に形成されたＳＯＩ層１０１１
とで構成され、ＳＯＩ層１０１１上にＭＯＳトランジス
タ等を形成するものである。そして、ＳＯＩ層１０１１
は厚みが薄く形成されている。特に、図７４のＥ−Ｅ’
線で示す部分のように、活性領域ＡＬの端縁部ではＳＯ
Ｉ層１０１１は極めて薄く、この部分におけるＭＯＳト
ランジスタのしきい値は、他の部分（Ｆ−Ｆ’線で示す
部分）に比べて低下し、ＭＯＳトランジスタ全体のしき
い値が低下するという問題があった。そして、しきい値
が低下すると、寄生ＭＯＳトランジスタが動作するとい
った現象の要因となっていた。
【０４７６】しかし、本願発明によれば、活性領域ＡＬ
の端縁部上のポリシリコン１００７内において空乏層の
形成範囲が大きくなり、実効的な酸化膜の厚さが厚くな
って、部分的にしきい値を高くすることができるので、
上記の問題を解消することができる。
【０４７７】また、図７３および図７４においては、Ｗ
Ｓｉ層１０３１をＬＯＣＯＳ層１００４に挟まれた活性
領域ＡＬの端縁部のポリシリコン層１００７上に形成
し、活性領域ＡＬの中央部のポリシリコン層１００７上
にはＷＳｉ層１０３１を形成しない構成について示し
た。しかし、ゲート電極の抵抗値を低減するという観点
から、図７５に示すような構成としても良い。
【０４７８】すなわち、図７５に示すように、ＷＳｉ層
１０３１の上部全域に渡ってコバルトシリサイド層１０
４１を形成することでゲート電極の抵抗値をさらに低減
することができ、動作速度をさらに向上させることがで
きる。
【０４７９】なお、コバルトシリサイド層１０４１はＷ
Ｓｉ層１０３１のように不純物を吸収することはないの
で、活性領域ＡＬの中央部のポリシリコン層１００７中
の不純物濃度が低下することはない。
【０４８０】以上説明した本発明に係る実施の形態５お
よびその変形例においては、基本的にバルクシリコン基
板に形成される半導体装置を例として説明したが、変形
例２において図７４に示したようなＳＯＩ基板に形成さ
れる半導体装置に適用しても良いことは言うまでもな
い。
【０４８１】また、実施の形態５の変形例１〜３におい
ては、高電圧回路部ＨＰへの適用を例として説明した
が、低電圧回路部ＬＰに適用しても良いことは言うまで
もない。
【０４８２】また、本発明に係る実施の形態５において
は、降圧回路を例に採り、ゲート電極に与えられる電圧
が比較的高いＭＯＳトランジスタＨ１で構成される高電
圧回路部ＨＰと、ゲート電極に与えられる電圧が比較的
低いＭＯＳトランジスタＬ１で構成される低電圧回路部
ＬＰの存在を前提として説明したが、一般的な入出力回
路に本発明を適用しても良い。すなわち、入出力回路に
おいては、外部から静電気に起因する高電圧、例えば電
源電圧に比べて高い電圧がゲート電極に入力する場合が
ある。しかし、本発明を適用することで、ゲート酸化膜
の実効的な厚さが厚くなっているので、このような場合
でも、ゲート酸化膜が絶縁破壊することが防止され、信
頼性の高い入出力回路を得ることができる。
【０４８３】
【発明の効果】本発明に係る請求項１記載の半導体装置
によれば、制御電極が、ポリシリコン層の上部にタング
ステンシリサイド層が形成されたポリサイド構造を有
し、ポリシリコン層は、その内部に第２導電型の不純物
を有し、該不純物は、タングステンシリサイド層側で濃
度が比較的高く、その反対側で濃度が比較的低くなった
濃度分布を有しているので、不純物の濃度が比較的低い
部分に応じて装置動作時にポリシリコン層内に空乏層が
形成され、空乏層の形成領域に応じてゲート酸化膜の実
効的な厚みが決まることになる。従って、特性（例え
ば、要求スペック）の異なる複数の種類のトランジスタ
が必要な場合には、不純物の濃度分布をそれぞれ変える
ことでゲート酸化膜の実効的な厚みを変えてしきい値を
設定することができる。従って、従来のようにチャネル
ドープ層の不純物濃度をトランジスタの特性に合わせて
変える必要がなく、拡散層からの漏れ電流（拡散層リー
ク）を最小限に抑制できる濃度に固定することができ
る。例えば、チャネルドープ層の不純物濃度は拡散層リ
ークを最小にするように設定し、しきい値はタングステ
ンシリサイド層とポリシリコン層との厚さの比率により
設定することで、しきい値と拡散層リークとのトレード
オフ関係を打開（ブレークスルー）することができ、回
路設計の制約を解消することができる。また、ゲート酸
化膜の実効的な厚みを変えることができるので、耐電圧
の異なるトランジスタのゲート酸化膜の厚さを、それぞ
れ異なった厚さに形成する必要がなくなる。
【０４８４】本発明に係る請求項２記載の半導体装置に
よれば、少なくとも２種類のトランジスタにおいて、ポ
リシリコン層に対するタングステンシリサイド層の厚さ
の比率が異なるように構成しているので、それぞれのポ
リシリコン層内の不純物の濃度分布を異なったものにす
ることができる。すなわち、ポリシリコン層に対するタ
ングステンシリサイド層の厚さの比率が高い方のトラン
ジスタでは、不純物の濃度分布が他方のトランジスタよ
りも急峻になる。その結果、装置動作時にポリシリコン
層内に形成される空乏層の形成領域が広くなり、ゲート
酸化膜の実効的な厚みが広くなる。従って、例えば、最
も厚いゲート酸化膜が要求されるトランジスタについて
適用すれば、実際のゲート酸化膜の厚みを薄くすること
ができる。また、ポリシリコン層に対するタングステン
シリサイド層の厚さの比率を変えれば、ゲート酸化膜の
実効的な厚みを変えることができるので、厚さの異なる
ゲート酸化膜を多種類作る必要がなくなる。
【０４８５】本発明に係る請求項３記載の半導体装置に
よれば、第１〜第３のタングステンシリサイド層と第１
〜第３のポリシリコン層との厚さの比率はそれぞれ異な
り、第１〜第３のゲート酸化膜は同じ厚さを有し、第１
〜第３の種類のトランジスタの前記チャネルドープ層は
同じ不純物濃度を有しているので、例えば、ＤＲＡＭに
おいて、第１の種類のトランジスタをセンスアンプ回路
に、第２の種類のトランジスタを周辺回路、第３の種類
のトランジスタをメモリセルアレイに適用すれば、第１
〜第３のタングステンシリサイド層と第１〜第３のポリ
シリコン層との厚さの比率をそれぞれ変えることでゲー
ト酸化膜の実効的な厚みを変えてしきい値を設定するこ
とができる。従って、従来のようにチャネルドープ層の
不純物濃度をトランジスタの特性に合わせて変える必要
がなく、拡散層からの漏れ電流（拡散層リーク）を最小
限に抑制できる濃度に固定することができる。従って、
チャネルドープ層の不純物濃度は拡散層リークを最小に
するように設定し、しきい値は第１〜第３のタングステ
ンシリサイド層と第１〜第３のポリシリコン層との厚さ
の比率により設定することで、しきい値と拡散層リーク
とのトレードオフ関係を打開（ブレークスルー）するこ
とができ、回路設計の制約を解消することができる。ま
た、タングステンシリサイド層とポリシリコン層との厚
さの比率をそれぞれ変えることは、半導体基板内に形成
されたチャネルドープ層の不純物濃度を変える場合に比
べて、他の構成に及ぼす影響が少なくて済む。すなわ
ち、半導体基板内にイオンを注入する場合、特に高ドー
ズの注入を行う場合には、半導体基板の結晶性を劣化さ
せる要因となる。しかし、本発明では最外層に位置する
制御電極に手を加えるので、上記のような問題は発生し
ない。
【０４８６】本発明に係る請求項４記載の半導体装置に
よれば、第１のタングステンシリサイド層に対する第１
のポリシリコン層との厚さの比率は、他よりも高く、第
１および第２のゲート酸化膜は同じ第１の厚さを有し、
第３のゲート酸化膜は第１の厚さよりも厚い第２の厚さ
を有しているので、例えば、フラッシュメモリにおい
て、第１の種類のトランジスタを高耐圧を要求される回
路に、第２の種類のトランジスタを周辺回路に、第３の
種類のトランジスタをメモリセルアレイに適用すれば、
耐電圧の異なるトランジスタのゲート酸化膜の厚さを、
それぞれ異なった厚さに形成する必要がなくなる。ま
た、例えば、ＬＯＧＩＣ ｉｎ ＦＬＡＳＨにおいて
は、第１の種類のトランジスタを高耐圧を要求される回
路に、第２の種類のトランジスタをロジック回路に、第
３の種類のトランジスタをメモリセルアレイに適用すれ
ば良い。また、ゲート酸化膜の実効的な厚みを変えるこ
とで、しきい値を設定することができるので、チャネル
ドープ層の不純物濃度をトランジスタの特性に合わせて
変える必要がなく、拡散層からの漏れ電流（拡散層リー
ク）を最小限に抑制できる濃度に固定することができ
る。従って、チャネルドープ層の不純物濃度は拡散層リ
ークを最小にするように設定し、耐電圧特性やしきい値
はタングステンシリサイド層とポリシリコン層との厚さ
の比率により調整することで、耐電圧についての要求を
満足するとともに、しきい値と拡散層リークとのトレー
ドオフ関係を打開（ブレークスルー）することができ、
回路設計の制約を解消することができる。また、厚さの
異なるゲート酸化膜を形成する場合でも、ゲート酸化膜
の実効的な厚みを変えることで、ゲート酸化膜の種類を
削減することができる。従って、ゲート酸化膜の製造工
程を簡略化できるとともに、信頼性に優れ、膜厚の制御
性が良好なゲート酸化膜を得ることができる。
【０４８７】本発明に係る請求項５記載の半導体装置に
よれば、第３のタングステンシリサイド層と第３のポリ
シリコン層との厚さの比率は、他よりも高く、第１〜第
３のゲート酸化膜は同じ厚さを有し、第１および第３の
種類のトランジスタの前記チャネルドープ層は同じ不純
物濃度を有しているので、例えば、ＬＯＧＩＣ ｉｎＤ
ＲＡＭにおいて、第１の種類のトランジスタをロジック
回路に、第２の種類のトランジスタをセンスアンプ回路
に、第３の種類のトランジスタをメモリセルアレイに適
用すれば、タングステンシリサイド層に対するポリシリ
コン層の厚さの比率が最も高いメモリセルアレイでは、
制御電極内に広い範囲で空乏層が形成され、酸化膜厚が
実効的に厚くなって、しきい値を高くできる。このよう
に、第１〜第３の種類のトランジスタの前記チャネルド
ープ層の不純物濃度は拡散層リークを最小にするように
設定し、しきい値はタングステンシリサイド層とポリシ
リコン層との厚さの比率により設定することで、しきい
値と拡散層リークとのトレードオフ関係を打開（ブレー
クスルー）することができ、回路設計の制約を解消する
ことができる。
【０４８８】本発明に係る請求項６記載の半導体装置に
よれば、活性領域の端縁部のポリシリコン層の上部に選
択的に形成されたタングステンシリサイド層を備え、活
性領域の端縁部のポリシリコン層内の不純物は、タング
ステンシリサイド層側で濃度が比較的高く、その反対側
で濃度が比較的低くなった濃度分布を有しているので、
不純物の濃度が比較的低い部分に応じて装置動作時にポ
リシリコン層内に空乏層が形成され、空乏層の形成領域
に応じてゲート酸化膜の実効的な厚みが決まることにな
る。従って、装置動作時には、活性領域の端縁部のポリ
シリコン層内において空乏層の形成範囲が広がり、実効
的な酸化膜の厚さが厚くなり、実効的な酸化膜の厚さが
厚くなって、部分的にしきい値を高くでき、例えば、半
導体基板としてＳＯＩ基板を使用する場合、端縁部の構
造に起因するしきい値低下の問題を解消できる。
【０４８９】本発明に係る請求項７記載の半導体装置に
よれば、制御電極の抵抗値をさらに低減することがで
き、動作速度をさらに向上させることができる。なお、
タングステンシリサイド層以外の金属シリサイド層は不
純物を吸収することはないので、活性領域の中央部のポ
リシリコン層中の不純物濃度が低下することはない。
【０４９０】本発明に係る請求項８記載の半導体装置の
製造方法によれば、この工程の後に熱処理を行うこと
で、ポリシリコン層中の不純物が、タングステンシリサ
イド層に吸収され、ポリシリコン層中の不純物が、タン
グステンシリサイド層側で濃度が比較的高く、その反対
側で濃度が比較的低くなった濃度分布を有することにな
り、請求項１記載の半導体装置を製造するのに適した製
造方法を得ることができる。
【０４９１】本発明に係る請求項９記載の半導体装置の
製造方法によれば、タングステンシリサイド層の厚みが
一定で、ポリシリコン層の厚みを変化させた場合の請求
項３記載の半導体装置を製造するのに適した製造方法を
得ることができる。
【０４９２】本発明に係る請求項１０記載の半導体装置
の製造方法によれば、タングステンシリサイド層の厚み
が一定で、ポリシリコン層の厚みを変化させた場合の請
求項４記載の半導体装置を製造するのに適した製造方法
を得ることができる。
【０４９３】本発明に係る請求項１１記載の半導体装置
の製造方法によれば、タングステンシリサイド層の厚み
が一定で、ポリシリコン層の厚みを変化させた場合の請
求項５記載の半導体装置を製造するのに適した製造方法
を得ることができる。
【０４９４】本発明に係る請求項１２記載の半導体装置
の製造方法によれば、この工程の後に熱処理を行うこと
で、第１の種類のトランジスタのポリシリコン層中の不
純物が、タングステンシリサイド層に吸収され、ポリシ
リコン層中の不純物が、タングステンシリサイド層側で
濃度が比較的高く、その反対側で濃度が比較的低くなっ
た濃度分布を有することになり、第１の種類のトランジ
スタは、その動作時に、ポリシリコン層内において空乏
層が広い範囲で形成され、ゲート酸化膜の実効的な厚み
が厚くなる。従って、例えば、第１および第２の種類の
トランジスタの制御電極に与えられる電圧がそれぞれ異
なる場合であっても、酸化膜の厚さを変える必要がな
く、酸化膜を作り分ける場合に比べて製造工程を簡略化
した製造方法を得ることができる。
【０４９５】本発明に係る請求項１３記載の半導体装置
の製造方法によれば、第２の種類のトランジスタにおい
てもポリサイド構造となるので、制御電極の抵抗値をさ
らに低減することができ、動作速度をさらに向上た半導
体装置を製造するのに適した製造方法を得ることができ
る。
【０４９６】本発明に係る請求項１４記載の半導体装置
の製造方法によれば、タングステンシリサイド層の具体
的製造方法を提供できる。
【図面の簡単な説明】
【図１】 ゲート電極のタングステンシリサイド層の作
用を説明する図である。
【図２】 ゲート電極中の不純物およびタングステンシ
リサイドの分布を説明する図である。
【図３】 ゲート電極のタングステンシリサイド層の作
用を説明する図である。
【図４】 ゲート電極のタングステンシリサイド層の作
用を説明する図である。
【図５】 本発明に係る実施の形態１の構成を示す断面
図である。
【図６】 本発明に係る実施の形態１の不純物分布を説
明する図である。
【図７】 本発明に係る実施の形態１のゲート酸化膜の
厚みを説明する図である。
【図８】 本発明に係る実施の形態１の構成を示す断面
図である。
【図９】 本発明に係る実施の形態１の構成を示す断面
図である。
【図１０】 本発明に係る実施の形態１の製造工程を示
す図である。
【図１１】 本発明に係る実施の形態１の製造工程を示
す図である。
【図１２】 本発明に係る実施の形態１の製造工程を示
す図である。
【図１３】 本発明に係る実施の形態１の製造工程を示
す図である。
【図１４】 本発明に係る実施の形態１の製造工程を示
す図である。
【図１５】 本発明に係る実施の形態１の製造工程を示
す図である。
【図１６】 本発明に係る実施の形態１の製造工程を示
す図である。
【図１７】 本発明に係る実施の形態２の構成を示す断
面図である。
【図１８】 本発明に係る実施の形態２の不純物分布を
説明する図である。
【図１９】 本発明に係る実施の形態２のゲート酸化膜
の厚みを説明する図である。
【図２０】 本発明に係る実施の形態２の構成を示す断
面図である。
【図２１】 本発明に係る実施の形態２の構成を示す断
面図である。
【図２２】 本発明に係る実施の形態２の製造工程を示
す図である。
【図２３】 本発明に係る実施の形態２の製造工程を示
す図である。
【図２４】 本発明に係る実施の形態２の製造工程を示
す図である。
【図２５】 本発明に係る実施の形態２の製造工程を示
す図である。
【図２６】 本発明に係る実施の形態２の製造工程を示
す図である。
【図２７】 本発明に係る実施の形態２の製造工程を示
す図である。
【図２８】 本発明に係る実施の形態２の製造工程を示
す図である。
【図２９】 本発明に係る実施の形態２の製造工程を示
す図である。
【図３０】 本発明に係る実施の形態２の製造工程を示
す図である。
【図３１】 本発明に係る実施の形態２の製造工程を示
す図である。
【図３２】 本発明に係る実施の形態２の製造工程を示
す図である。
【図３３】 本発明に係る実施の形態２の製造工程を示
す図である。
【図３４】 本発明に係る実施の形態２の製造工程を示
す図である。
【図３５】 本発明に係る実施の形態２の製造工程を示
す図である。
【図３６】 本発明に係る実施の形態３の構成を示す断
面図である。
【図３７】 本発明に係る実施の形態３の不純物分布を
説明する図である。
【図３８】 本発明に係る実施の形態３のゲート酸化膜
の厚みを説明する図である。
【図３９】 本発明に係る実施の形態３の構成を示す断
面図である。
【図４０】 本発明に係る実施の形態３の構成を示す断
面図である。
【図４１】 本発明に係る実施の形態３の製造工程を示
す図である。
【図４２】 本発明に係る実施の形態３の製造工程を示
す図である。
【図４３】 本発明に係る実施の形態３の製造工程を示
す図である。
【図４４】 本発明に係る実施の形態３の製造工程を示
す図である。
【図４５】 本発明に係る実施の形態３の製造工程を示
す図である。
【図４６】 本発明に係る実施の形態３の製造工程を示
す図である。
【図４７】 本発明に係る実施の形態３の製造工程を示
す図である。
【図４８】 本発明に係る実施の形態４の構成を示す断
面図である。
【図４９】 本発明に係る実施の形態４の不純物分布を
説明する図である。
【図５０】 本発明に係る実施の形態４のゲート酸化膜
の厚みを説明する図である。
【図５１】 本発明に係る実施の形態４の構成を示す断
面図である。
【図５２】 本発明に係る実施の形態４の構成を示す断
面図である。
【図５３】 本発明に係る実施の形態４の製造工程を示
す図である。
【図５４】 本発明に係る実施の形態４の製造工程を示
す図である。
【図５５】 本発明に係る実施の形態４の製造工程を示
す図である。
【図５６】 本発明に係る実施の形態４の製造工程を示
す図である。
【図５７】 本発明に係る実施の形態４の製造工程を示
す図である。
【図５８】 本発明に係る実施の形態４の製造工程を示
す図である。
【図５９】 本発明に係る実施の形態４の製造工程を示
す図である。
【図６０】 本発明に係る実施の形態４の製造工程を示
す図である。
【図６１】 本発明に係る実施の形態４の製造工程を示
す図である。
【図６２】 本発明に係る実施の形態４の製造工程を示
す図である。
【図６３】 本発明に係る実施の形態４の製造工程を示
す図である。
【図６４】 本発明に係る実施の形態４の製造工程を示
す図である。
【図６５】 本発明に係る実施の形態４の製造工程を示
す図である。
【図６６】 本発明に係る実施の形態４の製造工程を示
す図である。
【図６７】 本発明に係る実施の形態５を説明する回路
図である。
【図６８】 本発明に係る実施の形態５の構成を示す図
である。
【図６９】 本発明に係る実施の形態５を説明するＭＯ
Ｓトランジスタの斜視図である。
【図７０】 本発明に係る実施の形態５の変形例１の製
造工程を示す図である。
【図７１】 本発明に係る実施の形態５の変形例１の製
造工程を示す図である。
【図７２】 本発明に係る実施の形態５の変形例１の製
造工程を示す図である。
【図７３】 本発明に係る実施の形態５の変形例２の構
成を示す図である。
【図７４】 本発明に係る実施の形態５の変形例２の適
用例を説明する図である。
【図７５】 本発明に係る実施の形態５の変形例３の構
成を示す図である。
【図７６】 従来のＤＲＡＭの全体構成を説明する図で
ある。
【図７７】 従来のＤＲＡＭの構成を説明する断面図で
ある。
【図７８】 従来のＤＲＡＭの不純物分布を説明する図
である。
【図７９】 従来のＤＲＡＭの製造工程を示す図であ
る。
【図８０】 従来のＤＲＡＭの製造工程を示す図であ
る。
【図８１】 従来のＤＲＡＭの製造工程を示す図であ
る。
【図８２】 従来のＤＲＡＭの製造工程を示す図であ
る。
【図８３】 従来のＤＲＡＭの製造工程を示す図であ
る。
【図８４】 従来のＤＲＡＭの製造工程を示す図であ
る。
【図８５】 従来のフラッシュメモリの全体構成を説明
する図である。
【図８６】 従来のフラッシュメモリの構成を説明する
断面図である。
【図８７】 従来のフラッシュメモリのゲート酸化膜の
厚みを説明する図である。
【図８８】 従来のフラッシュメモリの製造工程を示す
図である。
【図８９】 従来のフラッシュメモリの製造工程を示す
図である。
【図９０】 従来のフラッシュメモリの製造工程を示す
図である。
【図９１】 従来のフラッシュメモリの製造工程を示す
図である。
【図９２】 従来のフラッシュメモリの製造工程を示す
図である。
【図９３】 従来のフラッシュメモリの製造工程を示す
図である。
【図９４】 従来のフラッシュメモリの製造工程を示す
図である。
【図９５】 従来のフラッシュメモリの製造工程を示す
図である。
【図９６】 従来のフラッシュメモリの製造工程を示す
図である。
【図９７】 従来のフラッシュメモリの製造工程を示す
図である。
【図９８】 従来のフラッシュメモリの製造工程を示す
図である。
【図９９】 従来のフラッシュメモリの製造工程を示す
図である。
【図１００】 従来のフラッシュメモリの製造工程を示
す図である。
【図１０１】 従来のフラッシュメモリの製造工程を示
す図である。
【図１０２】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの全
体構成を説明する図である。
【図１０３】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの構
成を説明する断面図である。
【図１０４】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの不
純物分布を説明する図である。
【図１０５】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭのゲ
ート酸化膜の厚みを説明する図である。
【図１０６】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの製
造工程を示す図である。
【図１０７】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの製
造工程を示す図である。
【図１０８】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの製
造工程を示す図である。
【図１０９】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの製
造工程を示す図である。
【図１１０】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの製
造工程を示す図である。
【図１１１】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの製
造工程を示す図である。
【図１１２】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの製
造工程を示す図である。
【図１１３】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの製
造工程を示す図である。
【図１１４】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの製
造工程を示す図である。
【図１１５】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
全体構成を説明する図である。
【図１１６】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
構成を説明する断面図である。
【図１１７】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
不純物分布を説明する図である。
【図１１８】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
ゲート酸化膜の厚みを説明する図である。
【図１１９】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１２０】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１２１】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１２２】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１２３】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１２４】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１２５】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１２６】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１２７】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１２８】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１２９】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１３０】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１３１】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１３２】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【符号の説明】
４２，２８０，５５０，７９０ （ノンドープ）ポリシ
リコン層、Ｍ１〜Ｍ７，Ｍ１１〜Ｍ１７，Ｍ２１〜Ｍ２
５，Ｍ３１〜Ｍ３５，２７１，２８１，２８２，２８０
Ｃ，４２１，４２２，４２３，５５１，５５２，７７
１，７９１，７９２，１００７ （ドープト）ポリシリ
コン層、Ｌ１〜Ｌ７，Ｌ１１〜Ｌ１７，Ｌ２１〜Ｌ２
５，Ｌ３１〜Ｌ３５，２９０，４３０，５６０，７８
０，１０３０ＷＳｉ層、ＨＰ 高電圧回路部、ＬＰ 低
電圧回路部、１０１０ ＳＯＩ基板、１０１１ ＳＯＩ
層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 前川 繁登 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に少なくとも１のトランジス
    タを備えた半導体装置であって、 前記少なくとも１のトランジスタは、 前記半導体基板の表面内に形成された第１導電型の半導
    体層と、 前記半導体層内に選択的に形成された第１導電型のチャ
    ネルドープ層と、 前記半導体層の上部の、前記チャネルドープ層に相対す
    る位置に形成された制御電極とを備え、 前記制御電極は、ポリシリコン層の上部にタングステン
    シリサイド層が形成されたポリサイド構造を有し、 前記ポリシリコン層は、その内部に第２導電型の不純物
    を有し、該不純物は、前記タングステンシリサイド層側
    で濃度が比較的高く、その反対側で濃度が比較的低くな
    った濃度分布を有することを特徴とする半導体装置。
  2. 【請求項２】 前記少なくとも１のトランジスタは、少
    なくとも２種類のトランジスタを有し、 前記ポリサイド構造は、 前記少なくとも２種類のトランジスタにおいて、前記ポ
    リシリコン層に対する前記タングステンシリサイド層の
    厚さの比率が異なるように構成される請求項１記載の半
    導体装置。
  3. 【請求項３】 前記少なくとも２種類のトランジスタ
    は、第１〜第３の種類のトランジスタを有し、 前記第１の種類のトランジスタは、 前記第１の種類のトランジスタの前記半導体層内に選択
    的に独立して形成された１対の第２導電型の第１の半導
    体領域と、 前記１対の第１の半導体領域の間の前記第１の種類のト
    ランジスタの前記半導体層の上部に形成された第１のゲ
    ート酸化膜とを備え、 前記第１の種類のトランジスタの前記チャネルドープ層
    は、前記１対の第１の半導体領域の間に形成され、 前記第１の種類のトランジスタの前記制御電極は、 前記第１のゲート酸化膜上に形成された第１のポリシリ
    コン層と、 前記第１のポリシリコン層上に形成された第１のタング
    ステンシリサイド層とを有し、 前記第２の種類のトランジスタは、 前記第２の種類のトランジスタの前記半導体層内に選択
    的に独立して形成された１対の第２導電型の第２の半導
    体領域と、 前記１対の第２の半導体領域の間の前記第２の種類のト
    ランジスタの前記半導体層の上部に形成された第２のゲ
    ート酸化膜とを備え、 前記第２の種類のトランジスタの前記チャネルドープ層
    は、前記１対の第２の半導体領域の間に形成され、 前記第２の種類のトランジスタの前記制御電極は、 前記第２のゲート酸化膜上に形成された第２のポリシリ
    コン層と、 前記第２のポリシリコン層上に形成された第２のタング
    ステンシリサイド層とを有し、 前記第３の種類のトランジスタは、 前記第３の種類のトランジスタの前記半導体層内に選択
    的に独立して形成された１対の第２導電型の第３の半導
    体領域と、 前記１対の第３の半導体領域の間の前記第３の種類のト
    ランジスタの前記半導体層の上部に形成された第３のゲ
    ート酸化膜とを備え、 前記第３の種類のトランジスタの前記チャネルドープ層
    は、前記１対の第３の半導体領域の間に形成され、 前記第３の種類のトランジスタの前記制御電極は、 前記第３のゲート酸化膜上に形成された第３のポリシリ
    コン層と、 前記第３のポリシリコン層上に形成された第３のタング
    ステンシリサイド層とを有し、 前記第１〜第３のタングステンシリサイド層と前記第１
    〜第３のポリシリコン層との厚さの比率はそれぞれ異な
    り、 前記第１〜第３のゲート酸化膜は同じ厚さを有し、 前記第１〜第３の種類のトランジスタの前記チャネルド
    ープ層は同じ不純物濃度を有する請求項２記載の半導体
    装置。
  4. 【請求項４】 前記少なくとも２種類のトランジスタ
    は、第１〜第３の種類のトランジスタを有し、 前記第１の種類のトランジスタは、 前記第１の種類のトランジスタの前記半導体層内に選択
    的に独立して形成された１対の第２導電型の第１の半導
    体領域と、 前記１対の第１の半導体領域の間の前記第１の種類のト
    ランジスタの前記半導体層の上部に形成された第１のゲ
    ート酸化膜とを備え、 前記第１の種類のトランジスタの前記チャネルドープ層
    は、前記１対の第１の半導体領域の間に形成され、 前記第１の種類のトランジスタの前記制御電極は、 前記第１のゲート酸化膜上に形成された第１のポリシリ
    コン層と、 前記第１のポリシリコン層上に形成された第１のタング
    ステンシリサイド層とを有し、 前記第２の種類のトランジスタは、 前記第２の種類のトランジスタの前記半導体層内に選択
    的に独立して形成された１対の第２導電型の第２の半導
    体領域と、 前記１対の第２の半導体領域の間の前記第２の種類のト
    ランジスタの前記半導体層の上部に形成された第２のゲ
    ート酸化膜とを備え、 前記第２の種類のトランジスタの前記チャネルドープ層
    は、前記１対の第２の半導体領域の間に形成され、 前記第２の種類のトランジスタの前記制御電極は、 前記第２のゲート酸化膜上に形成された第２のポリシリ
    コン層と、 前記第２のポリシリコン層上に形成された第２のタング
    ステンシリサイド層とを有し、 前記第３の種類のトランジスタは、 前記第３の種類のトランジスタの前記半導体層内に選択
    的に独立して形成された１対の第２導電型の第３の半導
    体領域と、 前記１対の第３の半導体領域の間の前記第３の種類のト
    ランジスタの前記半導体層の上部に形成された第３のゲ
    ート酸化膜と、 前記第３のゲート酸化膜上に形成されたフローティング
    ゲート電極と、 前記フローティングゲート上に形成された層間絶縁膜と
    を備え、 前記３のチャネルドープ層は、前記１対の第３の半導体
    領域の間に形成され、 前記第３の種類のトランジスタの前記制御電極は、 前記層間絶縁膜上に形成された第３のポリシリコン層
    と、 前記第３のポリシリコン層上に形成された第３のタング
    ステンシリサイド層とを有し、 前記第１のタングステンシリサイド層と前記第１のポリ
    シリコン層との厚さの比率は、他よりも高く、 前記第１および第２のゲート酸化膜は同じ第１の厚さを
    有し、前記第３のゲート酸化膜は前記第１の厚さよりも
    厚い第２の厚さを有し、 前記第１〜第３の種類のトランジスタの前記チャネルド
    ープ層は同じ不純物濃度を有する請求項２記載の半導体
    装置。
  5. 【請求項５】 前記少なくとも２種類のトランジスタ
    は、第１〜第３の種類のトランジスタを有し、 前記第１の種類のトランジスタは、 前記第１の種類のトランジスタの前記半導体層内に選択
    的に独立して形成された１対の第２導電型の第１の半導
    体領域と、 前記１対の第１の半導体領域の間の前記第１の種類のト
    ランジスタの前記半導体層の上部に形成された第１のゲ
    ート酸化膜とを備え、 前記第１の種類のトランジスタの前記チャネルドープ層
    は、前記１対の第１の半導体領域の間に形成され、 前記第１の種類のトランジスタの前記制御電極は、 前記第１のゲート酸化膜上に形成された第１のポリシリ
    コン層と、 前記第１のポリシリコン層上に形成された第１のタング
    ステンシリサイド層とを有し、 前記第２の種類のトランジスタは、 前記第２の種類のトランジスタの前記半導体層内に選択
    的に独立して形成された１対の第２導電型の第２の半導
    体領域と、 前記１対の第２の半導体領域の間の前記第２の種類のト
    ランジスタの前記半導体層の上部に形成された第２のゲ
    ート酸化膜とを備え、 前記第２の種類のトランジスタの前記チャネルドープ層
    は、前記１対の第２の半導体領域の間に形成され、 前記第２の種類のトランジスタの前記制御電極は、 前記第２のゲート酸化膜上に形成された第２のポリシリ
    コン層と、 前記第２のポリシリコン層上に形成された第２のタング
    ステンシリサイド層とを有し、 前記第３の種類のトランジスタは、 前記第３の種類のトランジスタの前記半導体層内に選択
    的に独立して形成された１対の第２導電型の第３の半導
    体領域と、 前記１対の第３の半導体領域の間の前記第３の種類のト
    ランジスタの前記半導体層の上部に形成された第３のゲ
    ート酸化膜とを備え、 前記第３の種類のトランジスタの前記チャネルドープ層
    は、前記１対の第３の半導体領域の間に形成され、 前記第３の種類のトランジスタの前記制御電極は、 前記第３のゲート酸化膜上に形成された第３のポリシリ
    コン層と、 前記第３のポリシリコン層上に形成された第３のタング
    ステンシリサイド層とを有し、 前記第３のタングステンシリサイド層と前記第３のポリ
    シリコン層との厚さの比率は、他よりも高く、 前記第１〜第３のゲート酸化膜は同じ厚さを有し、 前記第１および第３の種類のトランジスタの前記チャネ
    ルドープ層は同じ不純物濃度を有する請求項２記載の半
    導体装置。
  6. 【請求項６】 半導体基板に少なくとも１のトランジス
    タを備えた半導体装置であって、 前記少なくとも１のトランジスタは、 前記半導体基板の主面上に選択的に形成されたフィール
    ド酸化膜によって規定される活性領域と、 前記活性領域上に形成された酸化膜と、 前記酸化膜上に形成され、ソース・ドレイン層と同じ導
    電型の不純物が導入されたポリシリコン層を有した制御
    電極とを備え、 前記制御電極は、 前記活性領域の端縁部の前記ポリシリコン層の上部に選
    択的に形成されたタングステンシリサイド層を備え、 前記不純物は、前記タングステンシリサイド層側で濃度
    が比較的高く、その反対側で濃度が比較的低くなった濃
    度分布を有することを特徴とする半導体装置。
  7. 【請求項７】 前記タングステンシリサイド層および前
    記活性領域の上部に形成された、前記タングステンシリ
    サイド層以外の金属シリサイド層をさらに備える請求項
    ６記載の半導体装置。
  8. 【請求項８】 半導体基板に少なくとも１のトランジス
    タを備えた半導体装置の製造方法であって、 (ａ)前記半導体基板の表面内の前記少なくとも１のトラ
    ンジスタが形成される位置に、第１導電型の半導体層を
    形成する工程と、 (ｂ)前記少なくとも１のトランジスタの前記半導体層内
    に、イオン注入により第１導電型チャネルドープ層を選
    択的に形成する工程と、 (ｃ)前記少なくとも１のトランジスタの前記半導体層の
    上部の、前記チャネルドープ層に相対する位置に制御電
    極を形成する工程とを備え、 前記工程(ｃ)は、 前記少なくとも１のトランジスタの前記制御電極を、第
    ２導電型の不純物が導入されたポリシリコン層の上部に
    タングステンシリサイド層が形成されたポリサイド構造
    とする工程を備えることを特徴とする半導体装置の製造
    方法。
  9. 【請求項９】 前記少なくとも１のトランジスタは、第
    １〜第３の種類のトランジスタを有し、 前記工程(ｃ)は、 前記第１〜第３の種類のトランジスタの前記半導体層の
    上部に酸化膜を形成する工程と、 前記酸化膜上に第１の厚さの第１のポリシリコン層を形
    成する工程と、 前記第１のポリシリコン層に第２導電型の不純物を導入
    して第２のポリシリコン層を形成する工程と、 前記第１の種類のトランジスタが形成される位置の前記
    第２のポリシリコン層上をマスクし、残る前記第２のポ
    リシリコン層を第２の厚さになるまで除去して第３のポ
    リシリコン層を形成する工程と、 前記第１および第２の種類のトランジスタが形成される
    位置の前記第２および第３のポリシリコン層上をマスク
    し、残る前記第３のポリシリコン層を第３の厚さになる
    まで除去して第４のポリシリコン層を形成する工程と、 前記第２〜第４のポリシリコン層上に所定厚さのタング
    ステンシリサイド層を形成する工程と、 前記タングステンシリサイド層、前記第２〜第４のポリ
    シリコン層、および前記酸化膜をパターニングにより選
    択的に除去することで、 前記第１の種類のトランジスタの前記半導体層上に、第
    １のゲート酸化膜およびポリサイド構造の前記第１の種
    類のトランジスタの前記制御電極を、 前記第２の種類のトランジスタの前記半導体層上に、第
    ２のゲート酸化膜およびポリサイド構造の前記第２の種
    類のトランジスタの前記制御電極を、 前記第３の種類のトランジスタの前記半導体層上に、第
    ３のゲート酸化膜およびポリサイド構造の前記第３の種
    類のトランジスタの前記制御電極を形成する工程とを備
    える請求項８記載の半導体装置の製造方法。
  10. 【請求項１０】 前記少なくとも１のトランジスタは、
    第１〜第３の種類のトランジスタを有し、 前記工程(ｃ)は、 前記第１〜第３の種類のトランジスタの前記半導体層の
    上部に第１の厚さを有した第１の酸化膜を形成する工程
    と、 前記第３の種類のトランジスタの前記半導体層上の前記
    第１の酸化膜上に第２導電型の不純物を均一に有した第
    １のポリシリコン層を選択的に形成する工程と、 前記第１のポリシリコン層上に選択的に絶縁膜を形成す
    るとともに、前記第１および第２の種類のトランジスタ
    が形成される位置の前記第１の酸化膜を除去する工程
    と、 前記第１および第２の種類のトランジスタの前記半導体
    層の上部に前記第１の厚さよりも薄い第２の厚さを有し
    た第２の酸化膜を形成する工程と、 前記第２の酸化膜上および前記絶縁膜上に第３の厚さの
    第２のポリシリコン層を形成する工程と、 前記第２のポリシリコン層に第２導電型の不純物を導入
    して第３のポリシリコン層を形成する工程と、 前記第２および第３の種類のトランジスタが形成される
    位置の前記第３のポリシリコン層上をマスクし、残る前
    記第３のポリシリコン層を第４の厚さになるまで除去し
    て第４のポリシリコン層を形成する工程と、 前記第３および第４のポリシリコン層上に所定厚さのタ
    ングステンシリサイド層を形成する工程と、 前記タングステンシリサイド層、前記第３および第４の
    ポリシリコン層、前記第１および第２の酸化膜、前記絶
    縁膜をパターニングにより選択的に除去して、 前記第１の種類のトランジスタの前記半導体層上に、第
    １のゲート酸化膜およびポリサイド構造の前記第１の種
    類のトランジスタの前記制御電極を、 前記第２の種類のトランジスタの前記半導体層上に、第
    ２のゲート酸化膜およびポリサイド構造の前記第２の種
    類のトランジスタの前記制御電極を、 前記第３の種類のトランジスタの前記半導体層上に、第
    ３のゲート酸化膜、フローティングゲート電極、層間絶
    縁膜、ポリサイド構造の前記第３の種類のトランジスタ
    の前記制御電極を形成する工程とを備える請求項８記載
    の半導体装置の製造方法。
  11. 【請求項１１】 前記少なくとも１のトランジスタは、
    第１〜第３の種類のトランジスタを有し、 前記工程(ｂ)は、 前記第１および第３の種類のトランジスタの前記チャネ
    ルドープ層を、同じ不純物濃度となるように形成する工
    程を備え、 前記工程(ｃ)は、 前記第１〜第３の種類のトランジスタの前記半導体層の
    上部に酸化膜を形成する工程と、 前記酸化膜上に第１の厚さの第１のポリシリコン層を形
    成する工程と、 前記第１のポリシリコン層に第２導電型の不純物を導入
    して第２のポリシリコン層を形成する工程と、 前記第１および第２の種類のトランジスタが形成される
    位置の前記第２のポリシリコン層上をマスクし、残る前
    記第２のポリシリコン層を第２の厚さになるまで除去し
    て第３のポリシリコン層を形成する工程と、 前記第２および第３のポリシリコン層上に所定厚さのタ
    ングステンシリサイド層を形成する工程と、 前記タングステンシリサイド層、前記第２および第３の
    ポリシリコン層、および前記酸化膜をパターニングによ
    り選択的に除去することで、 前記第１の種類のトランジスタの前記半導体層上に、第
    １のゲート酸化膜およびポリサイド構造の前記第１の種
    類のトランジスタの前記制御電極を、 前記第２の種類のトランジスタの前記半導体層上に、第
    ２のゲート酸化膜およびポリサイド構造の前記第２の種
    類のトランジスタの前記制御電極を、 前記第３の種類のトランジスタの前記半導体層上に、第
    ３のゲート酸化膜およびポリサイド構造の前記第３の種
    類のトランジスタの前記制御電極を形成する工程とを備
    える請求項８記載の半導体装置の製造方法。
  12. 【請求項１２】 半導体基板に、第１および第２の種類
    のトランジスタを有した半導体装置の製造方法であっ
    て、 (ａ)前記半導体基板の主面上に選択的にフィールド酸化
    膜を形成し、前記第１および第２の種類のトランジスタ
    が形成される第１および第２の活性領域を規定する工程
    と、 (ｂ)前記第１および第２の領域上から前記フィールド酸
    化膜上にかけて酸化膜を形成する工程と、 (ｃ)前記第１および第２の領域の前記酸化膜上に、ソー
    ス・ドレイン層と同じ導電型の不純物が導入されたポリ
    シリコン層を有した制御電極を形成する工程とを備え、 前記工程(ｃ)は、 (ｃ−１)前記第１の活性領域の前記制御電極を、前記ポ
    リシリコン層の上部にタングステンシリサイド層が形成
    されたポリサイド構造とする工程を備えることを特徴と
    する半導体装置の製造方法。
  13. 【請求項１３】 前記工程(ｃ)の後に、 少なくとも、前記第２の活性領域の前記ポリシリコン層
    の上部に、タングステンシリサイド層以外の金属シリサ
    イド層を形成する工程をさらに備える、請求項１２記載
    の半導体装置の製造方法。
  14. 【請求項１４】 前記工程(ｃ−１)は、 スパッタリング法により前記タングステンシリサイド層
    を形成する工程を備える、請求項１２記載の半導体装置
    の製造方法。
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