KR100292278B1 - 반도체장치및그제조방법 - Google Patents

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시게토 마에가와
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

한계치와 확산층 리이크와의 트레이드오프 관계를 해소하는 동시에 게이트 산화막의 형성을 복수회로 나누어서 행할 필요가 없는 반도체 장치 및 그 제조방법을 제공한다.
게이트 전극4A∼4C는 각각 게이트 산화막3의 상부에 차례로 적층된 폴리실리콘층M1, WSi층L1, 폴리실리콘층M1, WS1층L2, 폴리실리콘층M1, WSi층L3을 구비하며 게이트 전극4A∼4C의 하층의 웰층101 내에는 각각 채널 도우프103A∼103C가 형성되어 있다.

Description

반도체 장치 및 그 제조방법
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로 특히 1개의 칩 내에 복수 종류의 트랜지스터를 형성하는 반도체 장치 및 그 제조방법에 관한 것이다.
1개의 칩 내에 복수종류의 트랜지스터(예를들면 요구 스펙이 다른)를 형성한 반도체 장치로서 이하에 4개의 종래 예를 들어 설명한다.
〈제 1의 종래 예〉
〈 DRAM의 전체구성〉
우선, 제 1의 종래예로 해서 복수 종류의 트랜지스터를 형성한 DRAM600의 구성 및 제조방법에 관해서 설명한다. 도 76에 DRAM600의 구성(셀배치)를 나타낸다.
DRAM600은 데이터를 축적하는 메모리셀 어레이부601뿐만 아니라 주변회로부(어드레스버퍼602, X디코더603, Y디코더604), 로우/칼럼클럭부605, I/O버스부606, 리플래쉬부607)과 센스앰프부608 등도 구비하고 있다.
어느 부위도 트랜지스터로 구성되어 있지만 각각의 부위에 의해 요구되는 특성이 다르다. 예를들면 메모리셀 어레이부601에서는 리이크전류에 의한 데이터의 소실을 방지하기 위해서 저 리이크전류인 것이 요구된다. 또, 주변회로부에서는 고속동작을 행함으로 전류량이 많은 것이 요구된다. 또, 센스앰프부 608은 하이레벨과 로레벨을 구별하기 위해서 예를들면 하이레벨의 반분(半分)의 전압으로 동작 시키지 않으면 안된다. 이 때문에 센스앰프부608에 사용되는 트랜지스터에는 저 전압에서의 동작이 요구 된다. 요컨대, 1칩의 DRAM내에서 특성이 다른 수 종류의 트랜지스터가 필요하게 된다.
예를들면 한계치를 비교하면 메모리셀 어레이부의 트랜지스터는 1V정도, 주변회로의 트랜지스터는 0.8V 정도로, 센스앰프부의 트랜지스터는 0.4V까지 억제할 필요가 생긴다.
〈각 트랜지스터의구성〉
이들의 특성이 다른 트랜지스터를 1칩 내에 만들기 위해서 종래는 채널도우프층의 불순물 프로파일을 트랜지스터에 일치해서 바꾸는 것으로 대응하고 있었다.
이하, 채널 도우프의 불순물농도를 트랜지스터에 의해 변화 시킨예에 대해서 설명한다.
도 77은 종래의 제조방법에 의해 제조한 DRAM의 구성예(부분도)이며, 센스앰프부, 주변회로부, 메모리셀 어레이부에 사용되는 N 채널형 MOS트랜지스터T1∼T3의 단면을 각각 나타내고 있다.
도 77에서 N채널형 MOS 트랜지스터 T1∼T3은 동일한 반도체 기판1(P형)상에 형성된 P형의 웰층101 내에 형성되어 있다. 웰층101은 웰층101 내에 형성된 채널커트층102와, LOCOS 층2로 소자간 분리되어, N채널형 MOS 트랜지스터 T1∼T3은 각각 소자간 분리된 영역에 형성되어 있다.
센스앰프부의 N채널형 MOS 트랜지스터 T1은, 웰층101 내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층106과, 해당 소스·드레인층106이 마주 보는 가장자리 부에 접하여 형성된 한 쌍의 저 도우프 드레인층(이후, LDD 층이라 호칭)107을 구비하고 있다.
그리고, LDD 층107의 상부에는 게이트 산화막3이 형성되고 그 게이트 산화막3의 상부에는 게이트 전극4가 형성되어 있다. 또, 게이트 산화막3 및 게이트 전극4의 측면에는 측벽 산화막5가 형성되어 있다. 또, 게이트 전극4의 하층의 웰층101 내에는 채널도우프층103이 형성되어 있다.
주변회로부의 N채널형 MOS 트랜지스터 T2는 웰층101 내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층106과 그 소스·드레인층106이 마주 보는 가장자리 부에 접하여 형성된 한 쌍의 LDD 층107을 구비하고 있다.
그리고, LDD 층107의 상부에는 게이트 산화막3이 형성되고, 그 게이트 산화막3의 상부에는 게이트 전극4가 형성되어 있다. 또, 게이트 산화막3 및 게이트 전극4의 측면에는 사이드월산화막5가 형성되어 있다. 또, 게이트 전극4의 하층의 웰층101 내에는 채널도우프층104가 형성되어 있다.
메모리셀 어레이부의 N채널형 MOS트랜지스터T는 웰층101 내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층106과, 해당 소스·드레인층106이 마주보는 가장자리 부에 접하여 형성된 한 쌍의 LDD층107을 구비하고 있다.
그리고 소스·디레인층106 및 LDD층107의 상부에는 게이트 산화막3이 형성되고 해당 게이트 산화막3의 상부에는 게이트 전극4가 형성되어 있다. 또, 게이트 산화막3및 게이트 전극4의 측면에는 사이드월산화막5가 형성되어 있다. 또, 게이트 전극4의 하층의 웰층101 내에는 채널도우프층1055가 형성되어 있다. 또, 메모리어레이부는 게이트어레이구조로 되어 있는고 이웃 게이트끼리 1의 소스드레인층106을 공유하는 구조로 되어 있고 그 구조가 연속하여 배설된 구성으로 되어 있다.
또, 표1에 N 채널형MOS 트랜지스터 T1∼ T3의 구성제원(構成諸元)을 나타낸다.
Figure kpo00000
표 1에서, N채널형 MOS 트랜지스터 T1∼T3의 각각의 채널도우프층 형성 시의 불순물도우즈량은, 1×1012/cm2, 3×1012/cm2, 5×l012/cm2으로 되어 있다. 또, 주입 불순물은 어느 것도 붕소(B)이며, 주입 에너지는 어느 것도 50keV이다.
또, 도 67로 나타낸 센스앰프부, 주변회로부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T1∼T3 에서의 A-A'선, B-B'선 및 C-C'선에 의한 단면부분의 불순물 프로파일을 도 78에 나타낸다.
도 78에서 가로축에 단면 방향의 위치(깊이)를 가로축에 불순물 농도를 나타낸다. 또, 가로축은 도면에 향해서 좌측에서 차례로, 게이트 전극(폴리실리콘층),게이트 산화막(SiO2층),웰층(벌크실리콘층)으로 되어있다.
게이트 전극에서의 불순물 농도는 표1에 표시하는바와 같이, 어느 트랜지스터에 있어서도 같은 량으로 균일하게 되도록 형성되어 있기 때문에 A-A'선, B-B'선 및 C-C'선은 겹친 직선으로 표시되지만 웰층에서는 앞에서 설명한 바와 같이, 한계치의 요구가 낮은 트랜지스터(T1〈T2〈T3의 차례로)만큼 채널도우즈량은 적고, 산화막-벌크계면에서의 불순물 농도가 낮게 되어있다. 또, 각 프로파일의 피크위치는 각각의 채널도우프층의 형성위치와 거의 같다.
〈각 트랜지스터의 제조방법〉
이하에, 도 77에 나타낸 센스앰프부, 주변회로부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T1∼T3의 제조방법에 관해서 도 79∼도 84를 사용하여 설명한다.
우선, 도 79에 나타내는 공정에서 P형의 반도체 기판1의 표면에 LOCOS법에 의해 LOCOS 층(필드산화막)2를, 예를들면 4000Å의 두께로 형성한다. 계속해서, 예를들면 붕소 이온을 700keV의 에너지로, 1×l013/cm2의 도우즈량을 주입함으로써 반도체 기판1 내에 P형의 웰 영역101을 형성한다. 또, 반도체 기판1 내에는 P채널형MOS 트랜지스터를 형성하기 위한 N형의 웰 영역도 형성되지만, 설명 및 도시는 생략한다.
다음에 예를들면 붕소 이온을 130KeV의 에너지로, 5×1012/cm2의 도우즈량을 주입하는 것으로 반도체 기판1 내에 채널커트층102를 형성한다. 또, 채널커트층102는 LOCOS층2로서 소자분리영역을 형성하는 형상으로 형성한다.
다음에 도 80에 표시하는 공정에서 웰 영역101 내의 소정위치에 센스앰프부의 트랜지스터T1에 일치하게 한 가장 불순물농도가 낮은 채널도우프층103을 형성한다. 이 때 주변회로부 및 메모리샐어레이부의 트랜지스터T2 및 T3의 형성영역에도 채널도우프층103이 형성된다. 또, 채널도우프층103의 형성은 예를들면 붕소 이온을 50KeV의 에너지로 1×1012/cm2의 도우즈량을 주입하는 것으로 행한다.
다음에 도 81에 표시하는 공정에서 센스앰프부의 상부에 레지스트 마스크 R201을 형성하며, 주변회로부 메모리셀 어레이부의 채널도우프층103에 선택적으로 불순물을 추가 주입하여 주변회로부의 트랜지수터T2에 일치하게 불순물농도의 채널도우프층104를 형성한다. 이 때 메모리셀 어레이부의 트랜지스터T3의 형성 영역에도 채널도우프층104가 형성된다. 또, 채널도우프층104의 형성은 예를들면 붕소 이온을 50KeV의 에너지로 2×1012/cm2의 도우즈량을 주입하는 것으로 행한다.
다음에 도 82에 표시하는 공정에서 센스앰프부 및 주변회로부의 상부에 레지스트마스크R202를 형성하며, 메모리셀 어레이부의 채널도우프층104에 선택적으로 불순물을 추가주입하고 메모리셀 어레이부의 트랜지스터T3에 일치하게 한 불순물농도의 채널도우프층105를 형성한다. 또, 채널도우프층105의 형성은 예를들면 붕소 이온을 50KeV의 에너지로 2×1012/cm2의 도우즈량을 주입하는 것으로 행한다.
다음에, 도 83에 나타내는 공정에서, 반도체 기판1의 주면 상에 게이트 산화막3이되는 산화막31을 열산화법에 의해 형성한 후, 그 위에 게이트 전극재료로서, 예를들면 도우프트폴리실리콘층41을 CVD 법으로써 형성한다. 또, 산화막31의 두께는 100Å정도, 도우프트폴리실리콘층41의 두께는 2000Å정도로, 그 불순물로서는 인(P)을 사용하고, 농도는 5×1020/cm3정도이다.
다음에, 도 84에 나타내는 공정에서 도우프트폴리실리콘층41의 상부에 레지스트마스크 R203을 형성하고, 패터닝에 의해 게이트 전극4 및 게이트 산화막3을 형성한다.
다음에, 센스앰프부, 주변회로부, 메모리셀 어레이부에 이온 주입에 의해 LDD 층107을 형성한 후, 게이트 산화막3 및 게이트 전극4의 측면에, 약 1000Å의 두께의 사이드월산화막5를 형성한다. 그리고, 사이드월산화막5를 마스크로서, 이온 주입에 의해 소스·드레인층106을 형성함으로써, 도 77에 나타내는 DRAM의 구성을 얻을 수 있다.
여기서, LDD 층107은 예를들면 비소(As) 이온을 30keV의 에너지로, 1×l013/cm2의 도우즈량을 주입함으로써 형성된다. 또, 소스·드레인층106은 예를들면 비소 이온을 50keV의 에너지로, 5×1015/cm2의 도우즈량을 주입한 후, 850℃로 60분간 어닐링 함으로써 형성된다.
또, 이 후에, 커패시터형성, 층간 절연막의 형성, 배선층의 형성공정 등을 거치는 것으로 DRAM이 형성되지만, 그들의 공정의 설명 및 도시는 생략한다.
〈종래의 DRAM의 문제점〉
이상 설명한 바와 같이, 종래의 DRAM 에서는 센스앰프부, 주변회로부, 메모리셀 어레이부등으로 사용되는, 특성이 다른 트랜지스터를 1칩 내에 만들기 때문에 채널도우프층의 불순물 농도를 트랜지스터에 일치해서 바꾸는 것으로 한계치의 조정을 하고 있었다.
그러나 채널도우프층의 불순물 농도가 높아지면, 한계치가 상승하는 동시에, 예를들면 확산층 과 기판과의 접합부분에서의 불순물 농도가 높아지기 때문에 확산층으로부터의 누설전류(확산층 리이크)가 많아진다. 요컨대, 한계치와 확산층리이크와는 트레이드오프의 관계가 있어, 한계치가 결정되면 누설전류도 일의적으로 결정되어 회로 설계는 양자의 트레이드오프관계에 의해 제약을 받고 있었다.
〈제 2의 종래 예〉
〈 플래쉬 메모리의 전체구성〉
제 2의 종래 예로서, 복수 종류의 트랜지스터를 형성한 플래쉬 메모리700의 구성 및 제조방법에 관해서 설명한다.
도 85에는 플래쉬 메모리700의 구성(셀 배치)을 나타내고 있다. 일반적으로 DRAM에 비하여 플래쉬 메모리가 다른 점은 예를들면10V 라고 하는 높은 전압을 기록동작과 소거동작으로 사용하는 것이다. 이 때문에, 도 85에 나타내는 플래쉬 메모리700에서는 승압회로로서 차지펌프회로710을 구비하고 있다.
그리고, 플래쉬 메모리700은 데이터를 축적하는 메모리셀 어레이부701뿐만 아니라, X 디코더703과 Y 디코더704 등 승압 후에 사용되는 고내압부, 주변회로부(예를들면, 어드레스버퍼702, 로우/컬럼클럭부705, I/O 패스부706, 데이터레지스터부707, 센스앰프부708, 동작 제어부709) 등도 구비되어 있다. 어느 부위도 트랜지스터로 구성되어 있지만, 사용 전압의 차이에 의해 여러 종류의 특성이 다른 트랜지스터가 필요하게 된다.
예를들면, 메모리셀 어레이부701에서의 트랜지스터에서는 터널산화막의 신뢰성을 보증하기 때문에, 예를들면100Å정도의 산화막 두께가 필요하다. 그러나, 주변회로부에서는 고속동작을 하기 때문에 전류량이 많은 것이 요청되어 있고 산화막 두께는 메모리셀 어레이부701에 비하여 얇게 설정되는 것이 많다. 단지, 고내압부에서는 10V의 전압에 견딜 수 있는 트랜지스터가 필요해 진다. 이 때문에, 예를들면250Å이라는 두꺼운 산화막을 사용할 필요가 생긴다. 즉, 1칩의 플래쉬 메모리 내에서 산화막 두께가 다른 여러 종류의 트랜지스터가 필요하게 된다.
〈각 트랜지스터의 구성〉
이하에서는 산화막 두께를 트랜지스터에 의해 변화시킨 예에 관해서 설명한다. 도 86은 종래의 제조방법에 의해 제조한 플래쉬 메모리의 구성예(부분도면)이고 고내압부, 주변회로부, 메모리셀 어레이부에 사용되는 N채널형 MOS 트랜지스터 T11∼T13의 단면을 각각 나타내고 있다.
도 86에서, N채널형 MOS 트랜지스터 T11∼T13은 동일한 반도체 기판21(P형)상에 형성된 P형의 웰층121 내에 형성되어 있다. 웰층121은 웰층121 내에 형성된 채널커트층122와 LOCOS 층22로 소자간 분리되어 N채널형 MOS 트랜지스터 T11∼T13은 각각 소자간 분리된 영역에 형성되어 있다.
고내압부의 N채널형 MOS 트랜지스터 T11은 웰층121 내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층126과 그 소스·드레인층126이 마주 보는 가장자리 부에 접하여 형성된 한 쌍의 LDD 층127을 구비하고 있다.
그리고, LDD 층127의 상부에는 게이트 산화막26이 형성되고 그 게이트 산화막26의 상부에는 게이트 전극29가 형성되어 있다. 또, 게이트 산화막26 및 게이트 전극29의 측면에는 사이드월 산화막30이 형성되어 있다. 또, 게이트 전극29의 하층의 웰층121 내에는 채널도우프층123이 형성되어 있다.
주변회로부의 N채널형 MOS 트랜지스터 T12는 웰층121 내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층126과 그 소스·드레인층1Z6이 마주 보는 가장자리 부에 접하여 형성된 한 쌍의 LDD 층127을 구비하고 있다.
그리고, LDD 층127의 상부에는 게이트 산화막25가 형성되고 그 게이트 산화막25의 상부에는 게이트 전극29가 형성되어 있다. 또, 게이트 산화막25 및 게이트 전극29의 측면에는 사이드월산화막30이 형성되어 있다. 또, 게이트 전극29의 하층의 웰층121 내에는, 채널도우프층124가 형성되어 있다.
메모리셀 어레이부의 N채널형 MOS 트랜지스터 T13은 웰층121 내에 독립하여 평행하게 형성된 한 쌍 의 소스·드레인층126을 구비하고, 소스·드레인층126의 가장자리 부에는 터널산화막23이 형성되고, 그 터널산화막23의 상부에는 플로팅게이트 전극27, 층간 절연막24, 컨트롤게이트 전극28이 차례로로 형성되어 있다.
또, 터널산화막23, 플로팅게이트 전극27, 층간 절연막24, 컨트롤게이트 전극28의 측면에는 사이드월산화막30이 형성되어 있다.
또, 플로팅게이트 전극27의 하층의 웰층121 내에는 채널도우프층125가 형성되어 있다. 또, 메모리셀 어레이부는 게이트어레이구조로되어 있고 인접하는 게이트끼리 1의 소스·드레인층126을 공유하는 구조로 되어 있고, 그 구조가 연속하여 배치된 구성으로 되어있다.
도 76에 나타내는 플래쉬 메모리에서 특징적인 것은 고내압부의 N채널형 MOS 트랜지스터 T11의 게이트 산화막26의 두께가 가장 두껍고 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T13의 터널산화막23, 주변회로부N채널형 MOS 트랜지스터 T12의 게이트 산화막25가 차례로 두께가 얇게 되어있는 점이다.
도 87에 각 게이트 산화막의 두께를 나타낸다. 도 87에서, 가로축좌 측에서 차례로 고내압부, 주변회로부, 메모리셀 어레이부의 각각의 N채널형 MOS 트랜지스터를 표시하고 있다.
또, 표2에 N채널형 MOS 트랜지스터 T11∼T13의 구성제원를 나타낸다.
Figure kpo00001
표 2에서, N채널형 MOS 트랜지스터 T11∼T13의 각각의 게이트 산화막의 두께는 250Å,80Å,100Å으로 되어있다.
〈각 트랜지스터의 제조방법〉
이하에, 도 86으로 나타낸 고내압부, 주변회로부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T11∼T13의 제조방법에 관해서, 도 88∼도 101을 사용하여 설명한다.
우선, 도 88에 나타내는 공정에서 P형의 반도체 기판21의 표면에 LOCOS법에 의해 LOCOS 층(필드산화막)22를 예를들면 4000Å의 두께로 형성한다. 계속해서, 예를들면 붕소 이온을, 700keV의 에너지로, 1×l013/cm2의 도우즈량을 주입함으로써, 반도체 기판21내에 P형의 웰 영역121을 형성한다. 또, 반도체 기판21내에는 P채널형 MOS 트랜지스터를 형성하기 위해서 N 형의 웰 영역도 형성되지만, 설명 및 도시는 생략한다. 다음에, 예를들면 붕소 이온을 130keV의 에너지로, 5×l012/cm2의 도우즈량을 주입함으로써, 반도체 기판21 내에 채널커트층122를 형성한다. 또, 채널커트층122는, LOCOS 층22로서 소자간 분리영역을 형성하는 형상으로 형성한다.
다음에, 웰 영역121 내의 고내압부, 주변회로부, 메모리셀 어레이부의 각각의 소정 위치에 채널도우프층120을 형성한다. 또, 채널도우프층120의 형성은 예를들면 붕소 이온을, 50keV의 에너지로, 5×1012/cm2의 도우즈량을 주입함으로써 행한다.
다음에, 도 89에 나타내는 공정에서 반도체 기판21의 주면 상에 터널산화막23이되는 산화막231을 열산화법에 의해 형성한 후, 그 위에 게이트 전극재료로서, 예를들면 도우프트폴리실리콘층271을 CVD 법으로써 형성한다. 또, 산화막231의 두께는 100Å정도, 도우프트폴리실리콘층271의 두께는 1000Å정도로, 그 불순물로서는 인(P)을 사용하고 농도는 1×1020/cm3정도이다.
다음에, 도 90에 나타내는 공정에서 메모리셀 어레이부에서의 도우프트폴리실리콘층271의 상부에 선택적으로 레지스트마스크 R221을 형성한다. 이 경우 레지스트마스크 R221은 메모리셀 어레이부의 게이트폭 방향을 따라서 형성된다. 그리고, 레지스트마스크 R221로 덮어져 있지 않은 부분의 도우프트폴리실리콘층271을 이방성 에칭에 의해 제거한다. 이 상태를 도 91에 나타낸다.
도 91은, 도 90을 상면측(레지스트마스크 R221을 형성하는 측)부터 본 평면도이고 레지스트마스크 R221은 메모리셀 어레이부에서, 규칙적으로 배열된 구형의 섬 모양이 되도록 형성되어 있다. 또, 레지스트마스크 R221은 구형의 섬 모양을 한 활성층AL 위와, 그 주위의 LOCOS 층LL 위를 덮도록 형성되어 있다. 또, 고내압부 및 주변회로부에서는 레지스트마스크 R이 형성되어 있지 않기 때문에, 활성층AL이 노출되어 있다. 또, 도 91에서는 레지스트마스크 R221의 하부의 구성을 알기 쉽게 하기 위해서, 부분적으로 레지스트마스크 R221을 제외하고 활성층AL 및 LOCOS층LL이 보이도록 하고 있지만, 이것은 편의적인 것이다.
다음에, 레지스트마스크 R221을 제거한 후, 도 92에 나타내는 공정에서 도우프트폴리실리콘층271위에, 플로팅게이트 와 컨트롤게이트 절연하는 층간 절연막24가 되는 절연막241을 CVD 법으로써 형성한다.
또, 이 막은 TEOS(tetraethyl orthosilicate)막, 질화막(Si3N4), TEOS 막을 차례로 적층한 구성으로 되어 있고, 각각의 막 두께는 100Å이다. 또, 층간 절연막24는 ONO 막이라고 호칭하는 경우도 있다. 또, 절연막241은 고내압부 및 주변회로부에도 형성된다.
다음에, 도 93에 나타내는 공정에서 메모리셀 어레이부의 절연막241위를 레지스트마스크 R222로 덮고, 그 밖의 영역의 절연막241을 모두 제거한다. 이 경우, 그 밖의 영역에서는 산화막231도 제거한다. 이 상태를 도 94에 나타낸다.
도 94는, 도 93을 상면측(레지스트마스크 R222를 형성하는 측)에서 본 평면도이고, 레지스트마스크 R222는 메모리셀 어레이부 전역을 덮도록 형성되어 있지만, 고내압부 및 주변회로부에서는 레지스트마스크 R222가 형성되어 있지 않기 때문에 활성층AL이 노출되고 있다.
다음에, 레지스트마스크 R222를 제거한 후, 도 95에 나타내는 공정에서 반도체 기판21의 주면 전체면에 게이트 산화막26이 되는 산화막261을 열산화법에 의해 형성한다. 이 때 메모리셀 어레이부상의 절연막241은 질화막을 포함하고 있기 때문에 산화되는 일은 없어 그 두께는 유지된다. 또, 산화막261의 두께는 170Å정도이다.
다음에, 도 96에 나타내는 공정에서 주변회로부 이외의 영역을 레지스트마스크 R223으로 덮고 주변회로부상의 산화막261을 웨트에칭으로 제거한다. 이 상태를 도 97에 표시한다.
도 97은 도 96을 상면 측(레지스트마스크 R223을 형성하는 측)에서 본 평면도이고, 레지스트마스크 R223은 메모리셀 어레이부 및 고내압부의 전역을 덮도록 형성되어 있지만, 주변회로부에서는 레지스트마스크 R223이 형성되어 있지 않기 때문에 활성층AL이 노출되고 있다.
다음에, 레지스트마스크 R223을 제거한 후, 도 98에 나타내는 공정에서 게이트 산화막25가 되는 산화막251을 열산화법에 의해 형성한다. 이 때 메모리셀 어레이부상의 절연막241은 질화막을 포함하고 있기 때문에 산화되는 일은 없어, 그 두께는 유지되지만, 고내압부에서는 산화막261이 성장하여 막 두께가 증가하게 된다. 또, 산화막251의 두께는 80Å정도이고 산화막261은 250Å정도로 성장한다.
다음에, 도 99에 나타내는 공정에서 반도체 기판21의 주면전체면에 게이트 전극재료로서, 예를들면 도우프트폴리실리콘층291을 CVD 법으로써 형성한다. 또, 도우프트폴리실리콘층291의 두께는 2000Å정도로 그 불순물로서는 인(P)을 사용하고, 농도는 5×l020/cm3정도이다.
다음에, 도 100에 나타내는 공정에서 도우프트폴리실리콘층291의 상부에 레지스트마스크 R224를 형성하여 패터닝을 한다. 이 상태를 도 101에 나타낸다.
도 101은, 도 100을 상면 측(레지스트 마스크 R224를 형성하는 측)에서 본 평면도이고, 레지스트마스크 R224는 구형 모양의 활성영역AL에 수직이 되도록 형성되어 있다.
이 패터닝에 의해 고내압부에서는 게이트 산화막26 및 게이트 전극29를, 주변회로부에서는 게이트 산화막25 및 게이트 전극29를, 메모리셀 어레이부에서는 터널산화막23, 플로팅게이트 전극27, 층간 절연막24, 컨트롤게이트 전극28을 형성한다.
다음에, 고내압부, 주변회로부에 이온 주입에 의해 LDD 층127을 형성한 후, 게이트 산화막26 및 게이트 전극29의 측면, 게이트 산화막25 및 게이트 전극29의 측면, 터널산화막23, 플로팅게이트 전극27, 층간절연막24, 컨트롤게이트 전극28의 측면에, 약 1000Å의 두께의 사이드월 산화막30을 형성한다. 그리고, 측벽산화막30을 마스크로서, 이온주입에 의해 소스·드레인층126을 형성함으로써, 도 86에 나타내는 플래쉬 메모리의 구성을 얻을 수 있다.
여기서, LDD 층127은 예를들면 비소 이온을 30keV의 에너지로, 1×1013/cm2의 도우즈량을 주입함으로써 형성한다. 또, 소스·드레인층126은 예를들면 비소 이온을 50keV의 에너지로, 5×l015/cm2의 도우즈량을 주입한 후, 850℃로 60분간 어닐링함으로써 형성하다.
또, 이 후에, 커패시터 형성, 층간 절연막의 형성, 배선층의 형성공정 등을 거치는 것으로 플래쉬 메모리가 형성되지만, 그들의 공정의 설명 및 도시는 생략한다.
〈종래의 플래쉬 메모리의 문제점〉
이상 설명한 바와 같이, 종래의 플래쉬 메모리에서는, 종래의 DRAM와 마찬가지로, 한계치와 확산층리이크는 트레이드오프의 관계를 가지기 때문에 회로 설계는 양자의 트레이드오프에 의해 제약을 받게 된다.
또, 1칩의 플래쉬 메모리 내에서 산화막 두께가 다른 여러 종류의 트랜지스터를 형성하는 필요에서, 산화막의 형성을 복수회로 나누어 행하는 경우가 생긴다. 예를들면, 고내압부에서는 산화막261은 레지스트마스크 R223을 제거하는 공정 (도 96)등을 거쳐서, 산화막251을 형성할 때에 또 성장시키는 (도 98)것으로 된다. 즉, 산화막261을 2회에 나누어 형성하는 것으로 된다. 이 때문에, 불순물 혼입의 기회가 증가하는 등해서 게이트 산화막26의 신뢰성 열화가 생기기도 하고, 막 두께의 제어성이 나쁘게 되어 고내압부의 N채널형 MOS 트랜지스터 T11의 신뢰성이 손상되는 등의 문제가 생기고 있었다.
〈제 3의 종래예〉
〈로직회로를 가진 DRAM의 전체구성〉
다음에, 제 3의 종래 예로서 로직회로를 가진 DRAM(이후, LOGIC in DRAM라 호칭)800의 구성 및 제조방법에 관해서 설명한다.
LOGIC in DRAM800은 로직회로를 동일 칩 내에 만들어 넣으므로, 독립한 별도의 칩으로서 만들어진 DRAM과 로직회로를 조합하여 사용하는 것보다, 고성능이고 또한 저비용을 실현할 수 있는 장치이다.
도 102에 도시한 바와 같이 LOGIC in DRAM800은 로직부와 DRAM부로 대별된다. 여기서, 로직부에서는 고속인 것 즉, 고구동능력과 저용량인 것이 요청되고 있다. 또, DRAM 부에는 먼저 서술한바와 같이, 저리이크전류가 요청되는 메모리셀 어레이부와, 저전압에서의 동작이 요구되는 센스앰프부 등이 포함되어 있다. 요컨대, 1칩의 LOGIC in DRAM800에 있어서는 특성이 다른 여러 종류의 트랜지스터가 필요해진다.
〈각 트랜지스터의 구성〉
이들의 특성이 다른 트랜지스터를 1칩 내에 만들기 때문에, 종래는 채널도우프층의 불순물프로파일과 산화막 두께를 트랜지스터에 일치해서 바꾸는 것으로 대응하고 있었다. 이하, DRAM 부에서는 채널도우프층의 불순물 농도를 트랜지스터에 의해 변화시킨 예를 로직부에서는 산화막 두께를 트랜지스터에 의해 변화시킨 예에 관해서 설명한다.
도 103은 종래의 제조방법에 의해 제조한 LOGIC in DRAM의 구성예(부분도면)이고, 로직부와 DRAM 부내의 센스앰프부 및 메모리셀 어레이부에 사용되는 N채널형 MOS 트랜지스터 T21∼T23의 단면을 각각 나타내고 있다.
도 103에서 N채널형 MOS 트랜지스터 T21∼T23은 동일한 반도체 기판51(P형)상에 형성된 P형의 웰층151 내에 형성되어 있다. 웰층151은 웰층151 내에 형성된 채널커트층152와 LOCOS 층52로 소자간 분리되어 N채널형 MOS 트랜지스터 T21∼T23은 각각 소자간 분리된 영역으로 형성되어 있다.
로직부의 N채널형 MOS 트랜지스터 T21은 웰층151 내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층156과 그 소스·드레인층156이 마주 보는 가장자리 부 에 접하여 형성된 한 쌍의 LDD 층157을 구비하고 있다.
그리고, LDD 층157의 상부에는 게이트 산화막54가 형성되고 그 게이트 산화막54의 상부에는 게이트 전극55가 형성되어 있다. 또, 게이트 산화막54 및 게이트 전극55의 측면에는 사이드월산화막56이 형성되어 있다. 또, 게이트 전극55의 하층의 웰층151 내에는 채널도우프층155가 형성되어 있다.
센스앰프부의 N채널형 MOS 트랜지스터T22는, 웰층151 내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층156과 그 소스·드레인층156이 마주 보는 가장자리 부에 접하여 형성된 한 쌍의 LDD 층157을 구비하고 있다.
그리고, LDD 층157의 상부에는 게이트 산화막53이 형성되고 그 게이트 산화막53의 상부에는 게이트 전극55가 형성되어 있다. 또, 게이트 산화막53 및 게이트 전극55의 측면에는 사이드월산화막56이 형성되어 있다. 또, 게이트 전극55의 하층의 웰층151 내에는 채널도우프층154가 형성되어 있다.
메모리셀 어레이부의 N채널형 MOS 트랜지스터 T23은 웰층151 내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층156과 그 소스·드레인층156이 마주 보는 가장자리 부에 접하여 형성된 한 쌍의 LDD 층157을 구비하고 있다.
그리고, 소스·드레인층156 및 LDD 층157의 상부에는 게이트 산화막53이 형성되고 그 게이트 산화막53의 상부에는 게이트 전극55가 형성되어 있다. 또, 게이트 산화막53 및 게이트 전극55의 측면에는 사이드월 산화막56이 형성되어 있다. 또, 게이트 전극55의 하층의 웰층151 내에는, 채널도우프층153이 형성되어 있다. 또, 메모리셀 어레이부는 게이트어레이 구조로 되어 있고 인접하는 게이트끼리 1의 소스·드레인층156을 공유하는 구조로 되어 있고, 그 구조가 연속하여 배치된 구성으로 되어있다.
또, 표3에 N채널형 MOS 트랜지스터 T21∼T23의 구성제원을 나타낸다.
Figure kpo00002
표 3에서 N채널형 MOS 트랜지스터T21∼T23의 각각의 채널도우프층형성 시의 불순물도우즈량은 1×1013/cm2, 1×1012cm2, 5×1012cm2으로 되어있다. 또, 주입불순물은 어느 것도 붕소(B)이며 주입에너지는 어느 것도 50KeV이다.
또, N채널형 MOS트랜지스터T21∼T23의 각각의 게이트 산화막의 두께는 60Å, 100Å, 100Å으로 되어 있다.
또, 도 103에 나타낸 로직부, 센스앰프부, 메모리셀 어레이부의 N채널형MOS트랜지스터T21∼T23에서의 A-A＇선, B-B＇및 C-C＇선에 의한 단면부분의 불순물프로파일을 도 104에 표시한다.
도 104에서 가로축에 단면방향의 위치(깊이)를, 가로축에 불순물농도를 표시한다. 또, 가로축은 도면을 향해서 좌측으로부터 차례로 게이트 전극(폴리실리콘층),게이트 산화막(SiO2층), 웰층(벌크실리콘층)으로 되어 있다.
게이트 전극에서의 불순물농도는 표3에 표시하는바와 같이 어느 트랜지스터에 있어서도 같은 량으로 균일하게 되도록 형성되어 있기 때문에 A-A＇선, B-B＇,선 및 C-C＇선을 구별하기 위해 도면적으로는 2개의 직선으로 표시하고 있지만 한계치의 요구가 낮인 센스앰프부의 트랜지스터에서는 채널도우즈량이 적고, 삼화막-벌크계면에서의 불순물농도도 낮다. 또, 각 프로파일의 피크위치는 각각의 채널도우프층의 형성위치와 거의 같다.
또, 도 105에 각 게이트 산화막의 두께를 나타낸다. 도 105에서, 가로축좌측으로부터 차례로 로직부, 센스앰프부, 메모리셀 어레이부의 각각의 N채널형 MOS트랜지스터를 표시하고 있다. 도 105에 표시하는바와 같이 로직부는, 전류구동능력향상을 DRAM부의 센수앰프부, 메모리셀 어레이부에 비하여 산화막이 얇게 되어 있다.
〈각 트랜지스터의 제조방법〉
이하에, 도 103으로 나타낸 로직부, DRAM 부의 센스앰프부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T21∼T23의 제조방법에 관해서, 도 106∼도 114를 사용하고 설명한다.
우선, 도 106에 나타내는 공정에서, P형의 반도체 기판51의 표면에 LOCOS법에 의해 LOCOS 층(필드산화막)52를, 예를들면 4000Å의 두께로 형성한다. 계속해서, 예를들면 붕소 이온을, 700keV의 에너지로, 1×l013/cm2의 도우즈량을 주입함으로써, 반도체 기판51 내에 P형의 웰 영역151을 형성한다. 또, 반도체 기판51 내에는 P채널형 MOS 트랜지스터를 형성하기 위해서 N형의 웰 영역도 형성되지만, 설명 및 도시는 생략한다. 다음에, 예를들면 붕소 이온을, 130keV의 에너지로, 5×l012/cm2의 도우즈량을 주입함으로써, 반도체 기판1 내에 채널커트층152를 형성한다. 또, 채널커트층152는 LOCOS 층52로 소자간 분리영역을 형성하는 형상으로 형성한다.
다음에, 도 107에 나타내는 공정에서 웰 영역151 내의 소정위치에 센스앰프부의 트랜지스터 T22에 일치하는 가장 불순물 농도가 낮은 채널도우프층154를 형성한다. 이 때, 로직부 및 메모리셀 어레이부의 트랜지스터 T21 및 T23의 형성영역에도 채널도우프층154가 형성된다. 또, 채널도우프층154의 형성은 예를들면 붕소 이온을, 50keV의 에너지로, 1×1012/cm2의 도우즈량을 주입함으로써 행한다.
다음에, 도 108에 나타내는 공정에서 센스앰프부의 상부에 레지스트마스크 R251을 형성하고 로직부 및 메모리셀 어레이부의 채널도우프층154에 선택적으로 불순물을 추가 주입하여, 메모리셀 어레이부의 트랜지스터 T23에 일치하게 한 불순물 농도의 채널도우프층153을 형성한다. 이 때, 로직부의 트랜지스터 T21의 형성영역에도 채널도우프층153이 형성된다. 또, 채널도우프층153의 형성은 예를들면 붕소 이온을 50KeV의 에너지로 4×1012/cm2의 도우즈량을 주입하므로 행한다.
다음에 도 109에 나타내는 공정에서 센스앰프부 및 메모리셀 어레이부의 상부에 레지스트마스크R252를 형성하며, 로직부의 트랜지스터T21에 일치하게 한 불순물농도의 채널도우프층155를 형성한다. 또, 채널도우프층155의 형성은, 예를들면 붕소 이온을 50KeV의 에너지로, 5×KeV의 에너지로, 5×1012/cm2의 도우즈량을 주입함으로 행한다.
다음에 도 110에 나타내는 공정에서 반도체 기판51의 주면 상에 게이트 산화막53이 되는 산화막531을 열산화법에 의해 형성한다. 또, 산화막531의 두께는 40Å정도이다.
다음에, 도 111에 나타내는 공정에서 센스앰프부 및 메모리셀 어레이부의 절연막531위를 레지스트마스크 R253으로 덮고 로직부상의 산화막531만을 선택적으로 제거한다.
다음에, 레지스트마스크 R253을 제거한 후, 도 112에 나타내는 공정에서 반도체 기판51의 주면 상에 게이트 산화막54이 되는 산화막541을 열산화법에 의해 형성한다. 이 때, 센스앰프부 및 메모리셀 어레이부의 산화막531이 성장하여 막 두께가 증가하게 된다. 또, 산화막541의 두께는 60Å정도이고, 산화막531은 100Å정도로 성장한다.
다음에, 도 113에 나타내는 공정에서 산화막531 및 산화막541위에 게이트 전극재료로서, 예를들면 도우프트폴리실리콘층551을 CVD 법으로써 형성한다. 또, 도우프트폴리실리콘층551의 두께는 2000Å정도로, 그 불순물로서는 인(P)을 사용하고, 농도는 1×1020/cm3정도이다.
다음에, 도 114에 나타내는 공정에서, 도우프트폴리실리콘층551의 상부에 레지스트마스크 R254를 형성하여 패터닝을 행한다. 이 패터닝에 의해, 로직부에서는 게이트 산화막54 및 게이트 전극55를 센스앰프부 및 메모리셀 어레이부에서는 게이트 산화막53 및 게이트 전극55를 형성한다.
다음에, 로직부, 센스앰프부, 메모리셀 어레이부에 이온 주입에 의해 LDD 층157을 형성한 후, 로직부에서는 게이트 산화막54 및 게이트 전극55의 측면에, 센스앰프부 및 메모리셀 어레이부에서는 게이트 산화막53 및 게이트 전극55의 측면에, 약 1000Å의 두께의 사이드월산화막56을 형성한다. 그리고, 사이드월산화막56을 마스크로서, 이온 주입에 의해 소스·드레인층156을 형성하는 것으로, 도 103에 나타내는 LOGIC in DRAM의 구성을 얻을 수 있다.
여기서, LDD 층157은 예를들면 비소(As) 이온을 30keV의 에너지로, 1×1013/cm2의 도우즈량을 주입함으로써 형성한다. 또, 소스·드레인층156은 예를들면 비소 이온을 50keV의 에너지로, 5×1015/cm2의 도우즈량을 주입한 후, 850℃로 30분간 어닐링함으로써 형성한다.
또, 이 후에, 커패시터형성, 층간 절연막의 형성, 배선층의 형성공정 등을 거치는 것으로 LOGIC in DRAM이 형성되지만, 그들의 공정의 설명 및 도시는 생략한다.
〈종래의 LOGIC in DRAM의 문제점〉 이상 설명한 바와 같이, 종래의 LOGIC in DRAM 에서는 로직부, 센스앰프부, 메모리셀 어레이부 등으로 사용되는, 특성이 다른 트랜지스터를 1칩 내에 만들기 때문에, 채널도우프층의 불순물 농도를 트랜지스터에 일치하게 바꾸는 것으로 한계치의 조정을 했다.
그러나, 채널도우프층의 불순물 농도가 높아지면, 한계치가 오르는 동시에, 예를들면 확산층과 기판과의 접합부분에서의 불순물 농도가 높아지기 때문에 확산층 리이크가 많아진다. 요컨대, 한계치와 확산층 리이크란 트레이드오프의 관계가 있으며, 한계치가 결정되면 누설전류도 일의적으로 결정되어, 회로 설계는 양자의 트레이드오프관계에 의해 제약을 받고 있었다.
또, 로직부에서는 고구동능력을 얻기 때문에 다른 부분보다도 두께가 얇은 게이트 산화막을 형성할 필요가 있다. 그 때문에, 1칩의 플래쉬 메모리 내에서 산화막 두께가 다른 여러 종류의 트랜지스터를 형성할 필요에서, 산화막의 형성을 복수회에 나누어 행하는 경우가 생긴다. 예를들면, 센스앰프부, 메모리셀 어레이부 등에서는, 산화막531은, 레지스트 마스크 R253을 제거하는 공정(도 111) 등을 거쳐, 산화막541을 형성할 때에 더 성장시키는(도 112)것으로 된다. 즉, 게이트 산화막53을 2회로 나누어서 형성하는 것이 된다. 이 때문에, 불순물 혼입의 기회가 증가하는 등 해서 게이트 산화막53의 신뢰성 열화가 생기거나, 막 두께의 제어성이 나쁘게 되어, 센스앰프부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T22 및 T23의 신뢰성이 손상되는 등의 문제가 생기고 있었다.
〈제 4의 종래 예〉
〈로직회로를 가진 플래쉬 메모리의 전체구성〉
다음에, 제 4의 종래예로서, 로직회로를 가진 플래쉬 메모리 (이후, LOGIC in FLASH라 호칭)900의 구성 및 제조방법에 관해서 설명한다.
트랜지스터의 미세화에 따라, 대용량화와 함께 개발목표의 하나로, 마이크로컴퓨터를 1개의 칩에 만들어 넣은 원칩 마이크로컴퓨터가 있다.
특히, 플래쉬 메모리와 MPU(microprocessing unit)를 1칩 내에 만들어 넣은 소자를 플래쉬 혼재(混載)로직이라고 부르며, 예를들면 1995IEDM쇼트 코스 프로그램 등으로 발표되어 있다 (1995IEDM SHORT COURCE PROGRAM "EMBEDDED FLASH MEMORY APPLICATIONS, TECHNOLOGY AND DESIGN", CLI NTON KUO, MOTOROLA).
일례를 도 115에 나타낸다. 도 115에 도시하는바와 같이, LOGIC in FLASH900은 로직부와 플래쉬 메모리부로 대별되고 로직부에서는 고속인 것, 즉, 고구동능력과 저용량인 것이 요구되어 있다.
또, 플래쉬 메모리부에서는 고전압이 인가되는 고내압부와 터널산화막에 높은 신뢰성이 요구되는 메모리셀 어레이부 등을 가지고 있다. 요컨대, 1칩의 LOGIC in FLASH 내에서 특성이 다른 여러 종류의 트랜지스터가 필요하게 된다.
〈각 트랜지스터의 구성〉
이들의 특성이 다른 트랜지스터를 1칩 내에 만들기 때문에, 종래는 산화막 두께를 트랜지스터에 의해서 바꾸거나, 경우에 따라서는 채널도우프층의 불순물프로파일을 바꾸는 것으로 대응하고 있었다. 이하, 산화막 두께를 트랜지스터에 의해서 바꾸는 동시에, 채널도우프층의 불순물 농도를 변화시킨 예에 관해서 설명한다.
도 116은 종래의 제조방법에 의해 제조한 LOGIC in FLASH의 구성예(부분도면)이며, 로직부와 플래쉬 메모리부 내의 고내압부 및 메모리셀 어레이부에 사용되는 N채널형 MOS 트랜지스터 T31∼T33의 단면을 각각 나타내고 있다.
도 116에서, N채널형 MOS 트랜지스터 T31∼T33은 동일한 반도체 기판71(P형)상에 형성된 P형의 웰층171 내에 형성되어 있다. 웰층171은 웰층171 내에 형성된 채널커트층172와, LOCOS 층72로 소자간 분리되고, N채널형 MOS 트랜지스터 T31∼T33은 각각 소자간 분리된 영역에 형성되어 있다.
로직부의 N채널형 MOS 트랜지스터 T31은 웰층171 내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층176과, 그 소스·드레인층176이 마주 보는 가장자리 부에 접하여 형성된 한 쌍의 LDD 층177을 구비하고 있다.
그리고, LDD 층177의 상부에는 게이트 산화막76이 형성되고, 그 게이트 산화막76의 상부에는 게이트 전극79가 형성되어 있다. 또, 게이트 산화막76 및 게이트 전극79의 측면에는 사이드월산화막80이 형성되어 있다. 또, 게이트 전극79의 하층의 웰층171 내에는 채널도우프층175가 형성되어 있다.
플래쉬 메모리부에서의 고내압부의 N채널형 MOS 트랜지스터 T32는 웰층171 내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층176과, 그 소스·드레인층176이 마주 보는 가장자리 부에 접하여 형성된 한 쌍의 LDD 층177을 구비하고 있다.
그리고, LDD 층177의 상부에는 게이트 산화막75가 형성되고, 그 게이트 산화막75의 상부에는 게이트 전극79가 형성되어 있다. 또, 게이트 산화막75 및 게이트 전극79의 측면에는 사이드월산화막80이 형성되어 있다. 또, 게이트 전극79의 하층]의 웰층171 내에는 채널도우프층173이 형성되어 있다.
플래쉬 메모리부에서의 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T33은 웰층171 내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층176을 구비하며, 소스·드레인층176의 가장자리 부에는 터널산화막73이 형성되고, 그 터널산화막73의 상부에는 플로팅게이트 전극77, 층간 절연막74, 컨트롤게이트 전극78이 차례로 형성되어 있다.
또, 터널산화막73, 플로팅게이트 전극77, 층간 절연막74, 컨트롤게이트 전극78의 측면에는 사이드월산화막80이 형성되어 있다.
또, 플로팅게이트 전극77의 하층의 웰층171 내에는 채널도우프층175가 형성되어 있다. 또, 메모리셀 어레이부는 게이트어레이구조로되어 있고, 인접하는 게이트끼리 1의 소스·드레인층176을 공유하는 구조로 되어 있고, 그 구조가 연속하여 배치된 구성으로 되어있다.
도 116에 나타내는 플래쉬 메모리에서 특징적인 것은 고내압부의 N채널형 MOS 트랜지스터 T32의 게이트 산화막75의 두께가 가장 두껍고 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T33의 터널산화막73, 로직부의 N채널형 MOS 트랜지스터 T31의 게이트 산화막76의 차례로 두께가 얇게 되어있는 점과, 고내압부의 N채널형 MOS 트랜지스터 T32의 채널도우프층173의 불순물 농도가, 다른 채널도우프층보다도 낮게 형성되어 있는 점이다.
또, 표4에 N채널형 MOS 트랜지스터 T31∼T33의 구성제원을 나타낸다.
Figure kpo00003
표 4에서, N채널형 MOS 트랜지스터 T31∼T33의 각각의 게이트 산화막의 두께는 60Å,250Å,100Å으로 되어있다.
또, N채널형 MOS 트랜지스터 T32의 채널도우프층173의 불순물의 불순물도우즈량은 1×l012/cm2, N채널형 MOS 트랜지스터 T31 및 T33의 채널도우프층175의 불순물의 불순물도우즈량은 1×1013/cm2으로 되어있다. 또, 주입불순물은 어느 것도 붕소(B)이고, 주입 에너지는 어느 것도 50keV 이다.
또, 도 116으로 나타낸 센스앰프부, 주변회로부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T31∼T33 에서의, A-A'선, B-B'선 및 C-C'선에 의한 단면부분의 불순물프로파일을 도 117에 나타낸다.
도 117에서, 가로축에 단면방향의 위치(깊이)를, 세로축에 불순물 농도를 나타낸다. 또, 가로축은 도면에 향해서 좌측으로부터 차례로, 게이트 전극(폴리실리콘층),게이트 산화막(SiO2층),웰층(벌크실리콘층)으로 되어있다.
게이트 전극에서의 불순물 농도는 표4에 도시한 바와 같이, 어느 트랜지스터에서도 같은 량으로 균일하게 되도록 형성되어 있기 때문에, A-A'선, B-B'선, C-C'선은 겹쳐지는 직선(각각을 구별하기 때문에 도면 적으로는 3개의 직선으로 나타내고 있다)으로 표시되지만, 웰층에서는 한계치의 요구가 낮은 고내압부의 트랜지스터로서는 채널도우즈량이 적고, 산화막-벌크계면에서의 불순물 농도도 낮다. 또, 각 프로파일의 피크위치는, 각각의 채널도우프층의 형성 위치와 거의 같다.
또, 도 118에 각 게이트 산화막의 두께를 나타낸다. 도 118에서 가로축 좌측에서 차례로 로직부, 고내압부, 메모리셀어례이부의 각각의 N채널형 MOS 트랜지스터를 표시하고 있다. 도 118에 표시하는바와 같이, 플래쉬 메모리부의 고내압부의 산화막이 가장 두껍게, 로직부는 전류구동능력향상을 위해, 산화막이 가장 얇게 되어있다.
〈각 트랜지스터의 제조방법〉
이하에, 도 116으로 나타낸 로직부, 플래쉬 메모리부의 고내압부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T31∼T33의 제조방법에 관해서, 도 119∼도 132를 사용하여 설명한다.
우선, 도 119에 나타내는 공정에서, P형의 반도체 기판71의 표면에 LOCOS법에 의해 LOCOS 층(필드산화막)72를, 예를들면4000Å의 두께로 형성한다. 계속해서 예를들면 붕소 이온을700keV의 에너지로, 1×l013/cm2의 도우즈량을 주입함으로써, 반도체 기판71내에 P형의 웰 영역171을 형성한다. 또, 반도체 기판71내에는 P채널형 MOS 트랜지스터를 형성하기 위해서 N 형의 웰 영역도 형성되지만, 설명 및 도시는 생략한다. 다음에, 예를들면 붕소 이온을, 130keV의 에너지로, 5×l012/cm2의 도우즈량을 주입함으로써, 반도체 기판71 내에 채널커트층172를 형성한다. 또, 채널커트층172는 LOCOS 층72로 소자간 분리영역을 형성하는 형상으로 형성한다.
다음에, 고내압부의 트랜지스터 T32의 웰 영역171 내에 가장 불순물 농도가 낮은 채널도우프층173을 형성한다. 또, 채널도우프층173의 형성은 예를들면 붕소 이온을 50keV의 에너지로 1×l012/cm2의 도우즈량을 주입함으로써 행한다.
다음에, 로직부 및 메모리셀 어레이부의 트랜지스터 T31 및 T33의 웰 영역171 내에 불순물을 주입하며 로직부 및 메모리셀 어레이부의 트랜지스터 T31 및 T33에 일치하는 불순물 농도의 채널도우프층175를 형성한다. 또, 채널 도우프층175의 형성은 예를들면 붕소이온을, 50keV의 에너지로, 1×1013/cm2의 도우즈량을 주입함으로써 행한다.
다음에, 도 120에 나타내는 공정에서 반도체 기판71의 주면 상에 터널산화막73이되는 산화막731을 열산화법에 의해 형성한 후, 그 위에 게이트 전극재료로서 예를들면 도우프트폴리실리콘층771을 CVD 법으로써 형성한다. 또, 산화막731의 두께는 100Å정도, 도우프트폴리실리콘층771의 두께는 1000Å정도로, 그 불순물로서는 인(P)을 사용하고 농도는 1×l020/cm3정도이다.
다음에, 도 121에 나타내는 공정에서 메모리셀 어레이부에서의 도우프트폴리실리콘층771의 상부에 선택적으로 레지스트마스크 R261을 형성한다. 이 경우, 레지스트마스크 R261은 메모리셀 어레이부의 게이트폭 방향을 따라서 형성된다. 그리고, 레지스트마스크 R261로 덮어져 있지 않은 부분의 도우프트폴리실리콘층771을 이방성 에칭에 의해 제거한다. 이 상태를 도 122에 나타낸다.
도 122는 도 121을 상면측(레지스트마스크 R261을 형성하는 측)에서 본 평면도면이고 레지스트마스크 R261은 메모리셀 어레이부에서, 규칙적으로 배열된 구형의 섬 모양을 하도록 형성되어 있다. 또, 레지스트마스크 R261은 구형의 섬 모양을 한 활성층AL위와, 그 주위의 LOCOS 층LL 위를 덮도록 형성되어 있다. 또, 고내압부 및 로직부에서는 레지스트마스크 R261이 형성되어 있지 않기 때문에, 활성층AL이 노출되고 있다. 또, 도 92에서는 레지스트마스크 R261의 하부의 구성을 알기 쉽게 하기 위해서, 부분적으로 레지스트마스크 R261을 제외하고 활성층AL 및 LOCOS 층LL이 보이도록 하고 있지만 이것은 편의적인 것이다.
다음에, 레지스트마스크 R261을 제거한 후, 도 123에 나타내는 공정에서 도우프트폴리실리콘층771상에, 플로팅게이트와 컨트롤게이트를 절연하는 층간 절연막74가 되는 절연막741을 CVD 법으로써 형성한다. 또, 이 막은 TEOS막, 질화막(Si3N4), TEOS 막을 차례로 적층한 구성으로 되어 있고, 각각의 막 두께는 100Å이다. 또, 층간 절연막74는 ONO 막이라 칭할 경우도 있다. 또, 절연막741은 고내압부 및 로직부상에도 형성된다.
다음에, 도 24에 나타내는 공정에서 메모리셀 어레이부의 절연막741상을 레지스트마스크 R262로 덮고 그 밖의 영역의 절연막741을 모두 제거한다. (이 경우, 그 밖의 영역에서는 산화막731도 제거한다.)이 상태를 도 125에 나타낸다.
도 125는 도 124를 상면측(레지스트마스크 R262를 형성하는 측)에서 본 평면도이고, 레지스트마스크 R262는 메모리셀 어레이부 전역을 덮도록 형성되어 있지만, 고내압부및 로직부에서는 레지스트마스크 R262가 형성되어 있지 않기 때문에, 활성층AL이 노출되고 있다.
다음에, 레지스트마스크 R262를 제거한 후, 도 126에 나타내는 공정에서 반도체 기판71의 주면 전체면에 게이트 산화막75가되는 산화막751을 열산화법에 의해 형성한다. 이 때 메모리셀 어레이부 상의 절연막741은, 질화막을 포함하고 있기 때문에 산화되는 일은 없고, 그 두께는 유지된다. 또, 산화막261의 두께는 190Å정도이다.
다음에, 도 127에 나타내는 공정에서, 로직부 이외의 영역을 레지스트마스크 R263으로 덮고, 로직부 상의 산화막751을 웨트에칭에 의해 제거한다. 이 상태를 도 128에 나타낸다.
도 128은 도 127을 상면 측(레지스트마스크 R263을 형성하는 측)에서 본 평면도이고, 레지스트마스크 R263은 메모리셀 어레이부 및 고내압부의 전역을 덮도록 형성되어 있지만, 로직부에서는 레지스트마스크 R263이 형성되어 있지 않기 때문에 활성층AL이 노출되어 있다.
다음에, 레지스트마스크 R263을 제거한 후, 도 129에 나타내는 공정에서 게이트 산화막76이 되는 산화막761을 열산화법에 의해 형성한다. 이 때 메모리셀 어레이부상의 절연막741은 질화막을 포함하고 있기 때문에 산화되는 일은 없고, 그 두께는 유지되지만, 고내압부에서는 산화막751이 성장하여 막 두께가 증가하는 것으로 된다. 또, 산화막761의 두께는 60Å정도이고 산화막751은 250Å정도로 성장한다.
다음에, 도130에 나타내는 공정에서, 반도체 기판71의 주면 전체면에 게이트 전극재료로서, 예를들면 도우프트폴리실리콘층791을 CVD 법으로써 형성한다. 또, 도우프트폴리실리콘층791의 두께는 2000Å정도로, 그 불순물로서는 인(P)을 사용하고 농도는 5×1020/cm3정도이다.
다음에, 도 131에 나타내는 공정에서 도우프트폴리실리콘층791의 상부에 레지스트마스크 R264를 형성하여 패터닝을 한다. 이 상태를 도 132에 나타낸다.
도 132는 도 131을 상면 측(레지스트마스크 R264를 형성하는 측)에서 본 평면도이고, 레지스트마스크 R264는 구형모양의 활성영역AL에 수직이 되도록 형성되어 있다.
이 패터닝에 의해 로직부에서는 게이트 산화막76 및 게이트 전극79를, 고내압부에서는 게이트 산화막75 및 게이트 전극79를, 메모리셀 어레이부에서는 터널산화막73, 플로팅게이트 전극77, 층간 절연막74, 컨트롤게이트 전극78을 형성한다.
다음에, 로직부, 고내압부에 이온주입에 의해 LDD 층177을 형성한 후, 게이트 산화막76 및 게이트 전극79의 측면, 게이트 산화막75 및 게이트 전극79의 측면, 터널산화막73, 플로팅게이트 전극77, 층간 절연막74, 컨트롤게이트 전극78의 측면에, 약 1000Å의 두께의 사이드월산화막80을 형성한다. 그리고, 사이드월산화막80을 마스크로서, 이온주입에 의해 소스·드레인층176을 형성함으로써, 도 116에 나타내는 플래쉬 메모리의 구성을 얻을 수 있다.
여기서, LDD 층177은 예를들면 비소 이온을 30keV의 에너지로, 1×1013/cm2의 도우즈량을 주입함으로써 형성한다. 또, 소스·드레인층176은 예를들면 비소 이온 50keV의 에너지로, 5×l015/cm2의 도우즈량을 주입한 후, 850℃로 30분간 어닐링함으로써 형성한다.
또, 이 후에 커패시터형성, 층간 절연막의 형성, 배선층의 형성공정등을 거치는 것에 의해 LOGIC in FLASH가 형성되지만, 그들의 공정의 설명 및 도시는 생략한다.
〈종래의 LOGIC in FLASH의 문제점〉
이상 설명한 바와 같이, 종래의 LOGIC in FLASH 에서는 로직부, 고내압부, 메모리셀 어레이부 등으로 사용되는 특성이 다른 트랜지스터를 1칩 내에 만들기 때문에, 채널도우프층의 불순물 농도를 트랜지스터에 일치해서 바꾸는 것으로 한계치의 조정을 하고 있었다.
그러나, 채널도우프층의 불순물 농도가 높아지면, 한계치가 상승하는 동시에 예를들면 확산층과 기판과의 접합부분에서의 불순물 농도가 높아지기 때문에 확산층리이크가 많아진다. 요컨대, 한계치와 확산층리이크는 트레이드오프의 관계가 있어, 한계치가 결정되면 누설전류도 일의 적으로 결정되어, 회로 설계는 양자의 트레이드오프관계에 의해 제약을 받고 있었다.
또, 로직부에서는 고구동능력을 수득하기 때문에 다른 부분보다도 두께가 얇은 게이트 산화막을 형성할 필요가 있다. 그 때문에, 1칩의 플래쉬 메모리 내에서 산화막 두께가 다른 여러 종류의 트랜지스터를 형성할 필요에서 산화막의 형성을 복수회에 나누어 행하는 경우가 생긴다. 예를들면, 고내압부 등으로서는 산화막751은 레지스트마스크 R263을 제거하는 공정(도 127)등을 거쳐, 산화막761을 형성할 때에 또 성장시키는(도 129)것으로 된다. 즉, 산화막751를 2회로 나누어 형성하는 것이 된다. 이 때문에, 불순물혼입의 기회가 증가하는 등으로 게이트 산화막75의 신뢰성 열화가 생기거나, 막 두께의 제어성이 나쁘게 되어, 고내압부의 N채널형 MOS 트랜지스터 T32의 신뢰성이 손상되는 등의 문제가 생기고 있었다.
이상 설명한 바와 같이, 1개의 칩 내에 복수종류의 트랜지스터를 형성한 반도체 장치에 있어서는, 채널도우프층의 불순물 농도를 트랜지스터에 일치하게 바꾸는 것으로 한계치의 조정로 하고 있었지만, 한계치와 확산층리이크란는 트레이드오프의 관계가 있어, 한계치가 결정되면 누설전류도 일의적으로 결정되어 회로 설계는 양자의 트레이드오프관계에 의해 제약을 받고 있었다. 또, 게이트 산화막의 형성을 복수회에 나누어 행할 필요가 있으며 그 때문에 불순물 혼입의 기회가 증가하는 등으로 게이트 산화막의 신뢰성열화가 생기거나, 막 두께의 제어성이 나쁘게 되어, 트랜지스터의 신뢰성이 손상되는 등의 문제가 생기고 있었다.
본 발명은 상술한바와 같은 문제점을 해소하기 위해서 이루어진 것으로, 한계치와 확산층리이크와의 트레이드오프관계를 해소하는 동시에, 게이트 산화막의 형성을 복수회로 나누어 행할 필요가 없는 반도체 장치 및 제조방법을 제공한다.
본 발명에 관한 청구항1기재의 반도체 장치는 반도체 기판에 적어도 하나의 트랜지스터를 구비한 반도체 장치이며, 상기 적어도 하나의 트랜지스터는 상기 반도체 기판의 표면 내에 형성된 제 1도전형의 반도체층과 상기 반도체층 내에 선택적으로 형성된 제 1도전형의 채널도우프층과 상기 반도체층의 상부의 상기 채널도우프층에 서로 대향하는 위치에 형성된 제어전극을 구비하며, 상기 제어전극은 폴리실리콘층의 상부에 텅스텐 실리사이드층이 형성된 폴리사이드구조를 가지고, 상기 폴리실리콘층은 그 내부에 제 2도전형의 불순물을 가지고, 그 불순물은 상기 텅스텐 실리사이드층 측으로 농도가 비교적 높고, 그 반대측에서 농도가 비교적 낮게 된 농도 분포를 가지고 있다.
본 발명에 관한 청구항2기재의 반도체 장치는, 상기 적어도 하나의 트랜지스터는 적어도 2종류의 트랜지스터를 가지며, 상기 폴리사이드구조는 상기 적어도 2종류의 트랜지스터에서 상기 폴리실리콘층에 대한 상기 텅스텐 실리사이드층의 두께의 비율이 다르도록 구성되어 있다.
본 발명에 관한 청구항3기재의 반도체 장치는 반도체 기판에 적어도 하나의 트랜지스터를 구비한 반도체 장치에서, 상기 적어도 하나의 트랜지스터는 상기 반도체 기판의 주면상에 선택적으로 형성된 필드산화막에 의해서 규정되는 활성영역과, 상기 활성영역 상에 형성된 산화막과, 상기 산화막 상에 형성되고, 소스·드레인층과 같은 도전형의 불순물이 도입된 폴리실리콘층을 가진 제어전극을 구비하며, 상기 제어전극은 상기 활성영역의 가장자리 부의 상기 폴리실리콘층의 상부에 선택적으로 형성된 텅스텐 실리사이드층을 구비하고, 상기 불순물은 상기 텅스텐 실리사이드층 측으로 농도가 비교적 높고, 그 반대측에서 농도가 비교적 낮게 된 농도 분포를 가지고 있다.
본 발명에 관한 청구항4기재의 반도체 장치의 제조방법은 반도체 기판에 적어도 하나의 트랜지스터를 구비한 반도체 장치의 제조방법으로서, 상기 반도체 기판의 표면 내의 상기 적어도 하나의 트랜지스터가 형성되는 위치에 제 1도전형의 반도체층을 형성하는 공정(a)과, 상기 적어도 하나의 트랜지스터의 상기 반도체층 내에 이온 주입에 의해 제l 도전형 채널도우프층을 선택적으로 형성하는 공정(b)과, 상기 적어도 하나의 트랜지스터의 상기 반도체층의 상부의 상기 채널도우프층에 서로 대향하는 위치에 제어전극을 형성하는 공정(c)을 구비하며, 상기 공정(c)은 상기 적어도 하나의 트랜지스터의 상기 제어전극을 제 2도전형의 불순물이 도입된 폴리실리콘층의 상부에 텅스텐 실리사이드층이 형성된 폴리사이드구조로 하는 공정을 구비하고 있다.
본 발명에 관한 청구항5기재의 반도체 장치의 제조방법은 반도체 기판에 제 1 및 제 2의 종류의 트랜지스터를 가진 반도체 장치의 제조방법으로서, 상기 반도체 기판의 주면 상에 선택적으로 필드산화막을 형성하고, 상기 제 1 및 제 2의 종류의 트랜지스터가 형성되는 제 1 및 제 2의 활성영역을 규정하는 공정(a)과, 상기 제 1 및 제 2의 영역 상에서 상기 필드산화막 상에 걸쳐서 산화막을 형성하는 공정(b)과, 상기 제 1 및 제 2의 영역의 상기 산화막 상에, 소스·드레인층과 같은 도전형의 불순물이 도입된 폴리실리콘층을 가진 제어전극을 형성하는 공정(c)을 구비하고, 상기 공정(c)은 상기 제 1의 활성영역의 상기 제어전극을, 상기 폴리실리콘층의 상부에 텅스텐 실리사이드층이 형성된 폴리사이드구조로 하는 공정(c-1)을 구비하고 있다.
도 1은 게이트 전극의 텅스텐 실리사이드층의 작용을 설명하는 도면.
도 2는 게이트 전극중의 불순물 및 텅스텐 실리사이드의 분포를 설명하는 도면.
도 3은 게이트 전극의 텅스텐 실리사이드층의 작용을 설명하는 도면.
도 4는 게이트 전극의 텅스텐 실리사이드층의 작용을 설명하는 도면.
도 5는 본 발명에 관한 실시의 형태 1의 구성을 나타내는 단면도.
도 6은 본 발명에 관한 실시의 형태 1의 불순물분포를 설명하는 도면.
도 7은 본 발명에 관한 실시의 형태 1의 게이트 산화막의 두께를 설명하는 도면.
도 8은 본 발명에 관한 실시의 형태 1의 구성을 나타내는 단면도.
도 9는 본 발명에 관한 실시의 형태 1의 구성을 나타내는 단면도.
도 10은 본 발명에 관한 실시의 형태 1의 제조공정을 도시한 도면.
도 11은 본 발명에 관한 실시의 형태 1의 제조공정을 도시한 도면.
도 12는 본 발명에 관한 실시의 형태 1의 제조공정을 도시한 도면.
도 13은 본 발명에 관한 실시의 형태 1의 제조공정을 도시한 도면.
도 14는 본 발명에 관한 실시의 형태l의 제조공정을 도시한 도면.
도 15는 본 발명에 관한 실시의 형태 1의 제조공정을 도시한 도면.
도 16은 본 발명에 관한 실시의 형태 1의 제조공정을 도시한 도면.
도 17은 본 발명에 관한 실시의 형태 2의 구성을 나타내는 단면도.
도 18은 본 발명에 관한 실시의 형태 2의 불순물분포를 설명하는 도면.
도 19는 본 발명에 관한 실시의 형태 2의 게이트 산화막의 두께를 설명하는 도면.
도 20은 본 발명에 관한 실시의 형태 2의 구성을 나타내는 단면도.
도 21은 본 발명에 관한 실시의 형태 2의 구성을 나타내는 단면도.
도 22는 본 발명에 관한 실시의 형태 2의 제조공정을 표시하는 도면.
도 23은 본 발명에 관한 실시의 형태 2의 제조공정을 도시한 도면.
도 24는 본 발명에 관한 실시의 형태 2의 제조공정을 도시한 도면.
도 25는 본 발명에 관한 실시의 형태 2의 제조공정을 도시한 도면.
도 26은 본 발명에 관한 실시의 형태 2의 제조공정을 도시한 도면.
도 27은 본 발명에 관한 실시의 형태 2의 제조공정을 도시한 도면.
도 28은 본 발명에 관한 실시의 형태 2의 제조공정을 도시한 도면.
도 29는 본 발명에 관한 실시의 형태 2의 제조공정을 도시한 도면.
도 30은 본 발명에 관한 실시의 형태 2의 제조공정을 도시한 도면.
도 31은 본 발명에 관한 실시의 형태 2의 제조공정을 도시한 도면.
도 32는 본 발명에 관한 실시의 형태 2의 제조공정을 도시한 도면.
도 33은 본 발명에 관한 실시의 형태 2의 제조공정을 도시한 도면.
도 34는 본 발명에 관한 실시의 형태 2의 제조공정을 도시한 도면.
도 35는 본 발명에 관한 실시의 형태 2의 제조공정을 도시한 도면.
도 36은 본 발명에 관한 실시의 형태 3의 구성을 나타내는 단면도.
도 37은 본 발명에 관한 실시의 형태 3의 불순물분포를 설명하는 도면.
도 38은 본 발명에 관한 실시의 형태 3의 게이트 산화막의 두께를 설명하는 도면.
도 39는 본 발명에 관한 실시의 형태 3의 구성을 나타내는 단면도.
도 40은 본 발명에 관한 실시의 형태 3의 구성을 나타내는 단면도.
도 41은 본 발명에 관한 실시의 형태 3의 제조공정을 도시한 도면.
도 42는 본 발명에 관한 실시의 형태 3의 제조공정을 도시한 도면.
도 43은 본 발명에 관한 실시의 형태 3의 제조공정을 도시한 도면.
도 44는 본 발명에 관한 실시의 형태 3의 제조공정을 도시한 도면.
도 45는 본 발명에 관한 실시의 형태 3의 제조공정을 도시한 도면.
도 46은 본 발명에 관한 실시의 형태 3의 제조공정을 도시한 도면.
도 47은 본 발명에 관한 실시의 형태 3의 제조공정을 도시한 도면.
도 48은 본 발명에 관한 실시의 형태 4의 구성을 나타내는 단면도.
도 49는 본 발명에 관한 실시의 형태 4의 불순물분포를 설명하는 도면.
도 50은 본 발명에 관한 실시의 형태 4의 게이트 산화막의 두께를 설명하는 도면.
도 51은 본 발명에 관한 실시의 형태 4의 구성을 나타내는 단면도.
도 52는 본 발명에 관한 실시의 형태 4의 구성을 나타내는 단면도.
도 53은 본 발명에 관한 실시의 형태 4의 제조공정을 도시한 도면.
도 54는 본 발명에 관한 실시의 형태 4의 제조공정을 도시한 도면.
도 55는 본 발명에 관한 실시의 형태 4의 제조공정을 도시한 도면.
도 56은 본 발명에 관한 실시의 형태 4의 제조공정을 도시한 도면.
도 57은 본 발명에 관한 실시의 형태 4의 제조공정을 도시한 도면.
도 58은 본 발명에 관한 실시의 형태 4의 제조공정을 도시한 도면.
도 59는 본 발명에 관한 실시의 형태 4의 제조공정을 도시한 도면.
도 60은 본 발명에 관한 실시의 형태 4의 제조공정을 도시한 도면
도 61은 본 발명에 관한 실시의 형태 4의 제조공정을 도시한 도면.
도 62는 본 발명에 관한 실시의 형태 4의 제조공정을 도시한 도면.
도 63 본 발명에 관한 실시의 형태 4의 제조공정을 도시한 도면.
도 64는 본 발명에 관한 실시의 형태 4의 제조공정을 도시한 도면.
도 65는 본 발명에 관한 실시의 형태 4의 제조공정을 도시한 도면.
도 66은 본 발명에 관한 실시의 형태 4의 제조공정을 도시한 도면.
도 67은 본 발명에 관한 실시의 형태 5를 설명하는 회로도면.
도 68은 본 발명에 관한 실시의 형태 5의 구성을 도시한 도면.
도 69는 본 발명에 관한 실시의 형태 5를 설명하는 MOS 트랜지스터의 사시도.
도 70은 본 발명에 관한 실시의 형태 5의 변형예 1의 제조공정을 도시한 도면.
도 71은 본 발명에 관한 실시의 형태 5의 변형예 1의 제조공정을 도시한 도면.
도 72는 본 발명에 관한 실시의 형태 5의 변형예 1의 제조공정을 도시한 도면.
도 73은 본 발명에 관한 실시의 형태 5의 변형예2의 구성을 도시한 도면.
도 74는 본 발명에 관한 실시의 형태 5의 변형예2의 적용례를 설명하는 도면.
도 75는 본 발명에 관한 실시의 형태 5의 변형예3의 구성을 도시한 도면.
도 76은 종래의 DRAM의 전체구성을 설명하는 도면.
도 77은 종래의 DRAM의 구성을 설명하는 단면도.
도 78은 종래의 DRAM의 불순물분포를 설명하는 도면.
도 79는 종래의 DRAM의 제조공정을 표시한 도면.
도 80은 종래의 DRAM의 제조공정을 표시한 도면.
도 81은 종래의 DRAM의 제조공정을 표시한 도면.
도 82는 종래의 RAM의 제조공정을 표시한 도면.
도 83은 종래의 DRAM의 제조공정을 표시한 도면.
도 84는 종래의 DRAM의 제조공정을 표시한 도면.
도 85는 종래의 플래쉬 메모리의 전체구성을 설명하는 도면.
도 86은 종래의 플래쉬 메모리의 구성을 설명하는 단면도.
도 87은 종래의 플래쉬 메모리의 게이트 산화막의 두께를 설명하는 도면.
도 88은 종래의 플래쉬 메모리의 제조공정을 표시한 도면.
도 89는 종래의 플래쉬 메모리의 제조공정을 표시한 도면.
도 90은 종래의 플래쉬 메모리의 제조공정을 표시한 도면.
도 91은 종래의 플래쉬 메모리의 제조공정을 표시한 도면.
도 92는 종래의 플래쉬 메모리의 제조공정을 표시한 도면.
도 93은 종래의 플래쉬 메모리의 제조공정을 표시한 도면.
도 94는 종래의 플래쉬 메모리의 제조공정을 표시한 도면.
도 95는 종래의 플래쉬 메모리의 제조공정을 표시한 도면.
도 96은 종래의 플래쉬 메모리의 제조공정을 표시한 도면.
도 97은 종래의 플래쉬 메모리의 제조공정을 표시한 도면.
도 98은 종래의 플래쉬 메모리의 제조공정을 표시한 도면.
도 99는 종래의 플래쉬 메모리의 제조공정을 표시한 도면.
도 100은 종래의 플래쉬 메모리의 제조공정을 표시한 도면.
도 101은 종래의 플래쉬 메모리의 제조공정을 표시한 도면.
도 102는 종래의 LOGIC in DRAM의 전체구성을 설명하는 도면.
도 103은 종래의 LOGIC in DRAM의 구성을 설명하는 단면도.
도 104는 종래의 LOGIC in DRAM의 불순물분포를 설명하는 도면.
도 105는 종래의 LOGIC in DRAM의 게이트 산화막의 두께를 설명하는 도면.
도 106은 종래의 LOGIC in DRAM의 제조공정을 표시한 도면.
도 107은 종래의 LOGIC in DRAM의 제조공정을 표시한 도면.
도 108은 종래의 LOGIC in DRAM의 제조공정을 표시한 도면.
도 109는 종래의 LOGIC in DRAM의 제조공정을 표시한 도면.
도 110은 종래의 LOGIC in DRAM의 제조공정을 표시한 도면.
도 111은 종래의 LOGIC in DRAM의 제조공정을 표시한 도면.
도 112는 종래의 LOGIC in DRAM의 제조공정을 표시한 도면.
도 113은 종래의 LOGIC in DRAM의 제조공정을 표시한 도면.
도 114는 종래의 LOGIC in DRAM의 제조공정을 표시한 도면.
도 115는 종래의 LOGIC in FLASH의 전체구성을 설명하는 도면.
도 116은 종래의 LOGIC in FLASH의 구성을 설명하는 단면도.
도 117은 종래의 LOGIC in FLASH의 불순물분포를 설명하는 도면.
도 118은 종래의 LOGIC in FLASH의 게이트 산화막의 두께를 설명하는 도면.
도 119는 종래의 LOGIC in FLASH의 제조공정을 표시한 도면.
도 120은 종래의 LOGIC in FLASH의 제조공정을 표시한 도면.
도 121은 종래의 LOGIC in FLASH의 제조공정을 표시한 도면.
도 122는 종래의 LOGIC in FLASH의 제조공정을 표시한 도면.
도 123은 종래의 LOGIC in FLASH의 제조공정을 표시한 도면.
도 124는 종래의 LOGIC in FLASH의 제조공정을 표시한 도면.
도 125는 종래의 LOGIC in FLASH의 제조공정을 표시한 도면.
도 126은 종래의 LOGIC in FLASH의 제조공정을 표시한 도면.
도 127은 종래의 LOGIC in FLASH의 제조공정을 표시한 도면.
도 128은 종래의 LOGIC in FLASH의 제조공정을 표시한 도면.
도 129는 종래의 LOGIC in FLASH의 제조공정을 표시한 도면.
도 130은 종래의 LOGIC in FLASH의 제조공정을 표시한 도면.
도 131은 종래의 LOGIC in FLASH의 제조공정을 표시한 도면.
도 132는 종래의 LOGIC in FLASH의 제조공정을 표시한 도면.
* 도면의 주요부분에 대한 부호의 설명
42,280,550,790 : (논 도우프)폴리실리콘층
M1∼M7,M11∼M17,M21∼M25,M31∼M35,271,281,282,280C,421,422,423,551,552,771,791,792,1007 : (도우프트)폴리실리콘층
L1∼L7,L11∼L17,L21∼L25,L31∼L35,290,430,560,780,1030 : WSi층
HP : 고전압회로부 LP : 저전압회로부
1010 : SOI기판 1011 : SOI층
〈발명의 실시의 형태〉
일반적으로 MOS 트랜지스터를 구성하는 게이트 전극(재질은 폴리실리콘)에는 N형이나 P형의 불순물이 도우프되어 있다. 이것은 불순물을 도우프하는 것에 의해 게이트 전극의 저항을 하강시키는 효과를 겨냥한 것이다. 또, N형이나 P형인가는, 웰층의 타입에 의해서 다르다. 즉, N형 웰에 대해서는 P형 게이트 전극을 P형 웰에 대해서는 N형 게이트 전극을 선택함으로서 한계치를 낮게 억제할 수 있다.
또, 게이트 전극의 재질로서 폴리실리콘을 사용하고 그 저항치가 문제되는 경우는, 폴리실리콘층의 상부에 금속 실리사이드층을 형성하여, 폴리사이드구조로 하는 것으로 게이트 전극의 저저항화를 도모하는 일이 있다. 여기서, 금속 실리사이드로서 텅스텐 실리사이드(WSi2)를 사용할 경우, 열처리공정에서, 폴리실리콘층 중의 불순물을 흡수하여 폴리실리콘 중의 불순물 농도가 저하하는 것이 알려지고 있다.
도 1에, 폴리사이드구조의 게이트 전극을 가지는 MOS 트랜지스터 M1의 구성을 나타낸다. 도 1에서, 게이트 전극G1은 게이트 산화막Z1의 상부에 차례로 적층된, 폴리실리콘층P1과 텅스텐 실리사이드층(이후, WSi 층이라 함)S1을 가지고 있다.
도 2에, MOS 트랜지스터 M1의 불순물프로파일 및 WSi의 프로파일을 나타낸다. 도 2에서, 도 1에 나타내는 MOS 트랜지스터 M1의 게이트 전극G1의 A-A＇ 선에서의 불순물 농도는 게이트 산화막(SiO2)Z1과 폴리실리콘층P1과의 계면으로부터 커브를 그려 상승, 폴리실리콘층P1과 WSi 층S1과의 계면근방에서 피크를 가져, WSi 층S1 내에서는 거의 일정하게 분포하고 있다.
또, 게이트 전극G1의 A-A'선에서의 WSi 농도는 WSi 층S1 내에서는 높은 농도(불순물 농도보다도 높은)로 거의 일정하게 분포하고, 폴리실리콘층Pl과 WSi 층S1과의 계면근방에서 급격히 저하하여 폴리실리콘층P1 내에서는 낮은 농도(불순물 농도보다도 낮은)로 거의 일정하게 분포하고 있다.
또, 도 2에서는 가로축에 WSi 농도 및 불순물 농도를, 세로축에 A-A'선 방향의 거리(깊이)를 나타내며, 도면 중에서, Si-SiO2계면이란 웰층W1과 게이트 산화막Z1과의 접합계면, SiO2-폴리 Si 계면이란, 게이트 산화막Z1과 폴리실리콘층P1과의 접합계면을 나타낸다.
앞서 설명한 바와 같이 WSi 층은 폴리실리콘층 중의 불순물을 흡수하는 작용을 가지고 있기 때문에 폴리실리콘층P1중의 불순물은 WSi층 S1의 측에 기울어 존재하며, 폴리실리콘층P1 중의 불순물 농도는 저하하고 있다. 그리고, 폴리실리콘층 내에서 불순물 농도가 낮게 되어 지나치게 지나치면, 트랜지스터 동작 시에는 폴리실리콘층 내에 공핍층이 형성되는 것이 알려져 있고, 게이트 전극을 폴리사이드구조로 하는 것에 따라 게이트 전극 내에 공핍층이 형성되는 등의 문제가 발생한다.
여기서, WSi 층의 폴리실리콘층에 대한 비율이 클 수록 즉, W(Si 층의 두께가 두꺼을 수록 흡수되는 불순물량이 많아지어, 폴리실리콘층 내의 공핍층의 형성영역도 널리 된다. 도3및 도4를 사용하여 , WSi 층의 두께의 차이에 의한, 불순물프로파일의 변화를 설명한다.
도 3은 폴리실리콘층에 대한 WSi 층의 두께가 얇은 MOS 트랜지스터 M2에서, 폴리실리콘층P2 내에 형성되는 공핍층DP1의 형성상태와 게이트 전극G2의 A-A'선에서의 불순물 프로파일을 보이고 있다.
도 4는 폴리실리콘층에 대한 WSi 층의 두께가 두꺼운 MOS 트랜지스터 M3에 있어서, 폴리실리콘층P3 내에 형성되는 공핍층DP2의 형성상태와, 게이트 전극G3의 A-A'선에서의 불순물프로파일을 나타내고 있다.
양자의 비교에 의해, 폴리실리콘층에 대한 WSi 층의 두께가 두껍게 되면 폴리실리콘층 중의 불순물은 WSi 층의 측에 크게 기울어, 폴리실리콘층 중의 불순물 농도는 저하하고 게이트 전극G3 내의 공핍층DP2는 게이트 전극G2 내의 공핍층DP1보다도 넓은 범위로 형성되어 있는 것을 알 수 있다.
공핍층이 형성되면, 공핍층 내에서 전압강하가 생기기 때문에, 소자에 인가되는 전압은 인가된 전압보다 낮게 된다. 즉, 산화막 두께가 실효 적으로 두껍게 된다. 따라서, 한계치의 증가와 드레인전류의 감소의 문제가 생긴다.
본원 발명은 게이트 전극을 폴리사이드구조로 하는 것에 따라, 배선저항을 감소하는 동시에, 게이트 전극 내에 공핍층이 형성되는 현상을 적극적으로 이용하여 복수 종류의 트랜지스터를 1칩 내에 만드는 것이다.
이하, DRAM, 플래쉬 메모리, 로직인 DRAM, 로직인플래쉬 메모리를 예로 들어, 본원 발명의 실시의 형태를 설명한다.
실시의 형태 1
〈1-1. 장치구성〉
도 5에 본 발명에 관한 실시의 형태 1로서, 복수 종류의 트랜지스터를 형성한 DRAMl00의 부분 구성을 나타낸다. 일반적으로 DRAM은 데이터를 축적하는 메모리셀 어레이부 뿐만 아니라 센스앰프부, 주변회로부(예를들면, 어드레스버퍼, X디코더, Y디코더, 로우컬럼클럭회로, I/O패스회로, 리플레쉬회로 등)를 구비하고 있다.
어느 부위도 트랜지스터에 의해 구성되어 있고, 각각의 트랜지스터에 요구되는 특성은 다르다. 예를들면 한계치를 비교하면 메모리셀 어레이부의 트랜지스터는 l V정도, 주변회로부의 트랜지스터는 0.8V정도로, 센스앰프부의 트랜지스터는 0.4V까지 억제할 필요가 생긴다.
도 5에서는 센스앰프부, 주변회로부, 메모리셀 어레이부에 사용되는 N채널형 MOS 트랜지스터 T41∼T43의 단면을 각각 나타내고 있다.
도 5에서, N채널형 MOS 트랜지스터 T41∼T43은 동일한 반도체 기판1(P형)상에 형성된 P형의 웰층101 내에 형성되어 있다. 웰층101은 웰층101 내에 형성된 채널커트층102와, LOCOS 층52과로 소자간 분리되어 N채널형 MOS 트랜지스터 T41∼T43은, 각각 소자간 분리된 영역에 형성되어 있다.
센스앰프부의 N채널형 MOS 트랜지스터 T41은 웰층101 내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층106과, 그 소스·드레인층106이 마주 보는 가장자리 부에 접하여 형성된 한 쌍의 저도우프드레인층(이후, LDD 층이라 칭함)107을 구비하고 있다.
그리고, LDD 층107의 상부에는 게이트 산화막3이 형성되고 그 게이트 산화막3의 상부에는 게이트 전극4A가 형성되어 있다. 또, 게이트 산화막3 및 게이트 전극4A의 측면에는 사이드월산화막5가 형성되어 있다. 또, 게이트 전극4A의 하층의 웰층101 내에는 채널도우프층103A가 형성되어 있다.
또, 게이트 전극4A는 게이트 산화막3의 상부에 차례로 적층된 폴리실리콘층M1과 텅스텐 실리사이드층(이후, WSi 층이라 함)L1로 구성되어 있다.
주변회로부의 N채널형 MOS 트랜지스터 T42는 웰층101 내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층106과, 그 소스·드레인층106이 마주 보는 가장자리 부에 접하여 형성된 한 쌍의 LDD 층107을 구비하고 있다.
그리고, LDD 층107의 상부에는 게이트 산화막3이 형성되고, 그 게이트 산화막3의 상부에는 게이트 전극4B가 형성되어 있다. 또, 게이트 산화막3 및 게이트 전극4B의 측면에는 사이드월 산화막5가 형성되어 있다. 또, 게이트 전극4B의 하층의 웰층101 내에는, 채널도우프층103B가 형성되어 있다.
또, 게이트 전극4B는 게이트 산화막3의 상부에 차례로 적층된 폴리실리콘층M1과 WSi 층L2로 구성되어 있다.
메모리셀 어레이부의 N채널형 MOS 트랜지스터 T43은 웰층101 내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층106과, 그 소스·드레인층106이 마주 보는 가장자리 부 접하여 형성된 한 쌍의 LDD 층107을 구비하고 있다.
그리고, 소스·드레인층106 및 LDD 층107의 상부에는 게이트 산화막3이 형성되고 그 게이트 산화막3의 상부에는 게이트 전극4C가 형성되어 있다. 또, 게이트 산화막 3 및 게이트 전극4C의 측면에는 사이드월 산화막5가 형성되어 있다. 또, 게이트 전극4C의 하층의 웰층101 내에는 채널도우프층103C가 형성되어 있다. 또, 메모리셀 어레이부는 게이트어레이구조로 되어 있고, 인접하는 게이트끼리 1의 소스·드레인층106을 공유하는 구조로 되어 있고, 그 구조가 연속하여 배치된 구성으로 되어있다.
또, 게이트 전극4C는 게이트 산화막3의 상부에 차례로 적층된 폴리실리콘층M1과 WSi 층L3로 구성되어 있다.
표5에 N채널형 MOS 트랜지스터 T41∼T43의 구성 제원을 나타낸다.
Figure kpo00004
표 5에서, N채널형 MOS 트랜지스터 T41∼T43의 각각의 게이트 전극 형성시의 불순물도우즈량은 어느 것도 5×l015/cm2으로 되어있다. 또, 주입불순물은 어느도 인(P)이고, 주입에너지는 모두 30keV이다.
그리고, N채널형 MOS 트랜지스터 T41∼T43 에서의 게이트 전극4A∼4C의 폴리실리콘층M1의 두께는 1000Å이고, WSi 층L1∼L3의 두께는, 각각 500Å,1000Å,2000Å으로 되어있다.
또, 도 5로 나타낸 센스앰프부, 주변회로부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T41∼T43 에서의, A-A'선, B-B'선 및 C-C'선에 의한 단면부분의 불순물프로파일을 도 6에 나타낸다.
도 6에서, 가로축에 단면 방향의 위치(깊이)를, 세로축에 농도를 나타낸다. 또, 가로축은 도면에 향해서 좌측에서 차례로, 폴리실리콘층, 게이트 산화막(SiO2층),웰층(벌크실리콘층)으로 되어 있고, 게이트 전극의 WSi 층은 생략하고 있다.
표5에 도시한 바와 같이, N채널형 MOS 트랜지스터 T41∼T43의 게이트 전극4A∼4C에서는, 폴리실리콘층의 두께는 공통이지만, 한계치가 높은 것을 기대되는 차례로WSi 층이 두껍게 구성되어 있다.
앞서 설명한 바와 같이, 폴리실리콘층에 대한 WSi 층의 두께의 비율이 높아질수록, 폴리실리콘층으로부터 WSi 층에 입력되는 불순물이 많아져, 폴리실리콘층 중의 불순물은 WSi 층 측으로 기울어 존재하여, 폴리실리콘층 중의 불순물 농도가 불균일한 분포로 된다.
따라서, 도 6에 도시한 바와 같이 게이트 전극중의 불순물프로파일은 A-A'선으로 도시한 바와 같이 센스앰프부의 트랜지스터 T41이 가장 평탄하고, B-B'선 및 C-C'선으로 도시한 바와 같이, 주변회로부의 트랜지스터 T42, 메모리셀 어레이부의 트랜지스터 T43의 차례로, 급한 프로파일로 되어있다.
즉, WSi 층이 두꺼운 것일 수록, 게이트 전극 내의 불순물 농도의 기울기가 크고, 게이트 산화막 근방에서의 불순물 농도는 낮게 되어있다. 따라서, 게이트 산화막 근방에 서의 불순물 농도의 가장 낮은 메모리셀 어레이부의 게이트 전극에서 공핍층이 가장 넓어져, 산화막의 실효적인 두께가 가장 두껍게 되어, 한계치가 높아진다.
또, N채널형 MOS 트랜지스터 T41∼T43의 채널도우프층103A∼103C의 불순물도우즈량은 동일한 것으로 A-A'선, B-B'선 및 C- C'선은 겹쳐져 있다.
도 7에 각 게이트 산화막의 실제의 두께와, 실효적인 두께를 나타낸다. 도 7에 있어서, 가로축 좌측에서 차례로로 센스앰프부, 주변회로부, 메모리셀 어레이부의 각각의 N채널형 MOS 트랜지스터를 나타내고 있다. 도 7에서 분명한 바와 같이, 각 게이트 산화막의 실효적인 두께는 센스앰프부, 주변회로부, 메모리셀 어레이부의 순서로 두껍게 되어있다.
또, 도 7에 나타내는 바와 같이, 센스앰프부, 주변회로부, 메모리셀 어레이부에서의 게이트 산화막의 실효적인 두께를 각각 바꾸기 위해서는 이하에 설명하는바와 같은 구성으로서도 된다.
〈1-1-1. 장치구성의 변형예 1〉
도 8에, 복수종류의 트랜지스터를 형성한 DRAMl00A의 부분구성을 나타낸다. 또, 도 8에서, 도 5에 나타내는 DRAMl00과 동일한 구성에는 동일한 부호를 부착하여, 중복되는 설명은 생략한다.
도 8에서는, 센스앰프부, 주변회로부, 메모리셀 어레이부에 사용되는 N채널형 MOS 트랜지스터 T44∼T46의 단면을 각각 나타내고 있다.
도 8에서, N채널형 MOS 트랜지스터 T44∼T46은 각각 게이트 전극4D∼4F를 가지고 있다. 그리고, 게이트 전극4D는 게이트 산화막3의 상부에 차례로 적층된 폴리실리콘층M2와 WSi 층L4로 구성되고, 게이트 전극4E는 게이트 산화막3의 상부에 차례로 적층된 폴리실리콘층M3과 WSi 층L4로 구성되어, 게이트 전극4F는 게이트 산화막3의 상부에 차례로로 적층된 폴리실리콘층M4와 WSi 층L4로 구성되어 있다.
그리고, N채널형 MOS 트랜지스터 T44∼T46 에서의 게이트 전극4D∼4F의 WSi 층L4의 두께는 1000Å이고, 폴리실리콘층M2∼M4의 두께는, 각각 2000Å,1000Å,500Å으로 되어있다.
이와 같이 N채널형 MOS 트랜지스터 T44∼T46의 게이트 전극4D∼4F에서는 WSi 층의 두께는 공통이지만, 한계치가 높은 것을 기대되는 차례로 폴리실리콘층이 얇게 구성되어 있기 때문에, 폴리실리콘층에 대한 WSi 층의 두께의 비율이 높아질수록,폴리실리콘층으로부터 WSi 층에 입력되는 불순물이 많아져, 폴리실리콘층중의 불순물은 WSi 층 측에 치우쳐 폴리실리콘층중의 불순물 농도가 불균일한 분포가 된다.
따라서, 폴리실리콘층이 얇은 것일수록, 게이트 전극 내의 불순물 농도의 치우침이 크고, 게이트 산화막근방에서의 불순물 농도는 낮게 되어, 메모리셀 어레이부의 게이트 전극에서 공핍층이 가장 넓게 되며, 산화막의 실효적인 두께가 가장 두껍게 되고, 한계치가 높아진다.
〈1-1-2. 장치구성의 변형예2〉
도 9에 복수종류의 트랜지스터를 형성한 DRAMl00B의 부분구성을 나타낸다. 또, 도 9에서, 도 5에 나타내는 DRAMl00과 동일한 구성에는 동일한 부호를 부착하여, 중복되는 설명은 생략한다.
도 9에서는 센스앰프부, 주변회로부, 메모리셀 어레이부에 사용되는 N채널형 MOS 트랜지스터 T47∼T49의 단면을 각각 나타내고 있다.
도 9에서, N채널형 MOS 트랜지스터 T47∼T49는, 각각 게이트 전극4G∼41를 가지고 있다. 그리고, 게이트 전극4G는, 게이트 산화막3의 상부에 차례로 적층된 폴리실리콘층M5와 WSi 층L5로 구성되어 게이트 전극4H는 게이트 산화막3의 상부에 차례로로 적층된 폴리실리콘층M6과 WSi 층L6으로 구성되어, 게이트 전극41은 게이트 산화막3의 상부에 차례로 적층된 폴리실리콘층M7과 WSi 층L7로 구성되어 있다.
그리고, N채널형 MOS 트랜지스터 T47∼T49 에서의 게이트 전극4G∼41의 폴리실리콘층M5∼M7의 두께는, 각각 2000Å,1500Å,1000Å, WSi 층L5∼L7의 두께는, 각각1000Å,1500Å,2000Å으로 되어 있고, 게이트 전극4G∼41의 전체의 두께는 어느 것도 3000Å으로 되어있다.
이와 같이, N채널형 MOS 트랜지스터 T47∼T49의 게이트 전극4G∼41에서는, 폴리실리콘층 및 WSi 층의 두께는 각각 다르지만, 한계치가 높은 것이 기대되는 차례로 폴리실리콘층에 대한 WSi 층의 두께의 비율이 커지도록 구성되어 있다.
앞에서 설명한 바와 같이, 폴리실리콘층에 대한 WSi 층의 두께의 비율이 높아질수록, 폴리실리콘층으로부터 WSi 층에 입력되는 불순물이 많아져, 폴리실리콘층중의 불순물은 WSi층 측에 치우쳐 있어, 폴리실리콘층 중의 불순물 농도가 불 균일한 분포로 된다.
따라서, 폴리실리콘층에 대한 WSi 층의 두께의 비율이 높은 것일수록, 게이트 전극내의 불순물 농도의 치우침이 크고, 게이트 산화막근방에 있어서의 불순물 농도는 낮게 되어, 메모리셀 어레이부의 게이트 전극에서 공핍층이 가장 넓게 되어 산화막의 실효적인 두께가 가장두껍게 되어, 한계치가 높아진다.
〈1-2. 제조방법〉
본 발명에 관한 실시의 형태 1의 제조방법으로서, 이상 설명한 DRAMl00,100A,100B중, 도 8을 사용하고 설명한 DRAMl00A의 N채널형 MOS 트랜지스터 T44∼T46의 제조방법에 관해서, 도 10∼도 16을 사용하여 설명한다.
우선, 도 10에 나타내는 공정에서, P형의 반도체 기판1의 표면에 LOCOS법에 의해 LOCOS 층(필드산화막)2를, 예를들면4000Å의 두께로 형성한다. 계속해서, 예를들면 붕소 이온을, 700keV의 에너지로, 1×1013/cm2의 도우즈량을 주입함으로써, 반도체 기판1 내에 P형의 웰 영역101을 형성한다. 또, 반도체 기판1 내에는 P채널형 MOS 트랜지스터를 형성하기 위해서 N 형의 웰 영역도 형성되지만, 설명 및 도시는 생략한다. 다음에, 예를들면 붕소이온을, 130keV의 에너지로, 5×1012/cm2의 도우즈량을 주입하는 것으로 반도체 기판1 내에 채널커트층102를 형성한다. 또, 채널커트층102는 LOCOS 층2로 소자간 분리영역을 형성하는 형상으로 형성한다.
다음에, 웰 영역101 내의 소정 위치에, 후에 채널도우프층103A∼103C 이 되는 채널도우프층100을 형성한다. 이 때, 주변회로부 및 메모리셀 어레이부의 트랜지스터 T2 및 T3의 형성영역에도 채널도우프층100이 형성된다. 또, 채널도우프층100의 형성은 예를들면 붕소 이온을, 50keV의 에너지로, 1×l012/cm2의 도우즈량을 주입함으로써 행한다.
다음에, 도 11에 나타내는 공정에서 반도체 기판1의 주면 상에 게이트 산화막3이되는 산화막31을 열산화법에 의해 형성한 후, 그 위에(논 도프)폴리실리콘층42을 CVD 법으로써 형성한다. 또, 산화막31의 두께는 100Å정도, 폴리실리콘층42의 두께는 센스앰프부의 N채널형 MOS 트랜지스터 T44에 일치하게 2000Å정도이다.
다음에, 도 12에 나타내는 공정에서 이온 주입에 의해 폴리실리콘층42 중에 불순물이온을 주입하여 도우프트폴리실리콘층421을 형성한다. 또, 도우프트폴리실리콘층421의 형성은 예를들면 인 이온을, 30keV의 에너지로, 5×l015/cm2의 도우즈량을 주입함으로써 행한다.
다음에, 도 13에 나타내는 공정에서 폴리실리콘층의 두께가 가장 두꺼운 센스앰프부의 상부에 레지스트마스크 R204를 형성하여, 주변회로부 및 메모리셀 어레이부의 도우프트 폴리실리콘층421을 선택적으로 에치백하여 주변회로부의 N채널형 MOS 트랜지스터 T45에 일치하는 두께(1000Å)의 도우프트 폴리실리콘층 422를 형성한다.
다음에, 레지스트마스크 R204를 제거한 후, 도 14에 나타내는 공정에서, 센스앰프부및 주변회로부의 상부에 레지스트마스크 R205를 형성하고, 메모리셀 어레이부의 도우프트폴리실리콘층422를 선택적으로 에치백하며, 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T46에 일치하는 두께(500Å)의 도우프트폴리실리콘층423을 형성한다.
다음에, 도 15에 나타내는 공정에서, 도우프트폴리실리콘층421∼423의 상부에 WSi 층430을 형성한다. 또, WSi 층430의 형성방법으로서는, 예를들면 스퍼터링법을 사용하고 그 두께는 1000Å정도이다.
다음에, 도 16에 나타내는 공정에서, WSi 층430의 상부에 레지스트 마스크 R206을 형성하여, 패터닝에 의해 게이트 전극4D∼4F 및 게이트 산화막3을 형성한다.
다음에, 센스앰프부, 주변회로부, 메모리셀 어레이부에 이온주입에 의해 LDD 층107을 형성한 후, 게이트 산화막3 및 게이트 전극4D∼4F의 측면에, 약 1000Å의 두께의 사이드월 산화막5를 형성한다. 그리고, 사이드월산화막5를 마스크로서, 이온 주입에 의해 소스·드레인층106을 형성함으로써, 도 8에 나타내는 DRAM100A의 구성을 얻을 수 있다.
여기서, LDD 층107은 예를들면 비소(As) 이온을 30keV의 에너지로, 1×l01313/cm2의 도우즈량을 주입함으로써 형성한다. 또, 소스·드레인층106은 예를들면 비소 이온을 50keV의 에너지로, 5×1015/cm2의 도우즈량을 주입한 후, 850℃로 60분간 어닐링함으로써 형성한다.
또, 이 후에, 커패시터 형성, 층간 절연막의 형성, 배선층의 형성공정 등을 거치는 것에 의해 DRAM이 형성되지만, 그들의 공정의 설명 및 도시는 생략한다.
또, 도 5에 나타내는 DRAMl00은 폴리실리콘층의 두께가 각 게이트 전극에 공통이기 때문에, WSi 층의 두께를 변경하는 공정이 필요하게 되지만, 공정수적으로는 위에 설명한 DRAM100A와 마찬가지이지만, 도 9에 나타내는 DRAMl00B는 폴리실리콘층도 WSi 층도 그 두께가 각 게이트 전극 마다 다르기 때문에 공정수가 증가한다.
〈1-3. 특징적작용효과〉
이상 설명한 바와 같이 본 발명에 관한 실시의 형태 1의 DRAMl00, l00A,100B는 폴리실리콘층과 WSi 층과의 폴리사이드구조를 가지며, 특성이 다른 복수종류의 트랜지스터(예를들면, 요구스펙이 다름)에 대하여, 폴리실리콘층에 대한 WSi 층의 두께의 비율을 각각 바꾸는 것으로 게이트 산화막의 실효적인 두께를 바꾸어 한계치를 설정하는 구성으로 되어있다. 따라서, 채널도우프층의 불순물 농도를 트랜지스터의 특성에 일치해서 바꿀 필요가 없고 확산층으로부터의 누설전류(확산층 리이크)를 최소한으로 억제할 수 있는 농도에 고정할 수 있다.
따라서, 채널도우프층의 불순물 농도는 확산층리이크를 최소로 하도록 설정하여, 한계치는 게이트 전극의 불순물 농도에 의해 설정함으로써, 한계치와 확산층리이크와의 트레이드오프관계를 타개(Break through)할 수 있어, 회로 설계의 제약을 해소할 수 있다.
또, 폴리실리콘층에 대한 WSi 층의 두께의 비율을 각각 바꾸는 것은 반도체 기판 내에 형성된 채널도우프층의 불순물 농도를 바꾸는 경우에 비하여, 다른 구성에 미치게 하는 영향을 적게 하여 끝낸다. 즉, 반도체 기판 내에 이온을 주입하는 경우, 특히 고 도우즈의 주입을 하는 경우에는, 반도체 기판의 결정성을 열화 시키는 요인이 된다. 그러나, 본 발명에서는 가장 바깥 층에 위치하는 게이트 전극의 폴리실리콘층 및 부르고 WSi 층의 두께를 바꾸기 때문에 상기 와 같은 문제는 발생하지 않는다.
또, 이상의 설명에 있어서는, 채널도우프층103A∼103C의 불순물 농도는 동일하게 했지만, 반드시 동일할 필요는 없다. 예를들면, 게이트 전극의 불순물 농도를 각각 바꿀 뿐으로는, 한계치를 충분히 조정할 수 없는 경우에는 채널도우프층103A∼103C의 불순물 농도를 변경함으로써, 한계치를 정해도 좋다.
이 경우, 보조적으로 이용할 뿐으로 불순물 농도증가는 적고, 확산층리이크가 대폭 불어나는 것도 이온주입에 의해 반도체 기판의 결정성이 열화 하는 것도 없다.
또, 게이트 전극을 폴리실리콘층과 WSi 층과의 폴리사이드구조로 하기 때문에, 게이트 전극의 저항치를 감소할 수 있고 폴리사이드구조를 게이트배선에도 사용할 경우, 예를들면, 게이트 전극의 차아징을 위한 전류가 게이트배선을 흐를 때에, 전압강하 등에 의한 전류손실이 적어진다. 또, 저항이 작기 때문에 고속동작이 가능해진다.
〈1-4. 변형예〉
도10∼도 16을 사용하여 설명한 실시의 형태 1의 DRAMl00A의 제조방법에 있어서는, 이온 주입에 의해 폴리실리콘층42 중에 불순물 이온을 주입함으로써 도우프트폴리실리콘층421을 형성하는 예에 관해서 설명했다(도 12).
그러나, 도우프트폴리실리콘층은 CVD 법으로 폴리실리콘층을 형성할 때에 폴리실리콘의 적층 재료 가스와, 불순물, 예를들면 인을 포함한 가스를 같이 사용하는 것으로, 폴리실리콘층의 형성과 동시에 불순물을 도입하는 Insitu 도우프로 형성해도 좋다.
이와 같이 해서 형성된 도우프트폴리실리콘층은 그 내부의 불순물 농도가 균일 하게 되어, 열처리 등에 의해 불순물이 확산되는 것이 억제하게 된다. 이것은 이하에 설명하는 다른 실시의 형태에 관해서도 마찬가지이다.
또, 이상 설명한 본 발명에 관한 실시의 형태 1에서는, 단결정 기판 상에 각종 트랜지스터를 형성하는 구성에 관해서 나타내었지만, SOI(silicon on insu1ator)기판 상에 각종 트랜지스터를 형성하는 경우 일지라도 같은 작용 효과를 얻을 수 있다.
〈실시의 형태 2〉
〈2-1. 장치구성〉
도 17에 본 발명에 관한 실시의 형태 2로서, 복수 종류의 트랜지스터를 형성한 플래쉬 메모리200의 부분구성을 나타낸다. 일반적으로, DRAM에 비하여 플래쉬 메모리가 다른 점은, 예를들면10V 라고 한 높은 전압을 기록동작과 소거동작으로 사용하는 것이다. 이 때문에, 플래쉬 메모리는, 데이터를 축적하는 메모리셀 어레이부 뿐만 아니라, X 디코더든지 Y 디코더 등 승압 후에 쓰이는 고내압부, 주변회로부(예를들면, 어드레스버퍼, 로우/컬럼클럭부, I/O 패스부, 데이터레지스터부 센스앰프부, 동작제어부)등도 구비하고 있다. 어느 부위도 트랜지스터에 의해 구성되어 있지만, 사용 전압의 차이에 의해, 복수종류의 특성이 다른 트랜지스터가 필요하게 된다.
도 17에 있어서는, 고내압부, 주변회로부, 메모리셀 어레이부에 사용되는 N채널형 MOS 트랜지스터 T51∼T53의 단면을 각각 나타내고 있다.
도 17에서, N채널형 MOS 트랜지스터 T51∼T53은 동일한 반도체 기판21(P형)상에 형성된 P형의 웰층121 내에 형성되어 있다. 웰층121은 웰층121 내에 형성된 채널커트층122와 LOCOS 층22로 소자간 분리되어, N채널형 MOS 트랜지스터 T51∼T53은, 각각 소자간 분리된 영역에 형성되어 있다.
고내압부의 N채널형 MOS 트랜지스터 T51은 웰층121 내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층126과, 그 소스·드레인층126이 마주 보는 가장자리 부에 접하여 형성된 한 쌍의 LDD 층127을 구비하고 있다.
그리고, LDD 층127의 상부에는 게이트 산화막25A가 형성되고, 그 게이트 산화막25A의 상부에는 게이트 전극29A가 형성되어 있다. 또, 게이트 산화막25A 및 게이트 전극29A의 측면에는 사이드월산화막30이 형성되어 있다. 또, 게이트 전극29A의 하층의 웰층121 내에는, 채널도우프층123이 형성되어 있다.
또, 게이트 전극29A는 게이트 산화막25A의 상부에 차례로 적층된 폴리실리콘층M11과 WSi 층L11로 구성되어 있다.
주변회로부의 N채널형 MOS 트랜지스터 T52는 웰층121 내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층126과, 그 소스·드레인층126이 마주 보는 가장자리 부에 접하여 형성된 한 쌍의 LDD 층127을 구비하고 있다.
그리고, LDD 층127의 상부에는 게이트 산화막25A가 형성되고 그 게이트 산화막25A의 상부에는 게이트 전극29B가 형성되어 있다. 또, 게이트 산화막25A 및 게이트 전극29B의 측면에는 사이드월산화막30이 형성되어 있다. 또, 게이트 전극29B의 하층의 웰층121내에는 채널도우프층124가 형성되어 있다.
또, 게이트 전극29B는 게이트 산화막25A의 상부에 차례로 적층된 폴리실리콘층M11과 WSi 층L12로 구성되어 있다.
메모리셀 어레이부의 N채널형 MOS 트랜지스터 T53은 웰층121 내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층126을 구비하며, 소스·드레인층126의 가장자리 부에는 터널산화막23이 형성되고 그 터널산화막23의 상부에는 플로팅게이트 전극27, 층간 절연막(ONO 막)24, 컨트롤게이트 전극29C가 형성되어 있다.
또, 터널산화막23 플로팅게이트 전극27, 층간 절연막24, 컨트롤게이트 전극29C의 측면에는 사이드월산화막30이 형성되어 있다.
또, 컨트롤게이트 전극29C는 층간 절연막24의 상부에 차례로 적층된 폴리실리콘층M11과 WSi 층L13으로 구성되어 있다.
또, 플로팅게이트 전극27의 하층의 웰층121 내에는 채널도우프층125가 형성되어 있다. 또, 메모리셀 어레이부는 게이트어레이 구조로 되어 있고 인접하는 게이트끼리 1의 소스·드레인층126을 공유하는 구조로 되어 있고, 그 구조가 연속하여 배치된 구성으로 되어있다.
표6에 N채널형 MOS 트랜지스터T51∼T53의 구성 제원을 나타낸다.
Figure kpo00005
표 6에 도시한 바와 같이, 플래쉬 메모리200에서 특징적인 것은 고내압부의 N채널형 MOS 트랜지스터 T51의 게이트 전극29A의 WSi 층L11이 가장 두꺼우며, 주변회로부의 N채널형 MOS 트랜지스터 T52의 게이트 전극29B 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T53의 컨트롤게이트 전극29C의 각각의 WSi 층L12 및 L13의 두께는 같은 것으로 되어 있는 점이다.
도 17에서 나타낸 고내압부, 주변회로부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T51∼T53 에서의 A-A'선, B-B'선 및 C-C'선에 의한 단면부분의 불순물프로파일을 도 18에 나타낸다.
도 18에서, 가로축에는 각각 단면 방향의 위치(깊이)를, 세로축에 불순물 농도를 나타낸다. 또, 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T53의 구성순서를 도면상부에, 다른MOS 트랜지스터의 구성 순서를 도면 가로축에 나타낸다.
도 18의 상부에서, 도면에 향해서 좌측에서 차례로, 콘트롤 게이트 전극의 폴리실리콘층, 층간 절연막(ONO 막),플로팅게이트 전극(폴리실리콘층),터널산화막(SiO2층),웰층(벌크 실리콘층)으로 되어 있고 컨트롤게이트 전극의 WSi 층은 생략하고 있다.
또, 도 18의 가로축에서, 도면에 향해서 좌측으로부터 차례로, 게이트 전극의 폴리실리콘층, 게이트 산화막(SiO2층),웰층(벌크실리콘층)으로 되어 있고, 게이트 전극의 WSi 층은 생략하고 있다.
먼저 설명한 바와 같이, 폴리실리콘층에 대한 WSi 층의 두께의 비율이 높아질수록,폴리실리콘층으로부터 WSi 층에 입력되는 불순물이 많아져 폴리실리콘층 중의 불순물은 WSi 층 측에 치우쳐 있어, 폴리실리콘층 중의 불순물 농도가 불균일한 분포가 된다.
따라서, 도 18에 도시한 바와 같이 게이트 전극 중의 불순물프로파일은 A-A'선으로 도시한 바와 같이, 폴리실리콘층에 대한 WSi 층의 두께의 비율이 가장 큰 고내압부의 트랜지스터 T51이 가장 급하고, B-B'선 및 C-C'선으로 도시한 바와 같이, 폴리실리콘층에 대한 WSi 층의 두께의 비율이 같은 주변회로부의 트랜지스터 T52 및 메모리셀 어레이부의 트랜지스터 T53에서는 완만한 프로파일로 되어있다.
WSi 층이 두꺼울수록, 게이트 전극내의 불순물 농도의 치우침이 크고, 게이트 산화막근방에서의 불순물 농도는 낮게 된다. 따라서, 게이트 산화막 근방에서의 불순물 농도의 가장 낮은 고내압부의 게이트 전극에서 공핍층이 가장 넓어져, 산화막의 실효적인 두께가 가장두껍게 되어 한계치가 높아진다.
도 19에 각 게이트 산화막의 실제의 두께와 실효적인 두께를 나타낸다. 도19에서, 가로축 좌측에서 차례로로 고내압부, 주변회로부, 메모리셀 어레이부의 각각의 N채널형 MOS 트랜지스터를 나타내고 있다. 또 메모리셀 어레이부에서는 터널산화막을 게이트 산화막으로서 취급한다. 도 19에서 분명한 바와 같이, 각 게이트 산화막의 실효적인 두께는 고내압부에서 특히 두껍게 되어있다.
또, 도 18에 도시한 바와 같이, N채널형 MOS 트랜지스터 T51∼T53의 채널도우프층103A∼103C의 불순물 도우즈량은 동일하기 때문에 A-A'선 B-B'선 및 C-C'선은 겹쳐져 있다.
또, 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T53의 플로팅게이트 전극은 CVD 법으로 형성하기 때문에 불순물프로파일은 일정하다.
또, 도 19에 나타내는바와 같이, 고내압부에서의 게이트 산화막의 실효적인 두께를 가장 두껍게 하기 위해서는 이하에 설명하는바와 같은 구성으로서도 좋다.
〈2-1-1. 장치구성의 변형예 1〉
도 20에 복수종류의 트랜지스터를 형성한 플래쉬 메모리200A의 부분구성을 나타낸다. 또, 도 20에서, 도 17에 나타내는 플래쉬 메모리200과 동일한 구성에는 동일한 부호를 부착하여, 중복하는 설명은 생략한다.
도 20에서는 고내압부, 주변회로부, 메모리셀 어레이부에 사용되는 N채널형 MOS 트랜지스터 T54∼T56의 단면을 각각 나타내고 있다.
도 20에서, N채널형 MOS 트랜지스터 T54∼T56은 각각 게이트 전극29D∼29F를 가지고 있다. 그리고, 게이트 전극29D는 게이트 산화막25A의 상부에 차례로 적층된 폴리실리콘층M12와 WSi 층L14로 구성되어 게이트 전극29E는 게이트 산화막25A의 상부에 차례로 적층된 폴리실리콘층M13과 WSi 층L14로 구성되고, 컨트롤게이트 전극29F는 층간 절연막24의 상부에 차례로 적층된 폴리실리콘층M14과 WSi 층L14로 구성되어 있다.
그리고, N채널형 MOS 트랜지스터 T54∼T56 에서의 게이트 전극29D∼29F의 WSi 층L14의 두께는 1000Å이고, 폴리실리콘층M12의 두께는 500Å, 폴리실리콘층M13 및 M14의 두께는 2000Å으로 되어있다.
이와 같이, N채널형 MOS 트랜지스터 T54∼T56의 게이트 전극29D∼29F에서는 WSi 층의 두께는 공통이지만, 한계치가 높은 것이 기대되는 고내압부의 N채널형 MOS 트랜지스터 T54의 게이트 전극29D에서는 폴리실리콘층이 얇게 구성되어 있기 때문에 폴리실리콘층에 대한 WSi 층의 두께의 비율이 가장 높아져, 폴리실리콘층으로부터 WSi 층에 입력되는 불순물이 많아져, 폴리실리콘층 중의 불순물은 WSi 층 측에 치중되어 있어, 폴리실리콘층 중의 불순물 농도가 불균일한 분포로 된다.
따라서, 폴리실리콘층의 가장 얇은 게이트 전극29D의 게이트 산화막 근방에서의 불순물 농도는 가장 낮게 되며 고내압부의 게이트 전극에서 공핍층이 가장 넓어지고, 산화막의 실효적인 두께가 가장 두껍게 되어 한계치가 높아진다.
〈2-1-2. 장치 구성의 변형예2〉
도 21에 복수 종류의 트랜지스터를 형성한 플래쉬 메모리200B의 부분구성을 나타낸다. 또, 도 21에서, 도 17에 나타내는 플래쉬 메모리200과 동일한 구성에는 동일한 부호를 부착하여, 중복되는 설명은 생략한다.
도 21에서는 고내압부, 주변회로부, 메모리셀 어레이부에 사용되는 N채널형 MOS 트랜지스터 T57∼T59의 단면을 각각 나타내고 있다.
도 21에서, N채널형 MOS 트랜지스터 T57∼T59는 각각 게이트 전극29G∼29I를 가지고 있다. 그리고, 게이트 전극29G는 게이트 산화막25A의 상부에 차례로 적층된 폴리실리콘층M15와 WSi 층L15로 구성되고, 게이트 전극29H는 게이트 산화막25A의 상부에 차례로 적층된 폴리실리콘층M16과 WSi 층L16으로 구성되며 게이트 전극291은 층간 절연막24의 상부에 차례로 적층된 폴리실리콘층M17과 WSi 층L17 로 구성되어 있다.
그리고, N채널형 MOS 트랜지스터 T57∼T59 에 있어서의 게이트 전극29G∼291의 폴리실리콘층M15∼17의 두께는 각각 1000Å,2000Å,2000Å이고, WSi 층L15∼L17의 두께는 각각 2000Å,1000Å,1000Å으로 되어 있고, 게이트 전극29G∼291의 두께는 어느 것도 3000Å으로 되어 있다.
이와 같이, N채널형 MOS 트랜지스터 T57∼T59의 게이트 전극29G∼291에서는, 폴리실리콘층 및 WSi 층의 두께는 각각 다르지만, 한계치가 높은 것이 기대되는 고내압부의 N채널형 MOS 트랜지스터 T57의 게이트 전극29G에서는 폴리실리콘층이 가장 얇게 구성되어 있기 때문에 폴리실리콘층에 대한 WSi 층의 두께의 비율이 가장 높아져, 폴리실리콘층으로부터 WSi 층에 입력되는 불순물이 많아지고, 폴리실리콘층 중의 불순물은 WSi 층 측에 치우쳐 있어, 폴리실리콘층 중의 불순물 농도가 불균일한 분포로 된다.
따라서, 폴리실리콘층의 가장 얇은 게이트 전극29G의 게이트 산화막 근방에서의 불순물 농도는 가장 낮게 되고, 고내압부의 게이트 전극에서 공핍층이 가장 넓게 되어, 산화막의 실효적인 두께가 가장 두껍게 되어 한계치가 높아진다.
〈2-2. 제조방법〉
이하에, 도 20에 나타낸 고내압부, 주변회로부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T55∼T56의 제조방법에 관해서, 도22∼도35를 사용하여 설명한다.
우선, 도 22에 나타내는 공정에서, P형의 반도체 기판21의 표면에 LOCOS법에 의해 LOCOS 층(필드산화막)22를, 예를들면 4000Å의 두께로 형성한다. 계속해서, 예를들면 붕소 이온을 700keV의 에너지로, 1×l013/cm2의 도우즈량을 주입함으로써, 반도체 기판21 내에 P형의 웰 영역121을 형성한다. 또, 반도체 기판21 내에는 P채널형 MOS 트랜지스터를 형성하기 위해서 N 형의 웰 영역도 형성되지만, 설명 및 도시는 생략한다. 다음에, 예를들면 붕소 이온을, 130keV의 에너지로, 5×l012/cm2의 도우즈량을 주입함으로써, 반도체 기판21 내에 채널커트층122를 형성한다. 또, 채널커트층122는 LOCOS 층22로서 소자간 분리영역을 형성하는 형상으로 형성한다.
다음에, 웰 영역121 내의 고내압부, 주변회로부, 메모리셀 어레이부의 각각의 소정 위치에 채널도우프층120을 형성한다. 또, 채널도우프층120의 형성은 예를들면 붕소 이온을, 50keV의 에너지로, 5×1012/cm2의 도우즈량을 주입함으로써 행한다.
다음에, 도 23에 나타내는 공정에서 반도체 기판21의 주면 상에 터널산화막23이 되는 산화막231을 열산화법에 의해 형성한 후, 그 위에 게이트 전극재료로서 예를들면 도우프트폴리실리콘층271을 CVD 법으로써 형성한다. 또, 산화막231의 두께는 100Å정도, 도우프트폴리실리콘층271의 두께는 1000Å정도로, 그 불순물로서는 인(P)을 사용하고 농도는 1×l020/cm3정도이다.
다음에, 도 24에 나타내는 공정에서 메모리셀 어레이부에서의 도우프트폴리실리콘층271의 상부에 선택적으로 레지스트마스크 R221을 형성한다. 이 경우, 레지스트마스크 R221은 메모리셀 어레이부의 게이트폭 방향을 따라서 형성된다. 그리고, 레지스트마스크 R221로 덮어져 있지 않은 부분의 도우프트폴리실리콘층271을 이방성 에칭에 의해 제거한다. 이 상태를 도 25에 나타낸다.
도 25는 도 24를 상면측(레지스트마스크 R221을 형성하는 측)에서 본 평면도이고, 레지스트마스크 R221은 메모리셀 어레이부에서, 규칙적으로 배열된 구형의 섬 형상을 하도록 형성되어 있다. 또, 레지스트마스크 R221은 구형의 섬 형상을 한 활성층AL 위와 그 주위의 LOCOS 층LL 위를 덮도록 형성되어 있다. 또, 고내압부 및 주변회로부에서는 레지스트마스크가 형성되어 있지 않기 때문에, 활성층AL가 노출되고 있다. 또, 도 25에서는 레지스트마스크 R221의 하부의 구성을 알기 쉽게 하기 위해서, 부분적으로 레지스트마스크 R221을 제외하고 활성층AL 및 LOCOS 층LL가 보이도록 하고 있지만, 이것은 편의적인 것이다.
다음에, 레지스트마스크 R221을 제거한 후, 도 26에 나타내는 공정에서, 도우프트폴리실리콘층271상에 플로팅게이트와 컨트롤게이트를 절연하는 층간 절연막24로 되는 절연막241을 CVD 법으로써 형성한다. 층간 절연막24는 ONO 막이라 호칭하는 경우도 있다. 절연막241은 고내압부 및 주변회로부상에도 형성된다. 또, 이 막은TEOS(tetraethyl orthosilicate)막, 질화막(Si3N4), TEOS 막을 차례로 적층한 구성으로 되어 있고, 각각의 막 두께는 100Å이다.
다음에, 도 27에 나타내는 공정에서, 메모리셀 어레이부의 절연막241위를 레지스트마스크 R222로 덮고, 그 밖의 영역의 절연막241을 모두 제거한다. 이 경우, 그 밖의 영역에서는 산화막231도 제거한다. 이 상태를 도 28에 나타낸다.
도 28은 도 27를 상면 측(레지스트마스크 R222를 형성하는 측)에서 본 평면도이고 레지스트마스크 R222는 메모리셀 어레이부 전역을 덮도록 형성되어 있지만, 고내압부 및 주변회로부에서는 레지스트마스크 R222가 형성되어 있지 않기 때문에 활성층AL이 노출되고 있다.
다음에, 레지스트마스크 R222를 제거한 후, 도 29에 나타내는 공정에서 반도체 기판21의 주면 전체면에 게이트 산화막25A 가 되는 산화막251A를 열산화법에 의해 형성한다. 이 때 메모리셀 어레이부 상의 절연막241은 질화막을 포함하고 있기 때문에 산화되는 일은 없고, 그 두께는 유지된다. 또, 산화막251A의 두께는 80Å 정도이다.
다음에, 도 30에 나타내는 공정에서 반도체 기판21의 주면 전체면에 게이트 전극재료로서, (논 도프)폴리실리콘층280을 CVD법으로써 형성한다. 또, 폴리실리콘층280의 두께는 2000Å정도이다.
다음에, 도 31에 나타내는 공정에서 폴리실리콘층280에 불순물 이온을 주입하여, 도우프트폴리실리콘층281을 형성한다. 이 때, 주변회로부 및 메모리셀 어레이부에도 도우프트폴리실리콘층281이 형성된다. 또, 도우프트폴리실리콘층281의 형성은 예를들면 인 이온을, 30keV의 에너지로, 5×1015/cm2의 도우즈량을 주입함으로써 행한다.
다음에, 도 32에 나타내는 공정에서, 주변회로부 및 메모리셀 어레이부의 상부에 레지스트마스크 R225를 형성하고, 고내압부의 도우프트폴리실리콘층281을 선택적으로 에치백하며, 고내압부의 N채널형 MOS 트랜지스터 T54에 일치하는 두께(500Å)의 도우프트폴리실리콘층282를 형성한다.
다음에, 레지스트마스크 R225를 제거한 후, 도 33에 나타내는 공정에서, 도우프트폴리실리콘층281 및 282의 상부에 WSi 층290을 형성한다. 또, WSi 층290의 형성 방법으로서는 예를들면 스퍼터링법을 사용하고, 그 두께는 1000Å정도이다.
다음에, 도 34에 나타내는 공정에서 WSi 층290의 상부에 레지스트마스크 R227을 형성하여, 패터닝을 한다. 이 상태를 도 35에 나타낸다.
도 35는 도 34를 상면 측(레지스트마스크 R227를 형성하는 측)에서 본 평면도이고 레지스트마스크 R227은 구형모양의 활성영역AL에 수직이 되도록 형성되어 있다.
이 패터닝에 의해, 고내압부에서는 게이트 산화막25A 및 게이트 전극29D를, 주변회로부에서는 게이트 산화막25A 및 게이트 전극29E를, 메모리셀 어레이부에서는 터널산화막23, 플로팅게이트 전극27, 층간 절연막24, 컨트롤게이트 전극29F를 형성한다.
다음에, 고내압부, 주변회로부에 이온 주입에 의해 LDD 층127을 형성한 후, 게이트 산화막25A 및 게이트 전극29D의 측면, 게이트 산화막25A 및 게이트 전극29E의 측면, 터널산화막23, 플로팅게이트 전극27, 층간 절연막24, 컨트롤게이트 전극29F의 측면에, 약 1000Å의 두께의 사이드월산화막30을 형성한다. 그리고, 사이드월산화막30을 마스크로서, 이온 주입에 의해 소스·드레인층126을 형성함으로써, 도 20에 나타내는 플래쉬 메모리의 구성을 얻을 수 있다.
여기서, LDD 층127은 예를들면 비소 이온을 30keV의 에너지로, 1×1013/cm2의 도우즈량을 주입함으로써 형성한다. 또, 소스·드레인층126은 예를들면 비소 이온을 50keV의 에너지로, 5×1015/cm2의 도우즈량을 주입한 후, 850℃로 60분간 어닐링함으로써 형성한다.
또, 이 후에, 커패시터형성, 층간 절연막의 형성, 배선층의 형성공정 등을 거치는 것으로 플래쉬 메모리가 형성되지만, 그들의 공정의 설명 및 도시는 생략한다.
〈2-3. 특징적 작용 효과〉
이상 설명한 바와 같이 본 발명에 관한 실시의 형태 2의 플래쉬 메모리200,200A,200B는 폴리실리콘층과 WSi 층과의 폴리사이드구조를 가지며, 특성이 다른 복수 종류의 트랜지스터(예를들면, 요구 스펙이 다른)에 대하여, 폴리실리콘층에 대한 WSi 층의 두께의 비율을 각각 바꾸는 것으로 게이트 산화막의 실효적인 두께를 바꾸는 구성으로 되어있다. 따라서, 내전압이 다른 트랜지스터의 게이트 산화막의 두께를, 각각 다른 두께로 형성할 필요가 없게 된다.
또, 게이트 산화막의 실효적인 두께를 바꾸는 것으로, 한계치를 설정할 수 있기 때문에, 채널도우프층의 불순물 농도를 트랜지스터의 특성에 일치하게 바꿀 필요가 없고, 확산층으로부터의 누설전류(확산층리이크)를 최소한으로 억제할 수 있는 농도에 고정 할 수 있다.
따라서, 채널도우프층의 불순물 농도는 확산층 리이크를 최소로 하도록 설정하고, 내전압 특성과 한계치는 게이트 전극의 불순물 농도에 의해 조정함으로써, 내전압에 관한 요구를 만족하는 동시에 한계치와 확산층리이크와의 트레이드오프관계를 타개할 수 있어 회로 설계의 제약을 해소할 수 있다.
또, 두께가 다른 게이트 산화막을 형성하는 경우라도 게이트 산화막의 실효적인 두께를 바꾸는 것으로, 게이트 산화막의 종류를 삭감할 수 있다. 따라서, 게이트 산화막의 제조공정을 간략화할 수 있는 동시에, 신뢰성이 우수하며, 막 두께의 제어성이 양호한 게이트 산화막을 얻을 수 있다.
즉, 도 17, 도 20, 도 21에 나타내는 구성에서는, 고내압부 및 주변회로부의 트랜지스터에서의 게이트 산화막의 두께는 동일하기 때문에 게이트 산화막의 종류는 2종류가 된다. 그리고, 산화막을 형성하는 공정은 산화막231을 형성하는 공정(도 23)과 산화막251A를 형성하는 공정(도 29)분이고, 어느 공정도 1회의 열산화 공정에서 형성하고 있기 때문에 도 88∼도101을 사용하여 설명한 종래의 제조방법과 같이 1개의 산화막의 형성을 복수회로 나누어서 행할 필요는 없고, 불순물 혼입과 막 두께의 제어성의 저하를 걱정할 필요는 없다.
또, 게이트 전극을 폴리실리콘층과 WSi 층과의 폴리사이드 구조로 하기 때문에 게이트 전극의 저항치를 감소할 수 있고, 폴리사이드구조를 게이트배선에도 사용했을 경우, 예를들면, 게이트 전극의 차징을 위한 전류가 게이트배선을 흐를 때에, 전압 강하 등에 의한 전류 손실이 적어진다. 또, 저항이 작기 때문에 고속 동작이 가능해진다.
또, 이상 설명한 본 발명에 관한 실시의 형태 2에서는 단결정 기판 상에 각종 트랜지스터를 형성하는 구성에 관해서 표시했지만 SOI(silicon on insu1ator)기판 상에 각종 트랜지스터를 형성할 경우일지라도 같은 작용효과를 얻을 수 있다.
〈실시의 형태 3〉
〈3-1. 장치구성〉
도 36에 본 발명에 관한 실시의 형태 3으로서, 로직회로를 가진 DRAM(이 후 LOGIC in DRAM라 칭함)300의 부분구성을 나타낸다.
LOGIC in DRAM은 로직회로를 동일 칩 내에 만들어 넣으므로, 독립한 별도의 칩으로서 만들어진 DRAM과 로직회로를 조합하여 사용하는 것보다, 고성능 또한 저비용으로 실현되는 장치이다.
일반적으로, LOGIC in DRAM은 로직부와 DRAM 부로 대별된다. 여기서, 로직부에서는 고속인 것 즉, 고구동능력과 저용량인 것이 요구되고 있다. 또, DRAM 부에는 먼저 실시의 형태 1로 설명한 바와 같이, 저리이크전류가 요청되는 메모리셀 어레이부와, 저전압에서의 동작1이 요구되는 센스앰프부 등이 포함되어 있다. 요컨대, 1칩의 LOGIC in DRAM 에서는 특성이 다른 여러 종류의 트랜지스터가 필요하게 된다.
도 36에서는 로직부, 센스앰프부, 메모리셀 어레이부에 사용되는 N채널형 MOS 트랜지스터 T61∼T63의 단면을 각각 표시하고 있다.
도 36에서, N채널형 MOS 트랜지스터 T61∼T63은 동일한 반도체 기판51(P형)상에 형성된 P형의 웰층151 내에 형성되어 있다. 웰층151은 웰층151 내에 형성된 채널커트층152와, LOCOS 층52로서 소자간 분리되어, N채널형 MOS 트랜지스터 T61∼T63은 각각 소자간 분리된 영역에 형성되어 있다.
로직부의 N채널형 MOS 트랜지스터 T61은 웰층151 내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층156과, 그 소스·드레인층156이 마주 보는 가장자리부에 접하여 형성된 한 쌍의 LDD 층157을 구비하고 있다.
그리고, LDD 층157의 상부에는 게이트 산화막53이 형성되고, 그 게이트 산화막53의 상부에는 게이트 전극55A가 형성되어 있다. 또, 게이트 산화막53 및 게이트 전극55A의 측면에는 사이드월산화막56이 형성되어 있다. 또, 게이트 전극55A의 하층의 웰층151 내에는 채널도우프층155A가 형성되어 있다.
센스앰프부의 N채널형 MOS 트랜지스터 T62는 웰층151 내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층156과 그 소스·드레인층156이 마주 보는 가장자리 부에 접하여 형성된 한 쌍의 LDD 층157을 구비하고 있다.
그리고, LDD 층157의 상부에는 게이트 산화막53이 형성되고, 그 게이트 산화막53의 상부에는 게이트 전극55A가 형성되어 있다. 또, 게이트 산화막53 및 게이트 전극55A의 측면에는 사이드월산화막56이 형성되어 있다. 또, 게이트 전극55A의 하층의 웰층151 내에는 채널도우프층154가 형성되어 있다.
또, 게이트 전극55A는, 게이트 산화막53의 상부에 차례로 적층된 폴리실리콘층M21과 WSi 층L21로 구성되어 있다.
메모리셀 어레이부의 N채널형 MOS 트랜지스터 T63은 웰층151 내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층156과 그 소스·드레인층156이 마주 보는 가장자리 부에 접하여 형성된 한 쌍의 LDD 층157을 구비하고 있다.
그리고, 소스·드레인층156 및 LDD 층157의 상부에는 게이트 산화막53이 형성되고 해당 게이트 산화막53의 상부에는 게이트 전극55B가 형성되어 있다. 또, 게이트 산화막53 및 게이트 전극55B의 측면에는 사이드월산화막56이 형성되어 있다. 또, 게이트 전극55B의 하층의 웰층151 내에는 채널도우프층155A가 형성되어 있다. 또, 메모리셀 어레이부는 게이트어레이구조로 되어 있으며, 인접하는 게이트끼리는 하나의 소스·드레인층156을 공유하는 구조로 되어 있고, 그 구조가 연속하여 배치된 구성으로 되어있다.
또, 게이트 전극55B는 게이트 산화막53의 상부에 차례로 적층된 폴리실리콘층M21과 WSi 층L22로 구성되어 있다.
표7에 N채널형 MOS 트랜지스터 T61∼T63의 구성 제원을 나타낸다.
Figure kpo00006
표 7에서, N채널형 MOS 트랜지스터 T61∼T63의 각각의 채널도우프층 형성 시의 불순물도우즈량은 5×l012/cm2, 1×l012/cm2, 5×1012/cm2로 되어 있다. 또, 주입불순물은 어느 것도 붕소(B)이고, 주입에너지는 어느 것도 50keV 이다.
또, N채널형 MOS 트랜지스터 T61∼T63의 각각의 게이트 산화막의 두께는 어느 것도 60Å으로 되어있다.
또, N채널형 MOS 트랜지스터 T61∼T63의 각각의 게이트 전극형성시의 불순물도우즈량은 어느 것이나 5×l015/cm2로 되어 있다. 또, 주입불순물은 인이고, 주입 에너지는 30keV 이다.
도 36으로 나타낸 로직부, 센스앰프부, 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T61∼T63 에서의, A-A'선, B-B'선 및 C-C'선에 의한 단면 부분의 불순물프로파일을 도 37에 나타낸다.
도 37에서, 가로축에 단면 방향의 위치(깊이)를, 세로축에 불순물 농도를 나타낸다. 또, 가로축은 도면에 향해서 좌측에서 차례로, 게이트 전극(폴리실리콘층),게이트 산화막(SiO2층),웰층(벌크 실리콘층)으로 되어 있고, 게이트 전극의 WSi 층은 생략하고 있다.
표7에 도시한 바와 같이, N채널형 MOS 트랜지스터 T61∼T63의 게이트 전극55A 및 55B에서는 폴리실리콘층의 두께는 공통이지만, 게이트 전극55A와 55B로서는 폴리실리콘층에 대한 WSi 층의 두께의 비율이 다르다. 즉, N채널형 MOS 트랜지스터 T61 및 T62의 게이트 전극55A에서의 폴리실리콘층에 대한 WSi 층의 두께의 비율은 2대1이지만, N채널형 MOS 트랜지스터 T63의 게이트 전극55B에서의, 폴리실리콘층에 대한 WSi 층의 두께의 비율은 1대2로 되어있다.
먼저 설명한 바와 같이, 폴리실리콘층에 대한 WSi 층의 두께의 비율이 높아질수록, 폴리실리콘층으로부터 WSi 층에 입력되는 불순물이 많아져, 폴리실리콘층중의 불순물은 WSi 층 측에 치우쳐 있어 폴리실리콘층 중의 불순물 농도가 불균일한 분포로 된다.
따라서, 도 37에 도시한 바와 같이 게이트 전극 중의 불순물프로파일은 A-A'선 및 B-B'선으로 도시한 바와 같이 로직부 및 센스앰프부의 트랜지스터 T61 및 T62는 비교적 평탄하지만, C-C'선으로 도시한 바와 같이, 메모리셀 어레이부의 트랜지스터 T63에서는 가파른 프로파일로 되어있다.
따라서, 메모리셀 어레이부에서는 게이트 산화막 근방에서의 불순물 농도가 가장 낮게 되어, 메모리셀 어레이부의 게이트 전극에서 공핍층이 가장 넓어져, 산화막의 실효적인 두께가 가장 두껍게 되어 한계치가 높아진다.
또, 웰층 내의 채널도우프층의 불순물 농도는 트랜지스터 T61 및 T63에서 동일하게 되도록 형성되어 있기 때문에, A-A'선, C-C'은 겹쳐져 있다.
도 38에 각 게이트 산화막의 실제의 두께와 실효적인 두께를 나타낸다. 도 38에서, 가로축 좌측에서 차례로 로직부, 센스앰프부, 메모리셀 어레이부의 각각의 N채널형 MOS 트랜지스터를 표시하고 있다. 도 38에 표시하는바와 같이 어느 트랜지스터에 있어서도 실제의 두께는 동일하지만, 도 38으로부터 분명한 바와 같이, 각 게이트 산화막의 실효적인 두께는 메모리셀 어레이부에서 특히 두껍게 되어있다.
또, 도 38에 나타내는바와 같이, 메모리셀 어레이부에서의 게이트 산화막의 실효적인 두께를 가장 두껍게 하기 위해서는 이하에 설명하는 구성으로서도 좋다.
〈3-1-1. 장치구성의 변형예 1〉
도 39에 복수종류의 트랜지스터를 형성한 LOGIC in DRAM300A의 부분구성을 나타낸다. 또, 도 39에서, 도 36에 나타내는 LOGIC in DRAM300과 동일한 구성에는 동일한 부호를 부착하며, 중복되는 설명은 생략한다.
도 39에서는, 로직부, 센스앰프부, 메모리셀 어레이부에 사용되는 N채널형 MOS 트랜지스터 T64∼T66의 단면을 각각 표시하고 있다.
도 39에서, N채널형 MOS 트랜지스터 T64 및 T65는 게이트 전극55C를 가지며, N채널형 MOS 트랜지스터 T66은 게이트 전극55D를 가지고 있다. 그리고, 게이트 전극55C는, 게이트 산화막3의 상부에 차례로 적층된 폴리실리콘층M22와 WSi 층L23으로 구성되고, 게이트 전극55D는 게이트 산화막3의 상부에 차례로 적층된 폴리실리콘층M23과 WSi 층L23으로 구성되어 있다.
그리고, N채널형 MOS 트랜지스터 T64∼T66 에서의 게이트 전극55C 및 55D의 WSi 층 L23의 두께는 1000Å이고 폴리실리콘층M22 및 M23의 두께는, 각각 2000Å 및 500Å으로 되어있다.
이와 같이, N채널형 MOS 트랜지스터 T64∼T66의 게이트 전극55C 및 55D에서는 WSi 층의 두께는 공통이지만, 한계치가 높은 것이 기대되는 메모리셀 어레이부의 폴리실리콘층은 얇게 구성되어 있기 때문에 폴리실리콘층에 대한 WSi 층의 두께의 비율이 높아져, 폴리실리콘층으로부터 WSi 층에 입력되는 불순물이 많아져, 폴리실리콘층 중의 불순물은 WSi 층 측에 치우쳐 있어, 폴리실리콘층 중의 불순물 농도가 불균일한 분포로 된다.
따라서, 폴리실리콘층의 가장 얇은 게이트 전극55D의 게이트 산화막 근방에서의 불순물 농도는 가장 낮게되고, 메모리셀 어레이부의 게이트 전극에서 공핍층이 가장 넓게되고, 산화막의 실효적인 두께가 가장 두껍게 되어, 한계치가 높아진다.
〈3-1-2. 장치구성의 변형예2〉
도 40에 복수종류의 트랜지스터를 형성한 LOGIC in DRAM300B의 부분구성을 나타낸다. 또, 도 40에서, 도 36에 나타내는 LOGIC in DRAM300과 동일한 구성에는 동일한 부호를 부착하고, 중복되는 설명은 생략한다.
도 40에서는 로직부, 센스앰프부, 메모리셀 어레이부에 사용되는 N채널형 MOS 트랜지스터 T67∼T69의 단면을 각각 나타내고 있다.
도 40에서, N채널형 MOS 트랜지스터 T67 및 T68은 게이트 전극55E를 가지며, N채널형 MOS 트랜지스터 T69는 게이트 전극55F를 가지고 있다. 그리고, 게이트 전극55E는 게이트 산화막3의 상부에 차례로 적층된 폴리실리콘층M24와 WSi 층L24로 구성되고, 게이트 전극55F는 게이트 산화막3의 상부에 차례로 적층된 폴리실리콘층M25와 WSi 층L25로 구성되어 있다.
그리고, N채널형 MOS 트랜지스터 T67∼T69 에서의 게이트 전극55E 및 55F의 WSi 층L24 및 L25의 두께는 1000Å및 2000Å이고, 폴리실리콘층M24 및 M25의 두께는 각각 2000Å 및 1000Å로 되어 있고, 게이트 전극55E 및 55F의 전체의 두께는 어느 것도 3000Å으로 되어있다.
이와 같이, N채널형 MOS 트랜지스터 T67∼T69의 게이트 전극55E 및 55F에서는 폴리실리콘층 및 WSi 층의 두께는 각각 다르지만, 한계치가 높은 것이 기대되는 메모리셀 어레이부에서는 폴리실리콘층에 대한 WSi 층의 두께의 비율이 높아져, 폴리실리콘층으로부터 WSi 층에 입력되는 불순물이 많아져, 폴리실리콘층 중의 불순물은 WSi 층측에 치우쳐 있어, 폴리실리콘층 중의 불순물 농도가 불균일한 분포로 된다.
따라서, 게이트 전극55D의 게이트 산화막 근방에서의 불순물 농도는 가장 낮게 되어, 메모리셀 어레이부의 게이트 전극에서 공핍층이 가장 넓어져, 산화막의 실효적인 두께가 가장 두껍게 되어 한계치가 높아진다.
〈3-2. 제조방법〉
본 발명에 관한 실시의 형태 3의 제조방법으로서, 이상 설명한 LOGIC in DRAM300,300A,300B중, 도39를 사용하여 설명한 LOGIC in DRAM300A의 N채널형 MOS 트랜지스터 T64∼T66의 제조방법에 관해서, 제 41도∼제 47도를 사용하여 설명한다.
우선, 도 41에 나타내는 공정에서 P형의 반도체 기판51의 표면에 LOCOS법에 의해 LOCOS 층(필드산화막)52를 예를들면 4000Å의 두께로 형성된다. 계속해서, 예를들면 붕소 이온을, 700keV의 에너지로, 1×l013/cm2의 도우즈량을 주입함으로써, 반도체 기판51 내에 P형의 웰 영역151을 형성한다. 또, 반도체 기판51 내에는 P채널형 MOS 트랜지스터를 형성하기 때문에 N 형의 웰 영역도 형성되지만, 설명 및 도시는 생략한다. 다음에, 예를들면 붕소 이온을, 130keV의 에너지로, 5×l012/cm2의 도우즈량을 주입하는 것으로, 반도체 기판1 내에 채널커트층152를 형성한다. 또, 채널커트층152는 LOCOS 층52로서 소자간 분리영역을 형성하는 형상으로 형성한다.
다음에, 웰 영역151 내의 소정 위치에 센스앰프부의 트랜지스터 T62에 일치하게 가장 불순물 농도가 낮은 채널도우프층150을 형성한다. 이 때, 로직부 및 메모리셀 어레이부의 트랜지스터 T61 및 T63의 형성영역에도 채널도우프층150이 형성된다. 또, 채널도우프층150의 형성은, 예를들면 붕소 이온을, 50keV의 에너지로, 1×l012/cm2의 도우즈량을 주입함으로써행한다.
다음에, 도 42에 나타내는 공정에서 센스앰프부의 상부에 레지스트마스크 R251를 형성하며, 로직부 및 메모리셀 어레이부의 채널도우프층150에 선택적으로 불순물을 추가주입하고, 로직부 및 메모리셀 어레이부의 트랜지스터 T64 및 T66에 일치하게 불순물 농도의 채널도우프층150A를 형성한다. 또, 채널도우프층150A의 형성은 예를들면 붕소 이온을, 50keV의 에너지로, 4×1012/cm2의 도우즈량을 주입함으로써행한다.
다음에, 도 43에 나타내는 공정에서 반도체 기판51의 주면상에 게이트 산화막53이 되는 산화막531를 열산화법에 의해 형성한 후, 그 위에 게이트 전극 재료로서, (논 도프)폴리실리콘층550을 CVD 법으로써 형성한다. 또, 산화막531의 두께는 60Å정도, 폴리실리콘층550의 두께는 2000Å정도이다.
다음에, 도 44에 나타내는 공정에서 폴리실리콘층550에 불순물 이온을 주입하며, 도우프트폴리실리콘층551을 형성한다. 또, 도우프트폴리실리콘층551의 형성은 예를들면 인 이온을, 30keV의 에너지로, 5×1015/cm2의 도우즈량을 주입함으로써 행한다.
다음에, 도 45에 나타내는 공정에서 로직부 및 센스앰프부의 상부에 레지스트마스크 R255를 형성하며, 메모리셀 어레이부의 도우프트폴리실리콘층551을 선택적으로 에치백하고, 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T66에 일치하게 두께 500Å의 도우프트폴리실리콘층552을 형성한다.
다음에, 레지스트마스크 R255를 제거한 후, 도 46에 나타내는 공정에서, 도우프트폴리실리콘층551 및 552의 상부에 WSi 층 560을 형성한다. 또, WSi 층 560의 형성방법으로서는 예를들면 스퍼터링법을 사용하고 그 두께는 1000Å정도이다.
다음에, 도 47에 나타내는 공정에서 WSi 층560의 상부에 레지스트마스크 R256을 형성하여, 패터닝에 의해 게이트 전극55C, 55D 및 게이트 산화막53을 형성한다.
다음에, 로직부, 센스앰프부, 메모리셀 어레이부에 이온 주입에 의해 LDD 층157을 형성한 후, 게이트 산화막53 및 게이트 전극55C, 55D의 측면에 약 1000Å의 두께의 사이드월산화막56을 형성한다. 그리고, 사이드월산화막56을 마스크로서 이온주입에 의해 소스·드레인층156을 형성함으로써, 도 39에 나타내는 LOGIC in DRAM300A의 구성을 얻을 수 있다.
여기서, LDD 층157은 예를들면 비소(As) 이온을 30keV의 에너지로, 1×l013/cm2의 도우즈량을 주입함으로써 형성한다. 또, 소스·드레인층156은 예를들면 비소 이온을 50keV의 에너지로, 5×1015/cm2의 도우즈량을 주입한 후, 850℃로 30분간 어닐링함으로써 형성한다.
또, 이 후에, 커패시터형성, 층간 절연막의 형성, 배선층의 형성공정 등을 거치는 것으로 LOGIC in DRAM이 형성되지만, 그들의 공정의 설명 및 도시는 생략한다.
〈3-3. 특징적 작용효과〉
이상 설명한 바와 같이 본 발명에 관한 실시의 형태 3의 LOGIC in DRAM300,300A,300B는 폴리실리콘층과 WSi 층과의 폴리사이드구조를 가지며, 특성이 다른 복수종류의 트랜지스터(예를들면, 요구 스펙이 다른)에 대하여, 폴리실리콘층에 대한 WSi 층의 두께의 비율을 바꾸는 것으로 게이트 산화막의 실효적인 두께를 바꾸어 한계치를 설정하는 구성으로 되어있다.
즉, 폴리실리콘층에 대하여 WSi 층의 두께가 두꺼운 메모리셀 어레이부에서는 게이트 전극 내에 넓은 범위로 공핍층이 형성되며, 산화막 두께가 실효적으로 두껍게 되어 한계치를 높게할 수 있다.
또, 센스앰프부에서는 채널도우프층의 불순물 농도를 다른 것 보다 낮게 함으로써, 확산층으로부터의 누설전류(확산층 리이크)를 최소한으로 억제할 수 있다.
이와 같이, 채널도우프층의 불순물 농도는 확산층리이크를 최소로 하도록 설정하고 한계치는 게이트 전극의 폴리실리콘층에 대한 WSi 층의 두께의 비율에 의해 설정하는 것으로, 한계치와 확산층리이크와의 트레이드오프관계를 타개(Break through)할 수 있어 회로 설계의 제약을 해소할 수 있다.
또, 이상 설명한 본 발명에 관한 실시의 형태 3에서, 단결정 기판 상에 각종 트랜지스터를 형성하는 구성에 관해서 표시했지 만, SOI(silicon on insulator)기판 상에 각종 트랜지스터를 형성하는 경우일지라도, 같은 작용효과를 얻을 수 있다.
또, 게이트 전극을 폴리실리콘층과 WSi 층과의 폴리사이드 구조로 하기 때문에 게이트 전극의 저항치를 감소할 수 있고, 폴리사이드구조를 게이트배선에도 사용했을 경우, 예를들면, 게이트 전극의 차징을 위한 전류가 게이트 배선을 흐를 때에, 전압강하등에 의한 전류손실이 적어진다. 또, 저항이 작기 때문에 고속 동작이 가능해진다.
〈실시의 형태 4〉
〈4-1. 장치구성〉
도 48에 본 발명에 관한 실시의 형태 4로서, 로직회로를 가진 플래쉬 메모리(이후, LOGIC in FLASH라 호칭)400의 부분구성을 나타낸다.
일반적으로, LOGIC in FLASH는 로직부와 플래쉬 메모리부로 대별되며 로직부에서는 고속인 것, 즉, 고구동능력과 저용량인 것이 요구되고 있다.
또, 플래쉬 메모리부에서는 고전압이 인가되는 고내압부와 터널산화막에 높은 신뢰성이 요구되는 셀 어레이부 등을 가지고 있다. 요컨대, 하나의칩의 LOGIC in FLASH 내에서 특성이 다른 여러 종류의 트랜지스터가 필요하게 된다.
도 48에 있어서는 로직부, 고내압부, 메모리셀 어레이부에 사용되는 N채널형 MOS 트랜지스터 T71∼T73의 단면을 각각 표시하고 있다.
도 48에서 N채널형 MOS 트랜지스터 T71-T73은 동일한 반도체 기판71(P형)상에 형성된 P형의 웰층171 내에 형성되어 있다. 웰층171은 웰층171 내에 형성된 채널커트층172와, LOCOS 층72로 소자간 분리되고, N채널형 MOS 트랜지스터 T71∼T73은, 각각 소자간 분리된 영역에 형성되어 있다.
로직부의 N채널형 MOS 트랜지스터 T71은, 웰층171 내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층176과, 그 소스·드레인층176이 마주 보는 가장자리부에 접하여 형성된 한 쌍의 LDD 층177을 구비하고 있다.
그리고, LDD 층177의 상부에는 게이트 산화막76이 형성되고, 그 게이트 산화막76의 상부에는 게이트 전극79A가 형성되어 있다. 또, 게이트 산화막76 및 게이트 전극79A의 측면에는 사이드월산화막80이 형성되어 있다. 또, 게이트 전극79A의 하층의 웰층171 내에는 채널도우프층173이 형성되어 있다.
또, 게이트 전극79A는 게이트 산화막76의 상부에 차례로 적층된 폴리실리콘층M31과 WSi 층L31로 구성되어 있다.
플래쉬 메모리부에서의 고내압부의 N채널형 MOS 트랜지스터 T72는 웰층171 내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층176과, 그 소스·드레인층176이 마주 보는 가장자리 부에 접하여 형성된 한 쌍의 LDD 층177을 구비하고 있다.
그리고, LDD 층177의 상부에는 게이트 산화막76이 형성되고, 그 게이트 산화막76의 상부에는 게이트 전극79B가 형성되어 있다. 또, 게이트 산화막76 및 게이트 전극79B의 측면에는 사이드월산화막80이 형성되어 있다. 또, 게이트 전극79B의 하층의 웰층171 내에는 채널도우프층173이 형성되어 있다.
또, 게이트 전극79B는 게이트 산화막76의 상부에 차례로 적층된 폴리실리콘층M31과 WSi 층L32로 구성되어 있다.
플래쉬 메모리부에서의 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T73은, 웰층171 내에 독립하여 평행하게 형성된 한 쌍의 소스·드레인층176을 구비하며, 소스·드레인층176의 가장자리 부 상부에는 터널산화막73이 형성되고, 그 터널산화막73의 상부에는 플로팅게이트 전극77, 층간 절연막74, 컨트롤게이트 전극79A가 차례로 형성되어 있다.
또, 터널산화막73, 플로팅게이트 전극77, 층간 절연막74, 컨트롤게이트 전극79A의 측면에는 사이드월산화막80이 형성되어 있다. 또, 컨트롤게이트 전극79A는 게이트 전극79A와 같은 구성이기 때문에, 이후, 게이트 전극79A로서 취급한다.
또, 플로팅게이트 전극77의 하층의 웰층171 내에는 채널도우프층173이 형성되어 있다.
또, 메모리셀 어레이부는 게이트어레이구조로 되어 있고, 인접하는 게이트끼리가 하나의 소스·드레인층176을 공유하는 구조로 되어 있고 그 구조가 연속하여 배치된 구성으로 되어있다.
표8에 N채널형 MOS 트랜지스터 T71∼T73의 구성제원을 나타낸다.
Figure kpo00007
표 8에서, N채널형 MOS 트랜지스터 T71∼T73의 각각의 게이트 산화막의 두께는 50Å,50Å,100Å으로 되어있다.
또, N채널형 MOS 트랜지스터 T71∼T73의 각각의 채널도우프층 형성 시의 불순물도우즈량은 어느 것도 1×1012/cm2로 되어있다. 또, 주입불순물은 모두 붕소(B)이고 주입 에너지는 모두 50keV 이다.
또, N채널형 MOS 트랜지스터 T71∼T73의 각각의 게이트 전극형성 시의 불순물도우즈량은 어느 것도 5×l015/cm2로 되어있다. 또, 주입불순물은 어느 것도 인(P)이고, 주입에너지는 어느 것도 30keV 이다.
또, 도 48로 나타낸 로직부, 고내압부 및 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T71∼T73 에서의, A-A'선, B-B'선 및 C-C'선에 의한 단면부분의 불순물프로파일을 도 49에 나타낸다.
도 49에서, 가로축에 단면 방향의 위치(깊이)를, 세로축에 불순물 농도를 나타낸다. 또, 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T73의 구성순서를 도면 상부에, 다른 MOS 트랜지스터의 구성순서를 도면의 가로축에 나타낸다.
도면 상부에서, 도면으로 향해서 좌측에서 차례로, 컨트롤게이트 전극의 폴리실리콘층, 층간 절연막(ONO 막), 플로팅게이트 전극(폴리실리콘 층),터널산화막(SiO2층), 웰층(벌크실리콘 층)으로 되어 있고, 게이트 전극의 WSi 층은 생략하고 있다.
또, 도면 가로축에 있어서, 도면에 향해서 좌측에서 차례로, 게이트 전극의 폴리실리콘층, 게이트 산화막(SiO2층), 웰층(벌크실리콘층)으로 되어 있고 게이트 전극의 WSi 층은 생략하고 있다.
앞에서 설명한 바와 같이 폴리실리콘층에 대한 WSi 층의 두께의 비율이 높아질수록, 폴리실리콘층으로부터 WSi 층에 입력되는 불순물이 많아져, 폴리실리콘층 중의 불순물은 WSi 층 측에 치우쳐 있고, 폴리실리콘층 중의 불순물 농도가 불균일한 분포로 된다.
표 8에 도시한 바와 같이, N채널형 MOS 트랜지스터 T71∼T73의 게이트 전극79A 및 79B에서는 폴리실리콘층의 두께는 공통이지만, 게이트 전극79A와 79B로서는 폴리실리콘층에 대한 WSi 층의 두께의 비율이 다르다. 즉, N채널형 MOS 트랜지스터 T71 및 T73의 게이트 전극79A에서의 폴리실리콘층에 대한 WSi 층의 두께의 비율은 2대1이지만, N채널형 MOS 트랜지스터 T72의 게이트 전극79B에서의, 폴리실리콘층에 대한 WSi 층의 두께의 비율은 1대2로 되어있다.
따라서, 도 49에 도시한 바와 같이 게이트 전극 중의 불순물프로파일은 B-B'선으로 도시한 바와 같이, 폴리실리콘층에 대한 WSi 층의 두께의 비율이 가장 큰 고내압부의 트랜지스터 T72가 가장 급하고, A-A'선 및 C-C'선으로 나타내는바와 같이 폴리실리콘층에 대한 WSi 층의 두께의 비율이 같은 로직부의 트랜지스터 T71 및 메모리셀 어레이부의 트랜지스터 T73에서는 완만한 프로파일로 되어있다.
따라서, 게이트 산화막 근방에서의 불순물 농도의 가장 낮은 고내압부의 게이트 전극에서 공핍층이 가장 넓어져, 산화막의 실효적인 두께가 가장 두껍게 되어, 한계치가 높아진다.
또, 도 49에 도시한 바와 같이 로직부(A-A'선), 고내압부(B-B'선), 메모리셀 어레이부(C-C'선)의 어느 트랜지스터에 있어서도, 채널도우프층의 불순물프로파일은 동일하다.
또, 메모리셀 어레이부의 N채널형 MOS 트랜지스터 T73의 플로팅게이트 전극은 CVD 법으로 형성하기 때문에 불순물프로파일은 일정하다.
도 50에 각 게이트 산화막의 실제의 두께와 실효적인 두께를 나타낸다. 도 50에 있어서, 가로축 좌측에서 차례로 로직부, 고내압부, 메모리셀 어레이부의 각각의 N채널형 MOS 트랜지스터를 표시하고 있다. 도 50에서 분명한 바와 같이, 각 게이트 산화막의 실효적인 두께는 고내압부에서 특히 두껍게 되어있다.
또, 도 50에 나타내는바와 같이, 고내압부에서의 게이트 산화막의 실효적인 두께를 가장 두껍게 하기 위해서는 이하에 설명하는 구성으로서도 좋다.
〈4-1-1. 장치구성의 변형예 1〉
도 51에 복수 종류의 트랜지스터를 형성한 LOGIC in FLASH400A의 부분 구성을 나타낸다. 또, 도 51에서, 도 48에 나타내는 LOGIC in IFLASH400과 동일한 구성에는 동일한 부호를 부착하여 중복되는 설명은 생략한다.
도 51에 있어서는, 로직부, 고내압부, 메모리셀 어레이부에 사용되는 N채널형 MOS 트랜지스터 T74∼T76의 단면을 각각 표시하고 있다.
도 51에서, N채널형 MOS 트랜지스터 T74 및 T76은 게이트 전극79C를 가지며, N채널형 MOS 트랜지스터 T75는 게이트 전극79D를 가지고 있다. 그리고, 게이트 전극79C는 게이트 산화막76(층간 절연막74)의 상부에 차례로 적층된 폴리실리콘층M32와 WSi 층L33으로 구성되어, 게이트 전극79D는 게이트 산화막76의 상부에 차례로 적층된 폴리실리콘층M33과 WSi 층L33으로 구성되어 있다.
그리고, N채널형 MOS 트랜지스터 T74∼T76에서의 게이트 전극79C 및 79D의 WSi 층L33의 두께는 1000Å이고 , 폴리실리콘층M32 및 M33의 두께는, 각각 2000Å 및 500Å으로 되어있다.
이와 같이, N채널형 MOS 트랜지스터 T74∼T76의 게이트 전극79C 및 79D에서는 WSi 층의 두께는 공통이지만, 한계치가 높은 것이 기대되는 고내압부에서는 폴리실리콘층의 폴리실리콘층은 얇게 구성되어 있기 때문에, 폴리실리콘층에 대한 WSi 층의 두께의 비율이 높아져, 폴리실리콘층으로부터 WSi 층에 입력되는 불순물이 많아지고, 폴리실리콘층중의 불순물은 WSi 층 측에 치우쳐 있어, 폴리실리콘층 중의 불순물 농도가 불균일한 분포로 된다.
따라서, 폴리실리콘층의 가장 얇은 게이트 전극79D의 게이트 산화막 근방에서의 불순물 농도는 가장 낮게 되고, 메모리셀 어레이부의 게이트 전극에서 공핍층이 가장 넓어지며, 산화막의 실효적인 두께가 가장 두껍게 되어, 한계치가 높아진다.
〈4-1-2. 장치구성의 변형예2〉
도 52에 복수 종류의 트랜지스터를 형성한 LOGiC in FLASH400B의 부분 구성을 나타낸다. 또, 도 52에서, 도 48에 나타내는 LOGIC in FLASH400과 동일한 구성에는 동일한 부호를 부착하고 중복되는 설명은 생략한다.
도 52에서는 로직부, 고내압부, 메모리셀 어레이부에 사용되는 N채널형 MOS 트랜지스터 T77∼T79의 단면을 각각 나타내고 있다.
도 52에서, N채널형 MOS 트랜지스터 T77 및 T79는 게이트 전극79E를 가지며, N채널형 MOS 트랜지스터 T78은 게이트 전극79F를 가지고 있다. 그리고, 게이트 전극79E는 게이트 산화막76(층간 절연막74)의 상부에 차례로 적층된 폴리실리콘층M34와 WSi 층L34로 구성되고, 게이트 전극79F는 게이트 산화막76의 상부에 차례로 적층된 폴리실리콘층M35와 WSi 층L35로 구성되어 있다.
그리고, N채널형 MOS 트랜지스터 T77∼T79 에 있어서의 게이트 전극79E 및 79F의 WSi 층L34 및 L35의 두께는 1000Å 및 2000Å이고, 폴리실리콘층M34 및 M35의 두께는 각각 2000Å 및 1000Å으로 되어 있고, 게이트 전극79E 및 79F의 전체의 두께는 어느 것도 3000Å으로 되어있다.
이와 같이, N채널형 MOS 트랜지스터 T77∼T79의 게이트 전극79E 및 79F에서는 폴리실리콘층 및 WSi 층의 두께는 각각 다르게 되어 있지만, 한계치가 높은 것이 기대되는 고내압부에서는 폴리실리콘층은 얇게 구성되어 있기 때문에 폴리실리콘층에 대한 WSi 층의 두께의 비율이 높아지고, 폴리실리콘층으로부터 WSi 층에 입력되는 불순물이 많아지며, 폴리실리콘층중의 불순물은 WSi 층 측에 치우쳐 있어, 폴리실리콘층중의 불순물 농도가 불균일한 분포로 된다.
따라서, 게이트 전극79F의 게이트 산화막 근방에서의 불순물 농도는 가장 낮게 되어, 메모리셀 어레이부의 게이트 전극에서 공핍층이 가장 넓어져, 산화막의 실효적인 두께가 가장 두껍게 되어 한계치가 높아진다.
〈4-2. 제조방법〉
본 발명에 관한 실시의 형태 4의 제조방법으로서, 이상 설명한 LOGIC in FLASH400, 400A, 400B중, 도 51을 사용하여 설명한 LOGIC in FLASH400A의 N채널형 MOS 트랜지스터 T74∼T76의 제조방법에 관해서 도 53∼도 66을 사용하여 설명한다.
우선, 도 53에 나타내는 공정에서, P형의 반도체 기판71의 표면에 LOCOS법에 의해 LOCOS 층(필드산화막)72를 예를들면 4000Å의 두께로 형성한다. 계속해서, 예를들면 붕소 이온을, 700keV의 에너지로, 1×l013/cm2의 도우즈량을 주입함으로써, 반도체 기판71 내에 P형의 웰 영역171을 형성한다. 또, 반도체 기판71 내에는 P채널형 MOS 트랜지스터를 형성하기 위해서 N 형의 웰 영역도 형성되지만, 설명 및 도시는 생략한다. 다음에, 예를들면 붕소 이온을, 130keV의 에너지로, 5×l012/cm2의 도우즈량을 주입함으로써, 반도체 기판71 내에 채널커트층172를 형성한다. 또, 채널커트층172는 LOCOS 층72로 소자간 분리영역을 형성하는 형상으로 형성한다.
다음에, 웰 영역171 내에 채널도우프층170을 형성한다. 또, 채널도우프층170의 형성은 예를들면 붕소 이온을, 50keV의 에너지로, 1×l012/cm2의 도우즈량을 주입함으로써 행한다.
다음에, 도 54에 나타내는 공정에서 반도체 기판71의 주면 상에 터널산화막73이 되는 산화막731을 열산화법에 의해 형성한 후, 그 위에 게이트 전극재료로서, 예를들면 도우프트폴리실리콘층771을 CVD 법으로써 형성한다. 또, 산화막731의 두께는 100Å정도, 도우프트폴리실리콘층771의 두께는 1000Å정도로, 그 불순물로서는 인(P)을 사용하고 농도는 1×l020/cm3정도이다.
다음에, 도 55에 나타내는 공정에서 메모리셀 어레이부에서의 도우프트폴리실리콘층771의 상부에 선택적으로 레지스트마스크 R271을 형성한다. 이 경우 레지스트마스크 R271은 메모리셀 어레이부의 게이트폭 방향을 따라서 형성된다. 그리고, 레지스트마스크 R271로 덮어져 있지 않은 부분의 도프트폴리실리콘층771을 이방성 에칭에 의해 제거한다. 이 상태를 도 56에 표시한다.
도 56은 도 55를 상면 측(레지스트마스크 R271을 형성하는 측)에서 본 평면도이고 레지스트마스크 R271은 메모리셀 어레이부에서, 규칙적으로 배열된 구형의 섬 모양이 되도록 형성되어 있다. 또, 레지스트마스크 R271은 구형의 섬 모양을 이루는 활성층AL 위와, 그 주위의 LOCOS 층LL 위를 덮도록 형성되어 있다. 또, 고내압부 및 로직부에서는 레지스트마스크가 형성되어 있지 않기 때문에, 활성층AL이 노출되고 있다. 또, 도 56에서는 레지스트마스크 R271의 하부의 구성을 알기 쉽게 하기 위해서 부분적으로 레지스트마스크 R271을 제외하고 활성층AL 및 LOCOS 층LL이 보이도록 하고 있지만, 이것은 편의적인 것이다.
다음에, 레지스트마스크 R271을 제거한 후, 도 57에 나타내는 공정에서 도우프트폴리실리콘층771상에, 플로팅게이트와 컨트롤게이트를 절연하는 층간 절연막74가되는 절연막741을 CVD 법으로써 형성한다. 또, 이 막은 TEOS막, 질화막(Si3N4), TEOS 막을 차례로 적층한 구성으로 되어 있고, 각각의 막 두께는 100Å이다. 또, 절연막741은 고내압부 및 로직부 상에도 형성된다.
다음에, 도 58에 나타내는 공정에서, 메모리셀 어레이부의 절연막741상을 레지스트마스크 R272로 덮고, 그 밖의 영역의 절연막741을 모두 제거한다. 이 경우, 그 밖의 영역에서는 산화막731도 제거한다. 이 상태를 도 59에 나타낸다.
도 59는, 도 58을 상면 측(레지스트마스크 R272를 형성하는 측)에서 본 평면도이고, 레지스트마스크 R272는 메모리셀 어레이부 전역을 덮도록 형성되어 있지만, 고내압부 및 로직부에서는 레지스트마스크 R272가 형성되어 있지 않기 때문에 활성층AL이 노출되고 있다.
다음에, 레지스트마스크 R272를 제거한 후, 도 60에 나타내는 공정에서 반도체 기판71의 주면 전체면에 게이트 산화막76이 되는 산화막761을 열산화법에 의해 형성한다. 이 때 메모리셀 어레이부상의 절연막741은 질화막을 포함하고 있기 때문에 산화되는 일은 없어, 그 두께는 유지된다. 또, 산화막761의 두께는 50Å정도이다.
다음에, 도 61에 나타내는 공정에서 반도체 기판71의 주면 전체면에 게이트 전극 재료로서, (논 도우프)폴리실리콘층790을 CVD 법으로써 형성한다. 또, 폴리실리콘층790의 두께는 2000Å정도이다.
다음에, 도 62에 나타내는 공정에서 폴리실리콘층790에 불순물 이온을 주입하며, 도우프트폴리실리콘층791을 형성한다. 또, 도우프트폴리실리콘층791의 형성은 예를들면 인 이온을, 30keV의 에너지로, 5×1015/cm2의 도우즈량을 주입함으로써 행한다.
다음에, 도 63에 나타내는 공정에서, 로직부 및 메모리셀 어레이부의 상부에 레지스트마스크 R275를 형성하며, 고내압부의 도우프트폴리실리콘층791을 선택적으로 에치백하고, 고내압부의 N채널형 MOS4 트랜지스터 T75에 일치하게 두께(500Å)의 도우프트폴리실리콘층792를 형성한다.
다음에, 레지스트마스크 R275를 제거한 후, 도 64에 나타내는 공정에서 도우프트폴리실리콘층791 및 792의 상부에 WSi 층780을 형성한다. 또, WSi 층780의 형성방법으로서는 예를들면 스퍼터링법을 사용하고, 그 두께는 1000Å정도이다.
다음에, 도 65에 나타내는 공정에서, WSi 층780의 상부에 레지스트마스크 R276을 형성하여 패터닝을 한다. 이 상태를 도 66에 나타낸다.
도 66은, 도 65를 상면 측(레지스트마스크 R276를 형성하는 측)에서 본 평면도이고, 레지스트마스크 R276는 구형형의 활성영역AL에 수직히 되도록 형성되어 있다.
이 패터닝에 의해, 로직부에서는 게이트 산화막76 및 게이트 전극79C를, 고내압부에서는 게이트 산화막76 및 게이트 전극79D를, 메모리셀 어레이부에서는 터널산화막73, 플로팅게이트 전극77, 층간 절연막74, 컨트롤게이트 전극79C를 형성한다.
다음에, 로직부 및 고내압부에 이온 주입에 의해 LDD 층177을형성한 후, 게이트 산화막76 및 게이트 전극79C의 측면, 게이트 산화막76 및 게이트 전극79D의 측면, 터널산화막73, 플로팅게이트 전극77, 층간 절연막74, 컨트롤게이트 전극79C의 측면에, 약 1000Å의 두께의 사이드월산화막80을 형성한다. 그리고, 사이드월산화막80을 마스크로서, 이온 주입에 의해 소스·드레인층176을 형성하는 것으로 도 51에 나타내는 LOGIC in FLASH400A의 구성을 얻을 수 있다.
여기서, LDD 층177은 예를들면 비소 이온을 30keV의 에너지로, 1×l013/cm2의 도우즈량을 주입함으로써 형성한다. 또, 소스·드레인층176은 예를들면 비소 이온을 50keV의 에너지로, 5×l015/cm2의 도우즈량을 주입한 후, 850℃로 30분간 어닐링함으로써 형성한다.
또, 이 후에, 커패시터형성, 층간 절연막의 형성, 배선층의 형성공정 등을 거치는 것으로 LOGIC in FLASH가 형성되지만, 그들의 공정의 설명 및 도시는 생략한다.
〈4-3. 특징적 작용효과〉
이상 설명한 바와 같이 본 발명에 관한 실시의 형태 4의 LOGIC in FLASH 400, 400A, 400B는 폴리실리콘층과 WSi 층과의 폴리사이드구조를 가지며, 특성이 다른 복수 종류의 트랜지스터(예를들면, 요구 스펙이 다른)에 대하여, 폴리실리콘층에 대한 WSi 층의 두께의 비율을 바꾸는 것으로 게이트 산화막의 실효적인 두께를 바꾸어 한계치를 설정하는 구성으로 되어있다.
즉, 폴리실리콘층에 대하여 WSi 층의 두께가 두꺼운 고내압부에서는, 게이트 전극 내에 넓은 범위로 공핍층이 형성되어 산화막 두께가 실효 적으로 두껍게 되어 한계치를 높게 할 수 있다.
또, 게이트 산화막의 실효적인 두께를 바꾸는 것으로 한계치를 설정할 수 있기 때문에 채널도우프층의 불순물 농도를 트랜지스터의 특성에 일치하게 바꿀 필요가 없어, 확산층으로부터의 누설전류(확산층 리이크)를 최소한으로 억제할 수 있는 농도로 고정할 수 있다.
따라서, 채널도우프층의 불순물 농도는 확산층 리이크를 최소로 하도록 설정하여 내전압 특성과 한계치는 게이트 전극의 불순물 농도에 의해 조정함으로써 내전압에 관한 요구를 만족하는 동시에, 한계치와 확산층리이크와의 트레이드오프관계를 타개(Break through)할 수 있어 회로 설계의 제약을 해소할 수 있다.
또, 두께가 다른 게이트 산화막을 형성하는 경우라도, 게이트 산화막의 실효적인 두께를 바꾸는 것으로, 게이트 산화막의 종류를 삭감할 수 있다. 따라서, 게이트 산화막의 제조공정을 간략화할 수 있는 동시에, 신뢰성이 우수하여, 막 두께의 제어성이 양호한 게이트 산화막을 얻을 수 있다.
예를들면, 도 51을 사용하여 설명한 LOGIC in FLASH 400A의 로직부 및 고내압부의 트랜지스터에서의 게이트 산화막의 두께는 동일하기 때문에 게이트 산화막의 종류는 2종류로 된다. 그리고, 산화막을 형성하는 공정은, 산화막731을 형성하는 공정(도 54)과 산화막761을 형성하는 공정(도 60)뿐 이고, 어느 공정도 1회의 열산화공정으로 형성하고 있기 때문에 도 119∼도 132를 사용하여 설명한 종래의 제조방법과 같이, 1개의 산화막의 형성을 복수회로 나누어 행할 필요는 없고, 불순물 혼입과 막 두께의 제어성의 저하를 우려할 필요는 없다.
또, 이상 설명한 본 발명에 관한 실시의 형태 4에서는, 단결정기판 상에 각종 트랜지스터를 형성하는 구성에 관해서 나타내었지만, SOI(silicon on insu1ator)기판 상에 각종트랜지스터를 형성하는 경우만으로도, 본 발명을 적용함으로써 같은 작용효과를 얻을 수 있다.
〈본 발명의 그 밖의 적용례〉
이상 설명한 본 발명에 관한 실시의 형태 1∼4에서는 DRAM, 플래쉬 메모리, LOGIC in DRAM, LOGIC in FLASH를 예로서 설명하였지만, 본원 발명의 기술적 사상의 적용은 이들의 반도체 장치에 한정되지 않는다. 즉, 폴리실리콘층과 WSi 층으로 폴리사이드구조를 이룬 제어전극에서, 폴리실리콘층에 대한 WSi 층의 두께의 비율을 바꾸는 것으로 폴리실리콘층 내의 불순물 농도를 조정함으로써 제어전극 내의 공핍층의 두께를 임의로 설정하여, 게이트 산화막의 실효적인 두께를 바꾸어 한계치를 임의로 설정할 수 있기 때문에, 공통의 하나의 기판 상에 형성되는 각 부분의 트랜지스터에서, 게이트 산화막의 두께는 공통으로, 게이트 산화막의 실효적인 두께를 바꿀 필요가 있는 경우와, 게이트 산화막의 두께는 각각 다르더라도 좋지만, 채널도우프층의 농도는 같게 할 필요가 있는 경우에는, 본원 발명을 적용함으로써, 원하는 효과를 얻을 수 있다.
또, 실시의 형태 1∼4에서는, 각각 공통된 하나의 기판상의 3개의 부분에서, 각각 특성이 다른 트랜지스터를 사용하는 예를 표시하였지만, 이것은 3개의 부분에 각각 1종류의 트랜지스터밖에 사용하지 않는다는 것 이 아니다. 예를들면, LOGIC in DRAM을 예로 들면, 로직부에서 2종류 또는 더 많은 종류의 트랜지스터를 사용하더라도 좋고, 센스앰프부에서도 2종류 또는 더 많은 종류의 트랜지스터를 사용하는 구성만으로도 좋다. 또, 로직부에서는 2종류, 메모리셀 어레이부에서는 1종류의 트랜지스터를 사용하는 구성만으로도 좋다.
또, 로직부, 고내압부, 센스앰프부, 메모리셀 어레이부등과 같이 장치구성을 명확히 구분할 수 없는 반도체 장치 일지라도, 특성이 다른 복수의 종류의 트랜지스터를 필요로 하는 구성에서는 본원 발명은 유효하다.
또, 사용하는 트랜지스터의 종류는 3종류일 필요는 없다. 3종류 이상, 또는 2종류의 특성이 다른 트랜지스터를 사용하는 구성만으로도 좋다.
이들 여러 가지의 구성에서도, 폴리실리콘층에 대한 WSi 층의 두께의 비율을 바꾸어, 게이트 산화막의 두께, 채널도우프층의 농도의 조합을 적의 선택함으로써, 원하는 효과를 얻을 수 있다.
또, 1종류의 트랜지스터밖에 가지지 않은 반도체 장치에 있어서도, 게이트산화1막의 실효적인 두께를 바꾸고 한계치를 임의로 설정하고 싶은 경우에는 유효하다.
〈실시의 형태 5〉
이상 설명한 본 발명에 관한 실시의 형태 1∼4에서는 DRAM, 플래쉬 메모리, LOGIC in DRAM, LOGIC in FLASH의, 센스앰프부, 주변회로부, 메모리셀 어레이부, 고내압부에서, 그들을 구성하는 MOS 트랜지스터의 게이트 전극의 폴리실리콘층에 대한 WSi 층의 두께의 비율을 바꾸는 예에 관해서 설명하였지만, WSi 층에 의해서 폴리실리콘층 내의 불순물을 흡수함으로써 게이트 전극 내에 발생하는 공핍층의 이용은 상술한 부위에 한정되는 것이 아니다.
즉, 본원 발명은 1개의 칩 내에 복수종류의 트랜지스터를 만들 필요가 있는 반도체 장치에서 유효하다. 이하, 본 발명에 관한 실시의 형태 5에 관해서 설명한다.
도 67에, 일반적인 강압회로를 나타낸다. 이 강압회로는 5V(볼트)의 신호를 3.3V로 강압하여 출력하는 회로에서, 전원전위Vcc와 접지전위GND와의 사이에 직렬로 접속된 PMOS 트랜지스터 Q1 및 NMOS 트랜지스터 Q2와 전원전위Vcc와 접지전위GND와의 사이에 직렬로 접속된 다이오드 D1 및 D2와, 다이오드 D1 및 D2의 접속점ND1에 접속된 입력패드 PD를 구비하고 있다. 또, 다이오드 D1의 캐소드는 전원전위Vcc에, 애노드는 다이오드 D2의 캐소드에 접속되고, 다이오드 D2의 애노드는 접지전위GND에 접속되어 있다. 그리고, 접속점ND1은 PMOS 트랜지스터 Q1 및 NMOS 트랜지스터 Q2의 게이트 전극에 공통으로 접속되는 접속점ND2에 접속되고 PMOS 트랜지스터 Q1 및 NMOS 트랜지스터 Q2의 접속점ND3은 3.3V에서 동작하는 회로계(이후, 3.3V계 회로라 호칭)LC에 접속되어 있다.
이러한 구성의 강압회로에서, PMOS 트랜지스터 Q1 및 NMOS 트랜지스터 Q2의 게이트 전극에는 입력패드 ND에서 5V의 신호가 주어지는 것으로 된다(이후, 5V계 회로HC라 호칭). 한편, 3.3V계 회로LC를 구성하는 MOS 트랜지스터의 게이트 전극에는, 5V계 회로HC의 출력인 3.3V가 주어지는 것으로 된다.
이와 같이, 게이트 전극에 주어지는 전압이 다른 회로계에서는 그들을 구성하는 MOS 트랜지스터의 게이트 산화막의 두께는 각각 다를 필요가 있다. 왜냐하면, 5V계 회로HC의 MOS 트랜지스터의 게이트 산화막의 두께를, 3.3V계 회로LC의 MOS 트랜지스터의 게이트 산화막과 같게 하면, 절연능력의 점에서 문제가 발생한다. 역으로, 3.3V계 회로LC의 MOS 트랜지스터의 게이트 산화막의 두께를, 5V계 회로HC의 MOS 트랜지스터의 게이트 산화막과 같게 하면, 3.3V계 회로LC의 MOS 트랜지스터의 동작속도가 느리게 되어, 동작 특성에서 문제가 발생한다.
그래서, 종래는 게이트 산화막의 두께가 각각 다른MOS 트랜지스터를 형성하고 있었다. 따라서, 두께가 다른 게이트 산화막을 형성하기 위한 공정이 필요하게 되어, 제조 공정이 복잡하게 된다고 하는 문제가 있었다.
그러나, 본원 발명에 의하면 5V계 회로HC와 3.3V계 회로LC으로 게이트 산화막의 두께를 바꿀 필요는 없어 제조공정을 간략화할 수 있다.
〈5-1. 장치구성〉
도 68에 본 발명에 관한 실시의 형태 5로서, 게이트 전극에 주어지는 전압이 비교적 높은 MOS 트랜지스터 H1로 구성되는 고전압회로부HP와, 게이트 전극에 주어지는 전압이 비교적 낮은 MOS 트랜지스터 L1로 구성되는 저전압회로부LP의 제조공정을 나타낸다.
도 68에서, MOS 트랜지스터 H1 및 L1은 동일한 반도체 기판1001상에 형성된 웰층1002 내에 형성되어 있다. 웰층1002는 웰층1002 내에 형성된 채널커트층1003과, LOCOS층1004로 소자간 분리되어 있다. 그리고, 채널커트층1003과 LOCOS층1004로 소자간 분리된 영역 내에는 채널도우프층1005가 형성되어 있다.
또, 반도체 기판1001의 주면상에는 산화막1006이 형성되고, 산화막1006의 상부에는 폴리실리콘층1007이 형성되어 있다. 또, 산화막1006의 두께는 MOS 트랜지스터 L1의 게이트 전극에 주어지는 전압에 일치하는 두께로 되어있다. 그리고, 고전압회로부HP의 폴리실리콘층1007상에는 WSi 층1030이 형성되어 폴리사이드구조로 되어있다. 또, 폴리실리콘층1007에는 불순물이 예를들면 이온 주입법으로 도입되어 있다. 여기서, 불순물의 종류로서는 MOS 트랜지스터를 N 채널형으로 할 경우에는 예를들면 인(P) 이온을, 30keV에서 5×1015/cm2의 도우즈량이 되도록 주입한다. 또, MOS 트랜지스터를 P 채널형으로 하는 경우에는, 예를들면 붕소(B)이온을, 10keV에서 5×1015/cm2의 도우즈량이 되도록 주입한다.
여기서, 도 69에 저전압회로부LP의 부분사시도를 나타낸다. 도 69에서, D-D'선에 의한 단면도가 도 68의 저전압회로부LP에 대응한다. 또, 도 69에 나타내는 폴리실리콘층1007의 양측면 외측의 웰층1002 내에는 후 공정에서 소스·드레인영역이 형성하게 된다.
〈5-2. 제조방법〉
이러한 구성의 강압회로에서 후의 열처리공정, 예를들면 소스·드레인영역의 불순물의 활성화공정에서, 예를들면, 850℃의 온도로 30분간 정도 가하면, 고전압회로부HP 에서는 폴리실리콘층1007중의 불순물이 WSi 층1030에 흡수되고 폴리실리콘층1007 중의 불순물은 WSi 층1030 측에 치우쳐 있으며, 폴리실리콘층1007 중의 불순물 농도가 불균일한 분포로 된다. 그 결과, 산화막1006 근방에서의 불순물 농도가 낮게 되며, 장치 동작 시에는 공핍층이 형성되고, 고전압회로부HP 에서의 산화막1006의 실효적인 두께가 두껍게 되어, 한계치가 높아진다. 따라서, 산화막1006의 두께가 MOS 트랜지스터 H1의 게이트 전극에 주어지는 전압에 일치하는 두께가 아닌 경우라도, 산화막1006에 걸리는 전계가 작아져, 산화막1006이 절연 파괴되는 것이 방지되어, MOS 트랜지스터 H1의 신뢰성을 향상할 수 있다.
〈5-3. 특징적 작용효과〉
이와 같이, 게이트 전극에 주어지는 전압이 비교적 높은 MOS 트랜지스터 H1로 구성되는 고전압회로부HP와, 게이트 전극에 주어지는 전압이 비교적 낮은 MOS 트랜지스터 L1로 구성되는 저전압회로부LP가 존재하는 경우 있더라도, 산화막은 MOS 트랜지스터 L1에 일치하게 형성하면 되며, 산화막을 구별하여 만드는 경우에 비하여 제조공정을 간략화할 수 있다.
또, 저전압회로부LP 에서는 MOS 트랜지스터 L1의 폴리실리콘층1007상에는 WSi 층을 형성하지 않기 때문에, 후의 열처리 공정에서도 폴리실리콘층1007중의 불순물이 감소하는 일은 없고, 장치 동작 시에도 공핍층은 형성되지 않아, 산화막1006의 실제의 두께와 실효적인 두께는 변하지 않는다. 그리고, 산화막1006의 두께는 MOS 트랜지스터 L1에 일치하게 얇게 설정되어 있기 때문에 게이트전압의 인가에 의해서 웰층1002 내에 발생하는 캐리어의 개수가 증가하여, 소스·드레인 전류가 증가하여 동작속도가 높아져, 동작 특성이 우수한 MOS 트랜지스터를 얻을 수 있다.
〈5-4. 변형예 1〉
이상 설명한 본 발명에 관한 실시의 형태 5에서는 고전압회로부HP의 MOS 트랜지스터 H1의 폴리실리콘층1007상의 WSi 층1030을 형성하여, 저고전압회로부LP의 MOS 트랜지스터 L1의 폴리실리콘층1007상에는 WSi 층을 형성하지 않은 예를 표시하였지만, MOS 트랜지스터 L1의 폴리실리콘층1007상에는 WSi 층 이외의 실리사이드층을 형성하도록 해도 좋다.
이하, 제조공정을 차례로 도시한 도 70∼도 72를 사용하여 상기 구성에 대해서 설명한다. 도 70에 나타내는 공정에서, MOS 트랜지스터 H1 및 L1의 폴리실리콘층1007상에 WSi 층1030을 형성한다. 또, WSi 층1030의 형성에는 스퍼터링법을 사용하기 때문에 레지스트마스크 등으로 MOS 트랜지스터 L1 상을 덮지 않으면, MOS 트랜지스터 L1 상에도 WSi 층1030이 형성된다.
다음에, 도 71에 나타내는 공정에서 MOS 트랜지스터 L1의 폴리실리콘층1007상의 WSi 층1030을 제거한다.
다음에, 도 72에 나타내는 공정에서 MOS 트랜지스터 H1의 WSi 층1030상 및 MOS 트랜지스터 L1의 폴리실리콘층1007상에 코발트 실리사이드(CoSi2)층1040을 형성한다.
이와 같이, MOS 트랜지스터 L1의 폴리실리콘층1007상에는 코발트 실리사이드층1040을 형성함으로써 게이트 전극의 저항치를 감소할 수 있고, 동작속도를 더 향상시킬 수 있다.
또, MOS 트랜지스터 H1의 폴리실리콘층1007 중의 불순물을 WSi 층1030에 흡수시키기 위한 열처리공정은 도 72에 나타내는 공정으로 행한다. 코발트 실리사이드층1040은 WSi 층1030과 같이 불순물을 흡수하는 일은 없기 때문에, MOS 트랜지스터 L1의 폴리실리콘층1007 중의 불순물 농도가 저하되는 일은 없다.
또, 코발트 실리사이드층1040에 대신해서 티타늄실리사이드(TiSi2)층, 또는, 니켈실리사이드(NiSi2)층을 사용해도 좋다.
또, 열처리공정을 도 71에 나타내는 공정 후에 행하며 MOS 트랜지스터 H1 및 폴리실리콘층1007상의 WSi 층1030을 제거한 구성으로서도 좋다. 이 경우, 도 72에 나타내는 공정에서, MOS 트랜지스터 H1 및 MOS 트랜지스터 L1의 폴리실리콘층1007상에 코발트 실리사이드층1040이 형성되는 것으로 된다.
〈5-5. 변형예2〉
본 발명에 관한 실시의 형태 5에 있어서는 고전압회로부HP의 MOS 트랜지스터 H1의 폴리실리콘층1007상의 거의 전역에 걸쳐서 WSi 층1030을 형성한 예를 표시하였지만, 이하에 설명하는바와 같이, 폴리실리콘층의 가장자리 부에만 WSi 층을 형성하도록 해도 된다.
도 73에 고전압회로부HP의 주요부를 나타낸다. 또, 도 73에서는 채널커트층1003 및 채널도우프층1005는 생략되어 있다. 도 73에서 WSi 층1031은 LOCOS 층1004에 끼워진 활성영역AL의 가장자리 부의 폴리실리콘층1007상에 형성되어 있다.
그리고, 이 상태에서 예를들면, 850℃, 30분간의 어닐링을 하면 폴리실리콘층1007 내의 불순물이 WSi 층1031에 흡수되지만, 그것은 활성영역AL의 가장자리 부의 폴리실리콘층1007 내에 한정된다. 따라서, MOS 트랜지스터 H1의 동작 시에는 활성영역AL의 가장자리 부의 폴리실리콘층1007 내에서는 공핍층의 형성 범위가 넓어져, 실효적인 산화막의 두께가 두껍게 되고 실효적인 산화막의 두께가 두껍게 되어, 부분적으로 한계치가 높아진다.
또, 이와 같이 부분적으로 한계치를 높게 하는 것이면, 고전압회로부HP 뿐만 아니라 저전압회로부LP의 MOS 트랜지스터 L1에 적용해도 좋다.
이러한 구성을 채택하는 이점은 벌크 실리콘 기판 상에 형성하는 MOS 트랜지스터에서는 적지만, SOI(silicon on insulator)기판 상에 형성하는 MOS 트랜지스터에서는 활성영역AL의 가장자리 부의 구조에 기인하는 한계치 저하의 문제를 해소할 수 있다.
도 74에 SOI(silicon on insu1ator)기판 상에 형성한 MOS 트랜지스터를 나타낸다. SOI 기판1010은은 실리콘 기판1013, 실리콘 기판1013상에 형성된 매립 절연막1012, 매립절연막1012상에 형성된 SOI 층1011로 구성되어, SOI 층1011상에MOS 트랜지스터 등을 형성하는 것이다. 그리고, SOI 층1011은 두께가 얇게 형성되어 있다. 특히, 도 74의 E-E'선으로 나타내는 부분과 같이, 활성영역AL의 가장자리 부에서는 SOI 층1011은 매우 얇고 이 부분에서의 MOS 트랜지스터의 경계치는 다른 부분(F-F'선으로 나타내는 부분)에 비하여 저하하여, MOS 트랜지스터 전체의 경계치가 저하한다고 하는 문제가 있었다. 그리고, 한계치가 저하하면, 기생(寄生)MOS 트랜지스터가 동작한다고 하는 현상의 요인으로 되어있었다.
그러나, 본원 발명에 의하면 활성영역AL의 가장자리 부상의 폴리실리콘1007 내에서 공핍층의 형성범위가 커져, 실효적인 산화막의 두께가 두껍게 되어 부분적으로 한계치를 높게 할 수 있기 때문에 상기 한 문제를 해소할 수 있다.
또, 도 73 및 도 74에서는, WSi 층1031을 LOCOS 층1004에 끼워진 활성영역AL의 가장자리 부의 폴리실리콘층1007상에 형성하여 활성영역AL의 중앙부의 폴리실리콘층1007상에는 WSi 층1031을 형성하지 않은 구성에 대해서 표시했다. 그러나, 게이트 전극의 저항 값을 감소한다고 하는 관점에서, 도 75에 나타내는바와 같은 구성으로서도 된다.
즉, 도 75에 도시한 바와 같이 WSi 층1031의 상부 전역에 걸쳐서 코발트 실리사이드층1041을 형성함으로써 게이트 전극의 저항치를 더 감소할 수 있어, 동작 속도를 더 향상시킬 수 있다.
또, 코발트 실리사이드층1041은 WSi 층1031과 같이 불순물을 흡수하는 일은 없기 때문에, 활성영역AL의 중앙부의 폴리실리콘층1007 중의 불순물 농도가 저하되는 일은 없다.
이상 설명한 본 발명에 관한 실시의 형태 5 및 그 변형 예에서는, 기본적으로 벌크시리콘기판에 형성되는 반도체 장치를 예로서 설명하였지만, 변형예2에서 도 74에 표시한 SOI 기판에 형성되는 반도체 장치에 적용해도 좋다.
또, 실시의 형태 5의 변형예 1∼3에어서는 고전압회로부HP 에의 적용을 예로서 설명하였지만, 저전압회로부LP에 적용해도 좋다.
또, 본 발명에 관한 실시의 형태 5에서는 강압회로를 예로 하여, 게이트 전극에 주어지는 전압이 비교적 높은 MOS 트랜지스터 H1로 구성되는 고전압회로부HP와, 게이트 전극에 주어지는 전압이 비교적 낮은 MOS 트랜지스터 L1로 구성되는 저전압회로부LP의 존재를 전제로 하여 설명하였지만, 일반적인 입출력회로에 본 발명을 적용해도 좋다. 즉, 입출력회로에서는, 외부에서 정전기(靜電氣)에 기인하는 고전압, 예를들면 전원전압에 비하여 높은 전압이 게이트 전극에 입력하는 경우 가 있다. 그러나, 본 발명을 적용함으로써, 게이트 산화막의 실효적인 두께가 두껍게 되어있기 때문에, 이러한 경우라도, 게이트 산화막이 절연파괴하는 것이 방지되어, 신뢰성이 높은 입출력회로를 얻을 수 있다.
본 발명에 관한 청구항1기재의 반도체 장치에 의하면 제어전극이 폴리실리콘층의 상부에 텅스텐 실리사이드층이 형성된 폴리사이드구조를 가지며, 폴리실리콘층은 그 내부에 제 2도전형의 불순물을 가지고, 그 불순물은 텅스텐 실리사이드층 측에서 농도가 비교적 높고, 그 반대측에서 농도가 비교적 낮게된 농도분포를 가지고 있기 때문에, 불순물의 농도가 비교적 낮은 부분에 따라서 장치 동작 시에 폴리실리콘층 내에 공핍층이 형성되어, 공핍층의 형성영역에 따라서 게이트 산화막의 실효적인 두께가 결정되는 것으로 된다. 따라서, 특성(예를들면, 요구 스펙)이 다른 복수의 종류의 트랜지스터가 필요한 경우에는 불순물의 농도 분포를 각각 바꾸는 것으로 게이트 산화막의 실효적인 두께를 바꿔 한계치를 설정할 수 있다. 따라서, 종래와 같이 채널도우프층의 불순물 농도를 트랜지스터의 특성에 합쳐서 바꿀 필요가 없고, 확산층으로부터의 누설전류(확산층 리이크)를 최소한으로 억제할 수 있는 농도에 고정할 수 있다. 예를들면, 채널도우프층의 불순물 농도는 확산층리이크를 최소로 하도록 설정하고, 한계치는 텅스텐 실리사이드층과 폴리실리콘층과의 두께의 비율에 의해 설정함으로써, 한계치와 확산층 리이크와의 트레이드오프관계를 타개(Break through)할 수 있어, 회로 설계의 제약을 해소할 수 있다. 또, 게이트 산화막의 실효적인 두께를 바꿀 수 있기 때문에, 내전압이 다른 트랜지스터의 게이트 산화막의 두께를, 각각 다른 두께로 형성할 필요가 없어진다.
본 발명에 관한 청구항2기재의 반도체 장치에 의하면, 적어도 2종류의 트랜지스터에 서, 폴리실리콘층에 대한 텅스텐 실리사이드층의 두께의 비율이 다르도록 구성하고 있기 때문에 각각의 폴리실리콘층 내의 불순물의 농도분포를 다른 것으로 할 수 있다. 즉, 폴리실리콘층에 대한 텅스텐 실리사이드층의 두께의 비율이 높은 편의 트랜지스터에서는 불순물의 농도분포가 다른 쪽의 트랜지스터보다도 급하게 된다. 그 결과, 장치 동작 시에 폴리실리콘층 내에 형성되는 공핍층의 형성영역이 넓어져, 게이트 산화막의 실효적인 두께가 넓어진다. 따라서, 예를들면, 가장 두꺼운 게이트 산화막이 요구되는 트랜지스터에 관해서 적용하면, 실제의 게이트 산화막의 두께를 얇게 할 수 있다. 또, 폴리실리콘층에 대한 텅스텐 실리사이드층의 두께의 비율을 바꾸면, 게이트 산화막의 실효적인 두께를 바꿀 수 있기 때문에, 두께가 다른 게이트 산화막을 다종류 만들 필요가 없어진다.
본 발명에 관한 청구항3기재의 반도체 장치에 의하면, 활성영역의 가장자리 부의 폴리실리콘층의 상부에 선택적으로 형성된 텅스텐 실리사이드층을 구비하며, 활성영역의 가장자리 부의 폴리실리콘층 내의 불순물은 텅스텐 실리사이드층 측으로 농도가 비교적 높고, 그 반대측에서 농도가 비교적 낮게 된 농도분포를 가지고 있기 때문에 불순물의 농도가 비교적 낮은 부분에 따라서 장치동작 시에 폴리실리콘층 내에 공핍층이 형성되고, 공핍층의 형성영역에 따라서 게이트 산화막의 실효적인 두께가 결정하는 것으로 된다. 따라서, 장치 동작 시에는 활성영역의 가장자리 부 모서리부의 폴리실리콘층 내에서 공핍층의 형성범위가 넓어져서, 실효적인 산화막의 두께가 두껍게 되어, 실효적인 산화막의 두께가 두껍게 되어, 부분적으로 한계치를 높게 할 수 있고, 예를들면, 반도체 기판으로서 SOI 기판을 사용하는 경우, 가장자리 부의 구조에 기인하는 한계치 저하의 문제를 해소할 수 있다.
본 발명에 관한 청구항4기재의 반도체 장치의 제조방법에 의하면 이 공정 후에 열처리을 하는 것으로, 폴리실리콘층 중의 불순물이 텅스텐 실리사이드층에 흡수되어 폴리실리콘층 중의 불순물이, 텅스텐 실리사이드층 측으로 농도가 비교적 높고 그 반대측에서 농도가 비교적 낮게 된 농도분포를 가지는 것이 되고, 청구항1기재의 반도체 장치를 제조하는 데 알맞는 제조방법을 얻을 수 있다.
본 발명에 관한 청구항5기재의 반도체 장치의 제조방법에 의하면 이 공정 후에 열처리을 하는 것으로, 제 1의 종류의 트랜지스터의 폴리실리콘층 중의 불순물이, 텅스텐 실리사이드층에 흡수되어, 폴리실리콘층 중의 불순물이, 텅스텐 실리사이드층 측으로 농도가 비교적 높고, 그 반대측에서 농도가 비교적 낮게 된 농도분포를 가지는 것이 되고, 제 1의 종류의 트랜지스터는 그 동작 시에 폴리실리콘층 내에서 공핍층이 넓은 범위로 형성되어 게이트 산화막의 실효적인 두께가 두껍게 된다. 따라서, 예를들면, 제 1 및 제 2의 종류의 트랜지스터의 제어전극에 주어지는 전압이 각각 다른 경우일지라도, 산화막의 두께를 바꿀 필요가 없고, 산화막을 구별하여 만드는 경우에 비교하여 제조공정을 간략화한 제조방법을 얻을 수 있다.

Claims (5)

  1. 제 1 도전형의 반도체 기판의 주표면에 제 1 및 제 2 트랜지스터를 구비한 반도체 장치에 있어서, 상기 제 1 트랜지스터는, 상기 반도체 기판의 주표면에 소정의 거리를 두고 형성된 제 2 도전형의 한쌍의 제 1 소스/드레인 영역과, 상기 한쌍의 제 1 소스/드레인 영역에 끼워진 영역과 대향하도록 상기 반도체 기판의 주표면상에 게이트 절연막을 개재하여 형성된 제 1 폴리실리콘층과, 이 제 1 폴리실리콘층 표면상에 형성된 제 1 금속 실리사이드층을 구비한 제 1 제어전극을 구비하고, 상기 제 2 트랜지스터는, 상기 반도체 기판의 주표면에 소정의 거리를 두고 형성된 제 2 도전형의 한쌍의 제 2 소스/드레인 영역과, 상기 한쌍의 제 2 소스/드레인 영역에 끼워진 영역과 대향하도록 상기 반도체 기판의 주표면 상에 게이트 절연막을 개재하여 형성된 제 2 폴리실리콘층과, 이 제 2 폴리실리콘층 표면 상에 형성된 제 2 금속 실리사이드층을 구비한 제 2 제어전극을 구비하고, 상기 제 1 폴리실리콘층에 대한 상기 제 1 금속 실리사이드층의 두께의 비율과, 상기 제 2 폴리실리콘층에 대한 상기 제 2 금속 실리사이드층의 두께의 비율이 다른 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제 1 트랜지스터는 DRAM 메모리셀 트랜지스터 이고, 제 1 폴리실리콘층에 대한 제 1 금속 실리사이드층의 두께 비율은, 제 2 폴리실리콘층에 대한 제 2 금속 실리사이드층의 두께 비율 보다도 큰 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 한쌍의 제 1 소스/드레인 영역에 끼워진 영역에 형성된 제 1 채널 도우프층과, 한쌍의 제 2 소스/드레인 영역에 끼워진 영역에 형성된 제 2 채널 도우프층을 더욱 구비하고, 제 1 및 제 2 폴리실리콘층은 제 2 도전형의 불순물을 가지며, 제 1 및 제 2 금속 실리사이드층은 텅스텐 실리사이드층 이고, 상기 제 1 폴리실리콘층 및 제 1 금속 실리사이드층과, 상기 제 2 폴리실리콘층 및 제 2 금속 실리사이드층은 각각 폴리사이드 구조를 구성하고 있는 것을 특징으로 하는 반도체 장치.
  4. 반도체 기판의 주표면에 배설된 제 1 도전형의 제 1 활성영역 및 제 2 활성영역에 형성된 제 1 및 제 2 트랜지스터를 구비한 반도체 장치의 제조방법에 있어서, 상기 제 1 트랜지스터의 제 1 제어전극과, 상기 제 2 트랜지스터의 제 2 제어전극을 형성하는 공정은,
    (a) 상기 제 1 및 제 2 활성영역의 반도체 기판의 주 표면에 폴리실리콘층을 형성하는 공정과,
    (b) 상기 제 1 활성영역의 상기 폴리실리콘층 표면을 에칭하는 공정과,
    (c) 상기 제 1 및 제 2 활성영역의 폴리실리콘층 표면상에 금속 실리사이드층을 형성하는 공정과,
    (d) 상기 폴리실리콘층 및 상기 금속 실리사이드층을 패터닝하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 반도체 기판의 주표면에 배설된 제 1 도전형의 제 1 활성영역 및 제 2 활성영역에 형성된 제 1 및 제 2 트랜지스터를 구비한 반도체 장치의 제조방법에 있어서, 상기 제 1 트랜지스터의 제 1 제어전극과, 상기 제 2 트랜지스터의 제 2 제어전극을 형성하는 공정은,
    (a) 상기 제 1 및 제 2 활성영역의 반도체 기판의 주표면에 폴리실리콘층을 형성하는 공정과,
    (b) 상기 제 1 및 제 2 활성영역의 폴리실리콘층 표면상에 제 1 금속실리사이드층을 형성하는 공정과,
    (c) 상기 제 1 활성영역의 제 1 금속 실리사이드층을 제거하는 공정과,
    (d) 상기 제 1 활성영역의 폴리실리콘층 및 상기 제 2 활성영역의 제 1 금속 실리사이드층 표면상에 제 2 금속 실리사이드층을 형성하는 공정과,
    (e) 상기 폴리실리콘층 및 상기 제 1 및 제 2 금속 실리사이드층을 패터닝하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
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