JPH04155962A - 半導体装置 - Google Patents
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- JPH04155962A JPH04155962A JP2282829A JP28282990A JPH04155962A JP H04155962 A JPH04155962 A JP H04155962A JP 2282829 A JP2282829 A JP 2282829A JP 28282990 A JP28282990 A JP 28282990A JP H04155962 A JPH04155962 A JP H04155962A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に微細なＭＴＳ Ｆ
ＥＴを有する半導体装置に関する。
ＥＴを有する半導体装置に関する。
従来、ＭＩＳ型半導体装置については、それを構成する
全てのＭＩＳ ＦＥＴのゲート電極は、−斉に同一の
工程で形成されている。また、これらのゲート電極の構
造として、多結晶シリコン膜とその上に重ねられた高融
点金属シリサイド膜から成る多層膜構造（ポリサイド構
造）を採用したＭＩＳ型半導体装置がある。この従来の
ＭＩＳ型半導体装置の製造工程におけるゲート電極の形
成は、シリコン基板表面への酸化膜形成、その上への多
結晶シリコン膜の堆積、高融点金属シリサイド膜の堆積
、不要部分の高融点金属シリサイド膜および多結晶シリ
コン膜へのマスクフォトレジスト処理・エツチング、と
いう順番で行なわれている。
全てのＭＩＳ ＦＥＴのゲート電極は、−斉に同一の
工程で形成されている。また、これらのゲート電極の構
造として、多結晶シリコン膜とその上に重ねられた高融
点金属シリサイド膜から成る多層膜構造（ポリサイド構
造）を採用したＭＩＳ型半導体装置がある。この従来の
ＭＩＳ型半導体装置の製造工程におけるゲート電極の形
成は、シリコン基板表面への酸化膜形成、その上への多
結晶シリコン膜の堆積、高融点金属シリサイド膜の堆積
、不要部分の高融点金属シリサイド膜および多結晶シリ
コン膜へのマスクフォトレジスト処理・エツチング、と
いう順番で行なわれている。
こうした従来のＭＩＳ型半導体装置の例として、後述の
本発明の実施例との比較のために、スタティックＲＡＭ
、を積回路の一例を挙げる。第５図は、スタティックＲ
ＡＭのメモリセルの回路図、第６図（ａ）はメモリセル
部の平面図、第６図（ｂ）は周辺回路部の平面図、第７
図（ａ）。
本発明の実施例との比較のために、スタティックＲＡＭ
、を積回路の一例を挙げる。第５図は、スタティックＲ
ＡＭのメモリセルの回路図、第６図（ａ）はメモリセル
部の平面図、第６図（ｂ）は周辺回路部の平面図、第７
図（ａ）。
（ｂ）はそれぞれ第６図（ａ）、（ｂ）のＡ−Ａ線断面
図である。なお、第６図（ａ）、第７図（ａ）には、便
宜上、負荷抵抗は示していない。
図である。なお、第６図（ａ）、第７図（ａ）には、便
宜上、負荷抵抗は示していない。
この従来例においては、メモリセルの駆動トランジスタ
Ｑｌｌ、Ｑ１２のゲート電極１１，１２、伝達トランジ
スタＱ２１．Ｑ２２のゲート電極１０、周辺回路部のト
ランジスタのゲート電極１３は、いずれも多結晶シリコ
ン膜（１２−８゜１０−５，１３−８）とその上に重ね
られた高融点金属シリサイド膜（１２−Ｗ、１０−Ｗ、
１３−Ｗ）から成る２層膜となっている。なお、４はＰ
型シリコン基板、２０．２１ｄ、２１ｓ。
Ｑｌｌ、Ｑ１２のゲート電極１１，１２、伝達トランジ
スタＱ２１．Ｑ２２のゲート電極１０、周辺回路部のト
ランジスタのゲート電極１３は、いずれも多結晶シリコ
ン膜（１２−８゜１０−５，１３−８）とその上に重ね
られた高融点金属シリサイド膜（１２−Ｗ、１０−Ｗ、
１３−Ｗ）から成る２層膜となっている。なお、４はＰ
型シリコン基板、２０．２１ｄ、２１ｓ。
２３ｓ、２３ｄはＮ“拡散層、３は酸化シリコン膜、５
は配線層（デイジット線り又は５）である。
は配線層（デイジット線り又は５）である。
このスタティックＲＡＭ集積回路装置の例と同様に、従
来の全てのＭＩＳ型半導体装置においては、それを構成
する全てのＭＩＳ ＦＥＴのゲート電極の厚さおよび
層構成は、一つの装置上では全て同じである。同一のシ
リコン基板上に、異なる厚さや層構成のゲートを極を持
つなＭＩＳ ＦＥＴを含むＭＩＳ型半導体装置を作成
することに関する報告は皆無である。
来の全てのＭＩＳ型半導体装置においては、それを構成
する全てのＭＩＳ ＦＥＴのゲート電極の厚さおよび
層構成は、一つの装置上では全て同じである。同一のシ
リコン基板上に、異なる厚さや層構成のゲートを極を持
つなＭＩＳ ＦＥＴを含むＭＩＳ型半導体装置を作成
することに関する報告は皆無である。
前述した従来の技術の問題点としては、ひとつの半導体
装置中に含まれるＭＩＳ ＦＥＴのゲート電極厚さを
種々の部分で必要に応じて別々にすることができないこ
とが挙げられる。
装置中に含まれるＭＩＳ ＦＥＴのゲート電極厚さを
種々の部分で必要に応じて別々にすることができないこ
とが挙げられる。
したがって、例えば半導体記憶装置のメモリセル部に見
られるように、装置の構成のうち特にＭＩＳ ＦＥＴ
のゲート電極が他の部分よりも密集して配置されている
部分においても、ゲート電極の厚さが他の部分のゲート
電極と同様に厚い。その経過、ゲート電極を、直接ある
いは間接に覆つている絶縁膜３や配線層５の凹凸が大き
く平坦性が十分に達成されていないという欠点がある。
られるように、装置の構成のうち特にＭＩＳ ＦＥＴ
のゲート電極が他の部分よりも密集して配置されている
部分においても、ゲート電極の厚さが他の部分のゲート
電極と同様に厚い。その経過、ゲート電極を、直接ある
いは間接に覆つている絶縁膜３や配線層５の凹凸が大き
く平坦性が十分に達成されていないという欠点がある。
さらにその配線層の凹凸が半導体装置の断線不良の原因
となるという欠点がある。
となるという欠点がある。
本発明の半導体装置は、所定厚さのゲート電極を有する
第１のＭＩＳ ＦＥＴと、前記第１のＭＩＳ ＦＥ
Ｔのゲート電極より厚さの小さな第２のＭＩＳ ＦＥ
Ｔとが同一半導体基板に形成されているというものであ
る。
第１のＭＩＳ ＦＥＴと、前記第１のＭＩＳ ＦＥ
Ｔのゲート電極より厚さの小さな第２のＭＩＳ ＦＥ
Ｔとが同一半導体基板に形成されているというものであ
る。
第１図（ａ）、（ｂ）は本発明の第１の実施例のＭＯＳ
スタティックＲＡＭのメモリセル部の断面図および周辺
の断面図である。メモリセルの回路図および平面図は第
５図および第６図（ａ）のと同じである。
スタティックＲＡＭのメモリセル部の断面図および周辺
の断面図である。メモリセルの回路図および平面図は第
５図および第６図（ａ）のと同じである。
この実施例は、特にＭＯＳ ＦＥＴのゲート電極が他
の部分よりも密集して配置されていてゲート電極の上に
形成される層の平坦性が必要とされるメモリセル部にお
いて、比較的に高速動作の要求が緩やかな駆動トランジ
スタＱｌｌ、Ｑ１２２のゲートを極１１，１２、伝達ト
ランジスタＱ２１、Ｑ２２のゲート電極１０がいずれも
多結晶シリコン膜の単層膜であり、比較的に高速動作の
要求が厳しい周辺回路部のＭＯＳ ＦＥＴのゲート電
極が多結晶シリコン膜１３−８とタングステンシリサイ
ドなどの高融点金属シリサイド膜１３−Ｗのポリサイド
族（多層膜）になっている、従って、メモリセル部にお
いては、ＭＯＳ ＦＥＴのゲート電極の厚さが周辺回
路部のＭＯＳ ＦＥＴのゲート電極の厚さより薄いの
で、第１図（ａ）に示すようにゲート電極を直接あるい
は間接に覆っている絶縁膜３や配線層５の凹凸が小さく
、平坦性が第４図（ａ）に示した従来例より向上してい
る。
の部分よりも密集して配置されていてゲート電極の上に
形成される層の平坦性が必要とされるメモリセル部にお
いて、比較的に高速動作の要求が緩やかな駆動トランジ
スタＱｌｌ、Ｑ１２２のゲートを極１１，１２、伝達ト
ランジスタＱ２１、Ｑ２２のゲート電極１０がいずれも
多結晶シリコン膜の単層膜であり、比較的に高速動作の
要求が厳しい周辺回路部のＭＯＳ ＦＥＴのゲート電
極が多結晶シリコン膜１３−８とタングステンシリサイ
ドなどの高融点金属シリサイド膜１３−Ｗのポリサイド
族（多層膜）になっている、従って、メモリセル部にお
いては、ＭＯＳ ＦＥＴのゲート電極の厚さが周辺回
路部のＭＯＳ ＦＥＴのゲート電極の厚さより薄いの
で、第１図（ａ）に示すようにゲート電極を直接あるい
は間接に覆っている絶縁膜３や配線層５の凹凸が小さく
、平坦性が第４図（ａ）に示した従来例より向上してい
る。
第２図（ａ）〜（ｇ）および第３図（ａ）〜（ｇ）は第
１の実施例の製造方法におけるメモリセル部の工程順断
面図および周辺回路部の工程順断面図である。
１の実施例の製造方法におけるメモリセル部の工程順断
面図および周辺回路部の工程順断面図である。
まず、第２図（ａ）、第３図（ａ）に示すように、前述
した従来のＭＩＳ型半導体装置の製造方法と同様に、Ｐ
型シリコン基板４上に厚さ２０ｎｍのゲート絶縁膜、厚
さ２５０ｎｍの多結晶シリコン膜、厚さ２５０ｎｍの高
融点金属シリサイド膜の順に重なったポリサイド膜を形
成し、パターニングを行ないゲート電極を形成する０次
に、基板表面全体を酸化シリコン膜３で覆う。
した従来のＭＩＳ型半導体装置の製造方法と同様に、Ｐ
型シリコン基板４上に厚さ２０ｎｍのゲート絶縁膜、厚
さ２５０ｎｍの多結晶シリコン膜、厚さ２５０ｎｍの高
融点金属シリサイド膜の順に重なったポリサイド膜を形
成し、パターニングを行ないゲート電極を形成する０次
に、基板表面全体を酸化シリコン膜３で覆う。
次に、第２図（ｂ）、第３図（ｂ）に示すように、この
酸化シリコン膜３で覆われた基板表面全体にフォトレジ
スト膜６を塗布する。そして、第２図（Ｃ）、第３図（
Ｃ）に示すようにゲート電極の厚さを小さくする周辺回
路部のゲート電極部分上のフォトレジスト膜６が現像に
よって取り去られるようなマスクを用いてフォトレジス
ト膜６の露光および現像を行う。
酸化シリコン膜３で覆われた基板表面全体にフォトレジ
スト膜６を塗布する。そして、第２図（Ｃ）、第３図（
Ｃ）に示すようにゲート電極の厚さを小さくする周辺回
路部のゲート電極部分上のフォトレジスト膜６が現像に
よって取り去られるようなマスクを用いてフォトレジス
ト膜６の露光および現像を行う。
次に、第２図（ｄ）、第３図（ｄ）に示すように、上述
の現像によってフォトレジスト膜の取り去られた部分に
ついて、酸化シリコン膜３の除去を行う、さらに、第２
図（ｅ）、第３図（ｅ）に示すように、全面のフォトレ
ジスト膜を除去した後、第２図（ｆ）、第３図（ｆ）に
示すように、高融点金属シリサイド膜１２−Ｗの除去を
行う。
の現像によってフォトレジスト膜の取り去られた部分に
ついて、酸化シリコン膜３の除去を行う、さらに、第２
図（ｅ）、第３図（ｅ）に示すように、全面のフォトレ
ジスト膜を除去した後、第２図（ｆ）、第３図（ｆ）に
示すように、高融点金属シリサイド膜１２−Ｗの除去を
行う。
そして、第２図（ｇ）、第３図（ｇ）に示すように酸化
シリコン膜を除去する。こうして同一の基板上にポリサ
イド構造（１３−Ｗ、１３−３）のゲート電極と、多結
晶シリコン膜のみの構造（１総構造）のゲート電極１２
とを作製することができる。以後のＮ′″拡散層の形成
等は従来と同様である。
シリコン膜を除去する。こうして同一の基板上にポリサ
イド構造（１３−Ｗ、１３−３）のゲート電極と、多結
晶シリコン膜のみの構造（１総構造）のゲート電極１２
とを作製することができる。以後のＮ′″拡散層の形成
等は従来と同様である。
第４図（ａ）および（ｂ）は第２の実施例におけるメモ
リセル部の断面図および周辺回路部の断面図である。こ
の実施例は、特にＭＯＳ ＦＥＴのゲート電極が他の
部分よりも密集して配置されていてゲート電極の上に形
成される層の平坦性が必要とされるメモリセル部におい
て、メモリセル内では比較的に低電気抵抗性が要求され
る伝達トランジスタＱ２１．Ｑ２２のゲート電極の厚さ
は周辺回路部のＭＯＳ ＦＥ、Ｔのゲート電極の厚さ
と同じ（２層Ｊｌｉ）とし、駆動トランジスタＱｌ １
゜Ｑ１２のゲート電極のみの厚さを他よりも薄く（単層
膜）しているので、ワード線Ｗ遠端までの遅延時間の増
大無しに、配線層５のように駆動トランジスタＱｌｌ、
Ｑ１２をｆ接あるいはｒｒＩ接に覆っている層の凹凸を
小さくさせ、平坦性を従来の装置より向上させている。
リセル部の断面図および周辺回路部の断面図である。こ
の実施例は、特にＭＯＳ ＦＥＴのゲート電極が他の
部分よりも密集して配置されていてゲート電極の上に形
成される層の平坦性が必要とされるメモリセル部におい
て、メモリセル内では比較的に低電気抵抗性が要求され
る伝達トランジスタＱ２１．Ｑ２２のゲート電極の厚さ
は周辺回路部のＭＯＳ ＦＥ、Ｔのゲート電極の厚さ
と同じ（２層Ｊｌｉ）とし、駆動トランジスタＱｌ １
゜Ｑ１２のゲート電極のみの厚さを他よりも薄く（単層
膜）しているので、ワード線Ｗ遠端までの遅延時間の増
大無しに、配線層５のように駆動トランジスタＱｌｌ、
Ｑ１２をｆ接あるいはｒｒＩ接に覆っている層の凹凸を
小さくさせ、平坦性を従来の装置より向上させている。
なお、第２の実施例は、フォトレジスト膜の露光時にお
いて使用するマスクを変えるだけで第１の実施例の製造
方法と同様の工程により製造することができる。
いて使用するマスクを変えるだけで第１の実施例の製造
方法と同様の工程により製造することができる。
前述の第１．第２の実施例においては、ゲート電極を直
接あるいは間接に覆う絶縁膜や配線層などの層の平坦性
が必要とされる部分においては、基板に対するゲート電
極の高さは、ゲート酸化膜の厚さ２０ｎｍと多結晶シリ
コン展の厚さ２５０ｎｍの合計であり、２７０ｎｍであ
る。一方、周辺回路部では、それに高融点金属シリサイ
ド膜の厚さ２５０ｎｍが加わり、基板に対するゲート電
極の高さは５２０ｎｍである。すなわち、前者では後者
に比べてゲート電極の高さが４８％減少されており、そ
の上の層の凹凸の緩和に寄与している。
接あるいは間接に覆う絶縁膜や配線層などの層の平坦性
が必要とされる部分においては、基板に対するゲート電
極の高さは、ゲート酸化膜の厚さ２０ｎｍと多結晶シリ
コン展の厚さ２５０ｎｍの合計であり、２７０ｎｍであ
る。一方、周辺回路部では、それに高融点金属シリサイ
ド膜の厚さ２５０ｎｍが加わり、基板に対するゲート電
極の高さは５２０ｎｍである。すなわち、前者では後者
に比べてゲート電極の高さが４８％減少されており、そ
の上の層の凹凸の緩和に寄与している。
さらに、この平坦性の向上に伴い、配線層の断線不良等
に対する装置の信頼性をも向上させることができる。
に対する装置の信頼性をも向上させることができる。
本発明によれば、ひとつの半導体装置中の種々の部分の
ＭＩＳ ＦＥＴのゲート電極に対して、複数の厚さを
必要に応じて選択することができる。
ＭＩＳ ＦＥＴのゲート電極に対して、複数の厚さを
必要に応じて選択することができる。
すなわち、半導体装置において、特にＭＩＳＦＥＴのゲ
ート電極が他の部分よりも密集して配置されていて、ゲ
ート電極を直接あるいは間接に覆う絶縁膜や配線層など
の層の平坦性が必要とされる部分について、ゲート電極
の厚さを他の部分のゲート電極の厚さよりも薄くするこ
とにより、ゲート電極上のそれらの層の凹凸が小さくで
き、平坦性が向上し、配線層の断線不良などに対する信
頼性が改善される効果がある。
ート電極が他の部分よりも密集して配置されていて、ゲ
ート電極を直接あるいは間接に覆う絶縁膜や配線層など
の層の平坦性が必要とされる部分について、ゲート電極
の厚さを他の部分のゲート電極の厚さよりも薄くするこ
とにより、ゲート電極上のそれらの層の凹凸が小さくで
き、平坦性が向上し、配線層の断線不良などに対する信
頼性が改善される効果がある。
第１図（ａ）および（ｂ）はそれぞれ本発明の第１の実
施例もＭＯＳスタティックＲＡＭのメモリセル部の断面
図および周辺回路部の断面図、第２図（ａ）〜（ｇ）お
よび第３図（ａ）〜（ｇ＞はそれぞれ第１の実施例にお
けるメモリセル部のＭＯＳ）ランジスタの工程順断面図
および周辺回路部のＭＯＳ）ランジスタの工程順断面図
、第４図（ａ）および（ｂ）はそれぞれ第２の実施例の
メモリセル部の断面図および周辺回路部の断面図、第５
図はＭＯＳスタティックＲＡＭのメモリセルの回路図、
第６図（ａ）および（ｂ）はそれぞれＭＯＳスタティッ
クＲＡＭのメモリセル部の平面図及び周辺回路部の平面
図、第７図（ａ）および（ｂ）はそれぞれ第６図（ａ）
および（ｂ）のＡ−Ａ線断面図で従来例を示す図である
。 １０・・・伝達トランジスタのゲート電極、１〇−８・
・・伝達トランジスタのゲート電極の多結晶シリコン膜
、１０−Ｗ・・・伝達トランジスタのゲート電極の高融
点金属シリサイド膜、１１．１２・・・駆動トランジス
タのゲート電極、１２−８・・・１２の多結晶シリコン
膜、１２−Ｗ・・・１２の高融点金属シリサイド膜、１
３・・・周辺回路部のＭＯＳ ＦＥＴのゲート電極、
１３−８・・・１３の多結晶シリコン膜、１３−Ｗ・・
・周辺回路部のＭＯＳ ＦＥＴのゲート電極の高融点
金属シリサイド膜、２０，２１ｄ、２１ｓ、２２ｓ、２
３・・・Ｎ＋拡散層、３・・・酸化シリコン膜、４・・
・Ｐ型シリコン基板、５・・・配線層、Ｄ、Ｄ・・・デ
イジット線、Ｑｌｌ、Ｑ１２・・・駆動トランジスタ、
Ｑ２１．Ｑ２２・・・伝達トランジスタ、Ｒ１，Ｒ２・
・・負荷抵抗、Ｗ・・・ワード線。
施例もＭＯＳスタティックＲＡＭのメモリセル部の断面
図および周辺回路部の断面図、第２図（ａ）〜（ｇ）お
よび第３図（ａ）〜（ｇ＞はそれぞれ第１の実施例にお
けるメモリセル部のＭＯＳ）ランジスタの工程順断面図
および周辺回路部のＭＯＳ）ランジスタの工程順断面図
、第４図（ａ）および（ｂ）はそれぞれ第２の実施例の
メモリセル部の断面図および周辺回路部の断面図、第５
図はＭＯＳスタティックＲＡＭのメモリセルの回路図、
第６図（ａ）および（ｂ）はそれぞれＭＯＳスタティッ
クＲＡＭのメモリセル部の平面図及び周辺回路部の平面
図、第７図（ａ）および（ｂ）はそれぞれ第６図（ａ）
および（ｂ）のＡ−Ａ線断面図で従来例を示す図である
。 １０・・・伝達トランジスタのゲート電極、１〇−８・
・・伝達トランジスタのゲート電極の多結晶シリコン膜
、１０−Ｗ・・・伝達トランジスタのゲート電極の高融
点金属シリサイド膜、１１．１２・・・駆動トランジス
タのゲート電極、１２−８・・・１２の多結晶シリコン
膜、１２−Ｗ・・・１２の高融点金属シリサイド膜、１
３・・・周辺回路部のＭＯＳ ＦＥＴのゲート電極、
１３−８・・・１３の多結晶シリコン膜、１３−Ｗ・・
・周辺回路部のＭＯＳ ＦＥＴのゲート電極の高融点
金属シリサイド膜、２０，２１ｄ、２１ｓ、２２ｓ、２
３・・・Ｎ＋拡散層、３・・・酸化シリコン膜、４・・
・Ｐ型シリコン基板、５・・・配線層、Ｄ、Ｄ・・・デ
イジット線、Ｑｌｌ、Ｑ１２・・・駆動トランジスタ、
Ｑ２１．Ｑ２２・・・伝達トランジスタ、Ｒ１，Ｒ２・
・・負荷抵抗、Ｗ・・・ワード線。
Claims (1)
- 【特許請求の範囲】 １、所定厚さのゲート電極を有する第１のＭＩＳ ＦＥ
Ｔと、前記第１のＭＩＳ ＦＥＴのゲート電極より厚さ
の小さな第２のＭＩＳ ＦＥＴとが同一半導体基板に形
成されていることを特徴とする半導体装置。 ２、所定厚さのゲート電極を有する第１のＭＩＳ ＦＥ
Ｔを構成要素として含む周辺回路と、前記第１のＭＩＳ
ＦＥＴのゲート電極より厚さの小さな第２のＭＩＳ
ＦＥＴを構成要素として含むメモリセルとを有すること
を特徴とする半導体装置。 ３、第１のＭＩＳ ＦＥＴのゲート電極は多層膜からな
る請求項１または２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2282829A JPH04155962A (ja) | 1990-10-19 | 1990-10-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2282829A JPH04155962A (ja) | 1990-10-19 | 1990-10-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04155962A true JPH04155962A (ja) | 1992-05-28 |
Family
ID=17657622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2282829A Pending JPH04155962A (ja) | 1990-10-19 | 1990-10-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04155962A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6020610A (en) * | 1997-05-02 | 2000-02-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
-
1990
- 1990-10-19 JP JP2282829A patent/JPH04155962A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6020610A (en) * | 1997-05-02 | 2000-02-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
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