JPH08227901A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【目的】 半導体集積回路の製造方法を単純化すること
によって、製造期間の短縮とコストの低減を図る。 【構成】 基板（１）上にＳｉＯ２絶縁膜（２）を積層
し、その上にフォトレジストパターンを形成し、それを
マスクとしてＳｉＯ２絶縁膜（２）にゲート絶縁膜開口
とソース絶縁膜開口とドレイン絶縁膜開口を開口し、フ
ォトレジストパターンを除去した後、ソース絶縁膜開口
とドレイン絶縁膜開口をカバーし、ゲート絶縁膜開口の
部分の基板のｎ＋−Ｉｎ０．３Ｇａ０．７Ａｓ層を除去
して、ゲートリセスを形成する。続いて、ＷＳｉｘ／Ｔ
ｉ／Ｐｔ／Ａｕ金属膜（９）を積層し、フォトレジスト
パターン（１３）をマスクとして、ＷＳｉｘ／Ｔｉ／Ｐ
ｔ／Ａｕ金属膜（９）を加工して、ゲート電極（１４）
とソース電極（１５）とドレイン電極（１６）を形成す
るもので、基板上に堆積した絶縁膜にゲート、ソース、
ドレインのための開口を形成した後、ゲート電極とソー
ス電極とドレイン電極と配線を同時に形成する。
によって、製造期間の短縮とコストの低減を図る。 【構成】 基板（１）上にＳｉＯ２絶縁膜（２）を積層
し、その上にフォトレジストパターンを形成し、それを
マスクとしてＳｉＯ２絶縁膜（２）にゲート絶縁膜開口
とソース絶縁膜開口とドレイン絶縁膜開口を開口し、フ
ォトレジストパターンを除去した後、ソース絶縁膜開口
とドレイン絶縁膜開口をカバーし、ゲート絶縁膜開口の
部分の基板のｎ＋−Ｉｎ０．３Ｇａ０．７Ａｓ層を除去
して、ゲートリセスを形成する。続いて、ＷＳｉｘ／Ｔ
ｉ／Ｐｔ／Ａｕ金属膜（９）を積層し、フォトレジスト
パターン（１３）をマスクとして、ＷＳｉｘ／Ｔｉ／Ｐ
ｔ／Ａｕ金属膜（９）を加工して、ゲート電極（１４）
とソース電極（１５）とドレイン電極（１６）を形成す
るもので、基板上に堆積した絶縁膜にゲート、ソース、
ドレインのための開口を形成した後、ゲート電極とソー
ス電極とドレイン電極と配線を同時に形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置または半導
体集積回路（以下、単に「半導体装置」という）の製造
方法に関し、特に半導体装置の電極と配線の製造方法に
関する。
体集積回路（以下、単に「半導体装置」という）の製造
方法に関し、特に半導体装置の電極と配線の製造方法に
関する。
【０００２】
【従来の技術】従来、この種の半導体集積回路の製造方
法は、半導体装置の形成と、形成した複数の半導体装置
を接続する配線の形成のために用いられている。従来の
半導体集積回路の製造方法の一例を、図５、図６、及び
図７に示す工程図で説明する。まず、ｉ−ＧａＡｓ基板
上に２×１０１８ｃｍ−３Ｓｉをドープしたｎ＋−Ｇａ
Ａｓを６０ｎｍ積層し、その上に１×１０１９ｃｍ−３
Ｓｉをドープしたｎ＋−Ｉｎ０．３Ｇａ０．７Ａｓを３
０ｎｍ積層した基板（１）上にＳｉＯ２絶縁膜（２）を
３００ｎｍ積層する（図５（ａ））。
法は、半導体装置の形成と、形成した複数の半導体装置
を接続する配線の形成のために用いられている。従来の
半導体集積回路の製造方法の一例を、図５、図６、及び
図７に示す工程図で説明する。まず、ｉ−ＧａＡｓ基板
上に２×１０１８ｃｍ−３Ｓｉをドープしたｎ＋−Ｇａ
Ａｓを６０ｎｍ積層し、その上に１×１０１９ｃｍ−３
Ｓｉをドープしたｎ＋−Ｉｎ０．３Ｇａ０．７Ａｓを３
０ｎｍ積層した基板（１）上にＳｉＯ２絶縁膜（２）を
３００ｎｍ積層する（図５（ａ））。
【０００３】その上にフォトレジストパターン（２６）
を形成し、それをマスクとしてＳｉＯ２絶縁膜（２）に
ゲート絶縁膜開口（２７）を開口する（図５（ｂ））。
フォトレジストパターン（２６）を除去した後、燐酸系
エッチャントを用いてゲート絶縁膜開口（２７）の部分
の基板のｎ＋−Ｉｎ０．３Ｇａ０．７Ａｓ層を除去し、
ゲートリセス（２８）を形成する（図５（ｃ））。続い
て、高融点金属であるＷＳｉｘ金属膜（２９）を５００
ｎｍ積層し（図５（ｄ））、フォトレジストパターン
（３１）をマスクとして、ゲート電極を形成する（図６
（ｅ））。ここで、ゲート金属に高融点金属であるＷＳ
ｉｘを用いるのは、安定なショットキ接触が得られるか
らである。
を形成し、それをマスクとしてＳｉＯ２絶縁膜（２）に
ゲート絶縁膜開口（２７）を開口する（図５（ｂ））。
フォトレジストパターン（２６）を除去した後、燐酸系
エッチャントを用いてゲート絶縁膜開口（２７）の部分
の基板のｎ＋−Ｉｎ０．３Ｇａ０．７Ａｓ層を除去し、
ゲートリセス（２８）を形成する（図５（ｃ））。続い
て、高融点金属であるＷＳｉｘ金属膜（２９）を５００
ｎｍ積層し（図５（ｄ））、フォトレジストパターン
（３１）をマスクとして、ゲート電極を形成する（図６
（ｅ））。ここで、ゲート金属に高融点金属であるＷＳ
ｉｘを用いるのは、安定なショットキ接触が得られるか
らである。
【０００４】フォトレジストパターン（３１）を除去し
た後、ＳｉＯ２絶縁膜（３２）を堆積し（図６
（ｆ））、平坦化を行った後（図６（ｇ））、フォトレ
ジストパターン（３３）をマスクとして、ＳｉＯ２絶縁
膜（３２）に、ゲートコンタクトホール（３４）とソー
スコンタクトホール（３５）とドレインコンタクトホー
ル（３６）を開口する（図６（ｈ））。フォトレジスト
パターン（３３）を除去した後、ソースとドレインの電
極金属、配線金属である抵抗の低いＴｉ／Ｐｔ／Ａｕの
金属膜（３７）を堆層する（図７（ｉ））。フォトレジ
ストパターン（３８）をマスクとして、金属膜（３７）
を加工し（図７（ｊ））、最後にフォトレジストパター
ン（３８）を除去して完成する（図７（ｋ））。ここ
で、配線金属に低抵抗のＴｉ／Ｐｔ／Ａｕを用いるの
は、配線での電圧降下による回路性能の劣化を抑制でき
るからである。
た後、ＳｉＯ２絶縁膜（３２）を堆積し（図６
（ｆ））、平坦化を行った後（図６（ｇ））、フォトレ
ジストパターン（３３）をマスクとして、ＳｉＯ２絶縁
膜（３２）に、ゲートコンタクトホール（３４）とソー
スコンタクトホール（３５）とドレインコンタクトホー
ル（３６）を開口する（図６（ｈ））。フォトレジスト
パターン（３３）を除去した後、ソースとドレインの電
極金属、配線金属である抵抗の低いＴｉ／Ｐｔ／Ａｕの
金属膜（３７）を堆層する（図７（ｉ））。フォトレジ
ストパターン（３８）をマスクとして、金属膜（３７）
を加工し（図７（ｊ））、最後にフォトレジストパター
ン（３８）を除去して完成する（図７（ｋ））。ここ
で、配線金属に低抵抗のＴｉ／Ｐｔ／Ａｕを用いるの
は、配線での電圧降下による回路性能の劣化を抑制でき
るからである。
【０００５】
【発明が解決しようとする課題】上記従来の半導体集積
回路の製造方法では、ゲート電極の形成と、ソース電
極、ドレイン電極、配線の形成を別々に行っているこ
と、及び絶縁膜を２度堆積しそれを平坦化を行う工程を
含むことのため、製造工程数が長く、コストが高いとい
う問題があった。
回路の製造方法では、ゲート電極の形成と、ソース電
極、ドレイン電極、配線の形成を別々に行っているこ
と、及び絶縁膜を２度堆積しそれを平坦化を行う工程を
含むことのため、製造工程数が長く、コストが高いとい
う問題があった。
【０００６】
【課題を解決するための手段】本発明は、半導体基板上
にゲート電極とソース電極とドレイン電極を有する半導
体装置の製造方法において、半導体基板上に絶縁膜を堆
積し、前記絶縁膜にゲートとソースとドレインのための
開口を形成した後、ゲート電極とソース電極とドレイン
電極と電極間配線を形成を同時に行うことを特徴とする
半導体装置の製造方法である。また本発明は、ゲート電
極とソース電極とドレイン電極とそれらの配線に同一の
材料を用い、半導体基板上にゲート電極及びソース電極
とドレイン電極に対応して下地処理を施すことを特徴と
する上記の半導体装置の製造方法である。
にゲート電極とソース電極とドレイン電極を有する半導
体装置の製造方法において、半導体基板上に絶縁膜を堆
積し、前記絶縁膜にゲートとソースとドレインのための
開口を形成した後、ゲート電極とソース電極とドレイン
電極と電極間配線を形成を同時に行うことを特徴とする
半導体装置の製造方法である。また本発明は、ゲート電
極とソース電極とドレイン電極とそれらの配線に同一の
材料を用い、半導体基板上にゲート電極及びソース電極
とドレイン電極に対応して下地処理を施すことを特徴と
する上記の半導体装置の製造方法である。
【０００７】
【作用】本発明の半導体装置及び半導体装置の集積回路
半導体集積回路の製造においてゲート電極とソース電極
とドレイン電極と配線を同時に形成するもので、そのゲ
ート電極とソース電極とドレイン電極とそれらの配線に
同一の材料を用い、また半導体基板上の絶縁膜にゲート
とソースとドレインのための開口を形成するとき、ゲー
ト電極及びソース電極とドレイン電極に対応して下地処
理するものである。例えば、ゲート電極とソース電極と
ドレイン電極とそれらの配線の材料としてＷＳｉｘを用
い、また、下地処理としてゲート絶縁膜開口の部分の基
板のｎ＋−Ｉｎ０．３Ｇａ０．７Ａｓ層を除去してゲー
トリセスを形成する。これにより、半導体装置の製造方
法を単純化することによって、製造期間の短縮とコスト
の低減を図るものである。
半導体集積回路の製造においてゲート電極とソース電極
とドレイン電極と配線を同時に形成するもので、そのゲ
ート電極とソース電極とドレイン電極とそれらの配線に
同一の材料を用い、また半導体基板上の絶縁膜にゲート
とソースとドレインのための開口を形成するとき、ゲー
ト電極及びソース電極とドレイン電極に対応して下地処
理するものである。例えば、ゲート電極とソース電極と
ドレイン電極とそれらの配線の材料としてＷＳｉｘを用
い、また、下地処理としてゲート絶縁膜開口の部分の基
板のｎ＋−Ｉｎ０．３Ｇａ０．７Ａｓ層を除去してゲー
トリセスを形成する。これにより、半導体装置の製造方
法を単純化することによって、製造期間の短縮とコスト
の低減を図るものである。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［実施例１］図１及び図２は、本発明の一実施例を示す
製造工程を示す図である。図１（ａ）において、基板
（１）は、ｉ−ＧａＡｓ基板上に２×１０１８ｃｍ−３
Ｓｉをドープしたｎ＋−ＧａＡｓを６０ｎｍ積層し、そ
の上に１×１０１９ｃｍ−３Ｓｉをドープしたｎ＋−Ｉ
ｎ０．３Ｇａ０．７Ａｓを３０ｎｍ積層した構造を有す
る。 まず、基板（１）上にＳｉＯ２絶縁膜（２）を３
００ｎｍ積層する（図１（ａ））。
て説明する。 ［実施例１］図１及び図２は、本発明の一実施例を示す
製造工程を示す図である。図１（ａ）において、基板
（１）は、ｉ−ＧａＡｓ基板上に２×１０１８ｃｍ−３
Ｓｉをドープしたｎ＋−ＧａＡｓを６０ｎｍ積層し、そ
の上に１×１０１９ｃｍ−３Ｓｉをドープしたｎ＋−Ｉ
ｎ０．３Ｇａ０．７Ａｓを３０ｎｍ積層した構造を有す
る。 まず、基板（１）上にＳｉＯ２絶縁膜（２）を３
００ｎｍ積層する（図１（ａ））。
【０００９】その上にフォトレジストパターン（３）を
形成し、それをマスクとしてＳｉＯ２絶縁膜（２）にゲ
ート絶縁膜開口（４）とソース絶縁膜開口（５）とドレ
イン絶縁膜開口（６）を開口する（図１（ｂ））。フォ
トレジストパターン（３）を除去した後、フォトレジス
トパターン（７）でソース絶縁膜開口（５）とドレイン
絶縁膜開口（６）をカバーし、燐酸系エッチャントを用
いてゲート絶縁膜開口（４）の部分の基板のｎ＋−Ｉｎ
０．３Ｇａ０．７Ａｓ層を除去して、ゲートリセス
（８）を形成する（図１（ｃ））。続いて、ＷＳｉｘ／
Ｔｉ／Ｐｔ／Ａｕ金属膜（９）を５００ｎｍ積層し（図
２（ｄ））、フォトレジストパターン（１３）をマスク
として、金属膜（９）を加工して（図２（ｅ））、ゲー
ト電極（１４）とソース電極（１５）とドレイン電極
（１６）を形成して終了する（図２（ｆ））。すなわ
ち、高融点金属のＷＳｉｘと低抵抗金属のＴｉ／Ｐｔ／
Ａｕを重ね合わせたＷＳｉｘ／Ｔｉ／Ｐｔ／Ａｕを用い
ることによって、ゲート電極金属とソース電極金属とド
レイン電極金属と配線金属を同一材料としている。
形成し、それをマスクとしてＳｉＯ２絶縁膜（２）にゲ
ート絶縁膜開口（４）とソース絶縁膜開口（５）とドレ
イン絶縁膜開口（６）を開口する（図１（ｂ））。フォ
トレジストパターン（３）を除去した後、フォトレジス
トパターン（７）でソース絶縁膜開口（５）とドレイン
絶縁膜開口（６）をカバーし、燐酸系エッチャントを用
いてゲート絶縁膜開口（４）の部分の基板のｎ＋−Ｉｎ
０．３Ｇａ０．７Ａｓ層を除去して、ゲートリセス
（８）を形成する（図１（ｃ））。続いて、ＷＳｉｘ／
Ｔｉ／Ｐｔ／Ａｕ金属膜（９）を５００ｎｍ積層し（図
２（ｄ））、フォトレジストパターン（１３）をマスク
として、金属膜（９）を加工して（図２（ｅ））、ゲー
ト電極（１４）とソース電極（１５）とドレイン電極
（１６）を形成して終了する（図２（ｆ））。すなわ
ち、高融点金属のＷＳｉｘと低抵抗金属のＴｉ／Ｐｔ／
Ａｕを重ね合わせたＷＳｉｘ／Ｔｉ／Ｐｔ／Ａｕを用い
ることによって、ゲート電極金属とソース電極金属とド
レイン電極金属と配線金属を同一材料としている。
【００１０】［実施例２］上記実施例１における図２
（ｅ）の工程で電極を加工する際、フォトレジストパタ
ーン（１３）で配線パターンを形成しておくと、電極形
成と同時に配線を形成できる。図３は、その一実施例で
あり、インバータの基本回路のレイアウト図であり、図
４は、図３のＡ−Ａ線で切断したときの断面図である。
図３において、ロードＦＥＴゲート電極（１８）の左右
にロードＦＥＴドレイン電極（１７）とロードＦＥＴソ
ース電極（１９）が配されている。さらに、ドライバー
ＦＥＴゲート電極（２０）の左右にドライバーＦＥＴド
レイン電極（１９）とドライバーＦＥＴソース電極（２
１）が配されている。
（ｅ）の工程で電極を加工する際、フォトレジストパタ
ーン（１３）で配線パターンを形成しておくと、電極形
成と同時に配線を形成できる。図３は、その一実施例で
あり、インバータの基本回路のレイアウト図であり、図
４は、図３のＡ−Ａ線で切断したときの断面図である。
図３において、ロードＦＥＴゲート電極（１８）の左右
にロードＦＥＴドレイン電極（１７）とロードＦＥＴソ
ース電極（１９）が配されている。さらに、ドライバー
ＦＥＴゲート電極（２０）の左右にドライバーＦＥＴド
レイン電極（１９）とドライバーＦＥＴソース電極（２
１）が配されている。
【００１１】即ち、電極（１９）はロードＦＥＴのソー
ス電極とドライバーＦＥＴのドレイン電極を兼ねてい
る。また、ロードＦＥＴのゲート電極（１８）とソース
電極（１９）は配線で接続されている。また、各電極は
電源パッド（２２）やグランドパッド（２４）や、入力
パッド（２３）や出力パッド（２５）に配線によって接
続されている。図３では、簡単な回路で説明したが、複
雑な配線の場合でも同様に、電極形成と同時に配線を行
うことができる。また、図４に示す断面図から分かるよ
うに、図３のように配線を同時に形成した場合でも、半
導体装置部分の断面構造は単純であり工程の追加を要し
ないものである。
ス電極とドライバーＦＥＴのドレイン電極を兼ねてい
る。また、ロードＦＥＴのゲート電極（１８）とソース
電極（１９）は配線で接続されている。また、各電極は
電源パッド（２２）やグランドパッド（２４）や、入力
パッド（２３）や出力パッド（２５）に配線によって接
続されている。図３では、簡単な回路で説明したが、複
雑な配線の場合でも同様に、電極形成と同時に配線を行
うことができる。また、図４に示す断面図から分かるよ
うに、図３のように配線を同時に形成した場合でも、半
導体装置部分の断面構造は単純であり工程の追加を要し
ないものである。
【００１２】
【発明の効果】以上説明したように、本発明の製造方法
によれば、ゲート電極とソース電極とドレイン電極と配
線を同時に形成することを特徴としたため、従来技術に
比べて少ない工程数で、半導体装置の形成と配線の形成
を行うことができ、製造期間の短縮とコスト削減という
効果がある。
によれば、ゲート電極とソース電極とドレイン電極と配
線を同時に形成することを特徴としたため、従来技術に
比べて少ない工程数で、半導体装置の形成と配線の形成
を行うことができ、製造期間の短縮とコスト削減という
効果がある。
【図１】 本発明の実施例を示す工程図である。
【図２】 本発明の実施例を示す図１に続く工程図であ
る。
る。
【図３】 本発明のもう一の実施例を説明するレイアウ
ト図である。
ト図である。
【図４】 図３のＡ−Ａ線の断面図である。
【図５】 従来例を示す工程図である。
【図６】 従来例を示す図５に続く工程図である。
【図７】 従来例を示す図６に続く工程図である。
１ 基板 ２ ＳｉＯ２絶縁膜 ３ フォトレジストパターン ４ ゲート絶縁膜開口 ５ ソース絶縁膜開口 ６ ドレイン絶縁膜開口 ７ フォトレジスト ８ ゲートリセス ９ ＷＳｉｘ／Ｔｉ／Ｐｔ／Ａｕ金属膜 １０ ショットキーコンタクト １１ ノンアロイオーミックコンタクト １２ ノンアロイオーミックコンタクト １３ フォトレジストパターン １４ ゲート電極 １５ ソース電極 １６ ドレイン電極 １７ ロードＦＥＴドレイン電極 １８ ロードＦＥＴゲート電極 １９ ロードＦＥＴソース電極兼ドライバーＦＥＴドレ
イン電極 ２０ ドライバーＦＥＴゲート電極 ２１ ドライバーＦＥＴソース電極 ２２ 電源パッド ２３ 入力パッド ２４ グランドパッド ２５ 出力パッド ２６ フォトレジストパターン ２７ ゲート絶縁膜開口 ２８ ゲートリセス ２９ ＷＳｉｘ金属膜 ３０ ショットキーコンタクト ３１ フォトレジストパターン ３２ ＳｉＯ２絶縁膜 ３３ フォトレジストパターン ３４ ゲート電極コンタクトホール ３５ ソース電極コンタクトホール ３７ 金属膜 ３８ フォトレジストパターン ３９ ゲート電極 ４０ ソース電極 ４１ ドレイン電極
イン電極 ２０ ドライバーＦＥＴゲート電極 ２１ ドライバーＦＥＴソース電極 ２２ 電源パッド ２３ 入力パッド ２４ グランドパッド ２５ 出力パッド ２６ フォトレジストパターン ２７ ゲート絶縁膜開口 ２８ ゲートリセス ２９ ＷＳｉｘ金属膜 ３０ ショットキーコンタクト ３１ フォトレジストパターン ３２ ＳｉＯ２絶縁膜 ３３ フォトレジストパターン ３４ ゲート電極コンタクトホール ３５ ソース電極コンタクトホール ３７ 金属膜 ３８ フォトレジストパターン ３９ ゲート電極 ４０ ソース電極 ４１ ドレイン電極
Claims (2)
- 【請求項１】 半導体基板上にゲート電極とソース電極
とドレイン電極を有する半導体装置の製造方法におい
て、半導体基板上に絶縁膜を堆積し、前記絶縁膜にゲー
トとソースとドレインのための開口を形成した後、ゲー
ト電極とソース電極とドレイン電極と電極間配線を形成
を同時に行うことを特徴とする半導体装置の製造方法。 - 【請求項２】 ゲート電極とソース電極とドレイン電極
とそれらの配線に同一の材料を用い、半導体基板上にゲ
ート電極及びソース電極とドレイン電極に対応して下地
処理を施すことを特徴とする請求項１に記載の半導体装
置の製造方法。
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| JPS5698874A (en) * | 1980-01-07 | 1981-08-08 | Nec Corp | Preparation of semiconductor device |
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