JPH05343539A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】層間容量を減らし、且つ、コンタクトホール形
成から配線層形成までの工程数を少なくする。 【構成】半導体基板２０１上の第１の層間絶縁膜２０２
に第１のコンタクトホール２０３を形成し、バリアメタ
ル２０４とＷ２０５を形成し、バリアメタル２０４とＷ
２０５をパターン形成する。その後、第２の層間絶縁膜
２０６、第２のコンタクトホール２０７を形成すること
により、第２のコンタクトホール２０７形成から配線層
２０８形成までの工程数を少なくすることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の配線構
造、特にコンタクトホール部の配線構造及びその製造方
法に関する。

【０００２】

【従来の技術】従来の半導体装置では層間容量を減らす
ために層間絶縁膜を厚くし高アスペクト比のコンタクト
ホールが形成されるようになり、そのコンタクトホール
部を埋め込むことが必要となった。その方法は導電性材
料を埋め込んだ後に配線層を形成するのみであった。

【０００３】このことを図９を用いて従来の工程を追っ
て説明すると、まずトランジスタ等が形成された半導体
基板９０１上に第１の層間絶縁膜９０２を形成し、所望
のパターンのコンタクトホール９０３をフォト工程によ
り形成したレジスト膜をマスクとしてＣＨＦ₃ 等を用い
たドライエッチング法により形成する。（図９（ａ））
次にバリアメタルとしてＴｉＮ９０４とＷ９０５を形成
する。この時ＴｉＮ９０４は反応性スパッタ法あるいは
ＣＶＤ法により形成し、Ｗ９０５はＣＶＤ法により形成
する。バリアメタルとしては他にＴｉとＴｉＮの２層膜
またはＴｉＷまたはスパッタ法で形成したＷ等が使用可
能である。（図９（ｂ））次に前記Ｗ９０５をＳＦ₆ 等
を用いたドライエッチングによりエッチバックする。
（図９（ｃ））次に如くＡｌ合金９０６をスパッタ法に
より形成しフォト工程により形成した所望のパターンの
フォトレジスト膜をマスクとして前記Ａｌ合金９０６及
び前記ＴｉＮ９０４をエッチングし配線の形成を終了す
る（図９（ｄ））。

【０００４】他に図１０のようにＷ１００５をエッチバ
ックするときにＴｉＮ１００４も同時にエッチバックし
コンタクトホール１００３部のみにＷ１００５とＴｉＮ
１００４を残す方法や、図１１に示すようにコンタクト
ホール１１０３中に選択的にＷ１１０４をＣＶＤ法によ
り形成した後に配線層１１０５を形成する方法や、図１
２に示すように全面に多結晶Ｓｉ１２０４を形成し、前
記多結晶Ｓｉ１２０４をコンタクトホール１２０３内だ
けに残るようにエッチバックし、配線層１２０５を形成
する方法がある。図１０中、１００１はトランジスタ等
が形成された半導体基板、１００２は層間絶縁膜、１０
０３はコンタクトホール、１００４はＴｉＮ、１００５
はＷ、１００６は配線層であり、図１１中、１１０１は
トランジスタ等が形成された半導体基板、１１０２は層
間絶縁膜、１１０３はコンタクトホール、１１０４は
Ｗ、１１０５は配線層であり、図１２中、１２０１はト
ランジスタ等が形成された半導体基板、１２０２は層間
絶縁膜、１２０３はコンタクトホール、１２０４は多結
晶Ｓｉ、１２０５は配線層である。

【０００５】

【発明が解決しようとする課題】しかし、前述の従来の
技術では、コンタクトホールの埋め込みの為の工程数が
多くコンタクトホール形成から配線層形成までに時間が
長くかかってしまうという課題があった。特にゲートア
レイと呼ばれる製品では、コンタクトホール形成から製
品が完成するまでの時間が重要である。

【０００６】そこで、本発明はこのような課題を解決す
るもので、その目的とするところは従来と同様に層間容
量を減らし、コンタクトホール形成から配線形成までの
工程数をコンタクトホールの埋め込みを行わなかったと
きと同じで少ない工程数で短時間で行うことが可能な半
導体装置及びその製造方法を提供するところにある。

【０００７】

【課題を解決するための手段】本発明の半導体装置は、
第１のコンタクトホール内にＷまたはバリアメタルとＷ
または多結晶Ｓｉが埋め込まれ、その上に第２のコンタ
クトホールが存在することを特徴とする。

【０００８】本発明の他の半導体装置は、第１のコンタ
クトホール内に導電性材料が埋め込まれ、その上に第２
のコンタクトホールが存在する部分と第２のコンタクト
ホールが存在せず上部の配線層につながらない前記導電
性材料が存在することを特徴とする。前記導電性材料は
ＷまたはバリアメタルとＷまたは多結晶Ｓｉであること
が望ましい。

【０００９】本発明の半導体装置の製造方法は、トラン
ジスタ等が形成された半導体基板上に第１の層間絶縁膜
を形成し所望の部分に第１のコンタクトホールを形成す
る工程と、Ｗを形成する工程と、第２の層間絶縁膜を形
成し所望の部分に第２のコンタクトホールを形成する工
程と、配線層を形成し所望のパターンに加工する工程を
有することを特徴とする。

【００１０】本発明の他の半導体装置の製造方法は、ト
ランジスタ等が形成された半導体基板上に第１の層間絶
縁膜を形成し所望の部分に第１のコンタクトホールを形
成する工程と、バリアメタルとＷを形成する工程と、前
記Ｗ及び前記バリアメタルを所望のパターンに加工する
工程と、第２の層間絶縁膜を形成し所望の部分に第２の
コンタクトホールを形成する工程と、配線層を形成し所
望のパターンに加工する工程を有することを特徴とす
る。

【００１１】本発明の他の半導体装置の製造方法は、ト
ランジスタ等が形成された半導体基板上に第１の層間絶
縁膜を形成し所望の部分に第１のコンタクトホールを形
成する工程と、バリアメタルとＷを形成する工程と、前
記Ｗの膜厚が２００ｎｍ以下となるように前記Ｗをエッ
チバックする工程と、前記Ｗ及び前記バリアメタルを所
望のパターンに加工する工程と、第２の層間絶縁膜を形
成し所望の部分に第２のコンタクトホールを形成する工
程と、配線層を形成し所望のパターンに加工する工程を
有することを特徴とする。また、Ｗをエッチバックする
工程に於て第１のコンタクトホール部以外の部分のＷを
すべて除去する方法や、Ｗとバリアメタルをすべて除去
し所望のパターンに加工する工程を省略する方法もあ
る。

【００１２】本発明の他の半導体装置の製造方法は、ト
ランジスタ等が形成された半導体基板上に第１の層間絶
縁膜を形成し所望の部分に第１のコンタクトホールを形
成する工程と、多結晶Ｓｉを形成する工程と、前記多結
晶Ｓｉを所望のパターンに加工する工程と、前記多結晶
Ｓｉ中に不純物を拡散する工程と、第２の層間絶縁膜を
形成し所望の部分に第２のコンタクトホールを形成する
工程と、配線層を形成し所望のパターンに加工する工程
を有することを特徴とする。また、多結晶Ｓｉを所望の
パターンに加工する工程の前に前記多結晶Ｓｉ中に不純
物を拡散する方法もある。

【００１３】本発明の他の半導体装置の製造方法は、ト
ランジスタ等が形成された半導体基板上に第１の層間絶
縁膜を形成し所望の部分に第１のコンタクトホールを形
成する工程と、多結晶Ｓｉを形成する工程と、前記多結
晶Ｓｉの膜厚が２００ｎｍ以下となるように前記多結晶
Ｓｉをエッチバックする工程と、前記多結晶Ｓｉを所望
のパターンに加工する工程と、前記多結晶Ｓｉ中に不純
物を拡散する工程と、第２の層間絶縁膜を形成し所望の
部分に第２のコンタクトホールを形成する工程と、配線
層を形成し所望のパターンに加工する工程を有すること
を特徴とする。また、多結晶Ｓｉをエッチバックする工
程に於て第１のコンタクトホール部以外の部分の多結晶
Ｓｉをすべて除去し多結晶Ｓｉを所望のパターンに加工
する工程を省略する方法や、多結晶Ｓｉを所望のパター
ンに加工する工程の前に前記多結晶Ｓｉ中に不純物を拡
散する方法もある。

【００１４】

【実施例】以下、本発明について実施例に基づき詳細に
説明する。

【００１５】（実施例１）図１は本発明の１実施例を工
程順に示す断面図である。まず、トランジスタ等が形成
されている半導体基板１０１上に第１の層間絶縁膜１０
２を１μｍ形成した後に、フォト工程により所望のフォ
トレジストのパターンを形成し、前記フォトレジストを
マスクとして前記第１の層間絶縁膜１０２をＣＨＦ₃ 等
を用いたドライエッチング法によりエッチングし、マス
クとして使用したフォトレジストを除去し第１のコンタ
クトホール１０３を形成する。次にＷ１０４を第１のコ
ンタクトホール１０３に選択的にＣＶＤ法により形成す
る（図１（ａ））。

【００１６】次に第２の層間絶縁膜１０５を全面に形成
する。この時の第２の層間絶縁膜は配線層の断線や短絡
を防止するために、十分に平坦化を行うことが必要であ
る。次にフォト工程により所望のフォトレジストのパタ
ーンを形成し、前記フォトレジストをマスクとして前記
第２の層間絶縁膜１０５をＣＨＦ₃ 等を用いたドライエ
ッチング法によりエッチングし、マスクとして使用した
フォトレジストを除去し第２のコンタクトホール１０６
を形成する。またスパッタ法で形成する配線層のコンタ
クトホール部でのカバレージを確保するため、この時の
コンタクトホールの深さは０．５μｍ以下となるように
第２の層間絶縁膜１０５の膜厚を調整する必要がある。
また第２のコンタクトホールは、第１のコンタクトホー
ル上に形成され、第１のコンタクトホール上に第２のコ
ンタクトホールが存在しない部分では配線層につながら
ないＷが存在する部分もでてくる。次に配線層としてＡ
ｌ合金１０７をスパッタ法により形成しフォト工程によ
り所望のパターンのフォトレジストを形成し、前記フォ
トレジストをマスクとしてＡｌ合金１０７をＢＣｌ₃ 、
Ｃｌ₂ 等を用いたドライエッチング法によりエッチング
し、マスクとして使用したフォトレジストを除去し配線
形成を終了する（図１（ｂ））。

【００１７】このようにして製造される半導体装置で
は、ゲートアレイの場合に問題となる工程数は第２のコ
ンタクトホールを形成する工程以降となる。このように
して本発明を用いることにより、層間容量を減らし、埋
め込み法を用いたにもかかわらず、ゲートアレイで問題
となる工程数は埋め込み法を用いない場合と同じにする
ことが可能となる。

【００１８】ここでは埋め込み用の材料としてＷを用い
たがほかに選択ＣＶＤ法で形成したＡｌ等も使用するこ
とが可能である。また、配線層としてＡｌ合金を用いた
がバリアメタルとＡｌ合金を組み合わせた多層膜も使用
することが可能である。

【００１９】（実施例２）図２は本発明の他の実施例を
工程順に示す断面図である。まず、トランジスタ等が形
成されている半導体基板２０１上に第１の層間絶縁膜２
０２を１μｍ形成した後に、フォト工程により所望のフ
ォトレジストのパターンを形成し、前記フォトレジスト
をマスクとして前記第１の層間絶縁膜２０２をＣＨＦ₃
等を用いたドライエッチング法によりエッチングし、マ
スクとして使用したフォトレジストを除去し第１のコン
タクトホール２０３を形成する（図２（ａ））。

【００２０】次にバリアメタルとしてＴｉＮ２０４を反
応性スパッタ法により０．１μｍ形成し、続いてＷ２０
５をＣＶＤ法により０．４μｍ形成する（図２
（ｂ））。

【００２１】次に所望のパターンのフォトレジストを形
成し、そのフォトレジストをマスクとして前記Ｗ２０５
及び前記ＴｉＮ２０４をＳＦ₆ 、Ｃｌ₂ 等を用いたドラ
イエッチングによりエッチングし、マスクとして使用し
たフォトレジストを除去する。この時のパターンは、第
１のコンタクトホール上に形成し、上部のコンタクトホ
ールとの合わせ余裕をとるためには第１のコンタクトホ
ールよりも大きくすることが望ましい（図２（ｃ））。

【００２２】次に第２の層間絶縁膜２０６を全面に形成
する。この時の第２の層間絶縁膜は配線層の断線や短絡
を防止するために、十分に平坦化を行うことが必要であ
る。次にフォト工程により所望のフォトレジストのパタ
ーンを形成し、前記フォトレジストをマスクとして前記
第２の層間絶縁膜２０６をＣＨＦ₃ 等を用いたドライエ
ッチング法によりエッチングし、マスクとして使用した
フォトレジストを除去し第２のコンタクトホール２０７
を形成する。またスパッタ法で形成する配線層のコンタ
クトホール部でのカバレージを確保するため、この時の
コンタクトホールの深さは０．５μｍ以下となるように
第２の層間絶縁膜２０６の膜厚を調整する必要がある。
また第２のコンタクトホールは、第１のコンタクトホー
ル上に形成され、第１のコンタクトホール上に第２のコ
ンタクトホールが存在しない部分では配線層につながら
ないＷが存在する部分もでてくる（図２（ｄ））。

【００２３】次に配線層としてＡｌ合金２０８をスパッ
タ法により形成した後にフォト工程により所望のパター
ンのフォトレジストを形成し、前記フォトレジストをマ
スクとしてＡｌ合金２０８をＢＣｌ₃ 、Ｃｌ₂ 等を用い
たドライエッチング法によりエッチングし、マスクとし
て使用したフォトレジストを除去し配線の形成を終了す
る（図２（ｅ））。

【００２４】また、図３に示すように、Ｗ３０５を形成
した後にＷ３０５が０．２μｍ以下となるようにＳＦ₆
等を用いたドライエッチング法によりエッチバックした
後にＷ３０５及びＴｉＮ３０４のパターン形成を行うこ
とにより第２の層間絶縁膜の平坦化が簡単になる。同様
に、図４に示すようにＷ４０５が第１のコンタクトホー
ル４０３の部分のみに残るようにエッチバックすること
により、さらに平坦化が簡単になる。また、図５に示す
ように第１のコンタクトホール５０３と第２のコンタク
トホール５０７の合わせ余裕があまり必要でない場合に
は、Ｗ５０５とＴｉＮ５０４の両方をエッチバックし、
第２のコンタクトホール部のみにＷ５０５とＴｉＮ５０
４を残すことにより、第２の層間絶縁膜５０６の平坦化
が殆ど必要でなくなるという利点がある。図３中、３０
１はトランジスタ等が形成された半導体基板、３０２は
第１の層間絶縁膜、３０３は第１のコンタクトホール、
３０４はＴｉＮ、３０５はＷ、３０６は第２の層間絶縁
膜、３０７は第２のコンタクトホール、３０８は配線層
であり、図４中、４０１はトランジスタ等が形成された
半導体基板、４０２は第１の層間絶縁膜、４０３は第１
のコンタクトホール、４０４はＴｉＮ、４０５はＷ、４
０６は第２の層間絶縁膜、４０７は第２のコンタクトホ
ール、４０８は配線層であり、図５中、５０１はトラン
ジスタ等が形成された半導体基板、５０２は第１の層間
絶縁膜、５０３は第１のコンタクトホール、５０４はＴ
ｉＮ、５０５はＷ、５０６は第２の層間絶縁膜、５０７
は第２のコンタクトホール、５０８は配線層である。

【００２５】このようにして製造される半導体装置で
は、ゲートアレイの場合に問題となる工程数は第２のコ
ンタクトホールを形成する工程以降となる。このように
して本発明を用いることにより、層間容量を減らし、埋
め込み法を用いたにもかかわらず、ゲートアレイで問題
となる工程数は埋め込み法を用いない場合と同じにする
ことが可能となる。

【００２６】ここではバリアメタルとしてＴｉＮを用い
たが、他にＴｉとＴｉＮの積層膜またはＴｉＷまたはＷ
Ｎまたはスパッタで形成したＷ等が使用可能である。ま
た、配線層としてＡｌ合金を用いたがバリアメタルとＡ
ｌ合金を組み合わせた多層膜も使用することが可能であ
る。

【００２７】（実施例３）図６は本発明の他の実施例を
工程順に示す断面図である。まず、トランジスタ等が形
成されている半導体基板６０１上に第１の層間絶縁膜６
０２を１μｍ形成した後に、フォト工程により所望のフ
ォトレジストのパターンを形成し、前記フォトレジスト
をマスクとして前記第１の層間絶縁膜６０２をＣＨＦ₃
等を用いたドライエッチング法によりエッチングし、マ
スクとして使用したフォトレジストを除去し第１のコン
タクトホール６０３を形成する（図６（ａ））。

【００２８】次に多結晶Ｓｉ６０４をＣＶＤ法により
０．５μｍ形成する（図６（ｂ））。

【００２９】次に所望のパターンのフォトレジストを形
成し、そのフォトレジストをマスクとして前記多結晶Ｓ
ｉ６０４をＳＦ₆ 等を用いたドライエッチングによりエ
ッチングし、マスクとして使用したフォトレジストを除
去する。この時のパターンは、第１のコンタクトホール
上に形成し、上部のコンタクトホールとの合わせ余裕を
とるためには第１のコンタクトホールよりも大きくする
ことが望ましい。次いでｎ形の不純物やｐ形の不純物を
多結晶Ｓｉ６０４中にイオン打ち込みや熱処理等で拡散
する（図６（ｃ））。

【００３０】次に第２の層間絶縁膜６０５を全面に形成
する。この時の第２の層間絶縁膜は配線層の断線や短絡
を防止するために、十分に平坦化を行うことが必要であ
る。次にフォト工程により所望のフォトレジストのパタ
ーンを形成し、前記フォトレジストをマスクとして前記
第２の層間絶縁膜６０５をＣＨＦ₃ 等を用いたドライエ
ッチング法によりエッチングし、マスクとして使用した
フォトレジストを除去し第２のコンタクトホール６０６
を形成する。またスパッタ法で形成する配線層のコンタ
クトホール部でのカバレージを確保するため、この時の
コンタクトホールの深さは０．５μｍ以下となるように
第２の層間絶縁膜６０６の膜厚を調整する必要がある。
また第２のコンタクトホールは、第１のコンタクトホー
ル上に形成され、第１のコンタクトホール上に第２のコ
ンタクトホールが存在しない部分では、配線層につなが
らない多結晶Ｓｉが存在する部分もでてくる（図６
（ｄ））。

【００３１】次に配線層としてＡｌ合金６０７をスパッ
タ法により形成した後にフォト工程により所望のパター
ンのフォトレジストを形成し、前記フォトレジストをマ
スクとしてＡｌ合金６０７をＢＣｌ₃ 、Ｃｌ₂ 等を用い
たドライエッチング法によりエッチングし、マスクとし
て使用したフォトレジストを除去し配線の形成を終了す
る（図６（ｅ））。

【００３２】また、図７に示すように、多結晶Ｓｉ７０
４を形成した後に多結晶Ｓｉ７０４が０．２μｍ以下と
なるようにＳＦ₆ 等を用いたドライエッチング法により
エッチバックした後に多結晶Ｓｉ７０４のパターン形成
を行うことにより第２の層間絶縁膜の平坦化が簡単にな
る。また、図８に示すように第１のコンタクトホール８
０３と第２のコンタクトホール８０６の合わせ余裕があ
まり必要でない場合には、多結晶Ｓｉ８０４が第１のコ
ンタクトホール８０３の部分のみに残るようにエッチバ
ックすることにより、第２の層間絶縁膜８０５の平坦化
が殆ど必要でなくなるという利点がある。図７中、７０
１はトランジスタ等が形成された半導体基板、７０２は
第１の層間絶縁膜、７０３は第１のコンタクトホール、
７０４は多結晶Ｓｉ、７０５は第２の層間絶縁膜、７０
６は第２のコンタクトホール、７０７は配線層であり、
図８中、８０１はトランジスタ等が形成された半導体基
板、８０２は第１の層間絶縁膜、８０３は第１のコンタ
クトホール、８０４は多結晶Ｓｉ、８０５は第２の層間
絶縁膜、８０６は第２のコンタクトホール、８０７は配
線層である。

【００３３】本実施例では、多結晶Ｓｉをパターン形成
した後に不純物の拡散を行ったが、不純物の拡散を行っ
た後に多結晶Ｓｉをパターン形成する方法もある。

【００３４】このようにして製造される半導体装置で
は、ゲートアレイの場合に問題となる工程数は第２のコ
ンタクトホールを形成する工程以降となる。このように
して本発明を用いることにより、層間容量を減らし、埋
め込み法を用いたにもかかわらず、ゲートアレイで問題
となる工程数は埋め込み法を用いない場合と同じにする
ことが可能となる。

【００３５】ここでは配線層としてＡｌ合金を用いたが
バリアメタルとＡｌ合金を組み合わせた多層膜も使用す
ることが可能である。

【００３６】

【発明の効果】以上述べたように本発明によれば、２つ
のコンタクトホールを重ね、下のコンタクトホールに導
電性材料を埋め込むことにより、従来の埋め込み法を用
いた配線と同様に層間容量を減らすことが可能であり、
コンタクトホール形成から配線層形成までは埋め込み法
を用いない場合と同じである半導体装置及びその製造方
法を提供することができる。

【図面の簡単な説明】

【図１】 （ａ）〜（ｂ）は、本発明の半導体装置の１
実施例を示す工程断面図である。

【図２】 （ａ）〜（ｅ）は、本発明の半導体装置の他
の１実施例を示す工程断面図である。

【図３】 本発明の半導体装置の他の１実施例を示す断
面図である。

【図４】 本発明の半導体装置の他の１実施例を示す断
面図である。

【図５】 本発明の半導体装置の他の１実施例を示す断
面図である。

【図６】 （ａ）〜（ｅ）は、本発明の半導体装置の他
の１実施例を示す工程断面図である。

【図７】 本発明の半導体装置の他の１実施例を示す断
面図である。

【図８】 本発明の半導体装置の他の１実施例を示す断
面図である。

【図９】 （ａ）〜（ｄ）は、従来の半導体装置の１実
施例を示す工程断面図である。

【図１０】 従来の半導体装置の他の１実施例を示す断
面図である。

【図１１】 従来の半導体装置の他の１実施例を示す断
面図である。

【図１２】 従来の半導体装置の他の１実施例を示す断
面図である。

【符号の説明】

１０１・・・半導体基板 １０２・・・第１の層間絶縁膜 １０３・・・第１のコンタクトホール １０４・・・Ｗ １０５・・・第２の層間絶縁膜 １０６・・・第２のコンタクトホール １０７・・・配線層 ２０１、３０１、４０１、５０１・・・半導体基板 ２０２、３０２、４０２、５０２・・・第１の層間絶縁
膜 ２０３、３０３、４０３、５０３・・・第１のコンタク
トホール ２０４、３０４、４０４、５０４・・・ＴｉＮ ２０５、３０５、４０５、５０５・・・Ｗ ２０６、３０６、４０６、５０６・・・第２の層間絶縁
膜 ２０７、３０７、４０７、５０７・・・第２のコンタク
トホール ２０８、３０８、４０８、５０８・・・配線層 ６０１、７０１、８０１・・・半導体基板 ６０２、７０２、８０２・・・第１の層間絶縁膜 ６０３、７０３、８０３・・・第１のコンタクトホール ６０４、７０４、８０４・・・多結晶Ｓｉ ６０５、７０５、８０５・・・第２の層間絶縁膜 ６０６、７０６、８０６・・・第２のコンタクトホール ６０７、７０７、８０７・・・配線層 ９０１、１００１、１１０１、１２０１・・・半導体基
板 ９０２、１００２、１１０２、１２０２・・・層間絶縁
膜 ９０３、１００３、１１０３、１２０３・・・コンタク
トホール ９０４、１００４・・・・・・・・・・・・・ＴｉＮ ９０５、１００５、１１０４・・・・・・・・Ｗ １２０４・・・・・・・・・・・・・・・・・多結晶Ｓ
ｉ ９０６、１００６、１１０５、１２０５・・・配線層

Claims (16)

【特許請求の範囲】
1. 【請求項１】 第１のコンタクトホール内にＷが埋め込
   まれ、その上に第２のコンタクトホールが存在すること
   を特徴とする半導体装置。
2. 【請求項２】 第１のコンタクトホール内にバリアメタ
   ルとＷが埋め込まれ、その上に第２のコンタクトホール
   が存在することを特徴とする半導体装置。
3. 【請求項３】 第１のコンタクトホール内に多結晶Ｓｉ
   が埋め込まれ、その上に第２のコンタクトホールが存在
   することを特徴とする半導体装置。
4. 【請求項４】 第１のコンタクトホール内に導電性材料
   が埋め込まれ、その上に第２のコンタクトホールが存在
   する部分と第２のコンタクトホールが存在せず上部の配
   線層につながらない前記導電性材料が存在することを特
   徴とする半導体装置。
5. 【請求項５】 導電性材料がＷであることを特徴とする
   請求項４記載の半導体装置。
6. 【請求項６】 導電性材料がバリアメタルとＷであるこ
   とを特徴とする請求項４記載の半導体装置。
7. 【請求項７】 導電性材料が多結晶Ｓｉであることを特
   徴とする請求項４記載の半導体装置。
8. 【請求項８】 トランジスタ等が形成された半導体基板
   上に第１の層間絶縁膜を形成し所望の部分に第１のコン
   タクトホールを形成する工程と、Ｗを形成する工程と、
   第２の層間絶縁膜を形成し所望の部分に第２のコンタク
   トホールを形成する工程と、配線層を形成し所望のパタ
   ーンに加工する工程を有することを特徴とする半導体装
   置の製造方法。
9. 【請求項９】 トランジスタ等が形成された半導体基板
   上に第１の層間絶縁膜を形成し所望の部分に第１のコン
   タクトホールを形成する工程と、バリアメタルとＷを形
   成する工程と、前記Ｗ及び前記バリアメタルを所望のパ
   ターンに加工する工程と、第２の層間絶縁膜を形成し所
   望の部分に第２のコンタクトホールを形成する工程と、
   配線層を形成し所望のパターンに加工する工程を有する
   ことを特徴とする半導体装置の製造方法。
10. 【請求項１０】 トランジスタ等が形成された半導体基
    板上に第１の層間絶縁膜を形成し所望の部分に第１のコ
    ンタクトホールを形成する工程と、バリアメタルとＷを
    形成する工程と、前記Ｗの膜厚が２００ｎｍ以下となる
    ように前記Ｗをエッチバックする工程と、前記Ｗ及び前
    記バリアメタルを所望のパターンに加工する工程と、第
    ２の層間絶縁膜を形成し所望の部分に第２のコンタクト
    ホールを形成する工程と、配線層を形成し所望のパター
    ンに加工する工程を有することを特徴とする半導体装置
    の製造方法。
11. 【請求項１１】 Ｗをエッチバックする工程に於て第１
    のコンタクトホール部以外の部分のＷをすべて除去する
    ことを特徴とする請求項１０記載の半導体装置の製造方
    法。
12. 【請求項１２】 Ｗをエッチバックする工程に於て第１
    のコンタクトホール部以外の部分のＷとバリアメタルを
    すべて除去し、所望のパターンに加工する工程を省略す
    ることを特徴とする請求項１０記載の半導体装置の製造
    方法。
13. 【請求項１３】 トランジスタ等が形成された半導体基
    板上に第１の層間絶縁膜を形成し所望の部分に第１のコ
    ンタクトホールを形成する工程と、多結晶Ｓｉを形成す
    る工程と、前記多結晶Ｓｉを所望のパターンに加工する
    工程と、前記多結晶Ｓｉ中に不純物を拡散する工程と、
    第２の層間絶縁膜を形成し所望の部分に第２のコンタク
    トホールを形成する工程と、配線層を形成し所望のパタ
    ーンに加工する工程を有することを特徴とする半導体装
    置の製造方法。
14. 【請求項１４】 トランジスタ等が形成された半導体基
    板上に第１の層間絶縁膜を形成し所望の部分に第１のコ
    ンタクトホールを形成する工程と、多結晶Ｓｉを形成す
    る工程と、前記多結晶Ｓｉの膜厚が２００ｎｍ以下とな
    るように前記多結晶Ｓｉをエッチバックする工程と、前
    記多結晶Ｓｉを所望のパターンに加工する工程と、前記
    多結晶Ｓｉ中に不純物を拡散する工程と、第２の層間絶
    縁膜を形成し所望の部分に第２のコンタクトホールを形
    成する工程と、配線層を形成し所望のパターンに加工す
    る工程を有することを特徴とする半導体装置の製造方
    法。
15. 【請求項１５】 多結晶Ｓｉをエッチバックする工程に
    於て第１のコンタクトホール部以外の部分の多結晶Ｓｉ
    をすべて除去し、多結晶Ｓｉを所望のパターンに加工す
    る工程を省略することを特徴とする請求項１４記載の半
    導体装置の製造方法。
16. 【請求項１６】 多結晶Ｓｉを所望のパターンに加工す
    る工程の前に多結晶Ｓｉ中に不純物を拡散することを特
    徴とする請求項１３または請求項１４または請求項１５
    記載の半導体装置の製造方法。