JPS5846193B2 - 半導体装置 - Google Patents

半導体装置

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JPS5846193B2
JPS5846193B2 JP55096751A JP9675180A JPS5846193B2 JP S5846193 B2 JPS5846193 B2 JP S5846193B2 JP 55096751 A JP55096751 A JP 55096751A JP 9675180 A JP9675180 A JP 9675180A JP S5846193 B2 JPS5846193 B2 JP S5846193B2
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義雄 西
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Description

【発明の詳細な説明】 本発明は半導体装置に係わり、特にその電極取り出し部
の改良に関する。
近年ＬＳＩ（大規模集積回路）の高密度化が急速に進み
、例えば半導体メモリーなどの分野では１６にビット、
６４にビットといった大容量メモリーが出現している。
これら大容量化はＮチャネル型ＭＯ８などの単一チャネ
ル型による半導体装置で特に著しいが、従来高密度化が
難しいと考えられていた相補型ＭＯ８半導体装置などに
おいても４にビット、１６にビットといった大容量化が
進んでいる。
しかしながら今までの大容量化は、素子寸法の微細化に
おいてなされてきており、微細パターン転写装置の開発
に依存した所が大きく、例えば相補型ＭＯ３構造が本来
もっているＮチャネルとＰチャネルが共存することから
生じる高密度化への阻げは未だ残っている。
ところで、従来シリコンゲー）ＣＭＯ８（相補型ＭＯ８
）構造はそのゲート電極として、Ｎ導電型をもつポリシ
リコンとＰ導電型をもつポリシリコンの両方を用いてい
たが、高密度化への要請から、単一ゲート導・電型（Ｎ
型ポリシリコンかＰ型ポリシリコンのどちらか一方）を
有するＣＭＯ８構造がでてきている。
しかしながら第１図に示すように、Ｎ型７９３７層１と
Ｐ型シリコン層２を接続するのは、依然としてアルミニ
ウムなどの金属配線３で行なっている。
なお第１図において４はＮ型シリコン基板、５はＰウェ
ル層、６は絶縁膜である。
一方、最近注目を浴びている絶縁基板上半導体装置例え
ば５Ｏ８（Ｓｉｌｉｃｏｎ Ｏｎ ５ａｐｐ−ｈｉｒｅ
）構造の場合には、支持基板がサファイアであるので、
Ｎ型シリコン層とＰ型シリコン層を相接しても支障ない
場合があり、かつバルク・シリコンと異なってラッチア
ップ現象などの寄生効果もないので、高密度なＬＳＩが
実現できる。
第２図にそのＮ型７９３７層１１とＰ型シリコン層１２
を相接した部分から、金属電極１３をとり出した場合を
示す。
なお第２図において１４はサファイア基板、１５は絶縁
膜である。
またＳＯ８構造では第２図の接続方法から、更に高密度
化に有利な接続方法が発表されており、その構造を第３
図に示す。
これはシリコンゲートの場合に、ゲート電極として用い
るポリシリコンとＮ型、Ｐ型シリコン層のどちらか一方
の同一導電型層との直接接続（ダイレクト・コンタクト
）を用いる方法であり、第２図の金属配線１３に対応す
るポリシリコン配線１６と他の金属配線（例えばアルミ
ニウム）１７との多層配線となるから高密度化が可能と
なるが、異導電型層１１．１２間はいわゆるダイオード
結合となる。
この接続方法は、前記ダイオード結合部には回路動作中
実効的に逆バイアス状態とならないことから考え出され
たものである。
しかしながらこの構成は完全なオーミック接合でないた
め、高速スイッチング動作などを行なう場合には前記ダ
イオード結合部の抵抗が問題となり、ＬＳＩの性能低下
の原因となる。
本発明は上記実情に鑑みてなされたもので、相接続する
異導電型層間に高融点金属または金属シリサイド膜を介
挿することにより、ＬＳＩの高密度化が可能となり、ま
た前記ダイオード結合によるＬＳＩの性能低下を防止し
得る半導体装置を提供しようとするものである。
以下図面を参照して本発明の一実施例を説明する。
まず第４図ａに示す如く、通常通りＮ型（１００）シリ
コン基板２１上にＮチャネル型トランジスタを形成する
ためのＰウェル層２２を形成し、その後全面に厚い酸化
膜２３を１０００℃、ウエツ）０２雰囲気中にて成長さ
せ、トランジスタ形成予定領域及び配線部分上の酸化膜
２３を選択的に除去する。
次にゲート酸化膜２４を形成後、再び配線部のシリコン
基板を露出させる。
そして該シリコン基板ヘボロンをイオン注入してＰ型シ
リコン層２５を形成する。
次に第４図すに示す如くウェハ全面へＭｏＳｉ２膜２６
を１０００人堆積する。
その後第４図Ｃに示す如くＰ型層２５上にのみＭｏＳｉ
２膜２６を残すようにして、その他の領域のＭｏＳｉ２
膜を選択的に除去する。
次に第４図ｄに示す如くウエノ・全面にポリシリコン層
２７を４０００人堆積し、その後積層しｔ２ｓＧ層２８
からの固相拡散によりポリシリコン層２７中へ燐を導入
して該ポリシリコン層２７の抵抗を下げる。
この時ポリシリコン層２７と直接液したシリコン基板中
にも燐が浸入し、Ｎ型層２９が形成される。
次にＰＳＧ層２層上層上８去更にポリシリコン配線層２
７、及びゲート電極２７２をバターニング形成するが、
この段階で第４図ｅに示す如くＮ型層２９とＰ型層２５
は、該Ｐ型層上のＭｏ５ｉｚ膜２６を介してＮ型ポリシ
リコン層２７、によってオーミック接続される。
その後の工程は、通常のシリコン基板）ＭＯ８製造工程
に従って、第４図ｆに示す如くゲート、配線部形成後ソ
ース、ドレイ／領域３０，３１を形成し、ＣＶＤ法によ
る５ｉ０２膜３２を堆積し、電極取り出し用孔開げ後、
アルミニウム配線３３を形成するものである。
第４図ｆの構成から分るように本構成は、第１導電型ポ
リシリコン配線と第２導電型層の直接接続を行なう際に
、これら異なる導電型層間に適融点金属、金属シリサイ
ドなどの高温処理に耐え得る物質２６を使用することで
、オーミック接続を得ることに特徴がある。
こうすることで、従来アルミニウムにより行なっていた
Ｎ型シリコン層とＰ型シリコン層間の接続をポリシリコ
ンによって接続することが可能となり、かつその上にア
ルミニウム配線３３を交差（立体交差）させることがで
きるため、大幅な集積度向上が可能となるものである。
上記高融点金属または金属シリサイド膜を選択的に形成
する際、リフト・オフ技術を用いれば全く自己整合的に
、必要な部分にのみ高融点金属または金属シリ−サイド
膜を設けることができる。
その一例を第５図を用いて説明する。
まず第５図ａに示す如く半導体基板４１上に設けられた
厚い絶縁膜４２にレジスト４３を塗布し、接続部分を選
択的に開孔してその部分の絶縁膜４２をエツチングによ
り開口する。
次に第５図すに示す如くその開口部から不純物をイオン
注入によって打ち込み、Ｐ型もしくはＮ型の不純物層４
４を形成する。
その後レジスト４３を付けた状態で高融点金属または金
属シリサイド膜４５を載せることで、第５図Ｃに示す如
く段差の大きい部分で膜４５に段切れを発生させる。
次にレジスト４３を除去することで、第５図ｄに示す如
く開口部内の基板上にのみ高融点金属または金属シリサ
イド膜４５を形成する。
その後の工程は前実施例と同様であり、Ｐ型もしくはＮ
型ポリシリコア層４６を全面に推移してから、第４図ｅ
の工程に進めばよい。
また本発明は、その技術思想をＳＯ８構成に適用するこ
とで、更に一層の集積度向上が実現できる。
その一例を第６図に示す。即ち第６図ａに示す如く絶縁
基板であるサファイア基板５１上にエピタキシャル成長
させたシリコン膜を選択的にエツチング除去することに
より、素子領域５２を形成し、その後露出した該領域５
２上に薄い酸化膜５３を１０００人成長させる。
次にＮチャネル型トランジスタを形成する部分をＮ型化
しかつＰチャネル型トランジスタを形成する部分をＰ型
化すべく、燐、ボロンをそれぞれ選択的にイオン注入す
ることにより、Ｎ型層５２１、Ｐ型層５２２を形成する
。
次に第６図すに示す如くレジスト５４を塗布し、かつ前
述のリフトオフ技術を用いてＰＮ接合部付近の上へ第６
図Ｃの如＜ＭｏＳｉ２膜５５を形成する。
次に全面にポリシリコン層郭を第６図ｄの如＜３０００
人堆積し、これに燐をドープして抵抗を下げる。
その後ゲート部とＰＮ接合部上の二部を残して他のポリ
シリコン層５６を第６図ｅの如く除去し、以後は通常の
シリコンゲート・プロセスに従ってＮチャネル部のソー
スドレイン５７．５８及びＰチャネル部のソース、ドレ
イン５９．６０を形成し、更に第６図ｆの如く絶縁膜６
１形成後アルミニウム電極配線６４を形成するものであ
る。
なお本構成においては、製造の都合上Ｎ型層６．２及び
Ｐ型層６３上にＭｏＳｉ膜５５膜設５膜設５この場合ポ
リシリコン層５６はＮ型であるから、Ｎ型層６２上には
Ｍ ｏ Ｓ ｉ ２膜５５を設げずに、Ｎ型層６２へ直
接ポリシリコン層５６を接触させてもよい。
上記第６図ｆのＳＯ８構成によれば、Ｎ型層６２とＰ型
層６３を相接し、かつバルク半導体装置と異なってラッ
チアップ現象などの寄生効果もないので、その分ＬＳＩ
の高密度化が可能となる。
なお本発明は上記実施例のみに限定されることなく、種
々の応用が可能である。
例えば実施例ではオーミック接続を得るための高融点金
属または金属シリサイドとしてＭＯＳｉ２を用いたが、
Ｔ ｉ ｔＴ ｉＳ ｉｚ 、Ｔａ ｔＴａｓ ｉｚ
ＩＷ？ＷＳ ｉ２ｔＭｏ等、通常の半導体プロセス
で使用される高温処理に耐えるものであれば何でもよい
。
また実施例ではＮ型ポリシリコンゲートを用いた場合を
説明したが、Ｐ型ポリシリコンゲートな用いた場合にも
適用でき、この場合にはＮ型層上に高融点金属または金
属シリサイド膜を設ければよい。
また実施例ではＮ型層及びＰ型層間の接続体としてポリ
シリコン層を用いたが、これのみに限られず単結晶シリ
コンを用いてもよい。
また実施例ではＳＯ８構造の場合、絶縁基板としてサフ
ァイアを用いたが、これのみに限られず該基板は実質的
に絶縁体であればよい。
以上説明した如く本発明によれば、相接続する異導電型
層間に高融点金属または金属シリサイド膜を介挿させた
から、異導電型層間をオーミック接続できるものであり
ながら、半導体層による配線と金属（例えばアルミニウ
ム）配線の多層化が可能となり、従ってＬＳＩの高密度
化が可能となる半導体装置が提供できるものである。
【図面の簡単な説明】
第１図ないし第３図は従来装置の配線部を示す断面図、
第４図ａないしｆは本発明の一実施例を得る工程説明図
、第５図ａないしｅは同実施例のオーミック接続部を得
る他の例の工程説明図、第６図ａないしｆは本発明の他
の実施例を得る工程説明図である。 ２１・・・・・・Ｎ型基板、２２・・・・・・Ｐウェル
層、２３・・・・・・絶縁膜、２５・・・・・・Ｐ型層
、２６・・・・・・Ｍｏ５ｉｚ膜、２７１・・・・・・
ポリシリコン層、２９・・・・・・Ｎ型層、５１・・・
・・・サファイア基板、５５・・・・・・ＭｏＳｉ２膜
、５６・・・・・・ポリシリコン層、６２・・・・・・
Ｎ型層、６３・・・・・・Ｐ型層。

Claims (1)

  1. 【特許請求の範囲】 １ 第１導電型層及び第２導電型層と、これら各層間を
    接続する第１導電型を有した接続体と、少なくとも該接
    続体と前記第２導電型層との間に介挿される高融点金属
    膜または金属シリサイド膜とを具備したことを特徴とす
    る半導体装置。 ２ 前記第１導電型層及び第２導電型層は半導体基板上
    に設けられた特許請求の範囲第１項に記載の半導体装置
    。 ３ 前記第１導電型層及び第２導電型層は絶縁基板上に
    設けられた特許請求の範囲第１項に記載の半導体装置。 ４ 前記第１導電型層及び第２導電型層は前記絶縁基板
    上で相接している特許請求の範囲第３項に記載の半導体
    装置。 ５ 前記接続体はポリシリコンである特許請求の範囲第
    １項に記載の半導体装置。
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