JPH01201940A - 半導体装置の電極配線形成方法 - Google Patents
半導体装置の電極配線形成方法Info
- Publication number
- JPH01201940A JPH01201940A JP63026786A JP2678688A JPH01201940A JP H01201940 A JPH01201940 A JP H01201940A JP 63026786 A JP63026786 A JP 63026786A JP 2678688 A JP2678688 A JP 2678688A JP H01201940 A JPH01201940 A JP H01201940A
- Authority
- JP
- Japan
- Prior art keywords
- film
- electrode wiring
- polycide
- bit line
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000015572 biosynthetic process Effects 0.000 title 1
- 238000005530 etching Methods 0.000 claims abstract description 22
- 239000000463 material Substances 0.000 claims abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 18
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 abstract description 11
- 229910021344 molybdenum silicide Inorganic materials 0.000 abstract description 11
- 230000015556 catabolic process Effects 0.000 abstract description 4
- 238000005468 ion implantation Methods 0.000 abstract description 4
- 229910052785 arsenic Inorganic materials 0.000 abstract description 2
- -1 arsenic ions Chemical class 0.000 abstract description 2
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- 238000000059 patterning Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、半導体装置の電極配線の形成方法に係り、特
に高密度集積回路での信頼性の高い電極配線の形成方法
に関する。
に高密度集積回路での信頼性の高い電極配線の形成方法
に関する。
（従来の技術）
最も集積化が進んでいる半導体集積回路として、ダイナ
ミックＲＡＭ （ＤＲＡＭ）が知られている。ＤＲＡＭ
の高集積化は、微細加工技術の進展に負うところが大き
い。高集積化ＤＲＡＭにおいて、細くかつ長いビット線
を低抵抗をもって形成するために例えば、配線材料膜と
して、多結晶シリコン膜に金属硅化物膜を積層した所謂
ポリサイド膜が用いられる。
ミックＲＡＭ （ＤＲＡＭ）が知られている。ＤＲＡＭ
の高集積化は、微細加工技術の進展に負うところが大き
い。高集積化ＤＲＡＭにおいて、細くかつ長いビット線
を低抵抗をもって形成するために例えば、配線材料膜と
して、多結晶シリコン膜に金属硅化物膜を積層した所謂
ポリサイド膜が用いられる。
その様な従来のＤＲＡＭの構造例を第２図（ａ）〜（ｃ
）に示す。（ａ）は平面図であり、（ｂ）。
）に示す。（ａ）は平面図であり、（ｂ）。
（ｃ）はそれぞれ（ａ）のＡ−Ａ′、 Ｂ−Ｂ’断面
図である。８１基板２１１にｐ型ウェル２ユ。
図である。８１基板２１１にｐ型ウェル２ユ。
を形成したウェーハ２１に、素子分離絶縁膜２２か先ず
形成され、これにＭＯＳトランジスタとキャパシタから
なるメモリセルが配列形成されている。図では、１ビッ
ト分のみ示している。即ちＭＯＳトランジスタは、ゲー
ト絶縁膜２３を介してゲート電極２４が形成され、ゲー
ト電極２４をマスクとして不純物のイオン注入によりソ
ース。
形成され、これにＭＯＳトランジスタとキャパシタから
なるメモリセルが配列形成されている。図では、１ビッ
ト分のみ示している。即ちＭＯＳトランジスタは、ゲー
ト絶縁膜２３を介してゲート電極２４が形成され、ゲー
ト電極２４をマスクとして不純物のイオン注入によりソ
ース。
ドレインとなるｎ生型層２５１，２５２が形成されて、
構成されている。ゲート電極２４は一方向に連続的に配
設されてワード線となる。キャパシタは、ｎ十型層２５
２に接して形成されたｎ−型層を一方の電極とし、この
上にキャパシタ絶縁膜２７を介して多結晶シリコン膜に
よる他方の電極（セルプレート）２８を形成して構成さ
れている。
構成されている。ゲート電極２４は一方向に連続的に配
設されてワード線となる。キャパシタは、ｎ十型層２５
２に接して形成されたｎ−型層を一方の電極とし、この
上にキャパシタ絶縁膜２７を介して多結晶シリコン膜に
よる他方の電極（セルプレート）２８を形成して構成さ
れている。
素子形成された基板上はＣＶＤ絶縁膜２９て覆われ、こ
れにコンタクト孔か開けられてｎ生型層２５１に接続さ
れるビット線３０が形成されている。ビット線３０は、
多結晶シリコン膜３０１とモリブデン硅化物膜３０２か
らなるポリサイド膜を、反応性イオンエツチング法等に
よりパターン形成したものである。ビット線３０か形成
された基板上はＣＶＤ絶縁膜３１で覆われ、この上にゲ
ート電極２４と重なるパターンでＡ、＆ワード線３２が
配設されている。
れにコンタクト孔か開けられてｎ生型層２５１に接続さ
れるビット線３０が形成されている。ビット線３０は、
多結晶シリコン膜３０１とモリブデン硅化物膜３０２か
らなるポリサイド膜を、反応性イオンエツチング法等に
よりパターン形成したものである。ビット線３０か形成
された基板上はＣＶＤ絶縁膜３１で覆われ、この上にゲ
ート電極２４と重なるパターンでＡ、＆ワード線３２が
配設されている。
この様な高集積化ＤＲＡＭにおいては、前述のようにビ
ット線３０は反応性イオンエツチング等の異方性エツチ
ング法によりパターン形成されるため、急峻な段差を持
つ。このため、この上にＣＶＤ絶縁膜３１を介して形成
されるＡノワード線３２は段差部で膜厚か薄くなり、断
線し晶くなる。またＣＶＤ絶縁膜３１も段差部で薄くな
るため、Ａｆワード線３２とビット線３０間の耐圧か充
分にとれなくなる。
ット線３０は反応性イオンエツチング等の異方性エツチ
ング法によりパターン形成されるため、急峻な段差を持
つ。このため、この上にＣＶＤ絶縁膜３１を介して形成
されるＡノワード線３２は段差部で膜厚か薄くなり、断
線し晶くなる。またＣＶＤ絶縁膜３１も段差部で薄くな
るため、Ａｆワード線３２とビット線３０間の耐圧か充
分にとれなくなる。
（発明か解決しようとする課題）
以上のように、異方性ドライエツチングを用いてポリサ
イド膜のビット線をパターン形成する従来のＤＲＡＭで
は、得られるビット線の急峻な段差のために段切れや耐
圧低下等の信頼性低下をもたらす、という問題があった
。同様の問題は、ＤＲＡＭに限らす、高集積化半導体装
置で同様の電極配線を形成する場合にも生じる。
イド膜のビット線をパターン形成する従来のＤＲＡＭで
は、得られるビット線の急峻な段差のために段切れや耐
圧低下等の信頼性低下をもたらす、という問題があった
。同様の問題は、ＤＲＡＭに限らす、高集積化半導体装
置で同様の電極配線を形成する場合にも生じる。
本発明は、この様な問題を解決した半導体装置の電極配
線の形成方法を提供することを目的とする。
線の形成方法を提供することを目的とする。
［発明の）＾１成］
（課題を解決するための手段）
本発明は、半導体基板上に少なくとも表面部に金属硅化
物膜を有する電極配線材料膜を用いて電極配線を形成す
るに際して、先ず′電極配線材料膜の表面部にイオン注
入を行い、この上にレジストパターンを形成して、少な
くとも初期に等方性エツチング法を適用して、テーパ（
１きの電極配線をパターン形成することを特徴とする。
物膜を有する電極配線材料膜を用いて電極配線を形成す
るに際して、先ず′電極配線材料膜の表面部にイオン注
入を行い、この上にレジストパターンを形成して、少な
くとも初期に等方性エツチング法を適用して、テーパ（
１きの電極配線をパターン形成することを特徴とする。
（作用）
本発明によれば、電極配線材料膜の表面部にイオン注入
を行なうことによりその部分の等方性エツチングに対す
るエツチング速度が速くなり、その後リソグラフイエ程
を経て等方性エツチングを行なうことによって、電極配
線の上部に大きいテーパを付けることかできる。電極配
線材料膜がポリサイドの場合、等方性エツチングはポリ
サイド膜の途中まで、例えば金属硅化物膜の厚み程度ま
でとし、その後は反応性イオンエツチング等の異方性エ
ツチングを行なうことにより、電極配線のパターン粘度
は充分に高く、しかもその配線の上部に大きいテーパを
持ったものが得られる。これにより、その後に形成され
る膜の段差が小さくなり、その後の配線の段切れが防止
され、また配線層間の耐圧劣化か防止される。
を行なうことによりその部分の等方性エツチングに対す
るエツチング速度が速くなり、その後リソグラフイエ程
を経て等方性エツチングを行なうことによって、電極配
線の上部に大きいテーパを付けることかできる。電極配
線材料膜がポリサイドの場合、等方性エツチングはポリ
サイド膜の途中まで、例えば金属硅化物膜の厚み程度ま
でとし、その後は反応性イオンエツチング等の異方性エ
ツチングを行なうことにより、電極配線のパターン粘度
は充分に高く、しかもその配線の上部に大きいテーパを
持ったものが得られる。これにより、その後に形成され
る膜の段差が小さくなり、その後の配線の段切れが防止
され、また配線層間の耐圧劣化か防止される。
（実施例）
以下、本発明の詳細な説明する。
第１図（ａ）−（ｃ］）は、本発明をＤＲＡＭに適用し
た実施例の製造工程を示す、第２図（ｃ）に対応する断
面での断面図である。先ず周知の工程により、ｐ型Ｓｉ
基板１１にｐ型ウェル１２を形成し、このウェーハに選
択酸化法等により素子分離絶縁膜２を形成する。次いで
素子領域に熱酸化によりキャパシタ絶縁膜を形成し、多
結晶シリコン膜の堆積、パターニングによりキャパシタ
電極を形成する。次に、熱酸化によりゲート絶縁膜３を
形成してこの上に多結晶シリコン膜を堆積しパターニゲ
してゲート電極４を形成する。そしてゲート電極４をマ
スクとしてイオン注入を行なってソース、ドレイン領域
を形成した後、ゲート電極表面に熱酸化膜５を形成し、
全面をＣＶＤ絶縁膜６て覆う。次いてこのＣＶＤ絶縁膜
６にコンタクト孔を形成し、ビット線材料膜として多結
晶シリコン膜７□とモリブデンシリサイド膜７２の積層
膜からなるポリサイド膜７を形成する。多結晶シリコン
膜７、は、減圧ＣＶＤ法により形成してその後リンのド
ーピングと熱処理により低抵抗化を行なう。モリブデン
シリサイド膜７□は、スパッタリンク法により形成する
。こうして形成されたポリサイド膜７の全面にヒ素のイ
オン注入を行なう。これにより、ポリサイド膜７の表面
部が等方性エツチングに対してエツチング速度が速くな
る（ （ａ） ）。
た実施例の製造工程を示す、第２図（ｃ）に対応する断
面での断面図である。先ず周知の工程により、ｐ型Ｓｉ
基板１１にｐ型ウェル１２を形成し、このウェーハに選
択酸化法等により素子分離絶縁膜２を形成する。次いで
素子領域に熱酸化によりキャパシタ絶縁膜を形成し、多
結晶シリコン膜の堆積、パターニングによりキャパシタ
電極を形成する。次に、熱酸化によりゲート絶縁膜３を
形成してこの上に多結晶シリコン膜を堆積しパターニゲ
してゲート電極４を形成する。そしてゲート電極４をマ
スクとしてイオン注入を行なってソース、ドレイン領域
を形成した後、ゲート電極表面に熱酸化膜５を形成し、
全面をＣＶＤ絶縁膜６て覆う。次いてこのＣＶＤ絶縁膜
６にコンタクト孔を形成し、ビット線材料膜として多結
晶シリコン膜７□とモリブデンシリサイド膜７２の積層
膜からなるポリサイド膜７を形成する。多結晶シリコン
膜７、は、減圧ＣＶＤ法により形成してその後リンのド
ーピングと熱処理により低抵抗化を行なう。モリブデン
シリサイド膜７□は、スパッタリンク法により形成する
。こうして形成されたポリサイド膜７の全面にヒ素のイ
オン注入を行なう。これにより、ポリサイド膜７の表面
部が等方性エツチングに対してエツチング速度が速くな
る（ （ａ） ）。
この後、通常のりソグラフィ技術により、ビット線形成
用のマスクとなるレジストパターン８を形成する。そし
て等方性エツチングであるケミカル・ドライエツチング
法（ＣＤＥ法）によりポリサイド膜７をエツチングする
。このとき、ＣＤＥ法に対してはモリブデンシリサイド
膜７２より多結晶シリコン膜７□のエツチング速度が大
きいので、ポリサイド膜７全体をＣＤＥ法でパターニン
グしようとすると、モリブデンシリサイド膜７２の下に
オーバーハングが形成される。従ってこのＣＤＥ法によ
るエツチングは、はぼモリブデンシリサイド膜７２の厚
み程度で止める。その後引続き異方性エツチングである
反応性イオンエツチングにより、ポリサイド膜７の残り
を垂直にエツチングして、ビット線をパターン形成する
（（Ｃ））。
用のマスクとなるレジストパターン８を形成する。そし
て等方性エツチングであるケミカル・ドライエツチング
法（ＣＤＥ法）によりポリサイド膜７をエツチングする
。このとき、ＣＤＥ法に対してはモリブデンシリサイド
膜７２より多結晶シリコン膜７□のエツチング速度が大
きいので、ポリサイド膜７全体をＣＤＥ法でパターニン
グしようとすると、モリブデンシリサイド膜７２の下に
オーバーハングが形成される。従ってこのＣＤＥ法によ
るエツチングは、はぼモリブデンシリサイド膜７２の厚
み程度で止める。その後引続き異方性エツチングである
反応性イオンエツチングにより、ポリサイド膜７の残り
を垂直にエツチングして、ビット線をパターン形成する
（（Ｃ））。
その後、レジストパターン８を除去し、ポリサイド膜ビ
ット線の周囲に熱酸化膜９を形成した後、ＣＶＤ絶縁膜
１０を全面に堆積し、最後にＡ、ｆｌ’ワード線１１を
形成する（ （ｄ））。
ット線の周囲に熱酸化膜９を形成した後、ＣＶＤ絶縁膜
１０を全面に堆積し、最後にＡ、ｆｌ’ワード線１１を
形成する（ （ｄ））。
この実施例によれば、ビット線はテーパ付となり、その
後に形成される絶縁膜の段差か緩くなる。
後に形成される絶縁膜の段差か緩くなる。
従ってこのビット線上に重ねられるＡ、ｆワード線の段
切れが確実に防止され、またＡノワード線とビット線間
の層間耐圧も高いものとなる。ビット線のパターニング
には、等方性エツチングだけでなく、異方性エツチング
をも組合わせることにより、パターン精度は充分に高い
ものとなる。
切れが確実に防止され、またＡノワード線とビット線間
の層間耐圧も高いものとなる。ビット線のパターニング
には、等方性エツチングだけでなく、異方性エツチング
をも組合わせることにより、パターン精度は充分に高い
ものとなる。
従ってこの実施例によれば信頼性の高い高密度ＤＲＡＭ
が得られる。
が得られる。
本発明は上記実施例に限られない。例えばビット線とし
て実施例ではポリサイド膜を用いたが、モリブデンシリ
サイド膜のみてビット線を構成する場合も本発明は有効
である。等方性エツチングで膜厚のどこまでエツチング
するかは、自由である。等方性エツチングのみでパター
ン形成するとことも、例えは多結晶シリコン膜を用いず
モリブデンシリサイド膜のみでビット線を形成する場合
等は有効である。モリブデンシリサイド以外の高融点金
属シリサイドを用いる二ともできる。Ａ、ｆ？ワード線
も他の金属膜でよい。実施例では、ビット線に先ず熱酸
化膜を形成した後、ＣＶＤ絶縁膜を堆積して層間絶縁膜
としたが、熱酸化膜のみあるいはＣＶＤ絶縁膜のみで層
間絶縁膜としてもよい。また実施例ではＤＲＡＭを説明
したが、本発明は他の高密度集積回路の電極配線に適用
することができる。
て実施例ではポリサイド膜を用いたが、モリブデンシリ
サイド膜のみてビット線を構成する場合も本発明は有効
である。等方性エツチングで膜厚のどこまでエツチング
するかは、自由である。等方性エツチングのみでパター
ン形成するとことも、例えは多結晶シリコン膜を用いず
モリブデンシリサイド膜のみでビット線を形成する場合
等は有効である。モリブデンシリサイド以外の高融点金
属シリサイドを用いる二ともできる。Ａ、ｆ？ワード線
も他の金属膜でよい。実施例では、ビット線に先ず熱酸
化膜を形成した後、ＣＶＤ絶縁膜を堆積して層間絶縁膜
としたが、熱酸化膜のみあるいはＣＶＤ絶縁膜のみで層
間絶縁膜としてもよい。また実施例ではＤＲＡＭを説明
したが、本発明は他の高密度集積回路の電極配線に適用
することができる。
［発明の効果］
以上述べたように本発明によれば、電極配線材料膜のパ
ターニングに際してイオン注入と等方性エツチングを併
用することにより、大きいテーパのついた電極配線を得
ることができ、この結果高密度集積回路の信頼性向上を
図ることができる。
ターニングに際してイオン注入と等方性エツチングを併
用することにより、大きいテーパのついた電極配線を得
ることができ、この結果高密度集積回路の信頼性向上を
図ることができる。
第１図（ａ）−（ｄ）は本発明をＤＲＡＭに適用した実
施例の製造工程を示す断面図、第２図（ａ）〜（Ｃ）は
従来のＤＲＡＭの構造を示す平面図とそのＡ−Ａ’、Ｂ
−Ｂ’断面図である。 １・・・Ｓｉウェーハ、２・・・素子分離絶縁膜、３・
・・ケート絶縁膜、４・・・ゲート電極、５・・・熱酸
化膜、６・・・ＣＶＤ絶縁膜、７・・・ポリサイド膜（
ビット線）、７、・・・多結晶シリコン膜、７２・・・
モリブデンシリサイド膜、８・・・レジストパターン、
９・・・熱酸化膜、１０−・・ＣＶＤ絶縁膜、１１・・
・Ａ、ｆ？ワード線。 出願人代理人 弁理士 鈴江武彦 α） Ｑ どｍ−′＼−□□、 ト ど− ■
施例の製造工程を示す断面図、第２図（ａ）〜（Ｃ）は
従来のＤＲＡＭの構造を示す平面図とそのＡ−Ａ’、Ｂ
−Ｂ’断面図である。 １・・・Ｓｉウェーハ、２・・・素子分離絶縁膜、３・
・・ケート絶縁膜、４・・・ゲート電極、５・・・熱酸
化膜、６・・・ＣＶＤ絶縁膜、７・・・ポリサイド膜（
ビット線）、７、・・・多結晶シリコン膜、７２・・・
モリブデンシリサイド膜、８・・・レジストパターン、
９・・・熱酸化膜、１０−・・ＣＶＤ絶縁膜、１１・・
・Ａ、ｆ？ワード線。 出願人代理人 弁理士 鈴江武彦 α） Ｑ どｍ−′＼−□□、 ト ど− ■
Claims (1)
- 所望の素子が形成された半導体基板上に金属硅化物膜
または多結晶シリコン膜と金属硅化物膜の積層膜からな
る電極配線材料膜を形成する工程と、前記電極配線材料
膜の表面部にイオン注入を行なう工程と、前記電極配線
材料膜を、この上にレジストパターンを形成し少なくと
も初期に等方性エッチング法を適用して所定深さエッチ
ングして電極配線をパターン形成する工程とを備えたこ
とを特徴とする半導体装置の電極配線形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63026786A JPH01201940A (ja) | 1988-02-08 | 1988-02-08 | 半導体装置の電極配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63026786A JPH01201940A (ja) | 1988-02-08 | 1988-02-08 | 半導体装置の電極配線形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01201940A true JPH01201940A (ja) | 1989-08-14 |
Family
ID=12202998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63026786A Pending JPH01201940A (ja) | 1988-02-08 | 1988-02-08 | 半導体装置の電極配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01201940A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04323821A (ja) * | 1991-04-23 | 1992-11-13 | Rohm Co Ltd | 半導体装置及びその電極用導電体の形成方法 |
| JPH04323822A (ja) * | 1991-04-23 | 1992-11-13 | Rohm Co Ltd | 半導体装置及びその電極用導電体の形成方法 |
| US5432367A (en) * | 1991-04-17 | 1995-07-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having sidewall insulating film |
| KR100358568B1 (ko) * | 1999-12-30 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
-
1988
- 1988-02-08 JP JP63026786A patent/JPH01201940A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5432367A (en) * | 1991-04-17 | 1995-07-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having sidewall insulating film |
| US5541127A (en) * | 1991-04-17 | 1996-07-30 | Mitsubishi Denki Kabushiki Kaisha | Manufacturing method of sidewall insulating film |
| JPH04323821A (ja) * | 1991-04-23 | 1992-11-13 | Rohm Co Ltd | 半導体装置及びその電極用導電体の形成方法 |
| JPH04323822A (ja) * | 1991-04-23 | 1992-11-13 | Rohm Co Ltd | 半導体装置及びその電極用導電体の形成方法 |
| KR100358568B1 (ko) * | 1999-12-30 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5235199A (en) | Semiconductor memory with pad electrode and bit line under stacked capacitor | |
| US4327476A (en) | Method of manufacturing semiconductor devices | |
| US5043298A (en) | Process for manufacturing a DRAM cell | |
| JP3146316B2 (ja) | 半導体装置及びその製造方法 | |
| JP2585140B2 (ja) | 半導体装置の配線接触構造 | |
| US4737831A (en) | Semiconductor device with self-aligned gate structure and manufacturing process thereof | |
| KR970077674A (ko) | 반도체 집적회로장치의 제조방법 | |
| JPH04317358A (ja) | 半導体装置の製造方法 | |
| JP4148615B2 (ja) | 半導体装置の製造方法 | |
| JP3180951B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPS6156445A (ja) | 半導体装置 | |
| JP2513287B2 (ja) | 積層型メモリセルの製造方法 | |
| JPH01201940A (ja) | 半導体装置の電極配線形成方法 | |
| JPH0374848A (ja) | 半導体装置及びその製造方法 | |
| US6080625A (en) | Method for making dual-polysilicon structures in integrated circuits | |
| JP3209639B2 (ja) | 半導体装置の製造方法 | |
| JPH09260605A (ja) | トランジスタの製造方法とそのトランジスタ | |
| KR100192064B1 (ko) | 저저항 배선구조를 갖는 반도체장치 및 그 제조방법 | |
| US6365469B2 (en) | Method for forming dual-polysilicon structures using a built-in stop layer | |
| KR100311990B1 (ko) | 용량 소자를 갖는 반도체 장치 및 그 제조 방법 | |
| JPH02281654A (ja) | 半導体記憶装置 | |
| JP3237123B2 (ja) | 半導体装置の配線形成法 | |
| JPH0322474A (ja) | 半導体装置の製造方法 | |
| JP2556155B2 (ja) | 半導体装置の製造方法 | |
| JPH11330238A (ja) | 半導体装置の製造方法 |