JPH0374848A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は半導体装置及びその製造方法に係り、特にソー
ス、ドレイン拡散層面積低減に好適な絶縁ゲート型（以
下ＭＩＳ型と略す）電界効果トランジスタを有する半導
体装置及びその製造方法に関する。 （従来の技術］ ＭＩＳ型電界効果トランジスタのソース、ドレイン拡散
層の面積低減は寄生容量の低減の他に、特にメモリにお
いてα線によるソフトエラーの低減につながる。 従来ＭＩＳ型電界効果トランジスタのソース、ドレイン
拡散層の面積低減の方法としては、アイ・イー・デイ−
・エム、テクニカル、ダイジェスト、１９８７年、第３
５８項から第３６１項（ＩＥＤＭ　Ｔｅｃｈｉｎｉｃａ
ｌ　Ｄｉｇｅｓｔ、ｐｐ、３５ｇ−３６１，１９８７）
において論じられている。これを第２図に示す。 同図において、１がシリコン基板、３，８がそれぞれ第
一、第二の素子分離領域用シリコン酸化膜、９が低不純
物濃度のソース、ドレイン拡散層、５がゲート電極、６
がシリコン酸化膜、１４がシリコンの選択エピタキシャ
ル成長膜、そして１２が層間絶縁膜、１３が金属配線層
である。 本構造は従来のソース、ドレイン拡散層面積を自己整合
で第二の素子分離用シリコン酸化膜で縮小し、かつ金属
配線層とのコンタクト部も自己整合化している。 本構造の形成工程の概略を第３図に示す。 同図（ａ）は第一の素子分離用シリコン酸化膜３とゲー
ト電極５を形成したあとの断面図である。 また、ゲート電極上部にはあらかじめシリコン窒化膜１
５が被膜しである。（ｂ）においてシリコン窒化膜のサ
イドウオールスペーサ６を形成後シリコン基板を酸化し
、第二の素子分離用シリコン酸化膜８を形成する。 続いて（ｃ）のごとくシリコン窒化膜６を除去後、シリ
コン基板１に自己整合で開口部をあけ、ｎ＋層用の不純
物をイオン打ち込みし、（ｄ）のごとく上記開口部より
シリコン８を選択エピタキシャル成長させる。最後に（
ｅ）のごとく層間絶縁膜工２を被膜後、コンタクト孔を
開口し配線層１９を形成する。

【発明が解決しようとする課題１ 上記従来技術において、第二の素子分離領域用のシリコ
ン酸化膜８下部はゲート電極下部と同一の不純物分布を
有している。この場合、熱処理工程により低不純物濃度
のソース、ドレイン拡散層９の拡散層深さが第二の素子
分離領域用のシリコン酸化膜８底部よりも基板内になる
と、拡散層面積低減の効果が無くなってしまう、このた
め、第二の素子分離領域用のシリコン酸化膜８は上記拡
散層深さよりも厚くしなければならなかった。さらに、
第二の素子分離領域用のシリコン酸化膜８下部の不純物
濃度が低いと上部電極により反転しやすくなるため、酸
化膜８はあまり薄くできなかった・ また、第３図に示した従来構造形成工程において、従来
構造は、第二の素子分離領域用のシリコン酸化膜８の膜
厚は二度目のサイドウオールスペーサ形成に耐えられ、
かつ上記特性を満足する厚さが必要となる。しかし、第
二の素子分離領域用のシリコン酸化膜８の厚膜化は、シ
リコン窒化膜端にストレスがかかりやすく欠陥の発生に
つながり、また将来の０．３μｍプロセス以降ではスペ
ーサ長も０．１〜０．２μｍと縮小せなばならないため
バーズビークの伸びに対して余裕がない等の問題があっ
た。また、第一の素子分離領域用のシリコン酸化膜３は
、二層のサイドウオールスペーサ形成に耐えられる膜厚
が必要になり、微細な分離領域の形成が困難になるとい
う問題があった。 さらにシリコンの選択エピタキシャル成長膜を用いた自
己整合コンタクト形成法では、（ｅ）においてコンタク
ト孔形成時に合せずれでゲート上部の絶縁膜が無くなり
、ゲート電極と配８層間が短絡するため、結局余裕が必
要となるという問題もあった。 本発明の目的は０．３μｍプロセス以降の基本デバイス
として使用可能でかつ容易なプロセスで形成できる、低
拡散層面積のソース、ドレインを有するＭＩＳ型電界効
果トランジスタを提供することにある。 ［課題を解決するための手段１ 上記目的は、ゲート電極近傍に自己整合的に設けた第二
の素子分離領域用絶縁膜の下部基板内に、基板と同一導
電型の高濃度不純物層を形成し、第二の素子分離領域用
ａ縁膜を比較的薄くすることにより達成される。 また上記目的は、ゲート電極近傍に自己整合的に設けた
第二の素子分離領域用絶縁膜の下部がソース、ドレイン
拡散層下部よりも浅く、かつ該絶縁膜の下部基板内に基
板と同一導電型の高濃度不純物層を設けることにより達
成される。 さらに、ソース、ドレイン拡散層と配線層との接続には
、自己整合で開口した基板接続部に直接導電性膜を被膜
し、この導電性膜を介して配線用金属膜と接続する。 【作用］ 上記手段において、該第二の素子分離領域用絶縁膜の下
部基板内に基板と同一導電型の高濃度不純物層があると
、基板表面が反転あるいは空乏化することがない。これ
により、実効的な拡散層面積が拡がることがなく、α線
によるソフトエラー低減の効果も大きい。また、該第二
の素子分離領域用絶縁膜を薄膜化することにより、微細
なサイドウオールスペーサ長にも対応した構造を提供で
きる。さらに、基板内ソース、ドレイン拡散層と配線層
との接続をソース、ドレイン拡散層に直接接続した導電
性膜を介して行なうため、配線層との接続用コンタクト
孔が自己整合で開口できる。 【実施例１ 〈実施例１〉 以下に本発明の第１の実施例を第１，４図を用いて説明
する。第４図は第１図に示した実施例の構造を形成する
工程の概略図である。 まず、第４図（ａ）のごとく、ｐ型１０Ω−０ｍシリコ
ン基板１上に第一の素子分離領域用の比較的厚い絶縁膜
（シリコン酸化膜、５００〜７００ｎｍ）３を選択的に
形成する。この時シリコン酸化膜３下部基板表面にはボ
ロンによるチャネルストッパ用の不純物層２（ｐ’層）
が形成されている。 続いてゲート酸化膜４を８〜１３ｎｍ形成し、ゲート電
極を形成する１本実施例ではゲート電極構造として、シ
リコン酸化膜６とタングステンシリサイド膜２１と多結
晶シリコン膜５との多層膜を用いた。また、シリコン酸
化膜の上にさらにシリコン窒化膜を被膜しておいても良
い、モしてｎ＋層用の不純物として燐をｌ〜３Ｘ１０”
ｃｍ＋”イオンを打ち込み、さらに１５０ｎｍのシリコ
ン酸化膜の被膜と反応性イオンエツチングによりゲート
電極側壁にサイドウオールスペーサ６を形成した。この
時、サイドウオールスペーサ長はほぼ０゜１５μｍであ
り、シリコン基板上には酸化膜は残っていない、第４図
（ａ）はサイドウォールスペ−サ形成直後の断面図であ
る。 次に（ｂ）のごとくシリコン窒化膜を１１００ｎ被膜後
再び反応性イオンエツチングを用いて。 シリコン窒化膜のサイドウオールスペーサ２２を形成す
る。このサイドウオールスペーサ２２のスペーサ長はほ
ぼ０．１μｍであった。続いて図のようにボロンを１〜
５Ｘ１０１３ｃｍ＋”イオン打ち込みする。この時ボロ
オンの打ち込みエネルギーは、以後の熱酸化膜形成時に
ボロン層が無くならないように、その投影飛程が基板深
部に来るようにしなければならない。 次に（ｃ）のごと＜ＳＯＯ℃程度の低温のウェット酸化
法でシリコン基板上に第二の素子分離用酸化膜８を５０
　”　１００　ｎ　ｍ形成する。この時酸化膜のバーズ
ビークはほとんど形威されていない。 また、第二の素子分離用酸化膜８千部には上記ボロンに
よる高濃度不純物層７′が形威されており、第二のチャ
ネルストッパ層となっている。 次に（ｄ）のごとくシリコン窒化膜２２を除去して、シ
リコン基板に自己整合で、ソース、ドレイン接続用の開
口部２３をあける。そして（ｅ）のごとく多結晶シリコ
ン膜１１を１５０〜２００ｎｍ被膜し、フォトエツチン
グによりパターニングする６多結晶シリコン膜１１は燐
のイオン打ち込み、あるいはデポジションまたは、砒素
のイオン打ち込みによりｎ型化し、これを第一の配線層
１１とす。 る。図中には多結晶シリコン膜より基板に拡散して形威
されたｎＣ層ｌＯが記載されているが、拡散層と多結晶
シリコン膜との接触抵抗が適度であれば基板内のｎＣ層
はなくても良い。 そして最後に第１図のごとく層間絶縁膜１２を被膜後、
コンタクト孔を開口し、金属配線例えばアルミニウム配
線１３を形成する。 本実施例によれば、第３図に示した公知例に比べて容易
なプロセスで本発明の構造を形成できる。 特に、第二の素子分離用酸化膜８が薄くて良いため、自
己整合の開口部を形成するためのシリコン窒化膜スペー
サ２２の厚さはあまり厚くしなくてもよく、０．３μｍ
レベルでも容易に形成できる。 本楓施例の手法ならば、第一、第二の素子分離用酸化膜
厚は、共にサイドウオールスペーサ形成時のオーバーエ
ツチングに対する余裕はあまり必要としない。 また、第４図の（ｆ）から（ｈ）は、上記実施例と同一
の構造において、第一の素子分離用酸化膜３が埋め込み
方式である場合の実施例である。 なお、本実施例では、第一の素子分離用酸化膜はゲート
電極形成前に、第二の素子分離用酸化膜はゲート電極形
成後に形威されたものである。このため、第一の素子分
離用酸化膜はいかなる材質、構造でも良い。 〈実施例２〉 次に、他の実施例、及び第１図に示した構造を形成する
他の製造方法を第５．６及び７図を用いて説明する。 まず第５図に示した製造方法は、基本的には第４図に示
した実施例と同じであるが、自己整合ソース、ドレイン
接続用のシリコン基板関口部の形成方法が少し異なるも
のである。 第。先回（ａ）は第４図（ｂ）においてシリコン酸化膜
のサイドウオールスペーサ６とシリコン窒化膜のサイド
ウオールスペーサ２２を、シリコン窒化膜のサイドウオ
ールスペーサ２５だけにしたものである。また同図（ａ
）では、このシリコン窒化膜下部に薄いゲート酸化膜を
形成しである。 次に（ｂ）において第二の素子分離用のシリコン酸化膜
８を形成し、（Ｃ）でこのシリコン窒化膜２５と薄いゲ
ート酸化膜４を一層エッチングし、ソース、ドレイン開
口部２６を形成する。あとは（ｄ）のごとく配線層を形
威し、第４図と同様になる。 本実施例ではサイドウオールスペーサをシリコン窒化膜
で形成することにより、スペーサ形成工程が一回ですみ
、工程の一層の簡略化が図れる。 また、（ｅ）（ｆ）に示した構造は、（ａ）においてシ
リコン窒化膜のサイドウオールスペーサ形成の他の方法
を示したもので、サイドウオールスペーサはシリコン窒
化膜２７とシリコン酸化膜２８との多層膜、あるいは基
板へ直接シリコン窒化ｌＱ５を接触させた６のでも良パ
・ 次に第６図に示した構造は、本発明の構造においてソー
ス、ドレイン開口部に改良を加えたものである。第６図
（ａ）は、第４図（ｄ）と全く同じ構造で自己整合ソー
ス、ドレイン開口部を形成した直後である。設計ルール
が０．３μｍ以下となってくると、この開口部の面積を
あまり大きくすることはできない。これにより接触抵抗
の増大を招く恐れがある。このため、第６図（ｂ）のご
とくソース、ドレイン開口部形成後、シリコン基板をエ
ツチングして溝を形成し、（ｃ）のごとく配線層１１を
埋め込んだ。これにより平面面積を増大させることなく
上記接触部を形成できる。この時図中の３０は高濃度不
純物拡散層で、これは低濃度層でも良い。 また、同図（ｄ）（ｅ）に示した構造はトランジスタの
パンチスルーストッパ層と第一のチャネルストッパ層を
兼ねた高濃度埋め込み層３１を本発明の構造に応用した
ものである。高濃度埋め込み層３工は（ｄ）のごとく第
一の素子分離領域形成後イオン打ち込みにより形成する
。 本実施例では高濃度埋め込み、ｌ１３１は、例えば（ａ
）の第一のチャネルストッパ層２を兼ねているが、形成
条件によっては第二のチャネルストッパ層７をも兼ねて
も良い。また、（ｃ）のごとくソース、ドレイン拡散層
が深くなる場合にはパンチスルーストッパ層は必須とな
る。本実施例ではイオン打ち込み工程数を低減できる。 また、（ｆ）に示した構造は、（Ｑ）と同様にソース、
ドレイン開口部を改良したもので、配線層１１を形成す
る前にシリコンの選択エピタキシャル成長膜３２を形成
したものである。これにより配線層１１を形成するとき
の合せ余裕が増大する。 第７図（ａ）〜（ｃ）に示した構造は第６図（ｆ）と同
様にソース、ドレイン開口部を改良したものでる。本実
施例ではソース、ドレイン開口部上にはシリコンの選択
エピタキシャル成長膜ではなく多結晶シリコンのサイド
ウオールスペーサ３３を用いたものである。 轡２施例の基本的な効果は第６図の（ｆ）と同一である
。また、（ｄ）に示した構造は多結晶シリコンのサイド
ウオールスペーサ３３中の不純物濃度を変えた（低濃度
部分３４を形成）もので、ソース、ドレインの低濃度層
の長さを実効的に大きくしたものである。 さらに（ｅ）は本構造で回路の一部を構成した例の断面
図である。ここでは二つのトランジスタを接続するのに
第一の配線層１１を用いている。 このように配線層１１は上部配線層との接続孔との余裕
を大きくするだけでなく、局所配線に用いることができ
る。 〈実施例３〉 最後に、本発明の構造をスタティック、ランダム、アク
セス、メモリ（以下ＳＲＡＭと略す）、及びダイナミッ
ク、ランダム、アクセス、メモリ（以下ＤＲＡＭと略す
）に応用した実施例を、第８図を用いて説明する。 第８図（ａ）に示した回路図はＳＲＡＭの相補型メモリ
セルである。本セルにおいてＡ、Ｂがそ米ぞれメモリセ
ルの情報蓄積ノードである。同図（Ｑ）にこのメモリセ
ルをレイアウトした例を示す。 レイアウトではシリコン基板に形成したトランスファー
ゲートのｎ−ｃｈトランジスタとドライバーのｎ−ｃｈ
トランジスタのみを示しである。 本実施例では負荷のｐ−ｃｈトランジスタは積層させて
いるため、図中には示していない。本レイアウト例は高
抵抗負荷型ＳＲＡＭメモリセルにもそのまま応用できる
。 レイアウト例中のＡＡ’における断面図を（ｄ）に示す
０本発明の構造をＳＲＡＭのメモリセルに用いると蓄積
ノード等における基板の拡散層面積が非常に小さくなる
。これによりα線によるソフトエラーの生じにくいメモ
リを形成できる。 同図（ｅ）は本発明の構造を上記ＳＲＡＭメモリセルの
情報蓄積ノードのみに形成したものである。ＳＲＡＭの
場合には、情報蓄積ノードのみさえ拡散層面積が低減さ
れれば同様の効果が得られる。 また、上記情報蓄積ノードのみに着目した場合、α線に
よるソフトエラーを生じにくくするには、拡散層面積は
小さいにもかかわらず、ノードの寄生容量は大きい方が
良い。このため、本発明の構造において第二の素子分離
用絶縁膜８の厚さを非常に薄くする（例えばゲート酸化
膜と同程度の１０〜２０ｎｍ）か、高誘電率の薄膜（例
えばシリコン窒化膜、シリコン窒化膜とシリコン酸化膜
との多層膜、あるいはタンタル酸化膜等）を用いること
により、この絶縁膜を介して基板と上部の第一の配線層
１１とで容量の大きなキャパシターが形成でき、これを
遠戚できる。 このとき、上部の第一の配線層１１は少なくとも第二の
素子分離用絶縁膜８上部全てに被膜されている方が好ま
しい。ただし、この場合チップ上の全てのトランジスタ
に本構造を用いると、周辺回路の寄生容量も大きくなっ
てしまうためメモリの動作速度が低下する。故に、上記
の高容量付きトランジスタはメモリセル内のみに用いる
のが望ましい。また、周辺回路にも本発明の構造を用い
る場合には、第二の素子分離用絶縁膜８の厚さをメモリ
セル内よりも厚めにするか、第二の素子分離用絶縁膜に
メモリセル内よりも低誘電率の絶縁膜を用いれば良い。 また、第８図（ｂ）はＤＲＡＭのメモリセルの回路図で
あり、（ｆ）はＤＲＡＭの代表的なメモリセルの断面構
造を示したものである。 本実施例では情報蓄積容量部Ｃｓを基板上部に積層した
もので一般的にスタックド、キャパシターセル（以下Ｓ
ＴＣと略す）と言われている構造である。本実施例では
トランスファーゲートとＳＴＣとの接続拡散層部分に本
発明の構造を用いている。これによりＳＲＡＭと同様に
α線によるソフトエラーを生じにくいメモリセルを得る
ことができる。さらに、前述のＳＲＡＭと同様に第二の
素子分離用絶縁膜８の厚さを非常に薄くするか、高誘電
率の薄膜を用いることにより、このＭ！Ａ縁膜を介して
基板と上部の第一の配線層１１とで容量の大きなキャパ
シターが形成でき、より一層α線によるソフトエラーが
生じにくくなる。 なお、本発明の構造は溝型キャパシターセル、及びＳＴ
Ｃとの複合型セルにおいても拡散層面積の低減と容量増
加を同時に実現できるため非常に有効である。 【発明の効果】 本発明によれば、将来の０．３μｍ以下のレベルにおい
ても、容易な製造方法でかつ自己整合でソース、ドレイ
ン拡散層の小さなＭＩＳ型電界効果トランジスタを形成
できるため、寄生容量、チップ面積の小さな半導体装置
を形成できる。また、本発明の構造をＳＲＡＭ等のメモ
リに用いることにより、α線によるソフトエラーの生じ
にくいメモリを形成できる。

【図面の簡単な説明】

第１図は本発明の代表的な実施例の半導体素子構造の断
面図、第２図は従来技術の代表的な半導体素子構造の断
面図、第３図は従来技術の構造を形成する製造方法の概
略工程を示す断面図、第４図は本発明の代表的な素子構
造を形成する製造方法の概略概略工程を示す断面図、第
５〜７図は本発明の他の実施例とそれを形成する製造方
法の概略概略工程を示す断面図、第８図は本発明の構造
をＳＲＡＭあるいはＤＲＡＭに応用した実施例を示した
回路図、および素子レイアウトの平面図ならびに素子断
面図である。 符号の説明 １・・・シリコン基板、２・・・第一のチャネルストッ
パ層、３・・・第一の素子分離用絶縁膜、４・・・ゲー
ト絶縁膜、５・・・ゲート電極、６，２０．２８・・・
シリコン酸化膜、７・・・第二のチャネルストッパ層、
８・・・第二の素子分離用絶縁膜、９，１７・・・低濃
度不純物層、１０．３０・・・高濃度不純物層、１１・
・・第一の配線用導電膜、１２・・・層間絶縁膜、１３
．１９・・・第二の配線用導電膜、１４．１８・・・選
択エピタキシャル層、工５．１６，２２，２５，２７・
・・シリコン窒化膜 第１周 第４図 峯Ｊ図 第５［２１ ２２−ｍ−７１１つシー恥口憚 Ｃ０−） （−ｆ） 阜６図 （ｄ） 第７図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板に設けられたソース領域とドレイン領域
   とその間に形成されたチャネルと、該チャネルに電界効
   果を及ぼすゲート電極とをもつ絶縁ゲート型電界効果ト
   ランジスタを有する半導体装置が、該ソース、ドレイン
   の少なくとも一方に接し該ゲート電極下部には延在しな
   い第一の素子分離領域を有し、かつ、該第一の素子分離
   領域下部基板表面に基板と同一導電型の第一の高濃度不
   純物領域を有することを特徴とする半導体装置。 ２、上記第一の素子分離領域の厚さが、該ゲート電極下
   部にも延在する第二の素子分離領域の厚さよりも薄いこ
   とを特徴とする請求項１記載の半導体装置。 ３、上記第一の素子分離領域の底部が、該トランジスタ
   のソース、ドレイン不純物領域の底部よりも基板浅部に
   あることを特徴とする請求項２記載の半導体装置。 ４、上記電界効果トランジスタのソース、ドレイン不純
   物領域に直接接する配線用導電性薄膜が、該第一の素子
   分離領域上部の少なくとも一部に延在することを特徴と
   する請求項１記載の半導体装置。 ５、スタティックあるいはダイナミック、ランダム、ア
   クセス、メモリを構成する半導体装置において、少なく
   とも該メモリのメモリセルを構成するトランジスタの一
   部が請求項１記載の半導体装置であることを特徴とする
   半導体装置。 ６、上記メモリにおいて、該メモリセル内に存在する第
   一の素子分離領域の厚さが、該メモリセル外に存在する
   第一の素子分離領域の厚さよりも薄いことを特徴とする
   請求項５記載の半導体装置。 ７、上記メモリにおいて、該メモリセル内に存在する第
   一の素子分離領域の材料が、該メモリセル外に存在する
   第一の素子分離領域の材料と異なることを特徴とする請
   求項５記載の半導体装置。 ８、上記メモリにおいて、該メモリセル内に存在する第
   一の素子分離領域の厚さが該トランジスタのゲート絶縁
   膜と同程度である、あるいは第一の素子分離領域が高誘
   電率の薄膜からなることを特徴とする請求項５記載の半
   導体装置。 ９、上記請求項１記載の絶縁ゲート型電界効果トランジ
   スタを製造する方法において、該ゲート電極形成後に該
   第一の素子分離領域と該第一の高濃度不純物領域を形成
   する工程を具備することを特徴とする半導体装置の製造
   方法。 １０、上記半導体装置の製造方法において、該ゲート電
   極形成後に、シリコン酸化膜のサイドウォールスペーサ
   を形成する工程と、シリコン窒化膜のサイドウォールス
   ペーサを形成する工程と、これらをマスクに該第一の高
   濃度不純物領域を形成用の不純物をイオン打ち込みする
   工程と、該第一の高濃度不純物領域上に絶縁膜を形成す
   る工程と、該シリコン窒化膜のサイドウォールスペーサ
   を除去しシリコン基板上に自己整合で配線層との接触部
   を形成する工程と、該接触部に接する配線用導電膜を形
   成する工程を具備することを特徴とする請求項９記載の
   半導体装置の製造方法。