JPH06140597A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】トレンチ内にキャパシタとＭＯＳトランジスタ
が積層されたセル構造で、セル面積を縮小したＤＲＡＭ
を提供することを目的とする。 【構成】半導体ウェハに縦横に走る素子分離用トレンチ
３が形成され、素子分離用トレンチ３により島状に分離
された各素子領域に素子形成用トレンチ５が形成され、
各素子形成用トレンチ５の下部に蓄積電極７が埋込み形
成され、その上に側壁をチャネルとする縦型ＭＯＳトラ
ンジスタが形成されている。ゲート電極１１は一方向に
連続するようにパターニングされてワード線となる。各
素子領域のＭＯＳトランジスタのウェハ上面にある拡散
層１３は隣接するもの同士が導体配線１２により接続さ
れてビット線が構成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特にダイナミック型半導体記憶装置（ＤＲＡＭ）の
メモリセル構造及びその製造方法に関する。

【０００２】

【従来の技術】従来、ビット線がｎ型拡散層により形成
され、このビット線とワード線との交点にトレンチが形
成され、このトレンチの内側下部に情報記憶用のキャパ
シタが形成され、その上部にＭＯＳトランジスタが形成
されたＤＲＡＭメモリセル構造が知られている（IEDM T
ech. Digest, p.714, 1985,"A Trench TransistorCross
-PointDRAM Cell"）。

【０００３】図７４は、この種のメモリセルアレイの素
子構造を示すもので、（ａ）は平面図、（ｂ）は（ａ）
の矢視Ａ−Ａ′断面図、（ｃ）は（ａ）の矢視Ｂ−Ｂ′
断面図である。このメモリセル構造では、ｐ⁺ 型シリコ
ン基板１がプレート電極となっている。ｐ⁺ 型シリコン
基板１にｐ型エピタキシャル層２が形成され、このウェ
ハの各メモリセル領域にトレンチ５が形成されている。
トレンチ５の内壁にキャパシタ絶縁膜６が形成され、蓄
積電極７がこのトレンチ５の下部に埋め込まれている。
蓄積電極７は、側壁コンタクト８を介してｎ型拡散層９
に接続されている。蓄積電極７が埋め込まれたトレンチ
５の上部にゲート絶縁膜１０を介してゲート電極１１が
埋め込まれて、トレンチ側壁をチャネルとする縦型ＭＯ
Ｓトランジスタが構成されている。ゲート電極１１は一
方向に連続するようにパターニングされてワード線とな
る。ビット線は、ウェハ上面のｎ型拡散層１３により構
成されている。

【０００４】このメモリセル構造においては、隣接する
メモリセルのｎ型拡散層９が小さい間隔で対向している
ため、パンチスルーによるリーク電流が容易に流れる可
能性がある。このため、隣り合ったトレンチ間の距離を
小さくすることが困難であるという問題があった。ま
た、ビット線がｎ型拡散層で形成されトレンチ部で拡散
層幅が短くなるため、微細化した場合、ビット線抵抗が
増大してしまうという問題があった。

【０００５】一方、ＭＯＳトランジスタを複数個直列に
接続し、これらのＭＯＳトランジスタの各ソース（或い
はドレイン）にそれぞれ情報記憶用キャパシタを接続し
たＮＡＮＤ型のメモリセル構造が知られている。このよ
うなアレイ方式は、複数個直列に接続しない場合に比べ
て、ビット線とのコンタクトが少ないため、セル面積が
小さくなるという利点がある。

【０００６】しかしながら、この種のセル構造にあって
は次のような問題があった。即ち、用いるセルがスタッ
ク型セルであり、またセル面積が小さいため、必要な蓄
積容量（Ｃｓ）を得るにはキャパシタを極めて高く形成
せざるを得ない。このため、ビット線等の上層配線を形
成する時における下地段差は、１μｍ以上と極めて大き
な段差となり、上層配線の加工が極めて困難であった。
また、従来のトランスファーゲートは平面上のＭＯＳト
ランジスタで形成されているが、集積度向上のためにゲ
ート長を短かくすると、ショートチャネル効果でしきい
値が低下し、カットオフ特性が劣化する。このため、ゲ
ート長を短かくして集積度向上をはかるにも限度があっ
た。

【０００７】

【発明が解決しようとする課題】以上のように、ビット
線とワード線の交点位置にトレンチを構成し、このトレ
ンチ内にキャパシタとＭＯＳトランジスタを積層形成す
るメモリセル構造のＤＲＡＭでは、隣接するトレンチ間
の距離を小さくすることが困難で高集積化が難しいとい
う問題があった。さらに、微細化するに伴いビット線抵
抗が大きくなるという問題があった。

【０００８】また、ＭＯＳトランジスタを直列接続した
ＮＡＮＤ型のメモリセル構造においては、高集積化に際
して十分な蓄積容量を得るのが困難であり、しかもビッ
ト線等の上層配線を形成する時の下地段差が極めて大き
く、加工が困難であるという問題があった。さらに、従
来のトランスファーゲートにおいては、ゲート長を短か
くするとしきい値が低下しカットオフ特性が劣化するた
め、ゲート長を短かくして集積度向上をはかるにも限度
があった。

【０００９】本発明は、上記の問題点を解決すべくなさ
れたもので、その目的とするところは、トレンチ内にキ
ャパシタとＭＯＳトランジスタが積層された構造を持
ち、トレンチ間距離を十分小さくしてセル面積を減らす
ことを可能としたＤＲＡＭとその製造方法を提供するこ
とにある。

【００１０】また、本発明の他の目的は、ビット線等の
上層配線を形成する時の下地段差を大きくすることなく
十分な蓄積容量を実現することができ、且つトランスフ
ァーゲートのゲート長を短くすることなく集積度向上を
はかることができ、カットオフ特性の向上及び信頼性の
向上に寄与し得るＮＡＮＤセル構造のＤＲＡＭとその製
造方法を提供することにある。

【００１１】

【課題を解決するための手段】上記課題を解決するため
に本発明では、次のような構成を採用している。

【００１２】即ち、本発明（請求項１）は、トレンチ内
にキャパシタ及びＭＯＳトランジスタを形成したセル構
造を有するＤＲＡＭにおいて、半導体ウェハの一主面に
縦横に走るように形成された素子分離用トレンチと、こ
の素子分離用トレンチにより島状に分離された各素子領
域に形成された素子用トレンチと、この素子用トレンチ
下部にキャパシタ絶縁膜を介して埋め込まれて、その上
端部が素子形成用トレンチ側壁に形成された拡散層にダ
イレクト・コンタクトする蓄積電極と、この蓄積電極が
埋め込まれた素子形成用トレンチ上部に側壁にゲート絶
縁膜を介してゲート電極が埋込み形成され、ウェハ上面
に形成された拡散層と素子形成用トレンチ側壁に形成さ
れた拡散層をソース，ドレインとするＭＯＳトランジス
タと、各素子領域のＭＯＳトランジスタのウェハ上面に
ある拡散層を隣接するもの同士接続する導体配線とを備
えたことを特徴とする。

【００１３】また、本発明（請求項２）は、トレンチ内
にキャパシタ及びＭＯＳトランジスタを形成したセル構
造を有するＤＲＡＭにおいて、第１導電型の半導体基板
に第２導電型埋込み層を介して第１導電型エピタキシャ
ル層が形成された半導体ウェハと、この半導体ウェハに
縦横に走るように形成された素子分離用トレンチと、こ
の素子分離用トレンチにより島状に分離された各素子領
域に第２導電型埋込み層に達する深さに形成された素子
形成用トレンチと、この素子形成用トレンチの側壁から
は絶縁膜により分離され、底部で前記第２導電型埋込み
層にコンタクトするように埋め込まれたプレート電極
と、このプレート電極表面にキャパシタ絶縁膜を介して
対向するように素子形成用トレンチ下部に埋め込まれ
て、その上端部が素子形成用トレンチ側壁に形成された
第２導電型拡散層にダイレクト・コンタクトする蓄積電
極と、この蓄積電極が埋め込まれた素子形成用トレンチ
上部に側壁にゲート絶縁膜を介して一方向に連続してワ
ード線となるゲート電極が埋込み形成され、ウェハ上面
に形成された第２導電型拡散層と素子形成用トレンチ側
壁に形成されたｎ型拡散層をソース，ドレインとするＭ
ＯＳトランジスタと、各素子領域のＭＯＳトランジスタ
のウェハ上面にある第２導電型拡散層をワード線と交差
する方向に隣接するもの同士接続する導体配線とを備え
たことを特徴とする。

【００１４】また、本発明（請求項４）は、ＤＲＡＭの
製造方法において、少なくとも表面部が第１導電型層で
ある半導体ウェハの表面に第２導電型拡散層を形成した
後、この第２導電型拡散層が形成された半導体ウェハに
縦横に走るように素子分離用トレンチを形成し、この素
子分離用トレンチに分離用絶縁膜を埋込み形成し、次い
でこの素子分離用トレンチにより島状に分離された各素
子領域に素子形成用トレンチを形成し、次いでこの素子
形成用トレンチ内壁にキャパシタ絶縁膜を形成した後、
蓄積電極の一部となる第１層多結晶シリコン膜を堆積
し、これをエッチングして素子形成用トレンチ下部に埋
込み形成し、次いで素子形成用トレンチ内壁のキャパシ
タ絶縁膜をエッチング除去した後、蓄積電極の残部とな
る第２層多結晶シリコン膜を堆積し、これをエッチング
して素子形成用トレンチ下部に埋込んでこの第２層多結
晶シリコン膜からの不純物拡散によって素子形成用トレ
ンチ側壁に第２導電型拡散層を形成すると同時にこれに
ダイレクト・コンタクトする蓄積電極を形成し、次いで
この蓄積電極が埋め込まれた素子形成用トレンチ上部側
壁にゲート絶縁膜を形成した後、第３層多結晶シリコン
膜を堆積しこれをパターニングして、素子形成用トレン
チ上部にゲート電極として埋め込まれて一方向に連続す
るワード線を形成し、次いで各素子領域のウェハ上面に
ある第２導電型拡散層をワード線と交差する方向に隣接
するもの同士接続してビット線を構成する導体配線を形
成するようにした方法である。

【００１５】また、本発明（請求項５）は、半導体ウェ
ハの一主面に線状に形成された素子領域と、この素子領
域と交差するように配置されたワード線と、素子領域と
ワード線の交点に形成されたトレンチと、このトレンチ
の下部にキャパシタ絶縁膜を介して埋め込まれて、その
上端部が素子形成用トレンチ側壁に形成された拡散層に
ダイレクト・コンタクトする蓄積電極と、この蓄積電極
が埋め込まれたトレンチ上部に側壁にゲート絶縁膜を介
してゲート電極が埋込み形成され、ウェハ上面に形成さ
れた拡散層とトレンチ側壁に形成された拡散層をソー
ス，ドレインとするＭＯＳトランジスタとを備えたＤＲ
ＡＭにおいて、素子領域と平行に配置され前記ワード線
の存在しない素子領域上でウェハ上面の拡散層にコンタ
クトするビット線を設けたことを特徴とする。

【００１６】また、本発明（請求項６）は、半導体ウェ
ハの一主面に線状に形成された素子領域と、この素子領
域と交差するように配置されたワード線と、素子領域と
ワード線の交点に形成されたトレンチと、このトレンチ
の下部にキャパシタ絶縁膜を介して埋め込まれて、その
上端部が素子形成用トレンチ側壁に形成された拡散層に
ダイレクト・コンタクトする蓄積電極と、この蓄積電極
が埋め込まれたトレンチ上部に側壁にゲート絶縁膜を介
してゲート電極が埋込み形成され、ウェハ上面に形成さ
れた拡散層とトレンチ側壁に形成された拡散層をソー
ス，ドレインとするＭＯＳトランジスタとを備えたＤＲ
ＡＭにおいて、トレンチがワード線に垂直方向には一直
線上には存在せず、ワード線に平行方向に規則的にずれ
ており、かつウェハ上面の拡散層が素子領域方向に沿っ
てトレンチの前後でつながっていることを特徴とする。

【００１７】また、本発明（請求項７）は、ＮＡＮＤセ
ル構造のＤＲＡＭにおいて、一端が読出し／書込みノー
ドに接続された転送用ＭＯＳトランジスタと、一端が転
送用ＭＯＳトランジスタの一端又は他端に接続された縦
型ＭＯＳトランジスタと、この縦型ＭＯＳトランジスタ
の他端に接続された情報記憶用のキャパシタと、からメ
モリセルを構成し、このメモリセルの複数個を転送用Ｍ
ＯＳトランジスタが直列となるように接続してなること
を特徴とする。

【００１８】また本発明（請求項８）は、ＮＡＮＤセル
構造のＤＲＡＭにおいて、半導体基板上のメモリセル領
域に形成された素子形成用トレンチと、このトレンチの
下部にキャパシタ絶縁膜を介して埋込まれて、その上端
部がトレンチ側壁に形成された拡散層にダイレクトコン
タクトする蓄積電極と、この蓄積電極が埋込まれたトレ
ンチ上部にゲート絶縁膜を介してゲート電極が埋込み形
成され、上面に形成された拡散層とトレンチ側壁に形成
された拡散層をソース・ドレインとする縦型ＭＯＳトラ
ンジスタと、基板上面に形成された拡散層の隣接するも
のをソース・ドレインとし、縦型ＭＯＳトランジスタと
ゲート電極を共有する転送用ＭＯＳトランジスタとを具
備してなることを特徴とする。

【００１９】また本発明（請求項１１）は、ＮＡＮＤセ
ル構造のＤＲＡＭの製造方法において、少なくとも表面
が第１導電型の半導体基板上の各素子領域に素子形成用
トレンチを形成する工程と、トレンチの壁面にキャパシ
タ絶縁膜を形成した後、蓄積電極の一部となる第１層多
結晶シリコン膜を堆積し、これをエッチングしてトレン
チ下部に埋込み形成する工程と、トレンチの壁面のキャ
パシタ絶縁膜をエッチング除去した後、蓄積電極の残部
となる第２層多結晶シリコン膜を堆積し、これをエッチ
ングしてトレンチ下部に埋込んで、この第２層多結晶シ
リコン膜からの不純物拡散によってトレンチ側壁に第２
導電型拡散層を形成すると同時にこれにダイレクト・コ
ンタクトする蓄積電極を形成する工程と、蓄積電極が埋
込まれたトレンチ上部側壁にゲート絶縁膜を形成した
後、第３層多結晶シリコン膜を堆積しこれをパターニン
グして、トレンチ上部にゲート電極として埋込まれて一
方向に連続するワード線を形成する工程と、半導体基板
上のトレンチ間に第２導電型拡散層を形成する工程とを
含むことを特徴とする。

【００２０】また本発明（請求項１２）は、トレンチ内
にキャパシタ及びＭＯＳトランジスタを形成したセル構
造を有するＤＲＡＭにおいて、半導体ウェハの一主面に
形成されたトレンチと、このトレンチ下部にキャパシタ
絶縁膜を介して埋め込まれた蓄積電極と、トレンチ上部
の側壁に絶縁膜を介して形成され、その下端が蓄積電極
に接続され、その上端が半導体ウェハの一主面に形成さ
れたドレイン又はソースに接続されて、ＭＯＳトランジ
スタのチャネルを形成する半導体膜と、半導体膜にゲー
ト絶縁膜を介して埋込み形成され、かつ一方向に連続し
て形成されたワード線となるゲート電極と、半導体ウェ
ハの一主面に形成されたドレイン又はソースをワード線
と交差する方向に接続する導体配線と、を備えたことを
特徴とする。

【００２１】

【作用】本発明（請求項１〜４）のＤＲＡＭセルアレイ
構造では、隣接するメモリセルの蓄積ノードとなるｎ型
拡散層間のリーク電流が素子分離用トレンチにより効果
的に抑制される。この結果、素子形成用トレンチ間の距
離を十分小さくして、セルアレイ面積を縮小することが
できる。さらに、本発明の方法によれば、簡単な工程で
セルアレイ面積を縮小した高密度かつ高性能のＤＲＡＭ
を得ることができる。特に、蓄積電極の埋込みには、２
層の多結晶シリコン膜の堆積とエッチングを繰り返すこ
とにより、リソグラフィ工程を要せず、素子形成用トレ
ンチ側壁にダイレクト・コンタクトした蓄積電極を得る
ことができる。

【００２２】また、本発明（請求項５，６）によれば、
ワード線の存在しない素子領域にビット線コンタクトを
形成することにより、トレンチの存在によるビット線抵
抗の増大を解消することができ、ビット線抵抗を下げる
ことが可能となる。さらに、トレンチをワード線に対し
規則的にずらすことにより、トレンチ部分での素子領域
幅（ビット線となる拡散層の幅）を広げることが可能と
なる。従って、素子の微細化，高密度化に対応すること
ができる。

【００２３】また、本発明（請求項７〜１１）によれ
ば、キャパシタをトレンチ内に形成することにより、十
分な蓄積容量を確保することができ、さらにビット線等
の上層配線を形成する時における下地段差を減らすこと
ができる。従って、ビット線等の上層配線の加工を極め
て容易にすることが可能となる。さらに、トランスファ
ーゲートを縦型ＭＯＳトランジスタで形成しているた
め、従来の平面上ＭＯＳトランジスタのショートチャネ
ル効果によるしきい値低下の問題は避けることができ、
セルの占有面積を減少させることができる。従って、集
積度の向上と共に、カットオフ特性及び信頼性の向上を
はかることが可能となる。

【００２４】また、本発明（請求項１２）によれば、ト
レンチ上部に半導体膜を形成し、この半導体膜をチャネ
ルとする縦型ＭＯＳトランジスタを形成しているので、
トレンチ側壁部にソース・ドレイン拡散層を形成する必
要がなくなり、隣接するメモリセルの蓄積電極間のリー
ク電流が流れない。この結果、トレンチ間の距離を十分
小さくして、セルアレイ面積を縮少することが可能とな
る。

【００２５】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。

【００２６】図１（ａ）は本発明の第１の実施例に係る
ＤＲＡＭのセルアレイの平面図で、（ｂ）は（ａ）の矢
視Ａ−Ａ′断面図、（ｃ）は（ａ）の矢視Ｂ−Ｂ′断面
図である。ｐ⁺ 型シリコン基板１にｐ型エピタキシャル
層２が形成されたウェハにセルアレイが形成されてい
る。メモリセル領域は、縦横に走る素子分離用トレンチ
３により島状の素子領域１４に区切られている。素子分
離用トレンチ３はこの実施例では基板１に達する深さに
形成され、その内部にはシリコン酸化膜４が埋め込まれ
ている。

【００２７】素子分離用トレンチ３により囲まれた各島
状の素子領域１４内に、素子形成用トレンチ５が形成さ
れている。素子形成用トレンチ５は、素子分離用トレン
チ３より深く基板１内に侵入する状態で形成されてい
る。素子用トレンチ５の上部にはトレンチ側壁をチャネ
ルとする縦型ＭＯＳトランジスタが形成され、その下に
ＭＯＳキャパシタが形成されている。

【００２８】即ち、この実施例ではｐ⁺ 型シリコン基板
１がＭＯＳキャパシタのプレート電極である。蓄積電極
７は、素子形成用トレンチ５の内壁に形成されたキャパ
シタ絶縁膜６を介してｐ⁺ 型シリコン基板１に対向する
ように、素子形成用トレンチ５の底部に埋め込まれてい
る。蓄積電極７は、その上端部において素子用トレンチ
５の中間部側面に側壁コンタクト８を介してｎ型拡散層
９と接続されている。ｎ型拡散層９は、蓄積電極７から
の不純物拡散により形成されたものである。

【００２９】素子形成用トレンチ側壁のｎ型拡散層９と
エピタキシャル層２の上面に形成されたｎ型拡散層１３
がＭＯＳトランジスタのソース，ドレインである。ＭＯ
Ｓトランジスタのゲート電極１１は、蓄積電極７が埋め
込まれた素子形成用トレンチ上部に埋め込まれて、素子
形成用トレンチ５の側壁にゲート絶縁膜１０を介して対
向している。ゲート電極１１は、セルアレイの一方向に
連続するようにパターニングされて、これがワード線と
なる。

【００３０】ＭＯＳトランジスタの上部ｎ型拡散層１３
は、各メモリセル毎に素子分離用トレンチ３により分断
されているので、ｎ型多結晶シリコン膜１２によってゲ
ート電極１１と直交する方向に連続するように接続され
ている。この多結晶シリコン膜１２がｎ型拡散層１３と
共にビット線となる。

【００３１】図２〜図４を用いてこの実施例のＤＲＡＭ
セルの製造工程を説明する。図２〜図４は、図１（ｂ）
の断面に対応する製造工程断面図である。まず、図２
（ａ）に示すように、ボロン濃度１０¹⁹／ｃｍ³ のｐ⁺
型シリコン基板１に、ボロン濃度１０¹⁵／ｃｍ³ のｐ型
エピタキシャル層２を形成する。エピタキシャル層２の
厚みは例えば２μｍとする。次にセルアレイ領域にボロ
ンをイオン注入してウェル拡散を行い、セルアレイ領域
のｐ型エピタキシャル層２の濃度を最適化する。その後
メモリセル領域に砒素をイオン注入してｎ型拡散層１３
を形成する。続いて、エッチング用マスクとなるシリコ
ン酸化膜２１を形成し、リソグラフィと反応性イオンエ
ッチング技術により、ウェハを縦横に走る素子分離用ト
レンチ３を形成する。素子分離用トレンチ３の深さは少
なくともｐ型エピタキシャル層２の厚みより深く、例え
ば２．５μｍとする。

【００３２】次いで、図２（ｂ）に示すように、ＣＶＤ
法によりシリコン酸化膜４を全面堆積し、反応性イオン
エッチングにより全面エッチング（エッチバック）し
て、素子分離用トレンチ３内にシリコン酸化膜４を残置
させる。続いて、図２（ｃ）に示すように、エッチング
用マスクとなるシリコン酸化膜２２を堆積形成し、リソ
グラフィと反応性イオンエッチング技術により、素子形
成用トレンチ５を形成する。素子用トレンチ５の深さ
は、素子分離用トレンチ３より深く、例えば５μｍとす
る。

【００３３】次いで、図３（ａ）に示すように、素子形
成用トレンチ５の内壁にキャパシタ絶縁膜６を形成した
後、蓄積電極となる第１層多結晶シリコン膜７₁ を全面
堆積する。キャパシタ絶縁膜６は例えば、シリコン酸化
膜／シリコン窒化膜／シリコン酸化膜の積層膜（実効膜
厚１０ｎｍ）とする。多結晶シリコン膜７₁ には例えば
砒素をイオン注入して低抵抗化する。

【００３４】次いで、図３（ｂ）に示すように、ケミカ
ル・ドライ・エッチング（ＣＤＥ）法により第１層多結
晶シリコン膜７₁ を１．５μｍ程度エッチングして、各
素子形成用トレンチ５の底部に蓄積電極７の一部として
残置させる。その後、素子用トレンチ側壁に露出したキ
ャパシタ絶縁膜６をエッチング除去する。

【００３５】次いで、図３（ｃ）に示すように、再度全
面に第２層多結晶シリコン膜７₂ を堆積し、砒素をイオ
ン注入によりドープした後、これを反応性イオンエッチ
ングにより全面エッチングして、図４（ａ）に示すよう
にｐ型エピタキシャル２の上面より１．２μｍの深さに
これを残す。これにより素子形成用トレンチ５内に残さ
れた第２層多結晶シリコン膜７₂ が、先に残された多結
晶シリコン膜７₁ と共に蓄積電極７となる。そしてその
後９００℃，３０分のアニールを行って、埋め込まれた
多結晶シリコン膜７₂ の砒素をトレンチ側面に拡散し
て、ｎ型拡散層９を形成する。これにより、素子形成用
トレンチ５内に埋込み形成された蓄積電極７は、ｎ型拡
散層９とダイレクト・コンタクトがとられる。

【００３６】次いで、図４（ｂ）に示すように、蓄積電
極７が埋め込まれた素子形成用トレンチ５の上部側壁に
ゲート絶縁膜１０を形成し、第３層多結晶シリコン膜を
全面に堆積し、ＰＯＣｌ₃ 拡散を行ってこれを低抵抗化
した後、リソグラフィと反応性イオンエッチングにより
これを加工して、ゲート電極１１を形成する。次に再度
多結晶シリコン膜を全面堆積し、これにドーピングを行
った後、リソグラフィと反応性イオンエッチングにより
図４（ｃ）に示すように、隣接するメモリセルのｎ型拡
散層１３を接続する多結晶シリコン膜１２をパターン形
成する。

【００３７】以上のようにこの実施例によれば、素子分
離用トレンチ３により隣接メモリセル間が確実に分離さ
れた高密度ＤＲＡＭセルアレイが得られる。

【００３８】上記実施例では、基板１全体がｐ⁺ 型であ
ってこれがプレート電極となっているが、基板の少なく
ともセルアレイ領域の表面部（例えば５μｍ程度）が、
ボロンのイオン注入等によりｐ⁺ 型層とされた基板を用
いることもできる。またＢＰＳＧ等を用いた固相拡散、
ＢＮを用いた気相拡散によりｐ⁺ 型層を形成した基板を
用いることもできる。

【００３９】また、ｐ⁺ 型シリコン基板１の代わりにｎ
⁺ 型シリコン基板（又は少なくとも表面部をｎ⁺ 型層と
した基板）を用いてもよい。この構造では、ＭＯＳトラ
ンジスタが形成されたｐ型層２に印加する電圧と、プレ
ート電極であるｎ⁺ 型基板に印加する電圧を別々に設定
することができる。

【００４０】上記実施例では、ｐ型エピタキシャル層２
を持つウェハを用いてそのメモリセルアレイ領域にｐ型
ウェルを形成したが、エピタキシャル層の濃度で適当で
あれば、ｐ型ウェルは形成しなくてもよい。またｐ型エ
ピタキシャル層に代わってｎ型エピタキシャルを形成
し、そのセルアレイ領域にｐ型ウェルを形成するように
してもよい。

【００４１】また上記実施例ではｐ型エピタキシャル層
２を形成したが、エピタキシャル層を形成せず、シリコ
ン基板にプレート電極となる高濃度ｐ⁺ 型層又はｎ⁺ 型
層を、例えば３ＭｅＶ程度の高加速電圧でボロン又は燐
等をイオン注入して形成してもよい。

【００４２】上記実施例では、キャパシタ絶縁膜とし
て、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜
の積層膜を用いたが、シリコン酸化膜，シリコン窒化
膜，タンタル酸化膜，ハフニウム酸化膜、その他強誘電
体膜，常誘電体膜の単層膜又はそれらの複合膜を用いる
こともできる。

【００４３】上記実施例では、蓄積電極７に砒素をイオ
ン注入した多結晶シリコン膜を用いたが、砒素をＡｓＳ
Ｇ等により固相拡散してもよいし、膜形成時に同時に砒
素をドープした所謂ドープト・多結晶シリコン膜を用い
てもよい。また砒素の代わりに燐を同様の手法でドーピ
ングしてもよい。蓄積電極７をボロン等をドープしたｐ
型とすることもできる。さらに蓄積電極７の材料とし
て、多結晶シリコン膜以外の単結晶シリコン，ポーラス
・シリコン，Ｗ，Ｔａ，Ｔｉ，Ｈｆ，Ｃｏ，Ｐｔ，Ｐｄ
等の金属或いはそのシリサイドを用いることもできる。
これらの積層構造としてもよい。

【００４４】上記実施例では、素子分離用トレンチ３の
深さを基板１に達する深さとしているが、必ずしも基板
１に達する深さである必要はなく、ｎ型拡散層９よりも
深ければよい。また素子分離用トレンチ３が素子形成用
トレンチ５より深くても勿論よい。さらに、素子分離用
トレンチ３が素子形成用トレンチ５と同じ深さでもよ
い。

【００４５】上記実施例では、素子分離用トレンチ３を
シリコン酸化膜で充填したが、他の材料例えば、シリコ
ン窒化膜，多結晶シリコン膜，単結晶シリコン膜，ＰＳ
Ｇ，ＢＳＧ，ＢＰＳＧ等、或いはこれらの複合膜を埋め
込んでもよい。

【００４６】上記実施例では、島状に孤立した素子領域
を接続してビット線を構成する局所配線をｎ型多結晶シ
リコン膜により形成したが、ｐ型多結晶シリコン膜、単
結晶シリコン膜，ポーラス・シリコン膜，Ｗ，Ｔａ，Ｔ
ｉ，Ｈｆ，Ｃｏ，Ｐｔ，Ｐｄ，Ａｌ，Ｃｕ等の金属或い
はそのシリサイドを用いることもできる。これらの積層
構造としてもよい。

【００４７】上記実施例ではＭＯＳトランジスタをｎチ
ャネルとしたが、各部の導電型を逆にしてｐチャネルＭ
ＯＳトランジスタを用いてもよい。

【００４８】図５（ａ）（ｂ）（ｃ）は、本発明の第２
の実施例に係るＤＲＡＭのセルアレイの平面図とそのＡ
―Ａ′及びＢ−Ｂ′断面図である。この実施例では、ｐ
⁺ 型シリコン基板１にｎ型埋込み層２４を介してｐ型エ
ピタキシャル層２が形成されたウェハを用いている。素
子形成用トレンチ５はｎ型埋込み層２４に達する深さに
形成され、この内部には側壁に絶縁膜２５を形成した状
態でｎ型多結晶シリコン膜によるプレート電極２６が埋
込み形成され、その表面にキャパシタ絶縁膜６を形成し
て、さらに蓄積電極７が埋込み形成されている。各プレ
ート電極２６は、トレンチ５の底部でｎ型埋込み層２４
にコンタクトしており、このｎ型埋込み層２４がプレー
ト電極配線となっている。その他は第１の実施例と同様
である。

【００４９】この実施例によると、プレート電極２６の
電位がｐ型エピタキシャル層２の電位と独立に設定する
ことができる。すなわちＭＯＳトランジスタの基板バイ
アスとプレート電極の印加電圧とを独立に設定すること
ができ、これによりＭＯＳトランジスタのカットオフ特
性の向上とキャパシタの信頼性向上を図ることができ
る。

【００５０】上記実施例においては、ｎ型埋込み層２４
を形成したｐ型シリコン基板１にｐ型エピタキシャル層
２を形成しているが、ｐ型シリコン基板１の代わりにｎ
型シリコン基板を用いることもできる。この場合にはｎ
型埋込み層２４を省略することができる。またｐ型エピ
タキシャル層２をｎ型エピタキシャル層として、そのメ
モリセルアレイ領域にｐ型ウェルを形成することもでき
る。さらに、ｎ型埋込み層２４は、ウェハ表面からの高
加速電圧によるイオン注入で形成してもよい。この方法
を用いる場合には、エピタキシャル・ウェハでなくても
よい。さらにｎ型埋込み層２４に相当するプレート電極
配線を、プレート電極２６からの不純物拡散により形成
することもできる。

【００５１】また上記実施例では、プレート電極２６と
してｎ型多結晶シリコン膜を用いたが、他の材料例え
ば、ｐ型多結晶シリコン，単結晶シリコン，ポーラス・
シリコン，またＷ，Ｔａ，Ｔｉ，Ｈｆ，Ｃｏ，Ｐｔ，Ｐ
ｄ等の金属又はこれらのシリサイド、さらにこれらの複
合膜を用いることもできる。

【００５２】図６（ａ）（ｂ）（ｃ）は、本発明の第３
の実施例に係るＤＲＡＭのセルアレイの平面図とそのＡ
―Ａ′及びＢ−Ｂ′断面図である。この実施例は、第１
の実施例の構造を僅かに変形したもので、第１の実施例
で局所配線として形成したｎ型多結晶シリコン膜１２に
相当するｎ型多結晶シリコン膜３０が、ゲート電極１１
上を横切って連続的に配設されている。ゲート電極１１
と多結晶シリコン膜３０とはシリコン酸化膜３１により
分離されている。このｎ型シリコン膜３０は、各メモリ
セル毎に分離されたｎ型拡散層１３を接続すると同時
に、ビット線配線を構成している。

【００５３】この実施例によれば、ｎ型多結晶シリコン
膜３０の加工はゲート電極１１と直交する方向のみであ
る。したがって、第１の実施例に比べてさらにセル面積
の縮小が可能になる。この実施例の構造も、第１の実施
例の場合と同様の変形が可能である。

【００５４】図７（ａ）（ｂ）（ｃ）は、本発明の第４
の実施例に係るＤＲＡＭのセルアレイの平面図とそのＡ
―Ａ′及びＢ−Ｂ′断面図である。この実施例は、第３
の実施例の構造を僅かに変形したもので、ｎ型多結晶シ
リコン膜３０が、ゲート電極１１の下を通って連続的に
配設されている。第３の実施例と同様に、ｎ型シリコン
膜３０は各メモリセル毎に分離されたｎ型拡散層１３を
接続すると同時に、ビット線配線を構成している。

【００５５】図８（ａ）（ｂ）（ｃ）は、本発明の第５
の実施例に係るＤＲＡＭのセルアレイの平面図とそのＡ
―Ａ′及びＢ−Ｂ′断面図である。この実施例では、ゲ
ート電極１１がパターン形成されたウェハに層間絶縁膜
４０が形成され、この上にビット線４１が配設されてい
る。ビット線コンタクト部４２は、ビット線方向に見た
ときに一つおきの素子分離領域上に、ｎ型拡散層１３に
コンタクトできる大きさに形成されている。

【００５６】この実施例によれば、これまでの実施例に
比べてビット線４１とゲート電極１１間の容量を小さく
することができる。これにより、高速動作が可能にな
り、またノイズ低減が図られる。

【００５７】図９（ａ）（ｂ）（ｃ）は、本発明の第６
の実施例に係るＤＲＡＭのセルアレイの平面図とそのＡ
―Ａ′及びＢ−Ｂ′断面図である。この実施例は、第５
の実施例を僅かに変形したもので、隣接するビット線４
１の間で、ビット線コンタクト４２が位置をずらして配
置されている。

【００５８】この実施例によると、ビット線４１のビッ
ト線コンタクト４２に対する余裕を大きくとることがで
き、ビット線の配線抵抗を小さくすることができる。

【００５９】図１０（ａ）（ｂ）（ｃ）は、本発明の第
７の実施例に係るＤＲＡＭのセルアレイの平面図とその
Ａ―Ａ′及びＢ−Ｂ′断面図である。この実施例では、
上記二つの実施例に対して、ビット線コンタクト４２
が、ビット線４１下のすべての素子分離領域に形成され
ている。

【００６０】この実施例によれば、ビット線コンタクト
抵抗が下がり、高速動作が可能になる。

【００６１】図１１（ａ）（ｂ）（ｃ）は、本発明の第
８の実施例に係るＤＲＡＭのセルアレイの平面図とその
Ａ―Ａ′及びＢ−Ｂ′断面図である。この実施例は、図
６の実施例の構造を基本として、ワード線方向の素子分
離用トレンチ３と素子形成用トレンチ５とが接して形成
されている。したがって素子領域１４のワード線方向に
はキャパシタ及びＭＯＳトランジスタは形成されておら
ず、ビット線方向に沿って一つのメモリセルを構成する
ＭＯＳトランジスタとキャパシタが二つに分割されて形
成されている。

【００６２】この実施例によると、ワード線方向のメモ
リセルの大きさをより小さくすることができ、高密度Ｄ
ＲＡＭが得られる。またＭＯＳトランジスタのゲート容
量がこれまでの実施例に比べて小さくなり、一層の高速
動作が可能になる。

【００６３】図１２（ａ）（ｂ）（ｃ）は、本発明の第
９の実施例に係るＤＲＡＭのセルアレイの平面図とその
Ａ―Ａ′及びＢ−Ｂ′断面図である。この実施例は、ワ
ード線方向のセル間を図１１の実施例と同様に縮小し、
ビット線構造として図１０と同様の構造を用いたもので
ある。

【００６４】この実施例によれば、セル面積の縮小、ゲ
ート容量の減少、及びビット線コンタクト抵抗の低減が
図られる。

【００６５】図１３（ａ）（ｂ）（ｃ）は、本発明の第
１０の実施例に係るＤＲＡＭのセルアレイの平面図とそ
のＡ―Ａ′及びＢ−Ｂ′断面図である。この実施例は、
図８の実施例の構造を変形したもので、図８の実施例に
比べてビット線コンタクト４２を減らした実施例であ
る。

【００６６】次に、本発明の別の実施例について説明す
る。なお、以下に説明する実施例においては、トレンチ
による素子分離は行っていない。

【００６７】図１４（ａ）（ｂ）（ｃ）は、本発明の第
１１の実施例に係わるＤＲＡＭのセルアレイの平面図と
そのＡ−Ａ′及びＢ−Ｂ′断面図である。ｐ⁺ 型シリコ
ン基板１上にｐ型エピタキシャルシリコン層２を形成し
た領域にメモリセルを形成する。このメモリセル領域
は、素子分離領域１５により線状の素子領域１４に分け
られている。

【００６８】素子領域１４とワード線１１との交差部に
は、トレンチ５が設けられている。トレンチ５の上部に
はトレンチ側壁をチャネルとする縦型トランジスタが形
成され、その下部に情報記憶用のＭＯＳキャパシタが形
成されている。ＭＯＳキャパシタのプレート電極は本実
施例ではｐ⁺ シリコン基板１である。蓄積電極７はキャ
パシタ絶縁膜６を介してトレンチ５の下部に埋め込まれ
ている。蓄積電極７はトレンチ５の側面にて側壁コンタ
クト８を介してｎ型拡散層９と接続されている。トラン
スファゲートは前記縦型ＭＯＳトランジスタより形成さ
れており、ｎ型拡散層９及びｎ型拡散層１３がそれぞれ
ソース及びドレイン（又はその逆）となり、ｎ型拡散層
１３に与えられた電位がｎ型拡散層７及び側壁コンタク
ト８を介して蓄積電極７に蓄えられる。

【００６９】ワード線（ゲート電極）１１がパターン形
成されたウェハに層間絶縁膜４０が形成され、この上に
ビット線４１が配設されている。そして、隣り合ったワ
ード線１１の間の素子領域１４にビット線コンタクト４
２を形成し、ビット線４１と拡散層１３とが接続される
ものとなっている。

【００７０】このような構成であれば、拡散層１３自体
がビット線となるのではなく、ワード線１１と重ならな
い部分において拡散層１３にビット線４１がコンタクト
しているので、拡散層１３を含めたビット線抵抗を下げ
ることができる。従って、セル面積を縮小しても十分低
いビット線抵抗を確保することができ、素子の微細化，
高密度化に有効である。また、ワード線１１をマスクと
して拡散層１３を形成することにより、ワード線１１の
下まで拡散層１３が形成されるのを防止でき、これによ
りビット線とワード線間の容量を小さくできる利点もあ
る。

【００７１】図１５（ａ）（ｂ）（ｃ）は、本発明の第
１２の実施例に係わるＤＲＡＭのセルアレイの平面図と
そのＡ−Ａ′及びＢ−Ｂ′断面図である。この実施例で
は、トレンチ５は素子領域１４とゲート電極１１の交点
に存在するが、ワード線１１に垂直方向にはトレンチ５
は一直線上には存在せず、ワード線１１に平行方向に規
則的にずれている。そして、トレンチ５で素子領域を分
断することなく、素子領域１４が連続している。また、
この実施例では拡散層１３がビット線を兼ねるものとな
っている。

【００７２】このような構成であれば、トレンチ５を素
子領域１４とワード線１１の交点中心からずらすことに
より、トレンチ部分での素子領域１４の残り幅を大きく
することができ、トレンチ５の存在による拡散層１３か
らなるビット線の抵抗増大を極力抑えることができる。

【００７３】なお、これらの実施例においては、第１の
実施例において説明したような各種変形が可能である。

【００７４】次に、本発明の別の実施例について説明す
る。以下の、実施例はＮＡＮＤセル構造の例である。

【００７５】図１６は本発明の第１３の実施例に係わる
ＤＲＡＭのメモリセル構成を示す平面図、図１７（ａ）
（ｂ）は図１６の矢視Ａ−Ａ′断面及びＢ−Ｂ′断面を
示す図である。

【００７６】ｐ⁺ 型シリコン基板１０１上にｐ型エピタ
キシャルシリコン層１０２を形成した領域に、各セル毎
にトレンチ１１２を形成してメモリセルが形成されてい
る。トレンチ１１２は、ＳＤＧ領域１１６（ソース，チ
ャネル，及びドレインの各領域からなる活性領域）とゲ
ート電極１０８の交点に形成されている。トレンチ１１
２の上部は縦型ＭＯＳトランジスタでその下部に情報記
憶用のＭＯＳキャパシタが存在する。ＭＯＳキャパシタ
のプレート電極は、本実施例ではｐ⁺ シリコン基板１０
１である。蓄積電極１０５は、キャパシタ絶縁膜１０４
を介してトレンチ１１２の下部に埋込まれている。蓄積
電極１０５は、トレンチ１１２の側面にて、側壁コンタ
クト１３８を介してｎ型拡散層１０６と接続されてい
る。

【００７７】トランスファーゲートは縦型ＭＯＳトラン
ジスタにより形成されており、ｎ型拡散層１０９及びｎ
型拡散層１０６がそれぞれソース及びドレイン（又は、
その逆）となり、ｎ型拡散層１０９に与えられた電位が
ｎ型拡散層１０６及び側壁コンタクト１３８を介して、
蓄積電極１０５に蓄えられる。また、転送用ＭＯＳトラ
ンジスタは本実施例では平面ＭＯＳトランジスタ１１５
で形成されている。

【００７８】図１８は、本実施例に係わるメモリセルの
回路構成を示す等価回路図である。Ｎ₁ は第１の読出し
／書込みノードであり、この第１の読出し／書込みノー
ドに第１の転送用ＭＯＳトランジスタＱ₁₁のドレインが
接続されている。Ｑ₁₁のソース側には、複数の転送用Ｍ
ＯＳトランジスタＱ₂₁，Ｑ₃₁，Ｑ₄₁（本例では３個）が
直列に接続されている。これら４つの転送用ＭＯＳトラ
ンジスタＱ₁₁〜Ｑ₄₁の各ソースには、縦型ＭＯＳトラン
ジスタＱ₁₂，Ｑ₂₂，Ｑ₃₂，Ｑ₄₂のドレインがそれぞれ接
続されている。そして、これら４つの縦型ＭＯＳトラン
ジスタＱ₁₂〜Ｑ₄₂の各ソースに、情報記憶用のキャパシ
タＣ₁ ，Ｃ₂ ，Ｃ₃ ，Ｃ₄ がそれぞれ接続されている。

【００７９】上記のＤＲＡＭセルにおける直列接続され
た４個の転送用ＭＯＳトランジスタＱ₁₁〜Ｑ₄₁の各ゲー
トは対応してワード線ＷＬ₁ 〜ＷＬ₄ に接続されてお
り、上記第１の読出し／書込みノードＮ₁ はビット線Ｂ
Ｌに接続されており、キャパシタＣ₁ 〜Ｃ₄ の各他端は
基板バイアスＶsub に共通に接続されている。

【００８０】次に、本実施例におけるメモリセルの製造
方法を図１９及び図２０を参照して説明する。

【００８１】まず、図１９（ａ）に示すように、例えば
ボロン濃度１×１０¹⁹ｃｍ^-3のｐ⁺型シリコン基板１０
１上に、例えばボロン濃度１×１０¹⁵ｃｍ^-3のｐ型シリ
コン層１０２を少なくともメモリセルを含む領域にエピ
タキシャル成長させる、エピタキシャル層１０２の厚さ
は例えば２μｍである。続いて、ボロンをイオン注入し
てウェル拡散を行い、セル部にウェルを形成する。その
後、素子分離のためのフィールド酸化膜１０３を形成す
る。

【００８２】次いで、図１９（ｂ）に示すように、ｐ型
エピタキシャルシリコン層１０２上に、シリコン酸化膜
１１３及びシリコン窒化膜（図示せず）からなるトレン
チマスクを積層形成し、リソグラフィと反応性イオンエ
ッチング技術によりトレンチ１１２を形成する。続い
て、トレンチマスクのシリコン窒化膜を除去し、シリコ
ン酸化膜１１３を残置する。

【００８３】次いで、図１９（ｃ）に示すように、キャ
パシタ絶縁膜１０４（例えば、シリコン酸化膜／シリコ
ン窒化膜／シリコン酸化膜、実効膜厚１０ｎｍ）を形成
し、蓄積電極となる第１の多結晶シリコン膜１０５を全
面に堆積する。続いて、ｎ型不純物として例えば砒素
（Ａｓ）をイオン注入することにより、多結晶シリコン
膜１０５にドーピングを行う。

【００８４】次いで、図１９（ｄ）に示すように、例え
ばＣＤＥ（ケミカル・ドライ・エッチング）により、エ
ピタキシャルシリコン層１０２の上面より多結晶シリコ
ン膜１０５を、例えば１．５μｍエッチングする。続い
て、多結晶シリコン膜１０５をエッチングしたトレンチ
側面部分に露出したキャパシタ絶縁膜１０４を除去す
る。

【００８５】次いで、図２０（ａ）に示すように、第２
の多結晶シリコン１１４を全面に堆積する。続いて、例
えば反応性イオンエッチングにより、エピタキシャルシ
リコン層１０２の上面より多結晶シリコン膜１１４を、
例えば１．２μｍエッチングする。その後、例えば９０
０℃で３０分アニールすることにより、多結晶シリコン
膜１０５にドーピングした砒素をトレンチ側面にまで拡
散させ、ｎ型拡散層を形成することにより、蓄積電極と
トレンチ側面との接続を行う。

【００８６】次いで、図２０（ｂ）に示すように、ゲー
ト酸化膜１０７を形成し、さらに第３の多結晶シリコン
膜１０８を全面に堆積する。その後、例えばＰＯＣｌ₃
拡散を行うことにより、多結晶シリコン膜１０８にドー
ピングを行う。

【００８７】次いで、図２０（ｃ）に示すように、リソ
グラフィと反応性イオンエッチングにより、縦型ＭＯＳ
トランジスタ及び転送用ＭＯＳトランジスタのゲート電
極１０８を形成し、イオン注入技術によりソース・ドレ
イン拡散層１０９を形成する。

【００８８】次いで、図２０（ｄ）に示すように、層間
絶縁膜１１８を形成し、ビット線コンタクト１１０をリ
ソグラフィとエッチング技術により形成し、ビット線材
を全面に堆積し、ビット線１１１を加工し、さらに上層
の配線層を加工し完成する。

【００８９】このように本実施例によれば、シリコン基
板１０１及びエピタキシャル層１０２にトレンチ１１２
を形成し、このトレンチ１１２内にキャパシタ及びトラ
ンスファーゲートとしての縦型ＭＯＳトランジスタを形
成しているので、十分な蓄積容量を確保すると共に、下
地段差を減らすことができる。このため、ビット線等を
形成する時における上層配線の加工を極めて容易に行う
ことができる。しかも、トランスファーゲートを縦型Ｍ
ＯＳトランジスタで形成しているため、ショートチャネ
ル効果によるしきい値低下の問題を避けることができ、
集積度の向上と共にカットオフ特性及び信頼性の向上を
はかることが可能となる。

【００９０】また、既存のプロセス技術でより高い集積
度を実現でき、ビット単価を大幅に低減することができ
る。従って、磁気ディスクなどの記憶媒体の代替として
使用するために、低価格で大容量のＤＲＡＭを既存の技
術で実現したい場合には好適である。

【００９１】上記実施例では、ｐ⁺ シリコン基板１０１
を用いているが、シリコン基板の少なくともセルを含む
領域に例えばボロンをイオン注入することにより、トレ
ンチが形成されるシリコン基板の表面層（例えば、シリ
コン基板の表面より５μｍの深さまで）だけをｐ⁺ 領域
にしてもよい。また、例えばＢＰＳＧを用いた固相拡散
によりシリコン基板表面層をｐ⁺ 化してもよい。さら
に、例えばＢＮ（ボロンナイトライド）を用いた気相拡
散を用いてもよい。

【００９２】また、上記実施例で用いているｐ⁺ シリコ
ン基板１０１の代わりにｎ⁺ シリコン基板を用いるか、
シリコン基板の少なくともセルを含む領域の表面層をｎ
⁺ 化してもよい。この構造においては、ｎ⁺ 基板に印加
する電圧と、縦型ＭＯＳトランジスタ及び転送用ＭＯＳ
トランジスタを含むｐウェルに印加する電圧を別に設定
することが可能となる。

【００９３】また、上記実施例では少なくともメモリセ
ルを含む領域にｐ型エピタキシャル層１０２及びｐ型ウ
ェル層を形成しているが、ｐ型ウェル層を形成しなくて
もよい。また、少なくともメモリセルを含む領域にｎ型
エピタキシャル層及びｐ型ウェル層を形成してもよい。

【００９４】また、上記実施例では、キャパシタ絶縁膜
として、シリコン酸化膜／シリコン窒化膜／シリコン酸
化膜の３層構造を用いているが、シリコン酸化膜，シリ
コン窒化膜，タンタル酸化膜，ハフニウム酸化膜，強誘
電体，常誘電体等の単層膜及びこれらの複合膜を用いて
もよい。

【００９５】また、上記実施例においては、蓄積電極１
０５として砒素（Ａｓ）をイオン注入したｎ型多結晶シ
リコンを用いているが、砒素を例えばＡｓＳＧを用いた
固相拡散により多結晶シリコンにドーピングしてもよ
い。

【００９６】また、多結晶シリコン形成時にＡｓを混入
させることにより、いわゆるＡｓドープポリシリコンを
用いてもよい。また、Ａｓの代わりに、リン（Ｐ）イオ
ン注入，ＰＯＣｌ₃ 拡散，ＰＳＧ拡散等で多結晶シリコ
ンにドーピングしてもよい。また、多結晶シリコン形成
時にＰを混入させることにより、いわゆるＰドープポリ
シリコンを用いてもよい。さらに、砒素又はリンの代わ
りにボロン（Ｂ）をイオン注入又は例えばＢＳＧを用い
た固相拡散により多結晶シリコンにドーピングすること
によりｐ型多結晶シリコンとしてもよい。また、ボロン
ドープポリシリコンを用いてもよい。

【００９７】さらに、蓄積電極１０５の材料として、多
結晶シリコン以外の材料、例えば単結晶シリコン，ポー
ラスシリコン，Ｗ，Ｔａ，Ｔｉ，Ｈｆ，Ｃｏ，Ｐｔ，Ｐ
ｄ等のメタル、又はこれらのメタルのシリサイド等を用
いてもよい。また、これらの材料の積層構造としてもよ
い。

【００９８】また、上記実施例ではゲート絶縁膜として
シリコン酸化膜（ゲート酸化膜１０７）を用いている
が、他の絶縁膜、例えばシリコン窒化膜，高誘電体膜の
単層膜及び複合膜を用いてもよい。

【００９９】また、上記実施例では、ゲート電極１０８
としてＰＯＣｌ₃ 拡散によりリンをドーピングした多結
晶シリコンを用いているが、蓄積電極１０５と同様の電
極構造にしてもよい。即ち、Ａｓをイオン注入又は固相
拡散によりドーピングした多結晶シリコン、Ａｓドープ
ポリシリコン、Ｐをイオン注入又は固相拡散によりドー
ピングした多結晶シリコン、Ｐドープポリシリコン、Ｂ
をイオン注入又は固相拡散によりドーピングした多結晶
シリコン、Ｂドープポリシリコン、単結晶シリコン、ポ
ーラスシリコン、Ｗ，Ｔａ，Ｔｉ，Ｈｆ，Ｃｏ，Ｐｔ，
Ｐｄ等のメタル、またこれらのメタルのシリサイド等を
用いてもよい。また、これらの材料の積層膜としてもよ
い。

【０１００】また、上記実施例においては、隣り合った
メモリセルの間の素子分離はＬＯＣＯＳによるフィール
ド酸化膜形状を示してあるが、例えばトレンチ分離，Ｍ
ＯＡＴ分離、等の他の素子分離方法を用いてもよい。

【０１０１】図２１は第１４の実施例に係わるＤＲＡＭ
のメモリセル構成を説明するためのもので、（ａ）は平
面図、（ｂ）は（ａ）の矢視Ａ−Ａ′断面図である。

【０１０２】本実施例においては、ゲート電極１０８の
ビット線１１１に平行方向の長さは、トレンチ１１２の
開口部のビット線１１１に平行方向の長さと等しい。こ
のような配置にすることにより、ゲート電極１０８の幅
が短かくなり、セルサイズを小さくすることが可能とな
る。また、ゲート電極１０８とソース・ドレイン拡散層
１０９との接触面積を第１３の実施例に比較して減少さ
せることができるため、両者の間の容量が少なくなり、
動作速度を速めることが可能となる。

【０１０３】図２２は第１５の実施例に係わるＤＲＡＭ
のメモリセル構成を説明するためのもので、（ａ）は平
面図、（ｂ）は（ａ）の矢視Ｂ−Ｂ′断面図である。本
実施例においては、ＳＤＧ領域１１６とビット線１１１
に垂直方向のフィールド酸化膜１１７との境界にトレン
チ開口部が接している。この配置においては、縦型ＭＯ
Ｓトランジスタが転送用ＭＯＳトランジスタの役目も合
わせ持っている。図２２（ｂ）に示された断面図の縦型
ＭＯＳトランジスタの１２５の部分が転送用ＭＯＳトラ
ンジスタ部である。即ち、この部分を紙面を貫く方向に
電流を流すことにより隣りのメモリセルとの接続を行
う。このような配置にすることにより、ＳＤＧ領域１１
６のビット線１１１に垂直方向の長さを短かくすること
が可能となり、セルサイズを小さくできる。

【０１０４】また、本実施例においては、ゲート電極１
０８のビット線１１１に平行方向の長さはトレンチ１１
２の開口部のビット線１１１に平行方向に長さと等しい
が、第１実施例と同様に、ゲート電極１０８のビット線
１１１に平行方向の長さの方が、トレンチ１１２の開口
部のビット線１１１に平行方向の長さよりも長く、ゲー
ト電極１０８とソース・ドレイン拡散層１０９がｐ型エ
ピタキシャルシリコン層１０２の表面でゲート絶縁膜１
０７を介して対向していてもよい。

【０１０５】図２３は第１６の実施例に係わるＤＲＡＭ
のメモリセル構成を説明するためのもので、（ａ）は平
面図（ｂ）は（ａ）の矢視Ａ−Ａ′断面図である、本実
施例においては、ゲート電極１０８のビット線１１１に
平行方向の長さは、トレンチ１１２の開口部のビット線
１１１に平行方向の長さよりも短かい。このため、ゲー
ト電極１０８の端は、トレンチ１１２の開口部よりもト
レンチの内側に存在する。このような配置にすることに
より、ゲート電極１０８のビット線１１１に平行方向の
長さを、第１３の実施例及び第１４の実施例よりも短か
くすることが可能となり、セルサイズが小さくなる。

【０１０６】図２４は第１７の実施例に係わるＤＲＡＭ
のメモリセル構成を説明するためのもので、（ａ）は平
面図、（ｂ）は（ａ）の矢視Ｂ−Ｂ′断面図、（ｃ）は
（ａ）の矢視Ｃ−Ｃ′断面図である。本実施例において
は、ＳＤＧ領域１１６のビット線１１１に垂直方向の長
さは、トレンチ１１２の開口部のビット線１１１に垂直
方向の長さよりも短かい。即ち、図２４（ｂ）に示すＢ
−Ｂ′断面におけるビット線１１１に垂直方向のフィー
ルド酸化膜１１７の長さは、図２４（ｃ）に示すＣ−
Ｃ′断面におけるビット線１１１に垂直方向のフィール
ド酸化膜１１７の長さよりも短かい。

【０１０７】この配置においては、第１５の実施例と同
様に、縦型ＭＯＳトランジスタが転送用ＭＯＳトランジ
スタの役目も合わせ持っている。また、本実施例では、
第１３の実施例及び第１５の実施例よりもビット線１１
１に垂直方向のＳＤＧ領域１１６の長さを短かくするこ
とが可能となり、セルサイズを小さくできる。

【０１０８】図２５は第１８の実施例に係るＤＲＡＭの
メモリセル構成を示す平面図、図２６は図２５の矢視Ａ
−Ａ′断面及び矢視Ｂ−Ｂ′断面を示している。本実施
例においては、ゲート電極１０８のビット線１１１に平
行方向の長さは、トレンチ１１２の開口部のビット線１
１１に平行方向の長さよりも短かい。また、ＳＤＧ領域
１１６のビット線１１１に垂直方向の長さは、トレンチ
１１２の開口部のビット線１１１に垂直方向の長さより
も短かい。このような配置にすることにより、第１６の
実施例及び第１７の実施例よりもセルサイズを小さくす
ることが可能となる。

【０１０９】図２７は第１９の実施例に係わるＤＲＡＭ
のメモリセル構成を説明するためのもので、（ａ）は平
面図、（ｂ）は（ａ）の矢視Ａ−Ａ′断面図である。本
実施例においては、１つのビット線コンタクトに対して
２つの転送用ＭＯＳトランジスタが直列接続されてい
る。ビット線コンタクト１１０₁ に接続されるのは、ゲ
ート電極１０８₁ 及び１０８₂ で構成される転送用ＭＯ
Ｓトランジスタである。ビット線コンタクト１１０₂ に
接続されるのはゲート電極１０８₃ 及び１０８₄で構成
される転送用ＭＯＳトランジスタである。また、ゲート
電極１０８₂ とゲート電極１０８₃ で構成される転送用
ＭＯＳトランジスタはソース・ドレイン拡散層１０９で
接続されており、フィールド酸化膜による素子分離領域
は存在しない。

【０１１０】ゲート電極１０８₂ とゲート電極１０８₃
の間に素子分離領域が存在しなくてもよいのは、前記２
つのゲート電極１０８₂ 及び１０８₃ が同時にオン状態
になることはないためで、前記素子分離が存在しなくて
もセルデータが破壊されることはないからである。この
ような配置にすることにより、ビット線１１１に平行方
向のセルの長さを短かくすることが可能となる。

【０１１１】図２８は、第２０の実施例に係るＤＲＡＭ
のメモリセル構成を示す断面図である。本実施例におい
ては、プレート電極はトレンチ下部にシリコン酸化膜１
２１を介して存在する埋込みプレート１２２である。埋
込みプレート１２２は、例えばＰ又はＡｓをドープした
多結晶シリコンで構成されている。また、埋込みプレー
ト１２２はトレンチ底部でｎ型拡散層１２０と接続され
ている。本実施例におけるキャパシタは埋込みプレート
１２２、キャパシタ絶縁膜１０４及び蓄積電極１０５か
ら構成される。

【０１１２】本実施例によれば、埋込みプレート１２２
の電位はｐ型シリコン基板１１９と独立に設定すること
が可能となる。これにより、転送用ＭＯＳトランジスタ
及び縦型ＭＯＳトランジスタに印加する基板バイアスと
埋込みプレートに印加するプレート電圧を独立に設定す
ることが可能となり、前記転送用ＭＯＳトランジスタ及
び縦型ＭＯＳトランジスタのカットオフ特性を向上さ
せ、さらにキャパシタの信頼性を向上させることができ
る。

【０１１３】なお、本実施例のｎ型拡散層１２０は、ト
レンチ底部から拡散させた場合の形状を想定している
が、必らずしもこのようにする必要はない。例えば、３
ＭｅＶ程度の高加速電圧でＰをイオン注入することによ
り、ｎ型拡散層１２０を形成してもよい。

【０１１４】また、上記実施例では埋込みプレート１２
２は多結晶シリコンから形成されているが、それ以外の
材料、例えば単結晶シリコン，ポーラスシリコン，Ｗ，
Ｔｅ，Ｔｉ，Ｈｆ，Ｃｏ，Ｐｔ，Ｐｄ等のメタル、又は
これらのメタルのシリサイド等を用いてもよい。また、
これらの材料の積層構造としてもよい。

【０１１５】図２９は、第２１の実施例に係わるＤＲＡ
Ｍのメモリセル構成を示す断面図である。本実施例にお
いては、第２０の実施例と同様に、プレート電極はトレ
ンチ下部にシリコン酸化膜１２１を介して存在する埋込
みプレート１２２である。また、基板構造はｐ型シリコ
ン基板１１９上にｎ型拡散層１２０が存在し、その上部
はｐ型エピタキシャルシリコン層１０２である。

【０１１６】本実施例によれば、ｎ型拡散層１２０の製
造方法を第２０の実施例に比較して簡略化できる。ま
た、本実施例のｐ型シリコン基板の代わりにｎ型シリコ
ン基板を用いてもよい。さらに、ｎ型シリコン基板の表
面にｎ型拡散層１２０を形成せず、直接ｐ型エピタキシ
ャルシリコン層１０２を形成してもよい。また、本実施
例のｐ型エピタキシャルシリコン層１０２の代わりにｎ
型エピタキシャル層を用い、少なくともメモリセルを含
む領域にｐ型ウェルを形成してもよい。さらに、エピタ
キシャルシリコン層を形成せず、ｎ型シリコン基板を用
い、少なくともメモリセルを含む領域にｐ型ウェルを形
成してもよい。

【０１１７】図３０は第２２の実施例に係わるＤＲＡＭ
のメモリセル構成を示す断面図である。本実施例におい
ては、ｐ型シリコン基板１１９を用いる。そして、少な
くともキャパシタ部分を含むトレンチ周囲のｐ型不純物
濃度を、それ以外のメモリセル部のｐ型不純物濃度より
も高く設定し、ｐ⁺ 拡散層１２３とすることにより、プ
レート電極としている。このような構造にすることによ
りエピタキシャルシリコン層を用いることなく、メモリ
セルを形成することが可能となる。それにより、製造方
法の簡略化及びコスト低減が実現できる。

【０１１８】図３１は第２３の実施例に係わるＤＲＡＭ
のメモリセル構成を示す断面図である。本実施例におい
ては、ｐ型シリコン基板１１９を用いる。そして、例え
ば３ＭｅＶ程度の高加速電圧でＢを少なくともメモリセ
ルを含む領域にイオン注入することにより、ｐ⁺ 拡散層
１２４を形成する。このような構造にすることによりエ
ピタキシャル層を用いることなく、メモリセルを形成す
ることが可能となる。それにより、製造方法の簡略化及
びコスト低減が実現できる。

【０１１９】また、本実施例のｐ型シリコン基板の代わ
りにｎ型シリコン基板を用い、例えば、３ＭｅＶ程度の
高加速電圧でＢ又はＰを少なくともメモリセルを含む領
域にイオン注入することにより、ｐ⁺ 又はｎ⁺ 拡散層を
形成し、さらにｐ⁺ 又はｎ⁺拡散層の上部の少なくとも
メモリセルを含む領域にｐ型ウェルを形成した構造でも
よい。

【０１２０】図３２は第２４の実施例に係わるＤＲＡＭ
のメモリセル構成を示す平面図、図３３は図３２の矢視
Ａ−Ａ′断面及びＢ−Ｂ′断面を示している。本実施例
においては、縦型トランジスタ及びキャパシタを含む素
子形成用トレンチ１１２の周囲に、素子分離用トレンチ
１２７を形成する。そして、素子分離用トレンチ１２７
は、例えばシリコン酸化膜１２８を充填する。さらに、
転送用ＭＯＳトランジスタを直列接続するために、島状
に弧立したＳＤＧ領域１１６を、例えばポリシリコン１
２６を用いて、ビット線１１１に平行方向に接続する。
本実施例においては、ビット線コンタクト部１１０を含
めて４個のポリシリコン１２６を用いることにより、４
つの転送用ＭＯＳトランジスタを直列接続している。

【０１２１】このような構造を採用することにより、ト
レンチ側壁に存在するｎ型拡散層１０６と相対するトレ
ンチ側壁に存在するｎ型拡散層１０６の間には素子分離
用トレンチ１２７が存在するため、前記２つのｎ型拡散
層間をパンチスルーによる電流が流れることはない。こ
のため、隣り合うトレンチ１１２間の距離を短かくする
ことが可能となり、メモリセル面積を小さくできる。

【０１２２】本実施例における素子分離用トレンチ１２
７の深さは、ｎ型拡散層１０６よりも深ければよく、例
えばトレンチ１１２より深くしてもよい。また、素子分
離用トレンチ１２７の内部に埋込む材料は、シリコン酸
化膜に限らず、例えばＰＳＧ，ＢＳＧ，ＢＰＳＧ，シリ
コン窒化膜，ポリシリコン等の単層膜及びこれらの複合
膜でもよい。また、素子分離用トレンチ１２７及びポリ
シリコン１２６のうち少なくとも一方はビット線コンタ
クト部にはなくてもよい。さらに、接続用ポリシリコン
１２６は他の材質、例えばアモルファスシリコン，単結
晶シリコン，メタル，シリサイド等の単層膜又はこれら
の複合膜でもよい。

【０１２３】図３４は第２５の実施例に係わるＤＲＡＭ
のメモリセル構成を示す平面図、図３５は図３４の矢視
Ａ−Ａ′断面及びＢ−Ｂ′断面を示している。本実施例
においては、縦型トランジスタ及びキャパシタを含むト
レンチ１１２の周囲に、素子分離用トレンチ１２７を形
成する。そして、素子分離用トレンチ１２７には、例え
ば、シリコン酸化膜１２８を充填する。さらに、転送用
ＭＯＳトランジスタを直列接続するために、島状に弧立
したＳＤＧ領域１１６を、例えば、ポリシリコン１２６
を用いて、ビット線１１１に平行方向に接続する。ま
た、図３５（ｂ）に示すように、転送用ＭＯＳトランジ
スタ部のゲート電極１０８の下にもポリシリコン１２６
が存在するため、転送用ＭＯＳトランジスタのチャネル
層は前記ポリシリコン１０６の表面又は内部に形成され
る。

【０１２４】本実施例においては、４つの転送用ＭＯＳ
トランジスタを直列に接続しているが、ポリシリコン１
２６は第２４の実施例と異なり、ＳＤＧ領域１１６上で
切れることはなく、転送用ＭＯＳトランジスタを介して
全て連続している。このため、ポリシリコン１２６の加
工のための領域を設ける必要がないため、トレンチ１１
２と素子分離用トレンチ１２７との距離を狭めることが
可能となり、セル面積を小さくできる。なお、ポリシリ
コン１２６はゲート電極１０８をマスクとしたイオン注
入により低抵抗化されて接続電極として作用するが、ゲ
ート電極１０８の下では低抵抗化されず、素子形成用の
半導体基板として作用する。

【０１２５】本実施例における素子分離用トレンチ１２
７の深さは、ｎ型拡散層１０６よりも深ければよく、例
えばトレンチ１１２よりも深くてもよい。また、素子分
離用トレンチ１２７の内部に埋込む材料は、シリコン酸
化膜に限らず、例えばＰＳＧ，ＢＳＧ，ＢＰＳＧ，シリ
コン窒化膜，ポリシリコン等の単層膜及びこれらの複合
膜でもよい。また、素子分離用トレンチ１２７及びポリ
シリコン１２６のうち少なくとも一方は、ビット線コン
タクト部になくてもよい。さらに、接続用ポリシリコン
１２６は他の材質、例えばアモルファスシリコン，単結
晶シリコン，ゲルマニウム，メタル，シリサイド等の単
層膜又はこれらの複合膜でもよい。また、本実施例にお
いては、接続用ポリシリコン１２６のビット線１１１に
垂直方向の長さはＳＤＧ領域１１６の長さと一致してい
るが、必らずしも一致する必要はなく、転送用ＭＯＳト
ランジスタのチャネル層の少なくとも一部が、接続用ポ
リシリコン１２６の表面又は内部に形成されればよい。

【０１２６】図３６は第２６の実施例に係るＤＲＡＭの
メモリセル構成を説明するためのもので、（ａ）は平面
図、（ｂ）は（ａ）の矢視Ａ−Ａ′断面図である。本実
施例においては、第２４及び第２５の実施例と同様に、
トレンチ１１２の周囲に、素子分離用トレンチ１２７を
形成する。そして、転送用ＭＯＳトランジスタを直列接
続するために、島状に弧立したＳＤＧ領域１１６を、例
えばポリシリコン１２６を用いてビット線方向に接続す
る。ポリシリコン１２６のビット線１１１に垂直方向の
長さは、トレンチ１１２のビット線１１１に垂直方向の
長さと等しいか、又は短かい。

【０１２７】本実施例によれば、ポリシリコン１２６の
ビット線１１１に垂直方向の長さを短かくできるため、
ビット線１１１の容量を減少させることが可能となる。
本実施例における素子分離用トレンチ１２７の深さは、
ｎ型拡散層１０６よりも深ければよく、例えば、トレン
チ１１２よりも深くてもよい。

【０１２８】また、素子分離用トレンチ１２７の内部に
埋込む材料は、シリコン酸化膜に限らず、例えばＰＳ
Ｇ，ＢＳＧ，ＢＰＳＧ，シリコン窒化膜，ポリシリコン
等の単層膜及びこれらの複合膜でもよい。また、素子分
離用１２７及びポリシリコン１２６のうち少なくとも一
方は、ビット線コンタクト部になくてもよい。さらに、
接続用ポリシリコン１２６は他の材質、例えばアモルフ
ァスシリコン，単結晶シリコン，ゲルマニウム，メタ
ル，シリサイド等の単層膜又はこれらの複合膜でもよ
い。

【０１２９】図３７は第２７の実施例に係わるＤＲＡＭ
のメモリセル構成を示す平面図、図３８は図３７の矢視
Ａ−Ａ′断面及びＣ−Ｃ′断面を示している。本実施例
においてはｎ型拡散層１０６及び側壁コンタクト１３８
をトレンチ１１２の４つの側面のうちの１つの側面にだ
け選択的に形成する。しかも、図３８に示すように、１
つのビット線コンタクト１１０に直列接続された転送用
ＭＯＳトランジスタを持つキャパシタのｎ型拡散層１０
６及び側壁コンタクト１３８は、トレンチ１１２の４つ
の側面のうちの同一の側面に選択的に形成されている。
また、ビット線１１１に対して垂直方向に隣り合ったメ
モリセルのｎ型拡散層１０６及び側壁コンタクト１３８
の形成されているトレンチ１１２の側面は、異なった側
面であり、しかもトレンチ１１２の４つの側面のうちの
対向する２つの側面である。

【０１３０】このような配置にすることにより、隣り合
ったｎ型拡散層１０６の間の膜離を大きくすることが可
能となり、隣り合ったトレンチ１１２の間の距離を小さ
くすることによりセルサイズを小さくできる。

【０１３１】ｎ型拡散層１０６及び側壁コンタクト１３
８を形成する側面の選択の方法は、本実施例の主旨を逸
脱しない範囲で、変形して実施してもかまわない。例え
ば、図３９に示すように、ビット線１１０に対して垂直
方向には同一のトレンチ１１２の側面にｎ型拡散層１０
６を形成し、ビット線１１０に対して平行方向にはトレ
ンチ１１２の対向する２つの側面に交互にｎ型拡散層１
０６及び側壁コンタクト１３８を形成する。

【０１３２】図４０は第２８の実施例に係わるＤＲＡＭ
のメモリセル構成を説明するためのもので、（ａ）は平
面図、（ｂ）は（ａ）の矢視Ａ−Ａ′断面図である。本
実施例においては、トレンチ１１２の４つの側面はビッ
ト線１１１と平行ではなく、例えば４５°の方向に形成
されている。さらに、ｎ型拡散層１０６及び側壁コンタ
クト１３８はトレンチ１１２の４つの側面のうち、隣り
合った２つの側面にだけ選択的に形成する。しかも、図
４０（ａ）に示すように、１つのビット線コンタクト１
１０に直列接続された転送用ＭＯＳトランジスタを持つ
キャパシタのｎ型拡散層１０６及び側壁コンタクト１３
８は、トレンチ１１２の４つの側面のうちの同一の２つ
の側面に選択的に形成されている。また、ビット線１１
１に対して垂直方向に隣り合ったメモリセルのｎ型拡散
層１０６及び側壁コンタクト１３８の形成されているト
レンチ１１２の側面は、異なった側面であり、しかも、
トレンチ１１２の４つの側面のうちの対向する側面であ
る。

【０１３３】このような配置にすることにより、隣り合
ったｎ型拡散層１０６の間の距離を大きくすることが可
能となり、隣りあったトレンチ１１２の間の距離を小さ
くすることによりセルサイズを小さくできる。また、第
２７の実施例に比較して、側壁コンタクト１３８の面積
を大きくすることが可能となるため、側壁コンタクトの
コンタクト抵抗を下げることができる。ｎ型拡散層１０
６及び側壁コンタクト１３８を形成する側面の選択の方
法は、本実施例の主旨を逸脱しない範囲で変形して実施
してもかまわない。

【０１３４】図４１は第２９の実施例に係わるＤＲＡＭ
のメモリセル構成を示す平面図、図４２はｎ型拡散層１
０６及び側壁コンタクト１３８を含むｐ型エピタキシャ
ルシリコン層１０２の表面に平行な面での断面図であ
る。本実施例においては、前記断面における形状が円又
は楕円であるトレンチ１１２の側壁のうち、図４２
（ａ）に示すように、中心からの角度が１８０度を越え
ない領域にｎ型拡散層１０６及び側壁コンタクト１３８
を形成する。しかも、１つのビット線コンタクト１１０
に直列接された転送用ＭＯＳトランジスタを持つキャパ
シタのｎ型拡散層１０６及び側壁コンタクト１３８はト
レンチ１１２の同一領域に形成されている。また、ビッ
ト線１１１に対して垂直方向に隣り合ったメモリセルの
ｎ型拡散層１０６及び側壁コンタクト１３８の形成され
ているトレンチ１１２の側面は異なった側面であり、し
かも、トレンチ１１２の中心に対して、点対称な部分で
ある。

【０１３５】このような配置にすることにより、隣り合
ったｎ型拡散層１０６の間の距離を大きくすることが可
能となり、隣り合ったトレンチ１１２の間の距離を小さ
くすることによりセルサイズを小さくできる。

【０１３６】ｎ型拡散層１０６及び側壁コンタクト１３
８を形成する領域は、本実施例の主旨を逸脱しない範囲
で変形して実施例してもかまわない。例えば、図４２
（ｂ）に示すようにトレンチ１１２の中心を中心にし
て、ｎ型拡散層１０６及び側壁コンタクト１３８の位置
を任意の角度、対象となるトレンチ１１２について回転
させてもよい。

【０１３７】図４３は、第３０の実施例に係わるＤＲＡ
Ｍのメモリセル構成を示す断面図である。本実施例にお
いては、隣り合ったトレンチ１１２（ビット線１１１に
平行方向及び垂直方向の両方向に対して）のｎ型拡散層
１０６及び側壁コンタクト１３８のｐ型エピタキシャル
シリコン層１０２の表面からの距離は異なっている。

【０１３８】このような構造にすることにより、隣り合
ったトレンチ１１２のｎ型拡散層１０６の間の距離を大
きくすることが可能となり、隣り合ったトレンチ１１２
の間の距離を小さくすることによりセルサイズを小さく
できる。また、本実施例においては、トレンチ１１２の
深さは一定であるが、ｎ型拡散層１０６より下部のトレ
ンチ１１２の深さを一定にすることにより、キャパシタ
面積が一定になるようにしてもよい。

【０１３９】図３４は、第３１の実施例に係わるＤＲＡ
Ｍのメモリセル構成を示す断面図である。本実施例にお
いては、直列接続された転送用ＭＯＳトランジスタに縦
型トランジスタを介して接続された各キャパシタのｎ型
拡散層１０６及び側壁コンタクト１３８のｐ型エピタキ
シャルシリコン層１０２の表面からの距離は、ビット線
コンタクト１１０に最も近い前記ｎ型拡散層１０６及び
側壁コンタクト１３８が最も大きく、ビット線コンタク
ト１１０から離れるに従って、順番に小さくなる。

【０１４０】本実施例の構造によれば、直列接続された
転送用ＭＯＳトランジスタに縦型トランジスタを介して
接続された各キャパシタの蓄積容量と各キャパシタから
記憶情報を読出す時のビット線容量の比を、各キャパシ
タで等しいか、若しくは第１実施例よりも差を小さくで
きる。以下に、それについて説明する。

【０１４１】センスアンプからビット線コンタクト１１
０までのビット線１１１の容量をＣ_B とする。各キャパ
シタの容量を図１８に従って、ビット線コンタクト１１
０に近い方から、それぞれＣ₁ ，Ｃ₂ ，Ｃ₃ ，Ｃ₄ とす
る。この時、各キャパシタから記憶情報を読出す時のビ
ット線容量とキャパシタ容量との比は、ビット線コンタ
クト１１０に近い方から、それぞれＣ_B ／Ｃ₁ ，（Ｃ_B
＋Ｃ₁ ）／Ｃ₂ ，（Ｃ_B ＋Ｃ₁ ＋Ｃ₂ ）／Ｃ₃ ，（Ｃ_B
＋Ｃ₁ ＋Ｃ₂ ＋Ｃ₃ ）／Ｃ₄ で近似できる。即ち、ビッ
ト線コンタクト１１０から離れるに従って、読出そうと
しているキャパシタよりも、ビット線コンタクト１１０
に近いキャパシタの容量がビット線容量に加わる。そこ
で、ビット線コンタクト１１０から離れたキャパシタほ
ど蓄積容量を増やすことにより、ビット線容量と蓄積容
量の比を各キャパシタで等しいか、若しくは第１３の実
施例よりも差を小さくできる。

【０１４２】図４５は第３２の実施例に係るＤＲＡＭの
メモリセル構成を説明するためのもので、（ａ）は平面
図、（ｂ）は（ａ）の矢視Ａ−Ａ′断面図である。本実
施例においては、直列接続された転送用ＭＯＳトランジ
スタに接続された縦型トランジスタ及びキャパシタを有
するトレンチ１１２の開口部の大きさは、ビット線コン
タクト１１０に最も近い前記トレンチ１１２が最も小さ
く、ビット線コンタクト１１０から離れるに従って、順
番に大きくなる。

【０１４３】本実施例の構造によれば、第３１の実施例
と同様に、各キャパシタの蓄積容量と各キャパシタから
記憶情報を読み出す時のビット線容量の比を、各キャパ
シタで等しいか、若しくは第１３の実施例よりも差を小
さくすることが可能となる。

【０１４４】図４６は、第３３の実施例に係わるＤＲＡ
Ｍのメモリセル構成を示す断面図である。本実施例にお
いては、直列接続された転送用ＭＯＳ型トランジスタに
接続された縦型トランジスタ及びキャパシタを有するト
レンチ１１２の深さは、ビット線コンタクト１１０に最
も近い前記トレンチ１１２が最も浅く、ビット線コンタ
クト１１０から離れるに従って、順番に深くなる。

【０１４５】本実施例の構造によれば、第３１の実施例
と同様に、各キャパシタの蓄積容量と各キャパシタから
記憶情報を読み出す時のビット線容量の比を、各キャパ
シタで等しいか、若しくは第１３の実施例よりも差を小
さくすることが可能となる。

【０１４６】図４７は、第３４の実施例に係わるＤＲＡ
Ｍのメモリセル構成を示す断面図である。本実施例にお
いては、ｐ⁺ シリコン基板１０１の上にシリコン酸化膜
１３０を形成し、その上に単結晶シリコン層１３１を形
成した、いわゆるＳＯＩ（Silicon on Insulator）基板
を用いる。前記ＳＯＩ基板を用いることにより、α線の
入射によりｐ⁺ シリコン基板１０１に発生した電子及び
正孔がｎ型拡散層１０６に到達する確率が減少するた
め、ソフトエラーが起こりにくくなる。

【０１４７】本実施例ではｐ⁺ シリコン基板１０１を用
いたが、ｎ⁺ シリコン基板を用いてもよい。さらには、
ＧａＡｓ，ＩｎＰ，ＧａＰ等の化合物半導体、また、
Ｗ，Ｔａ，Ｔｉ，Ａｌ等の金属を用いてもよい。また、
シリコン酸化膜１３０の代わりに、シリコン窒化膜，Ａ
ｌ₂ Ｏ₃ ，チタン酸化物，タンタル酸化物などの絶縁膜
及びこれらの２層膜，又は多層膜でもよい。さらに、シ
リコン酸化膜１３０の上に、多結晶シリコン層を形成し
てもよい。

【０１４８】図４８は、第３５の実施例に係わるＤＲＡ
Ｍのメモリセル構成を示す断面図である。本実施例にお
いては、ｐ⁺ シリコン基板１０１の上にシリコン酸化膜
１３０を形成し、その上に単結晶シリコン層１３１を形
成した、いわゆるＳＯＩ（Silicon On Insulator）基板
を用いる。そして、キャパシタ絶縁膜１０４のトレンチ
１１２の側面でのエッジは、シリコン酸化膜１３０の中
に存在する。すなわち、シリコン酸化膜１３０はトレン
チ１１２の側面で、キャパシタ絶縁膜１０４と蓄積電極
１０５の両方に接している。

【０１４９】本構造によれば、ソフトエラーが起こりに
くくなる。さらに、文献；ＶＬＳＩSymposium Digest,p
p97,1987“A BAND-TO-BAND TUNNELING EFFECT IN THE T
RENCH TRANSISTOR CELL ”に示されているような band
to band tunneling 電流によるリーク電流を抑えること
ができる。

【０１５０】なお本実施例では、ｐ⁺ シリコン基板１０
１を用いたが、ｎ⁺ シリコン基板，ＧａＡｓ，ＩｎＰ，
ＧａＰ等の化合物半導体、また、Ｗ，Ｔａ，Ｔｉ，Ａｌ
等の金属を用いてもよい。また、シリコン酸化膜１３０
の代わりに、シリコン窒化膜，Ａｌ₂ Ｏ₃ ，チタン酸化
膜，タンタル酸化膜などの絶縁膜及びこれらの２層膜、
又は多層膜でもよい。さらに、シリコン酸化膜１３０の
上に、多結晶シリコン層を形成してもよい。

【０１５１】図４９は、第３６の実施例に係わるＤＲＡ
Ｍのメモリセル構成を示す断面図である。本実施例にお
いては、ｐ⁺ シリコン基板１０１の上にｐ型エピタキシ
ャルシリコン層１０２を形成し、トレンチ１１２とトレ
ンチ１１２の間の、ｎ型拡散層１０６と接触しない領域
に、ｐ⁺ 領域１２９を形成する。

【０１５２】このような構造にすることにより、隣り合
ったｎ型拡散層１０６の間のパンチスルーによるリーク
電流を抑えることができる。また、本実施例において
は、ｐ型エピタキシャルシリコン層１０２の中にｐ⁺ 領
域１２９を形成したが、トレンチ１１２の形成される領
域だけｐ⁺ の濃度を下げたｐ⁺ シリコン基板上に、ｐ型
エピタキシャルシリコン層１０２を形成してもよい。

【０１５３】図５０は、第３７の実施例に係わるＤＲＡ
Ｍのメモリセル構成を示す断面図である。本実施例にお
いては、トレンチ１１２のｎ型拡散層１０６より下方部
のｐ型エピタキシャルシリコン層１０２の表面に平行方
向の断面積を、ｐ型エピタキシャルシリコン層１０２の
表面でのトレンチ１１２の断面積より大きくしている。
このような構造にすることにより、キャパシタの蓄積容
量を増大させることができる。

【０１５４】図５１は、第３８の実施例に係わるＤＲＡ
Ｍのメモリセル構成を示す断面図である。本実施例にお
いては、トレンチ１１２のｎ型拡散層１０６より下方部
のｐ型エピタキシャルシリコン層１０２の表面に平行方
向の断面積を、ｐ型エピタキシャルシリコン層１０２の
表面でのトレンチ１１２の断面積より小さくしている。
このような構造にすることにより、縦型ＭＯＳトランジ
スタの周囲長を長くすることが可能となるため、実効的
なチャネル幅を増やすことにより、チャネル抵抗を減少
させることができる。

【０１５５】図５２は、第３９の実施例に係わるＤＲＡ
Ｍのメモリセル構成を示す断面図である。本実施例にお
いては、トレンチ１１２のｎ型拡散層１０６の部分での
ｐ型エピタキシャルシリコン層１０２の表面の平行方向
の断面積を、縦型トランジスタ部及びキャパシタ部での
トレンチ１１２の断面積より大きくしている。このよう
な構造にすることにより、側壁コンタクト１３８のコン
タクト抵抗を下げることが可能となる。

【０１５６】図５３は、第４０の実施例に係わるＤＲＡ
Ｍのメモリセル構成を示す断面図である。本実施例にお
いては、ゲート電極１０８と蓄積電極１０５の間のシリ
コン酸化膜１３２の膜厚をゲート絶縁膜１０７よりも厚
く形成している。このような構造にすることにより、ゲ
ート電極１０８と蓄積電極１０５の間の耐圧を上げるこ
とが可能となる。また、両者の間の容量を減らすことが
でき、高速動作が可能となる。

【０１５７】図５４は、第４１の実施例に係わるＤＲＡ
Ｍのメモリセル構成を示す断面図である。本実施例にお
いては、ｐ⁺ シリコン基板１０１の上にｎ型エピタキシ
ャルシリコン層１３４を形成した基板を用いる。転送用
ＭＯＳトランジスタ及び縦型ＭＯＳトランジスタは、ｐ
型ＭＯＳトランジスタで形成されている。即ち、転送用
ＭＯＳトランジスタのソース及びドレインはｐ型拡散層
１３７で構成され、縦型ＭＯＳトランジスタのソース及
びドレインはｐ型拡散層１３６及びｐ型拡散層１３７で
構成されている。さらに、蓄積電極はｐ⁺ 多結晶シリコ
ン１３５で形成されておりｐ型拡散層１３６に接続され
ている。

【０１５８】本実施例によれば、プレート電極と蓄積電
極とは同じ導伝型で形成されている（プレート電極はｐ
⁺ シリコン基板１０１、蓄積電極はｐ⁺ 多結晶シリコン
１３５）ため、キャパシタ絶縁膜１０４に印加される電
圧を、プレート電極と蓄積電極に異なった導伝型の材料
を用いた場合に比較して、少なくすることができる。こ
れによって、キャパシタ絶縁膜の信頼性を向上させるこ
とが可能となる。また、本実施例においては、ｐ⁺ シリ
コン基板上にｎ型エピタキシャルシリコン層１３４を形
成したが、ｐ⁺ シリコン基板上にｐ型エピタキシャルシ
リコン層を形成し、少なくともメモリセルを含む領域
に、ｎ型ウェルを形成してもよい。

【０１５９】図５５は、第４２の実施例に係わるＤＲＡ
Ｍのメモリセル構成を説明するためのもので、（ａ）は
平面図、（ｂ）は（ａ）の矢視Ａ−Ａ′断面である。本
実施例においては、トレンチ１１２の周囲に素子分離用
トレンチ１２７を形成し、この素子分離用トレンチ１２
７には、例えばシリコン酸化膜１２８を充填する。さら
に、転送用ＭＯＳトランジスタを直列接続するため、島
状に弧立したＳＤＧ領域１１６を、例えばポリシリコン
１２６を用いてビット線１１１に平行方向に接続する。
前記ポリシリコン１２６のビット線１１１に平行方向の
パターンエッジはゲート電極１０８の上に存在する。こ
のような構造にすることにより、前記ポリシリコン１２
６の加工が容易になる。

【０１６０】次に、本発明のさらに別の実施例について
説明する。これ以降の実施例は、トレンチ側壁の基板に
ＭＯＳトランジスタを形成するのではなく、トレンチ側
面に形成した半導体膜を用いてＭＯＳトランジスタを形
成することにある。

【０１６１】図５６は第４３の実施例に係わるＤＲＡＭ
のセルアレイ構成を示す平面図で、図５７（ａ）（ｂ）
は図５６の矢視Ａ−Ａ′断面及びＢ−Ｂ′断面を示す図
である。

【０１６２】シリコン基板２０１のメモリセル領域に、
トレンチ２０３が形成されている。トレンチ２０３の上
部にはＭＯＳトランジスタが形成され、その下にＭＯＳ
キャパシタが形成されている。

【０１６３】即ち、この実施例では蓄積電極２０５はト
レンチ２０３の内壁に形成されたキャパシタ絶縁膜２０
４を介してシリコン基板２０１に対向するように、トレ
ンチ２０３の底部に埋め込まれている。このトレンチ２
０３の底部に埋め込まれた蓄積電極２０５はＭＯＳトラ
ンジスタのソース（又はドレイン）となっている。蓄積
電極２０５の上部には、トレンチ２０３の直径の半分以
下の膜厚の半導体膜が形成され、この半導体膜はＭＯＳ
トランジスタのチャネル領域２１１となる。さらに、シ
リコン基板２０１の上面にはキャパシタ絶縁膜２０４を
介してｎ型電極２１２が形成され、このｎ型電極２１２
はチャネル領域２１１と接続することにより、ＭＯＳト
ランジスタのドレイン（又はソース）領域となる。ま
た、ｎ型電極２１２には、ビット線コンタクト２０９を
介してビット線２１０が接続されている。

【０１６４】次に、図５８，図５９を用いてこの実施例
のＤＲＡＭセルの製造工程を説明する。これらの図は図
５７（ａ）の断面に対応する製造工程断面図である。ま
ず、図５８（ａ）に示すように、シリコン基板２０１上
にエッチング用マスクとなるシリコン酸化膜２０２を形
成し、リソグラフィと反応性イオンエッチング技術によ
り、トレンチ２０３を形成する。トレンチ２０３の深さ
は、例えば５μｍとする。

【０１６５】次いで、図５８（ｂ）に示すように、トレ
ンチ２０３の内壁にキャパシタ絶縁膜２０４を形成した
後、蓄積電極となる第１層多結晶シリコン膜２２０を全
面に堆積する。キャパシタ絶縁膜２０４は、例えばシリ
コン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜
（実効膜厚１０μｍ）とする。多結晶シリコン膜２２０
には、例えば砒素をイオン注入して低抵抗化する。

【０１６６】次いで、図５８（ｃ）に示すように、ケミ
カル・ドライ・エッチング（ＣＤＥ）法により第１層多
結晶シリコン２２０を１．５μｍ程度エッチングして、
各トレンチ２０３の底部に蓄積電極２０５として残置さ
せる。

【０１６７】次いで、図５９（ａ）に示すように、第２
層多結晶シリコン膜２２１を全面に堆積する。この第２
層多結晶シリコン膜２２１は、後述するようにＭＯＳト
ランジスタのチャネル領域２１１及びドレイン電極２１
２となる。次いで、この第２層多結晶シリコン膜２２１
をリソグラフィと反応性イオンエッチング技術により、
ワード線と垂直方向に加工し、残置する。

【０１６８】次いで、図５９（ｂ）に示すようにゲート
酸化膜２０６を形成し、さらに第３の多結晶シリコン膜
を全面に堆積し、例えば、ＰＯＣｌ₃ 拡散により、多結
晶シリコン膜にドーピングを行い、リソグラフィと反応
性イオンエッチングにより、ＭＯＳトランジスタのゲー
ト電極２０７を形成する。次いで、例えば砒素を全面に
イオン注入することにより、ウェハ上面の第２の多結晶
シリコン膜をｎ型電極２１２とする。

【０１６９】次いで、図５９（ｃ）に示すように、層間
絶縁膜２０８を形成し、ビット線コンタクト２０９をリ
ソグラフィとエッチング技術により形成し、ビット線材
を全面に堆積したのち、ビット線２１０を加工し、さら
に上層の配線層を加工して完成する。

【０１７０】このように本実施例によれば、シリコン基
板２０１にトレンチ２０３を形成し、このトレンチ２０
３内にキャパシタ及びトランスファゲートとしてのＭＯ
Ｓトランジスタを形成しているので、十分な蓄積容量を
確保すると共に、下地段差を減らすことができる。この
ため、ビット線等を形成する時における上層配線の加工
を極めて容易に行うことができる。しかも、トレンチ２
０３の側壁部にｎ型拡散層が存在しないため、従来のビ
ット線とワード線の交点位置にトレンチを形成し、この
トレンチ内にキャパシタとＭＯＳトランジスタを積層形
成するメモリセル構造のＤＲＡＭで問題となった、隣接
するトレンチ間のリーク電流を抑えることが可能とな
り、集積度の向上をはかることが可能となる。

【０１７１】上記実施例では、基板２０１としてシリコ
ンを用いているが、少なくともメモリセルを含む領域を
シリコン以外の半導体、例えばゲルマニウム，炭素，ガ
リウムヒ素を用いてもよい。さらには、少なくともメモ
リセルを含む領域を、例えばＷ，Ｔａ，Ｔｉ，Ｈｆ，Ｃ
ｏ，Ｐｔ，Ｐｄ等のメタル、又はこれらのメタルのシリ
サイド等を用いてもよい。また、これらの材料の積層構
造としてもよい。

【０１７２】また、上記実施例では、キャパシタ絶縁膜
２０４として、シリコン酸化膜／シリコン窒化膜／シリ
コン酸化膜の３層構造を用いているが、シリコン酸化
膜，シリコン窒化膜，タンタル酸化膜，ハフニウム酸化
膜，強誘電体，常誘電体等の単層膜及びこれらの複合膜
を用いてもよい。

【０１７３】また、上記実施例においては、蓄積電極２
０５として砒素（Ａｓ）をイオン注入したｎ型多結晶シ
リコンを用いているが、砒素を例えばＡｓＳＧを用いた
固相拡散により多結晶シリコンにドーピングしてもよ
い。

【０１７４】また、多結晶シリコン形成時にＡｓを混入
させることにより、いわゆるＡｓドープポリシリコンを
用いてもよい。また、Ａｓの代わりに、リン（Ｐ）イオ
ン注入、ＰＯＣｌ₃ 拡散、ＰＳＧ拡散等で多結晶にドー
ピングしてもよい。また、多結晶シリコン形成時にＰを
混入させることにより、いわゆるＰドープポリシリコン
を用いてもよい。さらに、砒素又はリンの代わりにボロ
ン（Ｂ）をイオン注入又は例えばＢＳＧを用いた固相拡
散により多結晶シリコンにドーピングすることによりｐ
型多結晶シリコンとしてもよい。また、ボロンドープシ
リコンを用いてもよい。

【０１７５】さらに、蓄積電極２０５の材料として多結
晶シリコン以外の材料、例えば単結晶シリコン、ポーラ
スシリコン、また、Ｗ，Ｔａ，Ｔｉ，Ｈｆ，Ｃｏ，Ｐ
ｔ，Ｐｄ等のメタル、又はこれらのメタルのシリサイド
等を用いてもよい。また、これらの材料の積層構造とし
てもよい。

【０１７６】また、上記実施例ではゲート絶縁膜として
シリコン酸化膜（ゲート酸化膜２０６）を用いている
が、他の絶縁膜、例えばシリコン窒化膜、高誘電体膜の
単層膜及び複合膜を用いてもよい。

【０１７７】また、上記実施例ではゲート電極２０７と
してＰＯＣｌ₃ 拡散によりリンをドーピングした多結晶
シリコンを用いているが、蓄積電極２０５と同様の電極
構造にしてもよい。即ち、Ａｓをイオン注入又は固相拡
散によりドーピングした多結晶シリコン、Ａｓドープポ
リシリコン、Ｐをイオン注入又は固相拡散によりドーピ
ングした多結晶シリコン、Ｐドープポリシリコン、Ｂを
イオン注入又は固相拡散によりドーピングした多結晶シ
リコン、Ｂドープポリシリコン、単結晶シリコン、ポー
ラスシリコン、Ｗ，Ｔａ，Ｔｉ，Ｈｆ，Ｃｏ，Ｐｔ，Ｐ
ｄ等のメタル又はこれらのメタルのシリサイド等を用い
てもよい。また、これらの材料の積層膜としてもよい。

【０１７８】また、上記実施例では、ｎ型チャネルＭＯ
Ｓトランジスタを用いたが、蓄積電極２０５及び第２の
多結晶シリコン２２１の上面をｐ型にし、ｐ型チャネル
ＭＯＳトランジスタとしてもよい。

【０１７９】図６０は第４４の実施例に係わるＤＲＡＭ
のセルアレイ構成を示す平面図で、図６１（ａ）（ｂ）
は図６０の矢視Ａ−Ａ′断面及びＢ−Ｂ′断面を示す図
である。

【０１８０】本実施例においては、ビット線２１０と平
行方向に隣接する２０３間の全てにビット線コンタクト
２０９を形成している。本実施例によれば、１セル当た
りのビット線コンタクト面積を第４４の実施例に比較し
て増やすことが可能となるため、ビット線コンタクト抵
抗を下げることができる。

【０１８１】図６２は第４５の実施例に係わるＤＲＡＭ
のセルアレイ構成を示す平面図で、図６３（ａ）（ｂ）
は図６２の矢視Ａ−Ａ′断面及びＢ−Ｂ′断面を示す図
である。

【０１８２】本実施例においては、ｎ型電極２１２はＢ
−Ｂ′断面（図６３（ｂ））においてトレンチ２０３で
途切れず、ワード線に垂直方向に連続して配置されてい
る。本実施例によれば、ｎ型電極２１２がビット線の役
割を果たすことになり、新たにビット線を設ける必要が
ない。

【０１８３】図６４は第４６の実施例に係わるＤＲＡＭ
のセルアレイ構成を示す平面図で、図６５（ａ）（ｂ）
は図６４の矢視Ａ−Ａ′断面及びＢ−Ｂ′断面を示す図
である。

【０１８４】この実施例では、メモリセル領域のシリコ
ン基板２０１の上に、例えばシリコン酸化膜２１３が形
成されている。本実施例によればビット線コンタクト２
０９形成時のダメージでキャパシタ絶縁膜２０４が絶縁
破壊するのを回避することが可能となる。本実施例にお
いては、シリコン基板２０１の上に、シリコン酸化膜２
１３を形成したが、シリコン窒化膜等の他の絶縁膜でも
よい。

【０１８５】図６６は第４７の実施例に係わるＤＲＡＭ
のセルアレイ構成を示す平面図で、図６７（ａ）（ｂ）
は図６６の矢視Ａ−Ａ′断面及びＢ−Ｂ′断面を示す図
である。

【０１８６】この実施例では、メモリセル領域のシリコ
ン基板２０１の上に、例えばシリコン酸化膜２１３が形
成されている。さらに、トレンチ２０３の上部はキャパ
シタ絶縁膜２０４の代わりに、例えばシリコン酸化膜２
１４が形成されている。シリコン酸化膜２１４の膜厚は
キャパシタ絶縁膜２０４と同じでなくてもよい。本実施
例によれば、シリコン酸化膜２１４はキャパシタ容量に
何等関係しないのでその膜厚を任意に設定することがで
き、シリコン酸化膜２１４の膜厚を変えることによりＭ
ＯＳトランジスタの特性を制御することが可能となる。

【０１８７】なお、本実施例においては、シリコン基板
２０１の上にシリコン酸化膜２１３を形成したが、シリ
コン窒化膜等の他の絶縁膜でもよい。また、絶縁膜を形
成しなくてもよい。また、トレンチ２０３の上部にシリ
コン酸化膜２１４を形成したが、シリコン窒化膜等の他
の絶縁膜でもよい。また、絶縁膜を形成しなくてもよ
い。

【０１８８】図６８は第４８の実施例に係わるＤＲＡＭ
のセルアレイ構成を示す平面図で、図６９（ａ）（ｂ）
は図６８の矢視Ａ−Ａ′断面及びＢ−Ｂ′断面を示す図
である。

【０１８９】この実施例では、キャパシタ絶縁膜２０４
をトレンチ２０３内のみに形成し、シリコン基板２０１
の上面とｎ型電極２１２とが直接接触している。本実施
例によれば、ｎ型電極２１２及びチャネル領域２１１を
単結晶で形成することができ、これによりＭＯＳトラン
ジスタの特性を向上させることができる。

【０１９０】図７０は第４９の実施例に係わるＤＲＡＭ
のセルアレイ構成を示す平面図で、図７１（ａ）（ｂ）
は図７０の矢視Ａ−Ａ′断面及びＢ−Ｂ′断面を示す図
である。

【０１９１】プレート電極はトレンチ下部にシリコン酸
化膜２１７を介して存在する埋め込みプレート２１５で
ある。埋め込みプレート２１５は、例えばＰ又はＡｓを
ドープした多結晶シリコンで構成されている。また、埋
め込みプレート２１５はトレンチ底部のコンタクト２１
６でｎ型拡散層２１８と接続されている。本実施例にお
けるキャパシタは埋め込みプレート２１５、キャパシタ
絶縁膜２０４及び蓄積電極２０５から構成される。基板
はｐ型シリコン基板２１９を用いている。

【０１９２】本実施例によれば、埋め込みプレート２１
５の電位はｐ型シリコン基板と独立に設定することが可
能となる。これにより、キャパシタの信頼性を向上させ
ることができる。

【０１９３】なお、本実施例では埋め込みプレート２１
５は多結晶シリコンから形成されているが、それ以外の
材料、例えば単結晶シリコン、ポーラスシリコン、Ｗ，
Ｔａ，Ｔｉ，Ｈｆ，Ｃｏ，Ｐｔ，Ｐｄ等のメタル、又は
これらのメタルのシリサイド等を用いてもよい。また、
これらの材料の積層構造としてもよい。

【０１９４】本実施例ではｐ型シリコン基板２１９を用
いているが、ｎ型シリコン基板を用いてもよい。その場
合、ｎ型拡散層２１８を形成しなくてもよい。

【０１９５】図７２は第５０の実施例に係わるＤＲＡＭ
のセルアレイ構成を示す平面図で、図７３（ａ）（ｂ）
は図７２の矢視Ａ−Ａ′断面及びＢ−Ｂ′断面を示す図
である。

【０１９６】この実施例は、第４３の実施例で説明した
縦型のＭＯＳトランジスタを複数個直列に接続し、これ
らのＭＯＳトランジスタの各ソース（又はドレイン）に
それぞれ情報記憶用キャパシタを接続したＮＡＮＤ型の
メモリセル構造である。

【０１９７】本実施例では、ＭＯＳトランジスタがトラ
ンスファゲートと転送用ＭＯＳトランジスタの役割を果
たしている。具体的には、ゲート電極２０７を共通とし
て、ｎ型電極２１２，チャネル領域２１１及び蓄積電極
２０５でトランスファゲート（縦型ＭＯＳトランジス
タ）が構成され、チャネル領域２１１とこれに隣接する
ｎ型電極２１２で転送用ＭＯＳトランジスタ（横型ＭＯ
Ｓトランジスタ）が構成されている。また、本実施例に
おけるメモリセルの回路構成は、前記図１８に示す等価
回路とほぼ同様となり、ＮＡＮＤセルとして動作する。

【０１９８】なお、本発明は上述した各実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。

【０１９９】

【発明の効果】以上述べたように本発明（請求項１〜
４）によれば、隣接するメモリセルの拡散層間リーク電
流を素子分離用トレンチにより抑制して、メモリセルの
高密度集積化を可能としたＤＲＡＭを提供することがで
きる。

【０２００】また、本発明（請求項５，６）によれば、
ビット線の抵抗を下げることが可能となり、セル面積を
縮小することができる。

【０２０１】また、本発明（請求項７〜１１）によれ
ば、トランスファーゲートとしてトレンチに設けた縦型
のＭＯＳトランジスタを利用することにより、ビット線
等の上層配線を形成する時の下地段差を大きくすること
なく十分な蓄積容量を実現することができ、且つトラン
スファーゲートのゲート長を短くすることなく集積度向
上をはかることができ、カットオフ特性の向上及び信頼
性の向上に寄与し得る半導体記憶装置を実現することが
可能となる。

【０２０２】また、本発明（請求項１２）によれば、ト
レンチ上部の側壁に設けた半導体膜をチャネルとする縦
型ＭＯＳトランジスタを形成することにより、隣接する
メモリセル間のリ―ク電流を流れなくすることが可能と
なり、メモリセルの高密度集積化を行ったＤＲＡＭを実
現することが可能となる。

【図面の簡単な説明】

【図１】第１の実施例に係わるＤＲＡＭセルアレイ構成
を示す平面図と断面図。

【図２】第１の実施例の製造工程を示す断面図。

【図３】第１の実施例の製造工程を示す断面図。

【図４】第１の実施例の製造工程を示す断面図。

【図５】第２の実施例に係わるＤＲＡＭセルアレイ構成
を示す平面図と断面図。

【図６】第３の実施例に係わるＤＲＡＭセルアレイ構成
を示す平面図と断面図。

【図７】第４の実施例に係わるＤＲＡＭセルアレイ構成
を示す平面図と断面図。

【図８】第５の実施例に係わるＤＲＡＭセルアレイ構成
を示す平面図と断面図。

【図９】第６の実施例に係わるＤＲＡＭセルアレイ構成
を示す平面図と断面図。

【図１０】第７の実施例に係わるＤＲＡＭセルアレイ構
成を示す平面図と断面図。

【図１１】第８の実施例に係わるＤＲＡＭセルアレイ構
成を示す平面図と断面図。

【図１２】第９の実施例に係わるＤＲＡＭセルアレイ構
成を示す平面図と断面図。

【図１３】第１０の実施例に係わるＤＲＡＭセルアレイ
構成を示す平面図と断面図。

【図１４】第１１の実施例に係わるＤＲＡＭセルアレイ
構成を示す平面図と断面図。

【図１５】第１２の実施例に係わるＤＲＡＭセルアレイ
構成を示す平面図と断面図。

【図１６】第１３の実施例に係わるＮＡＮＤ型ＤＲＡＭ
セルアレイ構成を示す平面図。

【図１７】図１６の矢視Ａ−Ａ′断面及び矢視Ｂ−Ｂ′
断面を示す図。

【図１８】第１３の実施例に係わるメモリセルの回路構
成を示す等価回路図。

【図１９】第１３の実施例に係わるメモリセルの製造工
程の前半を示す断面図。

【図２０】第１３の実施例に係わるメモリセルの製造工
程の後半を示す断面図。

【図２１】第１４の実施例に係わるＤＲＡＭセルアレイ
構成を示す平面図と断面図。

【図２２】第１５の実施例に係わるＤＲＡＭセルアレイ
構成を示す平面図と断面図。

【図２３】第１６の実施例に係わるＤＲＡＭセルアレイ
構成を示す平面図と断面図。

【図２４】第１７の実施例に係わるＤＲＡＭセルアレイ
構成を示す平面図と断面図。

【図２５】第１８の実施例に係わるＤＲＡＭセルアレイ
構成を示す平面図。

【図２６】図２５の矢視Ａ−Ａ′断面及び矢視Ｂ−Ｂ′
断面を示す図。

【図２７】第１９の実施例に係わるＤＲＡＭセルアレイ
構成を示す平面図と断面図。

【図２８】第２０の実施例に係わるＤＲＡＭセルアレイ
構成を示す断面図。

【図２９】第２１の実施例に係わるＤＲＡＭセルアレイ
構成を示す断面図。

【図３０】第２２の実施例に係わるＤＲＡＭセルアレイ
構成を示す断面図。

【図３１】第２３の実施例に係わるＤＲＡＭセルアレイ
構成を示す断面図。

【図３２】第２４の実施例に係わるＤＲＡＭセルアレイ
構成を示す平面図。

【図３３】図３２の矢視Ａ−Ａ′断面及び矢視Ｂ−Ｂ′
断面を示す図。

【図３４】第２５の実施例に係わるＤＲＡＭセルアレイ
構成を示す平面図。

【図３５】図３４の矢視Ａ−Ａ′断面及び矢視Ｂ−Ｂ′
断面を示す図。

【図３６】第２６の実施例に係わるＤＲＡＭセルアレイ
構成を示す平面図と断面図。

【図３７】第２７の実施例に係わるＤＲＡＭセルアレイ
構成を示す平面図。

【図３８】図３７の矢視Ａ−Ａ′断面及び矢視Ｃ−Ｃ′
断面を示す図。

【図３９】第２７の実施例の変形例を説明するための平
面図。

【図４０】第２８の実施例に係わるＤＲＡＭセルアレイ
構成を示す平面図と断面図。

【図４１】第２９の実施例に係わるＤＲＡＭセルアレイ
構成を示す平面図。

【図４２】ｐ型エピタキシャルシリコン層の表面に平行
な面での断面図。

【図４３】第３０の実施例に係わるＤＲＡＭセルアレイ
構成を示す断面図。

【図４４】第３１の実施例に係わるＤＲＡＭセルアレイ
構成を示す断面図。

【図４５】第３２の実施例に係わるＤＲＡＭセルアレイ
構成を示す平面図と断面図。

【図４６】第３３の実施例に係わるＤＲＡＭセルアレイ
構成を示す断面図。

【図４７】第３４の実施例に係わるＤＲＡＭセルアレイ
構成を示す断面図。

【図４８】第３５の実施例に係わるＤＲＡＭセルアレイ
構成を示す断面図。

【図４９】第３６の実施例に係わるＤＲＡＭセルアレイ
構成を示す断面図。

【図５０】第３７の実施例に係わるＤＲＡＭセルアレイ
構成を示す断面図。

【図５１】第３８の実施例に係わるＤＲＡＭセルアレイ
構成を示す断面図。

【図５２】第３９の実施例に係わるＤＲＡＭセルアレイ
構成を示す断面図。

【図５３】第４０の実施例に係わるＤＲＡＭセルアレイ
構成を示す断面図。

【図５４】第４１の実施例に係わるＤＲＡＭセルアレイ
構成を示す断面図。

【図５５】第４２の実施例に係わるＤＲＡＭセルアレイ
構成を示す平面図と断面図。

【図５６】第４３の実施例に係わるＤＲＡＭセルアレイ
構成を示す平面図。

【図５７】図５６の矢視Ａ−Ａ′断面及び矢視Ｂ−Ｂ′
断面を示す図。

【図５８】第４３の実施例の製造工程の前半を示す断面
図。

【図５９】第４３の実施例の製造工程の後半を示す断面
図。

【図６０】第４４の実施例に係わるＤＲＡＭセルアレイ
構成を示す平面図。

【図６１】図６０の矢視Ａ−Ａ′断面及び矢視Ｂ−Ｂ′
断面を示す図。

【図６２】第４５の実施例に係わるＤＲＡＭセルアレイ
構成を示す平面図。

【図６３】図６２の矢視Ａ−Ａ′断面及び矢視Ｂ−Ｂ′
断面を示す図。

【図６４】第４６の実施例に係わるＤＲＡＭセルアレイ
構成を示す平面図。

【図６５】図６４の矢視Ａ−Ａ′断面及び矢視Ｂ−Ｂ′
断面を示す図。

【図６６】第４７の実施例に係わるＤＲＡＭセルアレイ
構成を示す平面図。

【図６７】図６６の矢視Ａ−Ａ′断面及び矢視Ｂ−Ｂ′
断面を示す図。

【図６８】第４８の実施例に係わるＤＲＡＭセルアレイ
構成を示す平面図。

【図６９】図６８の矢視Ａ−Ａ′断面及び矢視Ｂ−Ｂ′
断面を示す図。

【図７０】第４９の実施例に係わるＤＲＡＭセルアレイ
構成を示す平面図。

【図７１】図７０の矢視Ａ−Ａ′断面及び矢視Ｂ−Ｂ′
断面を示す図。

【図７２】第５０の実施例に係わるＤＲＡＭセルアレイ
構成を示す平面図。

【図７３】図７２の矢視Ａ−Ａ′断面及び矢視Ｂ−Ｂ′
断面を示す図。

【図７４】従来例のＤＲＡＭセルアレイを示す平面図と
断面図。

【符号の説明】

１…ｐ⁺ 型シリコン基板、 ２…ｐ型エピタキシ
ャル層、３…素子分離用トレンチ、 ４…シリコ
ン酸化膜、５…素子形成用トレンチ、 ６…キャ
パシタ絶縁膜、７…蓄積電極、 ８…
コンタクト、９…ｎ型拡散層、 １０…
ゲート絶縁膜、１１…ゲート電極、 １２
…ｎ型多結晶シリコン膜、１３…ｎ型拡散層、
１４…素子領域、３１…ｎ型多結晶シリコン膜、
３０…シリコン酸化膜、４０…層間絶縁膜、
４１…ビット線、４２…ビット線コンタクト、
１０１…Ｐ⁺ シリコン基板、 １０２…ｐ型エピタ
キシャルシリコン層、１０３…フィールド酸化膜、
１０４…キャパシタ絶縁膜、１０５…蓄積電極、
１０６…ｎ型拡散層、１０７…ゲート絶縁
膜、 １０８，８₁ ，８₂ …ゲート電極、１０
９…ソース・ドレイン拡散層、１１０，１１０₁ ，１１
０₂ …ビット線コンタクト、１１１…ビット線、
１１２…素子形成用トレンチ、１１３…シリコ
ン酸化膜、 １１４…多結晶シリコン、１１５…
転送用ＭＯＳトランジスタ、１１６…ＳＤＧ領域（ソー
ス，チャネル，ドレイン領域からなる活性領域）、１１
７…ビット線に垂直方向のフィールド酸化膜、１１８…
層間絶縁膜、 １１９…ｐ型シリコン基板、
１２０…ｎ型拡散層、 １２１…シリコン酸
化膜、１２２…埋込みプレート、 １２３…Ｐ⁺
拡散層、１２４…Ｐ⁺ 拡散層、１２５…縦型ＭＯＳトラ
ンジスタの転送用ＭＯＳトランジスタ部、１２６…ポリ
シリコン、 １２７…素子分離用トレンチ、１
２８…シリコン酸化膜、 １２９…Ｐ⁺ 領域、１
３０…シリコン酸化膜、 １３１…単結晶シリコ
ン層、１３２…シリコン酸化膜、１３３…ｎ型拡散層６
を選択的に形成するトレンチ１２の側面、１３４…ｎ型
エピタキシャルシリコン層、１３５…Ｐ⁺ 多結晶シリコ
ン、１３６…ｐ型拡散層、 １３７…ｐ型
拡散層、１３８…側壁コンタクト、 １３９…
シリコン酸化膜。

Claims (12)

【特許請求の範囲】
1. 【請求項１】半導体ウェハの一主面に縦横に走るように
   形成された素子分離用トレンチと、 この素子分離用トレンチにより島状に分離されて各素子
   領域に形成された素子用トレンチと、 この素子用トレンチ下部にキャパシタ絶縁膜を介して埋
   め込まれて、その上端部が素子形成用トレンチ側壁に形
   成された拡散層にダイレクト・コンタクトする蓄積電極
   と、 この蓄積電極が埋め込まれた素子形成用トレンチ上部に
   側壁にゲート絶縁膜を介してゲート電極が埋込み形成さ
   れ、ウェハ上面に形成された拡散層と前記素子形成用ト
   レンチ側壁に形成された拡散層をソース，ドレインとす
   るＭＯＳトランジスタと、 各素子領域のＭＯＳトランジスタのウェハ上面にある拡
   散層を隣接するもの同士接続する導体配線と、 を備えたことを特徴とする半導体記憶装置。
2. 【請求項２】第１導電型の半導体基板に第２導電型埋込
   み層を介して第１導電型エピタキシャル層が形成された
   半導体ウェハと、 この半導体ウェハに縦横に走るように形成された素子分
   離用トレンチと、 この素子分離用トレンチにより島状に分離された各素子
   領域に前記第２導電型埋込み層に達する深さに形成され
   た素子形成用トレンチと、 この素子形成用トレンチの側壁からは絶縁膜により分離
   され、底部で前記第２導電型埋込み層にコンタクトする
   ように埋め込まれたプレート電極と、 このプレート電極表面にキャパシタ絶縁膜を介して対向
   するように素子形成用トレンチ下部に埋め込まれて、そ
   の上端部が素子形成用トレンチ側壁に形成された第２導
   電型拡散層にダイレクト・コンタクトする蓄積電極と、 この蓄積電極が埋め込まれた素子形成用トレンチ上部に
   側壁にゲート絶縁膜を介して一方向に連続してワード線
   となるゲート電極が埋込み形成され、ウェハ上面に形成
   された第２導電型拡散層と前記素子形成用トレンチ側壁
   に形成されたｎ型拡散層をソース，ドレインとするＭＯ
   Ｓトランジスタと、 各素子領域のＭＯＳトランジスタのウェハ上面にある第
   ２導電型拡散層を前記ワード線と交差する方向に隣接す
   るもの同士接続する導体配線と、 を備えたことを特徴とする半導体記憶装置。
3. 【請求項３】前記導体配線は、これにより接続される拡
   散層と共にビット線を構成する局所配線、又は前記ワー
   ド線と交差して配設されてビット線となる連続配線であ
   ることを特徴とする請求項１又は２に記載の半導体記憶
   装置。
4. 【請求項４】少なくとも表面部が第１導電型層である半
   導体ウェハの表面に第２導電型拡散層を形成する工程
   と、 この第２導電型拡散層が形成された半導体ウェハに縦横
   に走るように素子分離用トレンチを形成し、この素子分
   離用トレンチに分離用絶縁膜を埋込み形成する工程と、 この素子分離用トレンチにより島状に分離された各素子
   領域に素子形成用トレンチを形成する工程と、 この素子形成用トレンチ内壁にキャパシタ絶縁膜を形成
   した後、蓄積電極の一部となる第１層多結晶シリコン膜
   を堆積し、これをエッチングして素子形成用トレンチ下
   部に埋込み形成する工程と、 前記素子形成用トレンチ内壁のキャパシタ絶縁膜をエッ
   チング除去した後、蓄積電極の残部となる第２層多結晶
   シリコン膜を堆積し、これをエッチングして素子形成用
   トレンチ下部に埋込んでこの第２層多結晶シリコン膜か
   らの不純物拡散によって素子形成用トレンチ側壁に第２
   導電型拡散層を形成すると同時にこれにダイレクト・コ
   ンタクトする蓄積電極を形成する工程と、 この蓄積電極が埋め込まれた素子形成用トレンチ上部側
   壁にゲート絶縁膜を形成した後、第３層多結晶シリコン
   膜を堆積しこれをパターニングして、素子形成用トレン
   チ上部にゲート電極として埋め込まれて一方向に連続す
   るワード線を形成する工程と、 各素子領域のウェハ上面にある第２導電型拡散層をワー
   ド線と交差する方向に隣接するもの同士接続してビット
   線を構成する導体配線を形成する工程と、 を備えたことを特徴とする半導体記憶装置の製造方法。
5. 【請求項５】半導体ウェハの一主面に線状に形成された
   素子領域と、 この素子領域と交差するように配置されたワード線と、 前記素子領域とワード線の交点に形成されたトレンチ
   と、 このトレンチの下部にキャパシタ絶縁膜を介して埋め込
   まれて、その上端部が素子形成用トレンチ側壁に形成さ
   れた拡散層にダイレクト・コンタクトする蓄積電極と、 この蓄積電極が埋め込まれたトレンチ上部に側壁にゲー
   ト絶縁膜を介してゲート電極が埋込み形成され、ウェハ
   上面に形成された拡散層とトレンチ側壁に形成された拡
   散層をソース，ドレインとするＭＯＳトランジスタと、 前記素子領域と平行に配置され前記ワード線の存在しな
   い素子領域上でウェハ上面の拡散層にコンタクトするビ
   ット線と、 を具備してなることを特徴とする半導体記憶装置。
6. 【請求項６】半導体ウェハの一主面に線状に形成された
   素子領域と、 この素子領域と交差するように配置されたワード線と、 前記素子領域とワード線の交点に形成されたトレンチ
   と、 このトレンチの下部にキャパシタ絶縁膜を介して埋め込
   まれて、その上端部が素子形成用トレンチ側壁に形成さ
   れた拡散層にダイレクト・コンタクトする蓄積電極と、 この蓄積電極が埋め込まれたトレンチ上部に側壁にゲー
   ト絶縁膜を介してゲート電極が埋込み形成され、ウェハ
   上面に形成された拡散層とトレンチ側壁に形成された拡
   散層をソース，ドレインとするＭＯＳトランジスタとを
   具備し、 前記トレンチが前記ワード線に垂直方向には一直線上に
   は存在せず、ワード線に平行方向に規則的にずれて形成
   され、かつ前記ウェハ上面の拡散層が素子領域方向に沿
   って前記トレンチの前後でつながっていることを特徴と
   する半導体記憶装置。
7. 【請求項７】一端が読出し／書込みノードに接続された
   転送用ＭＯＳトランジスタと、一端が前記転送用ＭＯＳ
   トランジスタの一端又は他端に接続された縦型ＭＯＳト
   ランジスタと、この縦型ＭＯＳトランジスタの他端に接
   続された情報記憶用のキャパシタと、 からメモリセルを構成し、このメモリセルの複数個を前
   記転送用ＭＯＳトランジスタが直列となるように接続し
   てなることを特徴とする半導体記憶装置。
8. 【請求項８】半導体基板上のメモリセル領域に形成され
   た素子形成用トレンチと、 このトレンチの下部にキャパシタ絶縁膜を介して埋込ま
   れて、その上端部がトレンチ側壁に形成された拡散層に
   ダイレクトコンタクトする蓄積電極と、 この蓄積電極が埋込まれたトレンチ上部にゲート絶縁膜
   を介してゲート電極が埋込み形成され、基板上面に形成
   された拡散層と前記トレンチ側壁に形成された拡散層を
   ソース・ドレインとする縦型ＭＯＳトランジスタと、 前記基板上面に形成された拡散層の隣接するものをソー
   ス・ドレインとし、前記縦型ＭＯＳトランジスタとゲー
   ト電極を共有する転送用ＭＯＳトランジスタとを具備し
   てなることを特徴とする半導体記憶装置。
9. 【請求項９】前記蓄積電極に対向するキャパシタ用のプ
   レート電極は、前記トレンチ内に絶縁膜を介して埋込ま
   れていることを特徴とする請求項８記載の半導体記憶装
   置。
10. 【請求項１０】前記蓄積電極と接続されるトレンチ側壁
    の第２導電型拡散層は、基板表面に平行な断面におい
    て、トレンチ側面の一部にだけ形成されていることを特
    徴とする請求項８記載の半導体記憶装置。
11. 【請求項１１】少なくとも表面が第１導電型の半導体基
    板上の各素子領域に素子形成用トレンチを形成する工程
    と、 前記トレンチの壁面にキャパシタ絶縁膜を形成した後、
    蓄積電極の一部となる第１層多結晶シリコン膜を堆積
    し、これをエッチングしてトレンチ下部に埋込み形成す
    る工程と、 前記トレンチの壁面のキャパシタ絶縁膜をエッチング除
    去した後、蓄積電極の残部となる第２層多結晶シリコン
    膜を堆積し、これをエッチングしてトレンチ下部に埋込
    んで、この第２層多結晶シリコン膜からの不純物拡散に
    よってトレンチ側壁に第２導電型拡散層を形成すると同
    時にこれにダイレクト・コンタクトする蓄積電極を形成
    する工程と、 前記蓄積電極が埋込まれたトレンチ上部側壁にゲート絶
    縁膜を形成した後、第３層多結晶シリコン膜を堆積しこ
    れをパターニングして、トレンチ上部にゲート電極とし
    て埋込まれて一方向に連続するワード線を形成する工程
    と、 前記半導体基板上のトレンチ間に第２導電型拡散層を形
    成する工程とを含むことを特徴とする半導体記憶装置の
    製造方法。
12. 【請求項１２】半導体ウェハの一主面に形成されたトレ
    ンチと、 このトレンチ下部にキャパシタ絶縁膜を介して埋め込ま
    れた蓄積電極と、 前記トレンチ上部の側壁に絶縁膜を介して形成され、下
    端が蓄積電極に接続され、上端が前記半導体ウェハの一
    主面に形成されたドレイン又はソースに接続されて、Ｍ
    ＯＳトランジスタのチャネルを形成する半導体膜と、 前記半導体膜にゲート絶縁膜を介して埋込み形成され、
    かつ一方向に連続して形成されたワード線となるゲート
    電極と、 前記半導体ウェハの一主面に形成されたドレイン又はソ
    ースを前記ワード線と交差する方向に接続する導体配線
    と、 を備えたことを特徴とする半導体記憶装置。