KR0131193B1 - 트랜치형 1캐패시터/1트랜지스터 메모리셀들의 어레이를 갖춘 모스 랜덤 억세스 메모리 - Google Patents

트랜치형 1캐패시터/1트랜지스터 메모리셀들의 어레이를 갖춘 모스 랜덤 억세스 메모리

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KR0131193B1
KR0131193B1 KR1019930004224A KR930004224A KR0131193B1 KR 0131193 B1 KR0131193 B1 KR 0131193B1 KR 1019930004224 A KR1019930004224 A KR 1019930004224A KR 930004224 A KR930004224 A KR 930004224A KR 0131193 B1 KR0131193 B1 KR 0131193B1
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KR
South Korea
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trench
type
region
substrate
trenches
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KR1019930004224A
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Inventor
다케시 하마모토
후미오 호리구치
Original Assignee
사토 후미오
가부시기가이샤 도시바
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
    • H—ELECTRICITY
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Abstract

랜덤 억세스 메모리장치는, 복수의 행렬형상의 섬부를 제공하기 위해 홈패턴이 형성된 표면을 갖추고 상기 복수의 섬부내에 형성된 복수의 트렌치를 갖춘 기판과, 상기 섬부에 행렬형상으로 배치되어 각각이 대응하는 트렌치내에서 서로 적층되는 하나의 캐패시터와 하나의 MOS트랜지스터를 포함하는 메모리셀들의 어레이,상기 메모리셀의 행에 접속된 평행 워드선, 상기 메모리셀의 열에 접속된 평행 비트선 및, 상기 홈내에 매립되어 상기 인접하는 섬부를 서로 전기적으로 분리하는 절연층을 구비하고 있다.

Description

트렌치형 1캐패시터/1트랜지스터 메모리셀들의 어레이를 갖춘 모스 랜덤 억세스 메모리
제1도는 본 발명의 1실시예에 따른 트렌치형 반도체 랜덤 억세스 메모리(DRAM)의 주요부의 사시도.
제2도(a) 및 제2도(b)는 각각 제1도의 2A-2A선 및 2B-2B선에 따른 단면도.
제3도(a) 내지 제3도(i)는 제1도의 도시된 DRAM 의 주요한 제조공정을 나타낸 단면도.
제4도는 본 발명의 다른 실시예에 따른 트렌치형 DRAM의 평면도.
제5도(a) 및 제5도(b)는 각각 제4도의 5A-5A선 및 5B-5B선에 따른 단면도.
제6도는 본 발명의 다른 실시예에 따른 트렌치형 DRAM의 평면도.
제7도(a) 및 제7도(b)는 각각 제6도의 7A-7A선 및 7B-7B선에 따른 단면도.
제8도는 본 발명의 다른 실시예에 따른 트렌치형 DRAM의 평면도.
제9도(a) 및 제9도(b)는 각각 제8도의 9A-9A선 및 9B-9B선에 따른 단면도.
제10도는 본 발명의 다른 실시예에 따른 트렌치형 DRAM의 평면도.
제11도(a) 및 제11도(b)는 각각 제10도의 11A-11A선 및 11B-11B선에 따른 단면도.
제12도는 본 발명의 다른 실시예에 따른 트렌치형 DRAM의 평면도.
제13도(a) 및 제13도(b)는 각각 제12도의 13A-13A선 및 13B-13B선에 따른 단면도.
제14도는 본 발명의 다른 실시예에 따른 트렌치형 DRAM의 평면도.
제15도(a) 및 제15도(b)는 각각 제14도의 15A-15A선 및 15B-15B선에 따른 단면도.
제16도는 본 발명의 다른 실시예에 따른 트렌치형 DRAM의 평면도.
제17도(a) 및 제17도(b)는 각각 제16도의 17A-17A선 및 17B-17B선에 따른 단면도.
제18도는 본 발명의 다른 실시예에 따른 트렌치형 DRAM의 평면도.
제19도(a) 및 제19도(b)는 각각 제18도의 19A-19A선 및 19B-19B선에 따른 단면도.
제20도는 본 발명의 다른 실시예에 따른 트렌치형 DRAM의 평면도.
제21도(a) 및 제21도(b)는 각각 제20도의 21A-21A선 및 21B-21B선에 따른 단면도.
제22도는 본 발명의 다른 실시예에 따른 트렌치형 DRAM의 평면도.
제23도(a) 및 제23도(b)는 각각 제22도의 23A-23A선 및 23B-23B선에 따른 단면도.
제24도는 본 발명의 다른 실시예에 따른 트렌치형 DRAM의 평면도.
제25도(a) 및 제25도(b)는 각각 제24도의 25A-25A선 및 25B-25B선에 따른 단면도.
제26도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 회로도.
제27도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 주요부의 사시도.
제28도(a) 및 제28도(b)는 각각 제27도의 28A-28A선 및 28B-28B선에 따른 단면도.
제29도(a) 내지 제29도(h)는 각각 제27도에 도시된 DRAM의 중요한 제조공정을 나타낸 단면도.
제30도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 평면도.
제31도는 제30도의 31-31선에 따른 단면도.
제32도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 평면도.
제33도는 제32도의 33-33선에 따른 단면도.
제34도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 평면도.
제35도는 제34도의 35-35선에 따른 단면도.
제36도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 평면도.
제37도(a) 및 제37도(b)는 각각 제36도의 37A-37A선 및 37B-37B선에 따른 단면도.
제38도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 평면도.
제39도(a) 및 제39도(b)는 각각 제38도의 39A-39A선 및 39B-39B선에 따른 단면도.
제40도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 평면도.
제41도는 각각 제40도의 41-41선에 따른 단면도.
제42도 내지 제45도는 각각 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 단면도.
제46도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 평면도.
제47도(a) 및 제47도(b)는 각각 제46도의 47A-47A선 및 47B-47B선에 따른 단면도.
제48도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 평면도.
제49도(A) 및 제49도(B)는 각각 제48도의 49A-49A선 및 49B-49B선에 따른 단면도.
제50도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 평면도.
제51도는 제50도의 51-51선에 따른 단면도.
제52도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 평면도.
제53도(a) 및 제53도(b)는 각각 제52도의 53A-53A선 및 53B-53B선에 따른 단면도.
제54도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 평면도.
제55도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 평면도.
제56도는 제55도의 56-56선에 따른 단면도.
제57도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 평면도.
제58도(a) 및 제58도(b)는 각각 본 발명에 채용될 수 있는 낸드셀의 예로서, 기판표면에 형성된 낸드셀의 평면배열을 나타낸 도면.
제59도 및 제60도는 각각 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 단면도.
제61도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 평면도.
제62도는 제61도의 62-62선에 따른 단면도.
제63도 내지 제71도는 각각 제62도에 도시된 단면의 변형예를 나타낸 도면.
제72도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 평면도.
제73도는 제72도의 73-73선에 따른 단면도.
제74도는 본 발명의 다른 실시예에 따른 DRAM의 평면도.
제75도(a) 및 제75도(b)는 각각 제74도의 75A-75A선 및 75B-75B선에 따른 단면도.
제76도(a) 및 제76도(f)는 각각 제74도에 도시된 DRAM의 주요한 제조공정을 나타낸 단면도.
제77도는 본 발명의 다른 실시예에 따른 DRAM의 평면도.
제78도(a) 및 제78도(b)는 각각 제77도의 78A-78A선 및 78B-78B선에 따른 단면도.
제79도는 본 발명의 다른 실시예에 따른 DRAM의 평면도.
제80도(a) 및 제80도(b)는 각각 제79도의 79A-79A선 및 79B-79B선에 따른 단면도.
제81도는 본 발명의 다른 실시예에 따른 DRAM의 평면도.
제82도(a) 및 제82도(b)는 각각 제81도의 82A-82A선 및 82B-82B선에 따른 단면도.
제83도는 본 발명의 다른 실시예에 따른 DRAM의 평면도.
제84도(a) 및 제84도(b)는 각각 제83도의 84A-84A선 및 84B-84B선에 따른 단면도.
제85도는 본 발명의 다른 실시예에 따른 DRAM의 평면도.
제86도(a) 및 제86도(b)는 각각 제85도의 86A-86A선 및 86B-86B선에 따른 단면도.
제87도는 본 발명의 다른 실시예에 따른 DRAM의 평면도.
제88도(a) 및 제88도(b)는 각각 제87도의 88A-88A선 및 88B-88B선에 따른 단면도.
제89도는 본 발명의 다른 실시예에 따른 DRAM의 평면도.
제90도(a) 및 제90도(b)는 각각 제89도의 90A-90A선 및 90B-90B선에 따른 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 에피택셜층
3 : 셀분리 홈(소자분리용 트렌치) 4 : 절연물질(실리콘산화막)
5 : 트렌치(셀 트렌치;소자형성용 트렌치) 6 : 절연박막(캐패시터절연막)
7 : 도전층(캐리어축적전극) 7a : 제1층 다결정실리콘막
7b : 제2층 다결정실리콘막 8 : 측벽접속영역
9 : N형 반도체영역(N형 확산층) 10 : 절연박막(게이트절연막)
11 : T형 도전층(게이트전극) 12 : 도전층(다결정실리콘막)
13 : N형 확산층 14 : 섬부
15 : 소자분리영역 21,22 : 실리콘산화막
24 : N형 매립층 25 : 절연막
26 : 플레이트전극 30 : 다결정실리콘막
40 : 층간절연막 41 : 비트선
42 : 비트선 접속부 101 : 실리콘기판
102 : 에피택셜 실리콘층 103 : 필드산화막
104 : 캐패시터절연막 105 : 축적전극(제1다결정실리콘막)
106 : N형 확산층 107 : 게이트산화막
108 : 게이트전극(제3다결정실리콘막) 109 : N형 확산층
110 : 비트선 접속부 111 : 비트선
112 : 트렌치 113 : 실리콘산화막
114 : 제2다결정실리콘막 116 : SDG 영역
120 : N형 확산층 121 : 실리콘산화막
122 : 매립플레이트 123 : P+형 확산층
126 : 폴리실리콘 127 : 소자분리용 트렌치
128 : 실리콘산화막 130 : 실리콘산화막
131 : 단결정실리콘층 138 : 측벽접속부
201 : 실리콘기판 203 : 트렌치
204 : 캐패시터절연막 205 : 축적전극
209 : 비트선 접속부 210 : 비트선
211 : 챈널영역 212 : N형 전극
BL : 비트선 C1∼C4 : 캐패시터
WL1∼WL4 : 워드선 Q1∼Q41 Q12∼Q42 : MOS트랜지스터
[산업상의 이용분야]
본 발명은 반도체 집적회로장치에 관한 것으로, 특히 각각 하나의 데이터축적 용량소자와 하나의 전송게이트형 MOS트랜지스터를 갖춘 메모리셀들의 행렬형상의 어레이를 구비한 고집적 MOS 랜덤 억세스 메모리에 관한 것이다.
[종래의 기술 및 그 문제점]
디지탈 컴퓨터 시스템의 고성능 및 고신뢰성에 대한 요구가 증대되고 있는 바, MOS 랜덤 억세스 메모리(RAM)장치는 그 속도 및 가격에서의 잇점이 증가함에 따라 디지탈설비에 보다 폭넓게 사용되고 있다. 비트수가 증가함에 따라 셀 사이즈가 감소하고, 그에 따라 각 셀내의 축적캐패시터의 크기가 감소해서 각 셀내에 축적될 수 있는 전하캐리어의 양이 감소하게 된다. 이와 같이 전하캐리어의 양이 감소함에 따라 잘못된 데이터 억세스동작이 발생해서 장치의 신뢰성을 열화시키게 된다. 고집적도와 고신뢰성간에는 트레이드-오프(trade-off ; 모순)가 존재한는 바, 즉, 셀 사이즈를 작게 하면 할수록 집적도는 향상되지만, 셀사이즈를 너무 작게 하면 신뢰성이 열화되게 된다.
이러한 트레이드-오프를 해결하기 위해 트렌치형 MOS DRAM이 제안되었는바, 그 트렌치형 DRAM의 기본 구조는 예컨대 「IEDM Tech. Dig.,A Trench Transistor Cross-point DRAM Cell, by W. F. Richardson et al., 1985 at pp. 714-717」에 개시되어 있다. 서로 교차하고 있는 워드선과 비트선의 교점의 반도체기판내에 이른바 트렌치라는 홈이 형성되고, 이 트렌치내에 캐패시터와 MOS트랜지스터가 적층되어 트렌치 셀구조가 이루어지는데, 이러한 트렌치 셀구조에 의해 집적도를 증가시키면서 각 셀내에서의 데이터축적 용량을 증가시킬 수 있다.
그러나, 이러한 트렌치형 DRAM은 반도체장치분야에서 점점 더 엄격해 지고 있는 최근의 고집적화 요구를 만족시킬 수 없다. 즉, 집적도가 더 증가함에 따라 인접하는 셀 트렌치 사이의 간격이 감소해서 이들 인접하는 셀 트렌치 사이에서 바람직하지 않은 펀치드루우(punch-through)현상이 발생할 가능성이 증대하므로, 반도체장치의 신뢰성이 열화된다. 특히 상술한 IEDM참고자료의 제6도에 도시된 바와 같이 각 트렌치가 대응하는 MOS트랜지스터의 활성영역으로 기능하는 불순물이 도우프(dope)된 반도체층과 함께 설치 되어 있는 바, 이 불순물이 도우프된 반도체층은 기판의 도전형과는 역도전형으로 기판내의 소정 깊이에서 트렌치의 내부 벽면을 둘러싸도록 형성되어 있다. 집적도를 증대시키기 위해 인접하는 트렌치 셀 사이의 간격을 감소 시킴으로써, 특정 트렌치 셀에 형성된 불순물이 도우프된 반도체층이 인접한 트렌치 셀에 형성된 불순물이 도우프된 반도체층에 근접하게 된다. 그에 따라, 인접하는 트렌치 셀 사이에서 펀치드루우현상에 의한 리크전류의 흐름이 보다 용이하게 발생하는데, 이는 트렌치 셀형 DRAM의 신뢰성을 열화 시키게 된다.
또한, 집적도를 향상시키기 위해 셀 유니트가 반도체기판상에 평행한 비트선중 대응하는 하나에 단일 접속노드에서 직렬연결되어 있는 복수개의 1캐패시터/1트랜지스터 셀로 이루어진 특수한 형태의 DRAM이 제안되어 있다. 상기 직렬접속된 셀을 갖춘 셀 유니트를 통상 낸드셀(NAND cell)부 라고 한다. 이러한 NAND셀형 DRAM에 의하면, 상기 셀을 비트선에 연결하는 접속 노드의 갯수를 저감시킬 수 있어서 집적도를 증대시킬 수 있다.
그러나, 낸드셀형 DRAM은 집적도가 증가함에 따라 각 셀내의 데이터저장 용량이 감소한다는 문제가 있다. 즉, 셀 캐패시터의 면적이 감소함에 따라 전하 캐리어의 축적량이 감소해서 신뢰성이 열화된다. 또한 셀구조가 소형화됨에 따라 낸드셀형 DRAM을 소망하는 수율로 제조하는 것이 곤란하게 된다.
[발명의 목적]
이에 본 발명은 상술한 사정을 감안해서 이루어진 것으로, 새롭게 개량된 반도체 랜덤 억세스 메모리장치와, 신뢰성을 열화시키지 않으면서 집적도를 증대시킬 수 있는 새롭게 개량된 반도체 랜덤 억세스 메모리장치를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기와 같은 목적을 달성하기 위해 본 발명에 따른 반도체 메모리장치는, 복수개의 트렌치가 형성된 표면을 갖춘 기판과 이 기판상에 배치된 복수의 평행한 데이터전송선 및, 상기 기판상에 배치되어 각각이 하나의 노드에서 상기 데이터전송선에 접속되고 각각 하나의 용량소자와 트랜지스터를 갖춘 소정 갯수의 메모리셀을 포함하는 복수의 셀 유니트로 분할되어 있는 메모리셀들의 어레이를 구비하고, 상기 각각의 메모리셀을 구성하는 상기 용량소자와 상기 트랜지스터는 상기 복수의 트렌치중 대응하는 트렌치내에서 상기 트랜지스터가 상기 용량소자 위에 위치하도록 적층되어 있는 것을 특징으로 한다.
또, 본 발명에 따른 랜덤 억세스 메모리장치는, 복수의 행렬형상의 섬부를 제공하기 위해 홈패턴이 형성된 표면을 갖추고 상기 복수의 섬부내에 형성된 복수의 트렌치를 갖춘 기판과, 상기 섬부에 행렬형상으로 배치되어 각각이 대응하는 트렌치내에서 서로 적층되는 하나의 캐패시터와 MOS트랜지스터를 포함하는 메모리셀들의 어레이, 상기 메모리셀의 행에 접속된 평행 워드선, 상기 메모리셀의 열에 접속된 평행 비트선 및 상기 홈내에 매립되어 상기 인접하는 섬부를 서로 전기적으로 분리하는 절연층을 구비하고 있는 것을 특징으로 한다.
[실시예]
이하, 도면을 참조해서 본 발명에 따른 각 실시예를 상세히 설명한다.
제1도는 본 발명의 바람직한 1실시예에 따른 트렌치형 반도체 랜덤 억세스 메모리(DRAM)장치의 사시도로서, 도면의 간단화를 위해 절연막은 생략되어 있다. 동 도면에서, 기판(1)은 고농도로 도우프된 P(P+)형 실리콘으로 구성되어 있는데, 이 P+형 기판(1)의 윗면에는 P형 에피택셜층(2)이 설치되어 있다. 그리고, 상기 기판(1)내에는 제1평행 홈들이 제1방향으로 연장되고 제2평행 홈들이 상기 제1방향과는 수직한 방향으로 연장되도록 복수의 홈(3)이 형성되어, 기판(1)상에 행렬형상으로 배열되는 장방형의 P형 섬부(island 部 : 14)를 규정하게 된다.
상기 셀영역분리 홈(3)은 기판(1)내에 위치되는 저부(低部)를 갖기에 충분한 깊이로 형성되는데, 이 홈(3)은 DRAM의 셀영역으로 기능하는 섬부(14)가 서로 전기적으로 분리되도록 제2도(a) 및 제2도(b)에 나타낸 바와 같이 절연물질(4)로 매립되어 있다.
제1도에 나타낸 바와 같이 복수개의 장방형 홈(트렌치; 5)이 셀섬(cell island; 14)의 중앙부에 형성되어 있는데, 이들 트렌치(5)는 제2도(a) 및 제2도(b)에서 명확히 알 수 있는 바와 같이 셀분리 홈(3)보다 더 깊게 형성되어 있고, 이들 각 트렌치(5)내에는 하나의 캐패시터와 하나의 전송게이트형 MOS트랜지스터가 서로 적층 형성되어 있다. 이후 이러한 트렌치(5)를 캐패시터/트랜지스터형성용 트렌치또는 셀 트렌치라고 한다.
각 셀 트렌치(5)에 있어서, 트렌치(5)의 하부(下部)에는 캐패시터가 형성되고, 트렌치(5)의 상부(上部)에는 MOS트랜지스터가 설치된다.
특히 제2도(a) 및 제2도(b)에 나타낸 바와 같이, 얇은 절연층(절연박막; 6)이 각 셀 트렌치(5)의 거의 하부를 덮도록 그 셀 트렌치(5)의 내면(內面)에 형성되어 있고, 또한 도전층(7)이 상기 절연박막(6)을 매립하도록 트렌치(5)내에 형성되어 있다. 그에 따라 도전층(7)이 절연박막(6)을 사이에 두고서 P+형 기판(1)과 절연적으로 접하는 형태로 되어 캐패시터구조를 제공하게 된다.
이러한 구조에 의하면, P+형 기판(1)이 트렌치 셀용의 공통 캐패시터-플레이트 전극으로 기능하고, 도전층(7)이 캐리어축적전극으로 기능하며, 절연박막(6)이 캐패시터절연층으로 기능한다.
도전층(7)은, 제2도(a) 및 제2도(b)에 나타낸 바와 같이, P형 에피택셜층(2)의 대응하는 부분에 형성된 N형 반도체영역(9)과 직접 접촉하는 수직한 측벽부를 갖도록 트렌치(5)내의 절연박막(6)보다 더 높게 형성되어 있다. 즉 캐패시터절연층(6)은 트렌치(5)내의 그 상단부에서 축적층(7)이 N형 층(9)과 접촉하는 측벽접속영역(8)을 규정한다. 여기서, 상기 N형 층(9)은 에피택셜층(2)의 소정 깊이에서 트렌치(5)의 측벽접속영역(8)을 수평하게 둘러싸는 장방형-고리(square-ring)모양의 층일 수 있다. 상기 트렌치(5)의 상부 내벽은 상기 축적전극(7)의 윗면을 덮은 다른 절연박막(10)으로 덮혀 있다. 그리고 트렌치(5)의 상부에는 도전층(11)이 매립되어 이 도전층(11)이 T모양으로 형성되어 있는데, T의 가로획(cross-bar)부분은 제1도 및 제2도(b)에 나타낸 바와 같이 에피택셜층(2)의 윗면상에서 인접하는 셀섬(14)에 있는 가로획부분과 연결되어 있다. 그리고, 각 셀섬(14)의 P형 에피택셜층(2)의 윗면에는 얕은 N형 층(13)이 형성되어 있다. 또, 상기 T형 도전층(11)은 절연박막(10)에 의해 P형 에피택셜층(2) 및 축적전극(7)과 절연되어 있다. 그에 따라, 셀 트렌치(5)에서는 트랜지스터가 게이트전극으로서 기능하는 T형 도전층(11)과, 활성영역(소오스 및 드레인)으로 기능하는 N형 층(9,13)을 구비하여 구성된다. T형 게이트전극(11)의 공통연결된 가로획 부분은 제1도에 나타낸 바와 같이 에피택셜층(2)상에 있는 복수의 평행 워드선(WL)으로 기능하게 된다.
기판(1)상에 설치된 행렬형상의 셀섬(14)의 윗면부에 형성된 얕은 N형층(13)은 복수의 장방형의 얇은 도전층(12)에 의해 서로 연결되어 있는데, 그 각각의 도전층(12)은 상기 워드선(WL)에 수직한 방향으로 인접하는 셀섬(14) 사이에서 대응하는 셀분리 홈(3)에 다리(bridge)를 형성하도록 설치되어 있다. 여기서, 도전층(12)은 N형 다결정실리콘 반도체재료로 이루어져 있다. 상기 워드선(WL)에 수직하게 배열된 N형 층(13)과 도전층(12)은 워드선(WL)과 교차하는 비트선(BL)으로서 기능한다.
이어서, 제1도 및 제2도(a)와 제2도(b)에 도시된 트렌치형 DRAM의 제조방법에 대해 설명한다.
먼저, 제3도(a)에 나타낸 바와 같이 붕소(B)농도가 1019atoms/cm3인 P+형 실리콘기판(1)에 붕소농도가 1015atoms/cm3인 P형 에피택셜층(2)을 예컨대 2㎛로 형성한다. 이어서, 셀 어레이영역에 붕소를 이온주입하고 웰(well)확산을 행하여 셀 어레이영역의 P형 에피택셜층(2)의 농도를 최적화하고, 그후 메모리셀영역에 비소를 이온주입해서 N형 확산층(13)을 형성한다. 다음으로 에칭용 마스크로 되는 실리콘산화막(21)을 형성하고, 리소그래피기술 및 반응성 이온에칭기술에 의해 웨이퍼내에 가로 및 세로방향으로 연장된 소자분리용 트렌치(3)를 적어도 상기 P형 에피택셜층(2)의 두께보다 깊게 예컨대 2.5㎛의 깊이로 형성한다.
이어서, 제3도(b)에 나타낸 바와 같이 CVD 법에 의해 실리콘산화막(4)을 전면에 퇴적하고, 반응성 이온에칭법에 의해 전면을 에칭(에치백)하여 소자분리용 트렌치(3)내에만 실리콘산화막(4)을 잔존시킨다. 그에 따라 잔존하는 실리콘산화막부분은 기판(1)의 윗면과 같은 높이로 된다.
다음으로, 제3도(c)에 나타낸 바와 같이 에칭용 마스크로 사용되는 실리콘 산화막(22)을 퇴적형성하고, 리소그래피기술 및 반응성 이온에칭기술에 의해 소자형성용 트렌치(5)를 상기 소자분리용 트렌치(3)보다 깊게 예컨대 5㎛의 두께로 형성한다.
계속해서, 제3도(d)에 나타낸 바와 같이 소자형성용 트렌치(5)의 내벽에 캐패시터절연막(6)을 형성한 후, 축적전극으로 되는 제1층 다결정실리콘막(7a)을 전면에 퇴적한다. 여기서 상기 캐패시터절연막(6)은 예컨대 실리콘산화막/실리콘질화막/실리콘산화막으로 이루어진 적층막(실효 막두께는 10nm)으로 한다. 또한 다결정실리콘막(7a)에는 예컨대 비소를 이온주입해서 저저항화한다.
이어서 제3도(e)에 나타낸 바와 같이 CDE(Chemical Dry Etching)법에 의해 상기 제1층 다결정실리콘막(7a)을 1.5㎛정도 에칭해서 각 소자형성용트렌치(5)의 저부에만 축적전극(7)의 일부로서 잔존시키고, 그후 소자형성용 트렌치(5)의 측벽에 노출된 캐패시터절연막(6)을 에칭제거한다.
다음으로, 제3도(f)에 나타낸 바와 같이 다시 전면에 제2층 다결정실리콘막(7b)을 퇴적하고, 비소를 이온주입법에 의해 도우프한 후, 반응성 이온에칭법에 의해 전면을 에칭해서 상기 다결정실리콘막(7b)을 제3도(g)에 나타낸 바와 같이 P형 에피택셜층(2)의 윗면으로부터 1.2㎛의 깊이에 잔존시킨다. 그에 따라 소자형성용 트렌치(5)내에 잔존된 제2층 다결정실리콘막(7b)이 이미 잔존되어 있던 다결정실리콘막(7a)과 함께 축적전극(7)으로 된다. 그리고 그후 900℃에서 30분동안 어닐링(annealing)을 행해 상기 매립된 다결정실리콘막(7b)의 비소를 트렌치의 측면으로 확산시켜 N형 확산층(9)을 형성한다. 그에 따라, 소자형성용 트렌치(5)내에 매립형성된 축적전극(7)은 N형 확산층(9)과 직접 접촉하게 된다.
계속해서, 제3도(h)에 나타낸 바와 같이 축적전극(7)이 매립된 소자형성용 트렌치(5)의 상부 측벽에 게이트절연막(10)을 형성하고, 제3층 다결정실리콘막을 전면에 퇴적하고 나서 POCℓ3확산을 행해 상기 제3층 다결정실리콘막을 저저항화하며, 그후 리소그래피기술 및 반응성 이온에칭기술에 의해 상기 제3층 다결정실리콘막을 가공해서 게이트전극(11)을 형성한다.
이어서, 다시 다결정실리콘막을 전면에 퇴적하고, 이것에 도핑을 행한후, 리소그래피기술 및 반응성 이온에칭기술에 의해 제3도(i)에 나타낸 바와 같이 인접하는 메모리셀의 N형 확산층(13)을 접속하는 다결정실리콘막(12)을 패턴형성한다.
이상과 같이 본 실시예에 의하면, 소자분리용 트렌치(3)에 의해 인접 메모리셀 사이가 확실하게 분리된 고밀도 DRAM의 셀어레이를 더 높은 수율로 제조할 수 있다.
제4도는 본 발명의 다른 실시예에 따른 트렌치형 DRAM의 평면도이고, 제5도(A) 및 제5도(b)는 제4도의 5A-5A 선 및 5B-5B선에 따른 단면도이다. 본 실시예의 트렌치형 DRAM은, P+형 실리콘기판(1)에 N형 매립층(24)을 매개로 P형 에피택셜층(2)이 형성된 웨이퍼를 이용하고 있다. 소자형성용 트렌치(5)를 N형 매립층(24)에 도달하는 깊이로 형성하고 나서, 그 트렌치(5)의 측벽에 절연막(25)을 형성한 상태에서 N형 다결정실리콘막으로 이루어진 플레이트전극(26)을 매립형성하고, 그후 이 플레이트전극(26)의 표면에 캐패시터절연막(6)을 형성하며, 더욱이 축적전극(7)을 매립형성하고 있다. 상기 각 플레이트전극(26)은 트렌치(5)의 저부에서 N형 매립층(24)에 접속되어 있고, 이 N형 매립층(24)이 플레이트전극배선으로 되어 있다. 그 이외의 구성은 제1도 및 제2도와 동일하다. 본 실시예에 의하면, 플레이트전극(26)의 전위를 P형 에피택셜층(2)의 전위와는 독립적으로 설정할 수 있다.즉 MOS 트랜지스터의 기판바이어스와 플레이트전극의 인가전압을 독립적으로 설정할 수 있고, 그에 따라 MOS 트랜지스터의 차단(cut-off)특성의 향상 및 캐패시터의 신뢰성의 향상을 도모할 수 있다.
제6도는 본 발명의 다른 실시예에 따른 트렌치형 DRAM의 평면도이고, 제7도(a) 및 제7도(b)는 제6도의 7A-7A선 및 7B-7B선에 따른 단면도이다. 본 실시예의 트렌치형 DRAM은, 제1도 및 제2도의 실시예의 구조를 약간 변형한 것으로, 제1도의 실시예에서 국소(局所)배선으로서 형성한 N형 다결정실리콘막(12)에 상당하는 N형 다결정실리콘막(30)이 게이트전극(11)위를 가로질러서 연속적으로 배설되어 있고, 게이트전극(11)과 다결정실리콘막(30)은 실리콘산화막(31)에 의해 분리되어 있다. 상기 N형 실리콘막(30)은 각 메모리셀마다 분리된 N형 확산층(13)을 접속함과 동시에, 비트선 배선을 구성하고 있다. 본 실시예에 의하면, N형 다결정실리콘막(30)의 가공이 게이트전극(11)과 직교하는 방향에서만 이루어지므로, 제1실시예에 비하여 더욱 셀면적의 축소가 가능하게 된다.
제8도는 본 발명의 다른 실시예에 따른 트렌지형 DRAM의 평면도이고, 제9도(a) 및 제9도(b)는 제8도의 9A-9A선 및 9B-9B선에 따른 단면도이다. 본 실시예의 트렌치형 DRAM은, 제6도 및 제7도의 실시예의 구조를 약간 변형한 것으로, N형 다결정실리콘막(30)이 게이트전극(11) 아래를 통해서 연속적으로 배설되어 있다. 제6도 및 제7도의 실시예와 마찬가지로 N형 실리콘막(30)은 각 메모리셀마다 분리된 N형 확산층(13)을 접속함과 동시에 비트선 배선을 구성하고 있다.
제10도는 본 발명의 다른 실시예에 따른 트렌치형 DRAM의 평면도이고, 제11도(a) 및 제11도(b)는 제10도의 11A-11A선 및 11B-11B선에 따른 단면도이다. 본 실시예의 트렌치형 DRAM에서는, 게이트전극(11)이 패턴 형성된 웨이퍼에 층간절연막(40)이 형성되고, 그 위에 비트선(41)이 배설되어 있다. 비트선 접속부(42)는, 비트선 방향으로 볼 때 한개 걸러의 소자분리영 역상에, N형 확산층(13)에 접속할 수 있는 크기로 형성되어 있다. 본 실시예에 의하면, 이제까지의 실시예에 비하여 비트선(41)과 게이트전극(11) 사이의 용량을 작게 할 수 있다. 이에따라, 고속동작이 가능하게 되고, 또 노이즈의 저감을 도모할 수 있다.
제12도는 본 발명의 다른 실시예에 따른 트렌치형 DRAM의 평면도이고, 제13도(a) 및 제13도(b)는 제12도의 13A-13A선 및 13B-13B선에 따른 단면도이다. 본 실시예의 트렌치형 DRAM은, 제10도 및 제11도의 실시예를 약간 변형한 것으로,인접하는 비트선(41) 사이에서 비트선 접속부(42)가 위치를 어긋나게 하여 배치되어 있다. 본 실시예에 의하면, 비트선(41)의 비트선 접속부(42)에 대한 여유를 크게 설정할 수 있고, 비트선의 배선저항을 작게 할 수 있다.
제14도는 본 발명의 다른 실시예에 따른 트렌치형 DRAM의 평면도이고, 제15도(a) 및 제15도(b)는 제14도의 15A-15A선 및 15B-15B선에 따른 단면도이다. 본 실시예의 트렌치형 DRAM에서는, 비트선 접속부(42)가 비트선(41)아래의 모든 소자분리영역에 형성되어 있다. 이러한 구성에 의하면, 비트선 접속저항이 낮아져서 고속동작이 가능하게 된다.
제16도는 본 발명의 다른 실시예에 따른 트렌치형 DRAM의 평면도이고, 제17도(a) 및 제17도(b)는 제16도의 17A-17A선 및 17B-17B선에 따른 단면도이다. 본 실시예의 트렌치형 DRAM은, 제12도 및 제13도의 실시예의 구조를 기본으로하고, 워드선 방향의 소자분리용 트렌치(3)와 소자형성용 트렌치(5)가 접하여 형성되어 있다. 따라서 소자영역(14)의 워드선 방향에는 캐패시터 및 MOS트랜지스터가 형성되지 않고, 비트선 방향을 따라 1개의 메모리셀을 구성하는 MOS트랜지스터와 캐패시터가 2개로 분할되어 형성되어 있다. 이러한 구성에 의하면, 워드선 방향의 메모리셀의 크기를 보다 작게 할 수 있어서 고밀도 DRAM을 얻을 수 있다. 또한 MOS트랜지스터의 게이트 용량이 이제까지의 실시예에 비하여 작아져서 한층의 고속동작이 가능하게 된다.
제18도는 본 발명의 다른 실시예에 따른 트렌치형 DRAM의 평면도이고, 제19도(a) 및 제19도(b)는 제18도의 19A-19A선 및 19B-19B선에 따른 단면도이다. 본 실시예의 트렌치형 DRAM은, 워드선 방향의 셀 사이를 제16도 및 제17도의 실시예와 마찬가지로 축소하고, 비트선 구조로서 제14도 및 제15도와 동일한 구조를 이용한 것이다. 이러한 구성에 의하면, 셀면적의 축소와 게이트용량의 저감 및 비트선 접속저항의 저감을 도모할 수 있다.
제20도는 본 발명의 다른 실시예에 따른 트렌치형 DRAM의 평면도이고, 제21도(a) 및 제21도(b)는 제20도의 21A-21A선 및 21B-21B선에 따른 단면도이다. 본 실시예의 트렌치형 DRAM은, 제10도 및 제11도의 실시예의 구조를 변형한 것으로, 제10도 및 제11도의 실시예에 비하여 비트선 접속부(42)를 축소시킨 실시예이다.
제22도는 본 발명의 다른 실시예에 따른 트렌치형 DRAM의 평면도이고, 제23도(a) 및 제23도(b)는 제22도의 23A-23A선 및 23B-23B선에 따른 단면도이다. 본 실시예의 트렌치형 DRAM은, 셀분리 절연홈(3)을 갖추고 있지 않은 점이 상술한 실시예들과 다른 것이다. 이 DRAM에 의하면, P+형 실리콘기판(1)상에 P형 에피택셜 실리콘층(2)이 형성된 영역에 메모리셀을 형성한다. 이 메모리셀의 영역은 소자분리영역(15)에 의해 선(線)형상의 소자영역(14)으로 분리되어 있다.
소자영역(14)와 워드선(11)의 교차부에는 트렌치(5)가 설치되어 있다. 이 트렌치(5)의 상부에는 트렌치의 측벽을 챈널로 하는 종형 트랜지스터가 형성되고, 그 하부에는 정보기억용 MOS캐패시터가 형성되어 있다. 본 실시예에서는 P+형 실리콘기판이 MOS캐패시터의 플레이트전극으로 기능한다. 축적전극(7)은 캐패시터절연막(6)을 매개로 트렌치(5)의 하부에 매립되어 있다. 또, 축적전극(7)은 트렌치(5)의 측면에서 측벽 접속부(8)를 매개로 N형 확산층(9)과 접속되어 있다. 전송게이트는 상기 종형 MOS트랜지스터로 형성되어 있고, N형 확산층(9) 및 N형 확산층(13)이 각각 소오스 및 드레인(또는 그 반대)으로 되어 N형 확산층(13)에 인가된 전위가 N형 확산층(7) 및 측벽 접속부(8)를 매개로 축적전극(7)에 축적된다.
워드선(게이트전극;11)이 패턴형성된 웨이퍼에 층간절연막(40)이 형성되고, 그 위에 비트선(41)이 배설되어 있다. 그리고, 서로 인접한 워드선(11) 사이의 소자영역(14)에 비트선 접속부(42)가 형성되어 비트선(41)과 확산층(13)이 접속되도록 되어 있다.
이와 같은 구성에 의하면, 확산층(13) 자체가 비트선으로 되는 것이 아니라 워드선(11)과 중첩되지 않는 부분에 있어서 확산층(13)에 비트선(41)이 접속되어 있으므로, 확산층(13)을 포함한 비트선 저항을 낮출 수 있다.
따라서 셀면적을 축소하더라도 충분히 낮은 비트선 저항을 확보할 수 있어 소자의 미세화 및 고밀도화에 유효하다. 또한, 워드선(11)을 마스크로 해서 확산층(13)을 형성함으로써, 워드선(11)의 아래까지 확산층(13)이 형성되는 것을 방지할 수 있고, 그에 따라 비트선과 워드선 사이의 용량을 작게 할 수 있는 잇점도 있다.
제24도는 본 발명의 다른 실시예에 따른 셀분리 홈이 없는 트렌치형 DRAM의 평면도이고, 제25도(a) 및 제25도(b)는 제24도의 25A-25A선 및 25B-25B선에 따른 단면도이다. 본 실시예의 셀분리 홈은 없는 트렌치형 DRAM에서는, 트렌치(5)가 소장영역(14)과 게이트전극(11)의 교점에 존재하지만, 워드선(11)에 수직방향으로는 트렌치(5)가 일직선상에는 존재하지 않고, 워드선(11)에 평행방향으로 규칙적으로 어긋나 있다. 그리고, 트렌치(5)에 의해 소자영역을 분리하는 일없이 소자영역(14)이 연속하고 있다.
또, 본 실시예에서는 확산층(13)이 비트선을 겸하도록 되어 있다. 이와 같은 구성에 의하면, 트렌치(5)를 소자영역(14)과 워드선(11)의 교점 중심으로부터 어긋나게 함으로써, 트렌치부분에서의 소자영역(14)의 나머지 폭을 크게 할 수 있고, 트렌치(5)의 존재에 의해 확산층(13)으로 이루어진 비트선의 저항증대를 극력 억제할 수 있다. 또한 이들 셀분리 홈이 없는 DRAM에 있어서는, 제1도 및 제2도의 실시예에 관하여 당해 설명의 마지막 부분에서 제시되는 바와 같은 각종 변형이 가능하다.
본 발명은, 전술된 1캐패시터/1트랜지스터 셀구조를 갖는 통상의 DRAM뿐만 아니라 이하에 설명하는 바와 같은 낸드셀형 DRAM에도 적용할 수 있다. 낸드셀형 DRAM은 복수의 메모리셀부(낸드셀 유니트)를 갖춘 DRAM이다. 메모리셀부의 각각은 단일 노드에서 대응하는 하나의 비트선에 연결되는 소정 갯수의 직렬접속된 1비트 셀로 구성되어 있다.
제26도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 회로도이다.
동 도면에 나타낸 바와 같이, 낸드셀형 DRAM은 예컨대 하나의 노드(N1)에서 대응하는 비트선(BL)에 연결되는 4개의 직렬접속된 1비트 셀(M1,M2,M3,M4)을 포함하는 낸드셀 유니트(CUij)를 갖추고 있다. 4개의 제1전송게이트 MOS트랜지스터 (Q11,Q21,Q31,Q41)로 이루어진 직렬회로가 설치되어 있다. MOS트랜지스터(Q11)의 드레인은 노드(N1)에서 비트선(BL)에 접속되어 있고, 트랜지스터(Q11~Q41)의 게이트전극은 각각 워드선(WL1,WL2,WL3,WL4)에 접속되어 있으며, 전송게이트 트랜지스터(Q11~Q41)의 소오스는 각각 1비트셀(M1~M4)에 접속되어 있다. 상기 1비트 셀(M1~M4)의 각각은 데이터축적 캐패시터(C; C1,C2,C3 또는 C4)와 제2전송게이트 MOS트랜지스터(Q2; Q12,Q22, Q32 또는 Q42)를 포함하고 있다. 셀(M1)에 있어서, 캐패시터(C1)의 제1(축적)전극은 트랜지스터(Q12)의 소오스 또는 드레인에 접속되어 있고, 이 트랜지스터(Q12)의 게이트는 트랜지스터(Q11)의 게이트에 접속되어 있다. 나머지 셀(M2~M4)도 마찬가지로 구성되어 있다. 그리고, 캐패시터(C1~C4)의 제2전극은 기판전위(Vsub)에 공통접속되어 있다. 이러한 낸드셀형 DRAM의 상세한 물리적 구조를 제27도 및 제28도(a)와 제28도(b)를 참조해서 설명한다.
제27도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 주요부의 사시도이고, 제28도(a) 및 제28도(b)는 각각 제27도의 28A-28A선 및 28B-28B선에 따른 단면도이다. 이러한 낸드셀형 DRAM의 특징은, 1비트셀(M)의 각각이 트렌치형 셀구조를 채용하고 있는 점이다.
특히, P+형 실리콘기판(101)상에 P형 에피택셜 실리콘층(102)이 형성된 영역에 각 셀마다 트렌치(112)를 형성해서 메모리셀이 형성되어 있다. 상기 트렌치(112)는 SDG영역(116; 소오스와 챈널 및 드레인영역으로 이루어진 활성영역)과 게이트전극(108)의 교점에 형성되어 있다. 트렌치(112)의 상부에는 종형 MOS 트랜지스터가 존재하고, 그 하부에는 정보기억용 MOS캐패시터가 존재한다. 본 실시예에서는, P+형 기판(101)이 MOS캐패시터의 플레이트전극으로 기능한다.
그리고, 축적전극(105)은 캐패시터절연막(104)을 매개로 트렌치(112)의 하부에 매립되어 있다. 이 축적전극(105)은 트렌치(112)의 측면에서 측벽접속부(138)를 매개로 N형 확산층(106)에 접속되어 있다.
전송게이트 트랜지스터(Q11,Q21,Q31,Q41)는 트렌치형 MOS트랜지스터로 형성되어 있고, N형 확산층(109) 및 N형 확산층(106)이 각각 소오스 및 드레인(또는 그 반대)으로 되어 N형 확산층(109)에 인가된 전위가 N형 확산층(106) 및 측벽접속부(138)를 매개로 축적전극(105)에 축적된다. 그리고 본 실시예에서는 각 셀(M)내에 설치되는 전송용 MOS트랜지스터 (Q12,Q22,Q32,Q42)는 평면형 MOS트랜지스터로 형성되어 있다.
상술한 구성의 낸드셀형 DRAM은 다음과 같이 제조된다. 먼저, 제29도(A)에 나타낸 바와 같이, 예컨대 붕소농도가 1×1019cm3인 P+형 실리콘기판(101)상에, 예컨대 분소농도가 1×1015cm-3인 P형 실리콘층(102)을 적어도 메모리셀을 포함하는 영역에 예컨대 2㎛의 두께로 에피택셜성장시킨다. 이어서, 붕소를 이온주입하고 웰확산을 행하여 셀부에 웰을 형성한다. 그후, 소자분리를 위한 필드산화막(103)을 형성한다.
이어서, 제29도(b)에 나타낸 바와 같이 P형 에피택셜 실리콘층(102)상에 실리콘산화막(113) 및 실리콘질화막(도시되지 않음)으로 이루어진 트렌치 마스크를 퇴적형성하고, 리소그래피기술과 반응성 이온에칭기술에 의해 트렌치(112)를 형성한다. 그후, 트렌치 마스크인 실리콘질화막을 제거하고, 실리콘산화막(113)을 잔존시킨다.
다음으로, 제29도(c)에 나타낸 바와 같이 캐패시터절연막(104; 에컨대 실리콘산화막/실리콘질화막/실리콘산화막, 실효막두께 10nm)을 형성하고, 축적전극으로 되는 제1다결정실리콘막(105)을 전면에 퇴적한다. 이어서, N형 불순물로서 예컨대 비소(As)를 이온주입해서 제1다결정실리콘막(105)에 도우핑을 행한다.
계속해서, 제29도(d)에 나타낸 바와 같이, 에컨대 CDE(Chemical Dry Etching)법에 의해 에피택셜 실리콘층(102)의 윗면으로부터 제1다결정실리콘막(105)을 예컨대 1.5㎛정도 에칭한다. 그후, 제1다결정실리콘막(105)이 에칭된 트렌치의 측면부분에 노출된 캐패시터절연막(104)을 제거한다.
이어서, 제29도(e)에 나타낸 바와 같이 제2다결정실리콘막(114)을 전면에 퇴적한다. 그리고, 예컨대 반응성 이온에칭법에 의해 에피택셜 실리콘층(102)의 윗면으로부터 다결정실리콘막(114)을 예컨대 1.2㎛정도 에칭한다. 그후, 900℃에서 30분동안 어닐링해서 다결정실리콘막(105)에 도우핑된 비소를 트렌치의 측면에까지 확산하여 N형 확산층을 형성함으로써, 축적전극과 트렌치측면의 접속을 행한다.
다음으로, 제29도(f)에 나타낸 바와 같이 게이트산화막(107)을 형성하고, 더욱이 제3다결정실리콘막(108)을 전면에 퇴적한다. 그후, 예컨대 POCℓ3 확산을 행함으로써, 다결정실리콘막(108)에 도우핑을 행한다.
계속해서, 제29도(g)에 나타낸 바와 같이 리소그래피기술과 반응성 이온에칭기술에 의해 종형 MOS트랜지스터 및 전송용 MOS트랜지스터의 게이트전극(108)을 형성하고, 이온주입기술에 의해 소오스·드레인확산층(109)을 형성한다.
이어서, 제29도(h)에 나타낸 바와 같이 층간절연막(118)을 형성하고, 비트선 접속부(110)를 리소그래피기술과 에칭기술에 의해 형성하며, 비트선 재료를 전면에 퇴적하고, 비트선(111)을 가공하며, 더욱이 상층의 배선층을 가공해서 완성한다.
이와 같이 본 실시예에 의하면, 실리콘기판(101) 및 에피택셜층(102)에 트렌치(112)를 형성하고, 이 트렌치(112)내에 캐패시터 및 전송게이트로서의 종형 MOS트랜지스터를 형성하고 있으므로, 충분한 축적용량을 확보함과 더불어 밑바탕의 단차(段差)를 감소시킬 수 있다. 이 때문에, 비트선 등을 형성할 때의 상층 배선의 가공을 매우 용이하게 행할 수 있다. 또한, 전송게이트를 종형 MOS트랜지스터로 형성하고 있기 때문에, 쇼트-챈널효과에 의한 임계치 저하의 문제를 회피할 수 있게 되어 집적도의 향상과 더불어 차단특성 및 신뢰성의 향상을 도모할 수 있다.
또, 기존의 제조기술에 의해 보다 높은 집적도를 실현할 수 있어서 비트 단가(bit 單價)를 대폭적으로 저감시킬 수 있다. 따라서, 본 발명은 자기디스크 등과 같은 기억매체 대신에 사용하기 위해 낮은 가격으로 대용량의 DRAM을 기존의 기술에 의해 실현하고자 하는 경우에는 적합하다.
제30도는 본발명의 다른 실시예에 따른 낸드셀형 DRAM의 평면도이고, 제31도는 제30도의 31-31선에 따른 단면도이다. 본 실시예의 낸드셀형 DRAM에 있어서는, 게이트전극(108)의 비트선(111)에 평행한 방향의 길이는 트랜치(112)의 개구부(開口部)의 비트선(111)에 평행한 방향의 길이와 같다. 이와 같은 배치로 함으로써, 게이트전극(108)의 폭이 짧아져서 셀 사이즈를 작게 할 수 있다. 또, 게이트전극(108)과 소오스·드레인확산층(109)의 접촉면적을 제27도 및 제28도의 실시예와 비교하여 감소시킬 수 있기 때문에, 양자 사이의 용량이 작아져서 동작속도를 빠르게 할 수 있다.
제32도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 평면도이고, 제33도는 제32도의 33-33선에 따른 단면도이다. 본 실시예의 낸드셀형 DRAM에 있어서는, SDG영역(116)과 비트선(111)에 수직한 방향의 필드산화막(117)의 경계에 트렌치의 개구부가 접속되어 있다. 이러한 배치에 있어서는, 종형 MOS트랜지스터가 전송용 MOS트랜지스터의 역할도 아울러 갖추고 있다. 제33도의 종형 MOS트랜지스터에서 참조 부호 125의 부분이 전송용 MOS트랜지스터부이다. 즉, 이 부분을 지면을 관통하는 방향으로 전류를 흘림으로써 인접하는 메모리셀과의 접속을 행한다. 이와 같은 배치로 함으로써, SDG영역(116)의 비트선(111)에 수직한 방향의 길이를 짧게 할 수 있어서 셀 사이즈를 작게 할 수 있다.
또, 본 실시예에 있어서는, 게이트전극(108)의 비트선(111)에 평행한 방향의 길이는 트렌치(112)의 개구부의 비트선(111)에 평행한 방향의 길이와 같지만, 제1도 및 제2도의 실시예와 마찬가지로 게이트전극(108)의 비트선(111)에 평행한 방향의 길이쪽이 트렌치(112)의 개구부의 비트선(111)에 평행한 방향의 길이쪽보다 길게 되도록, 게이트전극(108)과 소오스·드레인확산층(109)이 P형 에피택셜 실리콘층(102)의 표면에서 게이트절연막(107)을 매개로 대향하고 있어도 좋다.
제34도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 평면도이고, 제35도는 제34도의 35-35선에 따른 단면도이다. 본 실시예의 낸드셀형 DRAM에 있어서는, 게이트전극(108)의 비트선에 평행한 방향의 길이가 트렌치(112)의 개구부의 비트선(111)에 평행한 방향의 길이보다 짧다.
이 때문에, 게이트전극(108)의 단부는 트렌치(112)의 개구부보다 트렌치의 내측에 존재한다. 이와 같은 배치로 함으로써, 게이트전극(108)의 비트선(111)에 평행한 방향의 길이를 제27도 및 제28도의 실시예, 및 제30도 및 제31도의 실시예보다 짧게 할 수 있어서 셀 사이즈가 작아진다.
제36도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 평면도이고, 제37도(a) 및 제37도(b)는 각각 제36도의 37A-37A 선 및 37B-37B선에 따른 단면도이다. 본 실시예의 낸드셀형 DRAM에 있어서는, SDG영역(116)의 비트선(111)에 수직한 방향의 길이가 트렌치(112)의 개구부의 비트선(111)에 수직한 방향의 길이보다 짧다. 즉, 37도(a)에 나타낸 단면(제36도에서의 37A-37A에 따른 단면)에서의 비트선(111)에 수직한 방향의 필드산화막(117)의 길이가 제37도(b)에 나타낸 다른 단면에서의 비트선(111)에 수직한 방향의 필드산화막(117)의 길이보다 짧다.
이와 같은 배치에 있어서는, 제32도 및 제33도의 실시예와 마찬가지로 종형 MOS트랜지스터가 전송용 MOS트랜지스터의 역할도 아울러 갖추고 있다. 또 본 실시예에서는, 제27도 및 제28도의 실시예와 제32도 내지 제34도의 실시예보다 비트선에 수직한 방향의 SDG영역(116)의 길이를 짧게 할 수 있어서 셀 사이즈를 작게 할 수 있다.
제38도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 평면도이고, 제39도(a) 및 제39도(b)는 각각 제38도의 39A-39A선 및 39B-39B선에 따른 단면도이다. 본 실시예의 DRAM에 있어서는, 게이트전극(108)의 비트선(111)에 평행한 방향의 길이가 트렌치(112)의 개구부의 비트선(111)에 평행한 방향의 길이보다 짧다. 또, SDG영역(116)의 비트선(111)에 수직한 방향의 길이는 트렌치(112)의 개구부의 비트선(111)에 수직한 방향의 길이보다 짧다. 이와 같은 배치로 함으로써, 제34도 및 제35도의 실시예와 제36도 및 제37도의 실시예보다 셀 사이즈를 작게 할 수 있다.
제40도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 평면도이고, 제41도는 각각 제40도의 41-41선에 따른 단면도이다. 본 실시예의 낸드셀형 DRAM에 있어서는, 1개의 비트선 접속부에 대하여 2개의 전송용 MOS트랜지스터가 직렬접속되어 있다.
비트선 접속부(110a)에 접속되는 것은 게이트전극 (108a, 108b)으로 구성되는 전송용 MOS트랜지스터이고, 비트선 접속부(110b)에 접속되는 것은 게이트전극(108c, 108d)으로 구성되는 전송용 MOS트랜지스터이다. 또, 게이트전극(108b)과 게이트전극(108c)으로 구성되는 전송용 MOS트랜지스터는 소오스·드레인확산층(109)에 접속되어 있고, 필드산화막에 의한 소자분리영역은 존재하지 않는다. 여기서 게이트전극(108b)과 게이트전극(108c) 사이에 소자분리영역이 존재하지 않아도 좋은 것은, 상기 2개의 게이트전극 (108b, 108c)이 동시에 온상태로 되는 일은 없기 때문이고, 상기 소자분리영역이 존재하지 않더라도 셀데이터가 파괴되는 일은 없기 때문이다. 이와 같은 배치로 함으로써, 비트선(111)에 평행한 방향의 셀 길이를 짧게 할 수 있다.
제42도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 단면도이다. 동 도면에 있어서는, 트렌치의 하부에 실리콘산화막(121)을 매개로 존재하는 매립플레이트(122)가 플레이트전극으로 기능한다. 이 매립플레이트(122)는 예컨대 인(P) 또는 비소(As)를 도우프한 다결정실리콘으로 구성되어 있다. 또, 매립플레이트(122)는 트렌치의 저부에서 N형 확산층(120)에 접속되어 있다. 본 실시예에서의 캐패시터는 매립플레이트(122)와 캐패시터절연막(104) 및 축적전극(105)으로 구성된다. 이와 같은 메모리셀 구성에 의하면, 매립플레이트(122)의 전위는 P형 실리콘기판(119)과는 독립적으로 설정될 수 있다. 그에 따라, 전송용 MOS트랜지스터 및 종형 MOS트랜지스터에 인가되는 기판바이어스와 매립플레이트에 인가되는 플레이트전압을 독립적으로 설정할 수 있어서 상기 전송용 MOS트랜지스터 및 종형 MOS트랜지스터의 차단특성을 향상시키고, 더욱이 캐패시터의 신뢰성을 향상시킬 수 있다.
또한, 본 실시예의 N형 확산층(120)은 트렌치의 저부로부터 확산시킨 경우의 형상을 상정(想定)한 것이지만, 반드시 이렇게 할 필요는 없다. 예컨대, 3MeV정도의 고가속전압으로 인(P)을 이온주입함으로써, N형 확산층(120)을 형성해도 좋다. 또, 상기 실시예에서는 매립플레이트(122)가 다결정실리콘으로 형성되어 있지만, 그 이외의 재료 예컨대 단결정실리콘, 다공성(porous) 실리콘, W, Ta, Ti, Hf, Co, Pt, Pd 등의 금속 또는 이들 금속의 실리사이드 등을 사용해도 좋다. 또, 이들 재료의 적층구조로 해도 좋다.
제43도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 단면도이다. 동 도면에 있어서는, 제42도의 실시예와 마찬가지로 트렌치의 하부에 실리콘산화막(121)을 매개로 형성된 매립플레이트(122)가 플레이트전극으로 기능한다. 또, 기판구조는 P형 실리콘기판(119)상에 N형 확산층(120)이 존재하고, 그 상부는 에피택셜 실리콘층(102)이다. 이러한 메모리셀구조에 의하면, N형 확산층(120)의 제조방법을 제42도의 실시예와 비교하여 간략화할 수 있다. 또, 본 실시예의 P형 실리콘기판 대신에 N형 실리콘기판을 사용해도 좋다. 더욱이, N형 실리콘기판의 표면에 N형 확산층을 형성하지 않고, 직접 P형 에피택셜 실리콘층(102)을 형성해도 좋다. 또, 본 실시예의 P형 에피택셜 실리콘층(102) 대신에 N형 에피택셜 실리콘층을 사용하고, 적어도 메모리셀을 포함하는 영역에 P형 웰을 형성해도 좋다. 더욱이, 에피택셜 실리콘층을 형성하지 않고, N형 실리콘기판을 사용하여 적어도 메모리 셀을 포함하는 P형 웰을 형성해도 좋다.
제44도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 단면도이다. 본 실시예에서는, P형 실리콘기판을 사용한다. 그리고, 적어도 캐패시터부분을 포함하는 트렌치 주위에 있는 P형 불순물농도를 그 이외의 메모리셀부의 P형 불순물농도보다 높게 설정하고, P+형 확산층(123)으로 함으로써, 플레이트전극으로 하고 있다.
이와 같은 메모리셀구조로 함으로써, 에피택셜실리콘층을 사용하지 않고서도 메모리셀을 형성하는 것이 가능하게 된다. 그에 따라, 제조방법의 간략화 및 제조단가의 저감화를 실현할 수 있다.
제45도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 단면도이다. 본 실시예에서는, P형 실리콘기판을 사용한다. 그리고 예컨대 3MeV정도의 고가속전압으로 붕소(B)를 적어도 메모리셀을 포함하는 영역에 이온주입해서 P+형 확산층(124)을 형성한다. 이와 같은 메모리셀구조로 함으로써, 에피택셜실리콘층을 사용하지 않고서도 메모리셀을 형성할 수 있다. 그에 따라, 제조방법의 간략화 및 제조단가의 저감화를 실현할 수 있다.
본 실시예의, P형 실리콘기판 대신에 N형 실리콘기판을 사용하고, 예컨대 3MeV정도의 고가속전압으로 붕소(B) 또는 인(P)을 적어도 메모리셀을 포함하는 영역에 이온주입해서 P+도는 N+형 확산층을 형성하며, 더욱이 이 P+또는 N+형 확산층의 상부의 적어도 메모리셀을 포함하는 영역에 P형 웰을 형성한 구조라도 좋다.
제46도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 평면도이고, 제47도(a) 및 제47도(b)는 각각 제46도의 47A-47A선 및 47B-47B선에 따른 단면도이다. 본 실시예에서는, 종형 트랜지스터 및 캐패시터를 포함하는 소자형성용 트렌치(112)의 주위에 소자분리용 트렌치(127)를 형성한다. 그리고, 이 소자분리용 트렌치(127)내에 예컨대 실리콘산화막(128)을 충전한다. 더욱이, 전송용 MOS트랜지스터를 직렬 접속하기 위해, 섬모양으로 고립된 SDG영역(116)을 예컨대 폴리실리콘(126)을 사용해서 비트선(111)에 평행한 방향으로 접속한다. 본 실시예에 있어서는, 비트선 접속부(110)를 포함하여 4개의 폴리실리콘(126)을 사용함으로써, 4개의 전송용 MOS트랜지스터를 직렬 접속하고 있다. 이와 같은 구조를 채용함으로써, 트렌치 측벽에 존재하는 N형 확산층(106)과 서로 마주보는 트렌치 측벽에 존재하는 N형 확산층(106) 사이에는 소자분리용 트렌치(127)가 존재하기 때문에, 상기 2개의 N형 확산층 사이를 펀치드루우에 의한 전류가 흐르는 일은 없다. 이 때문에 인접하는 트렌치 사이의 거리를 단축할 수 있어서 메모리셀의 면적을 작게 할 수 있다.
본 실시예에서의 소자분리용 트렌치의 깊이는 N형 확산층(106)보다 깊게하면 좋고, 에컨대 트렌치(112)보다 깊게 해도 좋다. 또, 소자분리용 트렌치(127)의 내부에 매립하는 재료는, 실리콘산화막에 한정되지 않고, 예컨대 PSG, BSG, BPSG, 실리콘질화막, 폴리실리콘 등의 단층막 및 이들의 복합막이어도 좋다. 또, 소자분리용 트렌치(127) 및 폴리실리콘(126)중 적어도 한쪽은 비트선 접속부에는 없어도 좋다. 더욱이, 접속용 폴리실리콘(126)은 다른 재질, 예컨대 비정질(amorphous)실리콘, 단결정실리콘, 금속, 실리사이드 등의 단층막 또는 이들의 복합막이어도 좋다.
제48도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 평면도이고, 제49도(a) 및 제49도(b)는 각각 제48도의 49A-49A선 및 49B-49B선에 따른 단면도이다. 본 실시예에서는, 종형 트랜지스터 및 캐패시터를 포함하는 트렌치(112)의 주위에 소자분리용 트렌치(127)를 형성한다. 그리고 이 소자분리용 트렌치(127)에는 예컨대 실리콘산화막(128)을 충전한다. 더욱이, 전송용 MOS트랜지스터를 직렬 접속하기 위해, 섬모양으로 고립된 SDG영역(116)을 예컨대 폴리실리콘(126)을 사용해서 비트선(111)에 평행한 방향으로 접속한다. 또, 제49도(b)에 나타낸 바와 같이 전송용 MOS트랜지스터부의 게이트전극(108)의 아래에도 폴리실리콘(126)이 존재하기 때문에, 전송용 MOS트랜지스터의 챈널층은 상기 폴리실리콘(106)의 표면 또는 내부에 형성된다.
본 실시예에 있어서는, 4개의 전송용 MOS트랜지스터가 직렬로 접속되어 있지만, 폴리실리콘(126)은 상술한 제46도 및 제47도에 나타낸 실시예와 달리, SDG영역(116)상에서 끊어지지 않고 전송용 MOS트랜지스터를 매개로 전부 연속하고 있다. 이 때문에, 폴리실리콘(126)의 가공을 위한 영역을 설치할 필요가 없으므로, 트렌치(112)와 소자분리용 트렌치(127)의 거리를 좁게 할 수 있어서 셀면적을 작게 할 수 있다. 또한, 폴리실리콘(126)은 게이트전극(108)을 마스크로 한 이온주입에 의해 저저항화되어 접속전극으로서 작용하지만, 게이트전극(108)의 아래에서는 저저항화되지 않고 소자형성용 반도체기판으로서 작용한다.
본 실시예에서의 소자분리용 트렌치(127)의 깊이는 N형 확산층(106)보다 깊게 하면 좋고, 예컨대 트렌치(112)보다 깊게 해도 좋다. 또, 소자분리용 트렌치(127)의 내부에 매립하는 재료는, 실리콘산화막에 한정되지 않고, 예컨대 PSG, BSG, BPSG, 실리콘질화막, 폴리실리콘 등의 단층막 및 이들의 복합막이어도 좋다. 또 소자분리용 트렌치(127) 및 폴리실리콘(126)중 적어도 한쪽은 비트선 접속부에는 없어도 좋다. 더욱이, 접속용 폴리실리콘(126)은 다른 재질, 예컨대 비정질(amorphous)실리콘, 단결정실리콘, 금속, 실리사이드 등의 단층막 또는 이들의 복합막이어도 좋다. 또 본 실시예에 있어서는, 접속용 폴리실리콘(126)의 비트선(111)에 수직한 방향의 길이가 SDG영역(116)의 길이와 일치하고 있지만, 반드시 일치할 필요는 없고, 전송용 MOS트랜지스터의 챈널층의 적어도 일부가 접속용 폴리실리콘(126)의 표면 또는 내부에 형성되면 좋다.
제50도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 평면도이고, 제51도는 제50도의 51-51선에 따른 단면도이다. 본 실시예에 있어서는 제46도와 제47도의 실시예 및 제48도와 제49도의 실시예와 마찬가지로, 트렌치(112)의 주위에 소자분리용 트렌치(127)를 형성한다. 그리고, 전송용 MOS트랜지스터를 직렬 접속하기 위해, 섬모양으로 고립된 SDG영역(116)을 예컨대 폴리실리콘(126)을 사용해서 비트선 방향으로 접속한다. 폴리실리콘(126)의 비트선(111)에 수직한 방향의 길이는 트렌치(112)의 비트선(111)에 수직한 방향의 길이와 같거나, 또는 짧다. 본 실시예에 의하면, 폴리실리콘(126)의 비트선(111)에 수직한 방향의 길이를 짧게 할 수 있기 때문에, 비트선의 용량을 감소시킬 수 있다. 본 실시예에서의 소자분리용 트렌치(127)의 깊이는 N형 확산층(106)보다 깊으면 좋고, 예컨대 트렌치(112)보다 깊어도 좋다. 또 소자분리용 트렌치(127)의 내부에 매립하는 재료는, 실리콘산화막에 한정되지 않고, 예컨대 PSG, BSG, BPSG, 실리콘질화막, 폴리실리콘 등의 단층막 및 이들의 복합막이어도 좋다. 또, 소자분리용 트렌치(127) 및 폴리실리콘(126)중 적어도 한쪽은 비트선 접속부에는 없어도 좋다. 더욱이, 접속용 폴리실리콘(126)은 다른 재질, 예컨대 비정질실리콘, 단결정실리콘, 금속, 실리사이드 등의 단층막 또는 이들의 복합막이어도 좋다.
제52는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 평면도이고, 제53도(a) 및 제53도(b)는 각각 제5도의 53A-53A 선 및 53B-53B선에 따른 단면도이다. 본 실시예에서는, N형 확산층 및 측벽 접속부(138)를 트렌치(112)의 4개의 측면중 1개의 측면에만 선택적으로 형성한다. 게다가, 제53도(a)에 나타낸 바와 같이 1개의 비트선 접속부(110)에 직렬접속된 전송용 MOS트랜지스터를 갖는 캐패시터의 N형 확산층(106) 및 측벽 접속부(138)는 트렌치(112)의 4개의 측면중 동일한 측면에 선택적으로 형성되어 있다. 또, 비트선(111)에 대해 수직한 방향에 인접한 메모리셀의 N형 확산층(106) 및 측벽 접속부(138)가 형성되어 있는 트렌치(112)의 측면은 서로 다른 측면이고, 게다가 트렌치(112)의 4개의 측면중 대향하는 2개의 측면이다. 이러한 구성에 의하면, 인접한 N형 확산층(106) 사이의 막 거리를 크게 하는 것이 가능하게 되고, 인접한 트렌치(112) 사이의 거리를 작게 함으로써 셀 사이즈를 작게 할 수 있다.
N 형 확산층(106) 및 측벽 접속부(138)를 형성하는 측벽의 선택방법은, 본 실시예의 취지를 이탈하지 않는 범위내에서 변형해서 실시해도 상관없다. 예컨대 제54도에 나타낸 바와 같이, 비트선(111)에 대해 수직한 방향에는 동일의 트렌치(112)의 측면에 N형 확산층(106)을 형성하고 비트선(110)에 대해 평행방향에는 트렌치(112)의 대향하는 2개의 측면에 교대로 N형 확산층(106) 및 측벽접속부(138)를 형성한다.
제55도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 평면도이고, 제56도는 제55도의 56-56선에 따른 단면도이다. 본 실시예에 있어서는, 트렌치(112)의 4개의 측면은 비트선(111)과 평행하지 않고 예컨대 45。의 방향으로 형성되어 있다. 더욱이, N형 확산층(106) 및 측벽 접속부(138)는 트렌치(112)의 4개의 측면중 인접한 2개의 측면에만 선택적으로 형성한다. 게다가, 제55도에 나타낸 바와 같이 1개의 비트선 접속부(110)에 직렬접속된 전송용 MOS트랜지스터를 갖는 캐패시터의 N형 확산층(106) 및 측벽 접속부(138)가 트렌치(112)의 4개의 측면중 동일한 2개 측면에 선택적으로 형성되어 있다. 또, 비트선(111)에 대해 수직방향으로 인접한 메모리셀의 N형 확산층(106) 및 측벽 접속부(138)가 형성되어 있는 트렌치(112)의 측면은 서로 다른 측면이고, 게다가 트렌치(112)의 4개의 측면중 대향하는 측면이다.
이와 같은 배치로 함으로써, 인접한 N형 확산층(106) 사이의 거리를 크게하는 것이 가능하게 되고, 인접한 트렌치(112) 사이의 거리를 작게 함으로써 셀 사이즈를 작게 할 수 있다. 또, 제52도 및 제53도의 실시예와 비교하여 측벽접속부(138)의 면적을 크게 할 수 있개 때문에, 측벽 접속부의 접속저항을 낮출 수 있다. N형 확산층(106) 및 측벽 접속부(138)를 형성하는 측면의 선택방법은, 본 실시예의 취지를 이탈하지 않는 범위내에서 변형하여 실시해도 상관없다.
제57도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 평면도이고, 제58도(a) 및 제58도(b)는 각각 본 발명에 채용될 수 있는 낸드셀의 예로서 기판표면에 형성된 낸드셀의 평면배열을 나타낸 도면이다. 본 실시예에 있어서는, 그 N형 확산층(106) 및 측벽 접속부(138)를 포함하는 P형 에피택셜 실리콘층(102)의 표면에 평행한 면에서의 수평적으로 파단한 평면구조는, 제58도(a) 및 제58도(b)에 나타낸 바와 같이 2개의 가능한 예가 있다.
즉, 58도(a)에 나타낸 바와 같이 상기 단면에서의 형상이 원 또는 타원인 트렌치(112)의 측벽중 중심으로부터의 각도가 180。를 넘지 않는 영역에 N형 확산층(106) 및 측벽 접속부(138)를 형성한다. 게다가, 1개의 비트선 접속부(110)에 직렬접속된 전송용 MOS트랜지스터를 갖는 캐패시터의 N형 확산층(106) 및 측벽 접속부(138)는 트렌치(112)의 동일 영역에 형성되어 있다. 또, 비트선(111)에 대해 수직방향으로 인접한 메모리셀의 N형 확산층(106) 및 측벽 접속부(138)가 형성되어 있는 트렌치(112)의 측면은 서로 다른 측면이고, 게다가 트렌치(112)의 중심에 대해 점대칭인 부분이다. 이와 같은 배치로 함으로써, 인접한 N형 확산층(106) 사이의 거리를 크게 하는 것이 가능하게 되고, 인접한 트렌치(112) 사이의 거리를 작게 함으로써 셀 사이즈를 작게 할 수 있다.
N형 확산층(106) 및 측벽 접속부(138)를 형성한 영역은, 제58도(b)에 나타낸 바와 같이 트렌치(112)의 중심을 중심으로하여 N형 확산층(106) 및 측벽 접속부(138)의 위치를 트렌치(112)에 대하여 임의의 각도로 회전시켜서 변형해도 좋다.
제59도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 단면도이다. 본 실시예에 있어서는, 인접한 트렌치[112; 비트선(111)에 평행한 방향 및 수직한 방향에 대하여]의 N형 확산층(106) 및 측벽 접속부(138)의 P형 에피택셜 실리콘층(102)의 표면으로부터의 거리가 다르다. 이와 같은 구조로 함으로써, 인접한 트렌치(112)의 N형 확산층(106) 사이의 거리를 크게 하는 것이 가능하게 되고, 인접한 트렌치(112) 사이의 거리를 작게 함으로써 셀 사이즈를 작게 할 수 있다. 또, 본 실시예에 있어서는, 트렌치(112)의 깊이는 일정하지만, N형 확산층(106)보다 하부의 트렌치(112)의 깊이를 일정하게 함으로써, 캐패시터면적이 일정하게 되도록 해도 좋다.
제60도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 단면도이다. 본 실시예에 있어서는, 직렬접속된 전송용 MOS트랜지스터에 종형 트랜지스터를 매개로 접속된 각 캐패시터의 N형 확산층(106) 및 측벽 접속부(138)의 P형 에피택셜 실리콘층(102)의 표면으로부터의 거리는, 비트선 접속부(110)에 가장 가까운 N형 확산층(106) 및 측벽 접속부(138)가 가장 크고, 비트선 접속부(110)로부터 멀어짐에 따라 차례로 작아진다. 이러한 메모리셀 구조에 의하면, 직렬접속된 전송용 MOS트랜지스터에 종형 트랜지스터를 매개로 접속된 각 캐패시터의 축적용량과 각 캐패시터로부터의 기억정보를 독출할때의 비트선 용량의 비를 각 캐패시터에서 같거나, 또는 제1도 및 제2도(a)와 제2도(b)에 나타낸 실시예보다도 그 용량비의 차를 작게 할 수 있다. 이하에, 그에 대해 설명한다.
감지 증폭기로부터 비트선 접속부(110)까지의 비트선(111)의 용량을 CB라 하고, 각 캐패시터의 용량을 제26도의 회로도에 따라 비트선 접속부(110)에서 가까운 쪽으로부터 각각 C1, C2, C3, C4라 한다. 이때, 각 캐패시터로부터 기억정보를 독출할 때의 비트선 용량과 캐패시터 용량의 비는 비트선 접속부(110)에 가까운 쪽으로부터 각각 CB/C1, (CB+C1)/C2, (CB+C1+C2)/C3, (CB+C1+C2+C3)/C4로 근사시킬 수 있다. 즉, 비트선 접속부(110)로부터 멀어짐에 따라 독출하려고 하고 있는 캐패시터보다도 비트선접속부(110)에 가까운 캐패시터의 용량이 비트선 용량에 가산된다. 그래서, 비트선 접속부(110)로부터 멀어진 캐패시터일수록 축적용량을 증가시킴으로써, 비트선용량과 축적용량의 비를 각 캐패시터에서 같거나, 또는 제27도 및 제28도의 실시예보다도 작게 할 수 있다.
제61도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 평면도이고, 제62도는 제61도의 62-62선에 따른 단면도이다. 본 실시예에 있어서는, 직렬접속된 전송용 MOS트랜지스터에 접속된 종형 트랜지스터 및 캐패시터를 갖춘 트렌치(112)의 개구부의 크기는, 비트선 접속부(110)에 가장 가까운 트렌치(112)가 가장 작고, 비트선접속부(110)로부터 멀어짐에 따라 차례로 커진다. 본 실시예의 구조에 의하면, 제60도의 실시예와 마찬가지로 각 캐피시터의 축적용량과 각 캐패시터로부터 기억정보를 독출할때의 비트선 용량의 비를 각 캐패시터에서 같거나, 또는 제27도 및 제28도(a)와 제28도(b)의 실시예보다도 그 용량비의 차를 작게 하는 것이 가능하게 된다.
제62도의 메모리셀 단면구조는 제63도 내지 제71도에 나타낸 것의 어느 하나로 대체되어도 좋다. 제63도의 변형예에 의하면, 직렬접속된 전송용 MOS트랜지스터에 접속된 종형 트랜지스터 및 캐패시터를 갖춘 트렌치(112)의 깊이는, 비트선 접속부(110)에 가장 가까운 트렌치(112)가 가장 얕고, 비트선 접속부(110)로부터 멀어짐에 따라 차례로 깊어진다. 이러한 구조에 의하면, 제60도의 메모리셀구조와 마찬가지로 각 캐패시터의 축적용량과 각 캐패시터로부터 기억정보를 독출할 때의 비트선 용량의 비를 각 캐패시터에서 같거나, 또는 제27도 및 제28도(a)와 제28도(b)의 실시예보다도 그 용량비의 차를 작게 하는 것이 가능하게 된다.
제64도의 변형예에 의하면, P+형 실리콘기판(101)상에 실리콘산화막(130)을 형성하고, 그 위에 단결정실리콘층(131)을 형성한 이른바 SOI(Silicon On Insulator)기판을 사용한다. 이러한 SOI 기판을 사용함으로써, α선의 입사에 의해 P+형 실리콘기판(101)에서 발생한 전자 및 정공이 N형 확산층(106)에 도달할 확률이 감소하기 때문에, 소프트 에러가 일어나기 어렵게 된다. 본 실시예에서는 P+형 실리콘기판(101)을 사용하였지만, N+형 실리콘기판을 사용해도 좋다. 더 나아가서는, GaAs, InP, GaP 등의 화합물반도체, 또 W, Ta, Ti, Al 등의 금속을 사용해도 좋다.
또, 실리콘산화막(130) 대신에, 실리콘질화막, Al2O3, 티탄(Ti) 산화물, 탄탈(Ta) 등의 절연막 및 이들의 2층막 또는 다층막이어도 좋다. 더욱이, 실리콘산화막(130)상에 다결정실리콘층을 형성해도 좋다.
제65도의 변형예에 의하면, P+형 실리콘기판(101)상에 실리콘산화막(130)을 형성하고, 그 위에 단결정실리콘층(131)을 형성한 이른바 SOI기판을 사용한다.
그리고, 캐패시터절연막(104)의 트렌치(112) 측면에서의 엣지(edge)는, 실리콘산화막(130)내에 존재한다. 즉, 실리콘산화막(130)은 트렌치(112)의 측면에서 캐패시터절연막(104)과 축적전극(105)의 양쪽에 접하고 있다. 이러한 구조에 의하면, 소프트 에러가 일어나기 어렵게 된다. 더욱이, 당해 반도체 메모리분야에서 공지된 소위 밴드-투-밴드 터널링(band-to-band tunneling) 전류에 의한 리크전류를 억제할 수 있다. 상기 밴드-투-밴드 터널링전류에 대해서는, 「VLSI Symposium Digest, A Band-to-BAND Tunneling Effect in the Trench Transistor Cell 1987 at pp. 97」에 개시되어 있다.
또한 본 실시예에서는, P+형 실리콘기판(101)을 사용했지만, N+형 실리콘기판, GaAs, InP, GaP 등의 화합물반도체, 또 W, Ta, Ti, A 등의 금속을 사용해도 좋다. 또, 실리콘산화막(130) 대신에, 실리콘질화막, Al2O3, 티탄(Ti) 산화물, 탄탈(Ta) 등의 절연막 및 이들의 2층막 또는 다층막이어도 좋다.
더욱이 실리콘산화막(130)상에 다결정실리콘층을 형성해도 좋다.
제66도의 변형예에 의하면, P+실리콘기판(101)상에 P형 에피택셜 실리콘층(102)을 형성하고, 트렌치(112)와 트렌치(112) 사이의 N형 확산층(106)과 접촉하지 않는 영역에, P+형 영역(129)을 형성한다. 이와 같은 구조로 함으로써, 인접한 N형 확산층(106) 사이의 펀치드루우에 의한 리크전류를 억제할 수 있다. 또, 본 실시예에 있어서는, P형 에피택셜 실리콘층(102)내에 P+형 영역(129)을 형성했지만, 트렌치(112)가 형성되는 영역만 P+의 농도를 낮춘 P+형 실리콘기판상에 P형 에피택셜 실리콘층(102)을 형성해도 좋다.
제67도의 변형예에 의하면, 트렌치(112)의 N형 확산층(106)보다 아랫쪽 부분의 P형 에피택셜 실리콘층(102)의 표면에 평행한 방향의 단면적을, P형 에피택셜 실리콘층(102)의 표면에서의 트렌치(112)의 단면적보다 크게 하고 있다. 이와 같은 구조로 함으로써, 캐패시터의 축적용량을 증대시킬 수 있다.
제68도의 변형예에 의하면, 트렌치(112)의 N형 확산층(106)보다 아랫쪽 부분의 P형 에피택셜 실리콘층(102)의 표면에서의 트렌치(112)의 단면적보다 작게 하고 있다. 이와 같은 구조로 함으로써, 종형 MOS트랜지스터의 주위 길이를 길게 하는 것이 가능하게 되기 때문에, 실효적인 챈널폭을 증가시킴으로써 챈널저항을 감소시킬 수 있다.
제69도의 변형예에 의하면, 트렌치(112)의 N형 확산층(106)의 부분에서 P형 에피택셜 실리콘층(102)의 표면에 평행한 방향의 단면적을, 종형 트랜지스터부 및 캐패시터부에서의 트렌치(112)의 단면적보다 크게 하고 있다. 이와 같은 구조로 함으로써, 측벽 접속부(138)의 접속저항을 낮추는 것이 가능하게 된다.
제70도의 변형예에 의하면, 게이트전극(108)과 축적전극(105) 사이의 실리콘산화막(132)의 막두께를 게이트절연막(107)의 두께보다도 두껍게 형성하고 있다. 이와 같은 구조로 함으로써, 게이트전극(108)과 축적전극(105)사이의 내압(耐壓)을 상승시키는 것이 가능하게 된다. 또, 게이트전극(108)과 축적전극(105) 사이의 용량을 감소시킬 수 있어 고속동작이 가능하게 된다.
제71도의 변형예에 의하면, P+형 실리콘기판(101)상에 N형 에피택셜 실리콘층(134)을 형성한 기판을 사용한다. 전송용 MOS트랜지스터 및 종형 MOS트랜지스터는 P형 MOS트랜지스터로 형성되어 있다. 즉, 전송용 MOS트랜지스터의 소오스 및 드레인은 P형 확산층(137)으로 구성되고, 종형 MOS트랜지스터의 소오스 및 드레인은 P형 확산층(136) 및 P형 확산층(137)으로 구성되어 있다. 더욱이, 축적전극은 P+형 다결정실리콘(135)으로 형성되어 있고, P형 확산층(136)에 접속되어 있다.
이러한 메모리셀구조에 의하면, 플레이트전극과 축적전극이 동일한 도전형[플레이트전극은 P+형 실리콘기판(101), 축적전극은 P+형 다결정실리콘(135)]으로 형성되어 있기 때문에, 캐패시터절연막(104)에 인가되는 전압을 플레이트전극과 축적전극에 서로 다른 도전형의 재료를 사용한 경우와 비교하여 작게 할 수 있다. 그에 따라, 캐패시터절연막의 신뢰성을 향상시킬 수 있다. 또, 본 실시예에 있어서는, P+형 실리콘기판상에 N형 에피택셜실리콘층(134)을 형성하였지만, P+형 실리콘기판상에 P형 에피택셜 실리콘층을 형성하고, 적어도 메모리셀을 포함하는 영역에 N형 웰을 형성해도 좋다.
제72도는 본 발명의 다른 실시예에 따른 낸드셀형 DRAM의 평면도이고, 제73도는 제72도의 73-73선에 따른 단면도이다. 본 실시예에 있어서는, 트렌치(112)의 주위에 소자분리용 트렌치(127)를 형성하고, 이 소자분리용 트렌치(127)에 예컨대 실리콘산화막(128)을 충전한다. 더욱이, 전송용 MOS트랜지스터를 직렬접속하기 위해, 섬모양으로 고립된 SDG영역(116)을 예컨대 폴리실리콘(126)을 사용해서 비트선(111)에 평행한 방향으로 접속한다. 상기 폴리실리콘(126)의 비트선(111)에 평행한 방향의 패턴 엣지(pattern edge)는 게이트전극(108)상에 존재한다. 이와 같은 구조로 함으로써, 상기 폴리실리콘(126)의 가공이 용이하게 된다.
본 발명의 나머지 실시예에 대한 설명은, (i) 1캐패시터/1트랜지스터 셀 구조를 갖춘 것이고, 또한 (ii)트렌치 측벽의 기판에 MOS 트랜지스터를 형성하는 것이 아니라 트렌치 측면에 형성한 반도체막을 사용해서 MOS트랜지스터를 형성하는 바와 같은 특정 종류의 DRAM장치에 관한 것이다.
제74도는 본 발명의 다른 실시예에 따른 DRAM의 평면도이고, 제75도(ㅁ) 및 제75도(a)는 각각 제74도의 75A-75A선 및 75B-75B선에 따른 단면도이다. 본 실시예에 의하면, 실리콘기판(201)의 메모리셀영역에 트렌치(203)가 형성되어 있다. 트렌치(203)의 상부에는 MOS트랜지스터가 형성되고, 그 아래에 MOS캐패시터가 형성되어 있다. 즉, 본 실시예에서는 축적전극(205)은 트렌치(203)의 내벽에 형성된 캐패시터절연막(204)을 매개로 실리콘기판(201)에 대향하도록, 트렌치(203)의 저부에 매립되어 있다. 이 트렌치(203)의 저부에 매립된 축적전극(205)은 MOS트랜지스터의 소오스(또는 드레인)로 된다. 그리고 축적전극(205)의 상부에는, 트렌치(203)의 직경의 절반 이하의 막두께를 갖는 반도체막이 형성되는데, 이 반도체막은 MOS트랜지스터의 챈널영역(211)으로 된다. 더욱이, 실리콘기판(201)의 상면에는 캐패시터절연막(204)을 매개로 N형 전극(212)이 형성되는데, 이 N형 전극(212)은 챈널영역(211)과 접속해서 MOS트랜지스터의 드레인(또는 소오스)영역으로 된다. 또, N형 전극(212)에는 비트선 접속부(209)를 매개로 비트선(210)이 접속되어 있다.
다음에, 제76도(a) 내지 제76도(f)를 참조해서 본 실시예에 따른 DRAM셀의 제조공정을 설명한다. 이들 도면은 제75도(a)의 단면에 대응하는 제조공정 단면도이다.
먼저, 제76도(a)에 나타낸 바와 같이 실리콘기판(201)상에 에칭용 마스크로 되는 실리콘산화막(202)을 형성하고, 리소그래피기술과 반응성 이온에칭기술에 의해 트렌치(203)를 예컨대 5㎛의 깊이로 형성한다.
이어서, 제76도(b)에 나타낸 바와 같이 트렌치(203)의 내벽에 캐패시터 절연막(204)을 형성한 후, 축적전극으로 되는 제1층 다결정실리콘막(220)을 전면에 퇴적한다. 여기서 캐패시터절연막(204)은, 예컨대 실리콘산화막/실리콘질화막/실리콘산화막의 적층막(실효막두께 10㎛)로 한다. 또한 다결정실리콘막(220)에는 예컨대 비소를 이온주입해서 저저항화 한다.
다음으로, 제76도(c)에 나타낸 바와 같이 CDE법에 의해 제1층 다결정실리콘막(220)을 1.5㎛정도 에칭해서 각 트렌치(203)의 저부에 축적전극(205)을 잔존시킨다.
계속해서, 제76도(d)에 나타낸 바와 같이 제2층다결정실리콘막(221)을 전면에 퇴적한다. 이 제2층 다결정실리콘막(221)은, 후술하는 바와 같이 MOS트랜지스터의 챈널영역(211) 및 드레인전극(212)으로 된다. 그후, 상기 제2층다결정실리콘막(221)을 리소그래피기술과 반응성 이온에칭기술에 의해 워드선과 수직한 방향으로 가공해서 잔존시킨다.
이어서, 제76도(e)에 나타낸 바와 같이 게이트산화막(206)을 형성하고, 더욱이 제3층 다결정실리콘막을 전면에 퇴적하며, 예컨대 POC l3 확산에 의해 다결정실리콘막에 도우핑을 행하고, 그후 리소그래피기술과 반응성 이온에칭기술에 의해 MOS트랜지스터의 게이트전극(207)을 형성한다. 이어서, 예컨대 비소를 전면에 이온주입해서 웨이퍼 윗면의 제2층 다결정실리콘막을 N형 전극(212)으로 한다.
다음으로, 제76도(f)에 나타낸 바와 같이 층간절연막(208)을 형성하고,리소그래피기술과 에칭기술에 의해 비트선 접속부(209)를 형성한다. 그후, 전면에 비트선 재료를 퇴적한 다음, 비트선(210)을 가공하고, 더욱이 상층의 배선층을 가공해서 완성한다.
이와 같이 본 실시예에 의하면 실리콘기판(201)에 트렌치(203)를 형성하고, 이 트렌치(203)내에 캐패시터 및 전송게이트로서의 MOS트랜지스터를 형성하고 있으므로, 충분한 축적용량을 확보함과 더불어, 밑바탕의 단차를 감소시킬 수 있다. 이 때문에, 비트선 등을 형성할 때의 상층 배선의 가공을 극히 용이하게 행할 수 있다. 게다가, 트렌치(203)의 측벽부에 N형 확산층이 존재하지 않기 때문에, 종래의 비트선과 워드선의 교점 위치에 트렌치를 형성하고, 이 트렌치내에 캐패시터와 MOS트랜지스터를 적층형성하는 메모리셀구조의 DRAM에서 문제로 되었던 인접하는 트렌치 사이의 리크전류를 억제할 수 있고, 집적도의 향상을 도모할 수 있다.
제77도는 본 발명의 다른 실시예에 따른 DRAM의 평면도이고, 제78도(a) 및 제78(b)는 각각 제77도의 78A-78A선 및 78B-78B선에 따른 단면도이다. 본 실시예에 있어서는, 비트선(210)과 평행방향으로 인접하는 트렌치(203)사이에 비트선 접속부(209)를 형성하고 있다. 본 실시예에 의하면, 1셀당 비트선 접속부의 면적을 제77도 및 제78도의 실시예와 비교하여 증가시키는 것이 가능하게 되므로, 비트선 접속부의 저항을 감소시킬 수 있다.
제79도는 본 발명의 다른 실시예에 따른 DRAM의 평면도이고, 제80도(a) 및 제80(B)는 각각 제79도의 80A-80A선 및 80B-80B선에 따른 단면도이다. 본 실시예에 의하면, N형 전극(212)은 제80도(B)의 단면구조에 있어서 트렌치(203)에 의해 끊어지지 않고 워드선에 수직한 방향으로 연속해서 배치되어 있다. 본 실시예에 의하면, N형 전극(212)이 비트선의 역할을 담당하게 되어 새로이 비트선을 설치할 필요가 없다.
제81도는 본 발명의 다른 실시예에 따른 DRAM의 평면도이고, 제82도(a) 및 제82(b)는 각각 제81도의 82A-82A선 및 82B-82B선에 따른 단면도이다. 본 실시예에 있어서는, 메모리셀영역의 실리콘기판(201)상에 예컨대 실리콘산화막(213)이 형성되어 있다. 본 실시예에 의하면, 비트선 접속부(209)를 형성할 때의 대미지에 의해 캐패시터절연막(204)이 절연파괴되는 것을 회피할 수 있다. 본 실시예에서는, 실리콘기판(201)상에 실리콘산화막(213)을 형성했지만, 실리콘질화막 등과 같은 다른 절연막이어도 좋다.
제83도는 본 발명의 다른 실시예에 따른 DRAM의 평면도이고, 제84도(a) 및 제84(b)는 각각 제83도의 84A-84A선 및 84B-84B선에 따른 단면도이다. 본 실시예에서는, 메모리셀영역의 실리콘기판(201)상에 예컨대 실리콘산화막(213)이 형성되어 있다. 더욱이, 트렌치(203)의 상부에는 캐패시터절연막(204) 대신에, 예컨대 실리콘산화막(214)이 형성되어 있다. 여기서 실리콘산화막(214)의 막두께는 캐패시터절연막(204)의 막두께와 같지 않아도 좋다. 본 실시예에 의하면, 실리콘산화막(214)은 캐패시터용량에 전혀 관계하지 않으므로 그 막두께를 임의로 설정할 수 있고, 실리콘산화막(214)의 막두께를 변화시킴으로써 MOS트랜지스터의 특성을 제어할 수 있다. 또한, 본 실시예에 있어서는, 실리콘기판(201)상에 실리콘산화막(213)을 형성했지만, 실리콘질화막 등과 같은 다른 절연막을 형성해도 좋다. 또, 절연막을 형성하지 않아도 좋다. 또한, 트렌치(203)의 상부에 실리콘산화막(214)을 형성했지만, 실리콘질화막 등과 같은 다른 절연막을 형성해도 좋다. 또, 절연막을 형성하지 않아도 좋다.
제85도는 본 발명의 다른 실시예에 따른 DRAM의 평면도이고, 제86도(a) 및 제86(B)는 각각 제85도의 86A-86A선 및 86B-86B선에 따른 단면도이다. 본 실시예에 있어서는, 캐패시터절연막(204)을 트렌치(203)내에만 형성하고, 실리콘기판(201)의 윗면과 N형 전극(212)이 직접 접촉하고 있다. 본 실시예에 의하면, N형 전극(212) 및 챈널영역(211)을 단결정으로 형성할 수 있고, 이에 따라 MOS트랜지스터의 특성을 향상시킬 수 있다.
제87는 본 발명의 다른 실시예에 따른 DRAM의 평면도이고, 제88도(a) 및 제88(b)는 각각 제87도의 88A-88A선 및 88B-88B선에 따른 단면도이다. 본 실시예에 의하면, 트렌치의 하부에서 실리콘산화막(217)을 매개로 존재하는 매립플레이트(215)가 플레이트전극으로 기능한다. 매립플레이트(215)는, 예컨대 인(P) 또는 비소(As)가 도우프된 다결정실리콘으로 구성되어 있다. 또, 매립플레이트(215)는 트렌치 저부의 접속부(216)에서 N형 확산층(218)과 접속되어 있다. 본 실시예에서의 캐패시터는 매립플레이트(215)와 캐패시터절연막(204) 및 축적전극(205)으로 구성된다. 기판은 P형 기판을 사용하고 있다. 본 실시예에 의하면, 매립플레이트(215)의 전위를 P형 실리콘기판과 독립적으로 설정하는 것이 가능하게 된다. 그에 따라, 캐패시터의 신뢰성을 향상시킬 수 있다.
또한 본 실시예에서는 매립플레이트(215)가 다결정실리콘으로 형성되어 있지만, 그 이외의 재료 예컨대 단결정실리콘, 다공성 실리콘, W, Ta, Ti, Hf, Co, Pt, Pd 등의 금속, 또는 이들 금 속의 실리사이드 등을 사용해도 좋다. 또한 이들 재료의 적층구조로 형성해도 좋다. P형 실리콘기판(219)대신에, N형 실리콘기판을 사용해도 좋다. 그 경우에는 N형 확산층(218)을 형성하지 않아도 좋다.
제89는 본 발명의 다른 실시예에 따른 DRAM의 평면도이고, 제90도(a) 및 제90(b)는 각각 제89도의 90A-90A선 및 90B-90B선에 따른 단면도이다. 본 실시예는, 제74도 및 제75도의 실시예에서 설명한 종형 MOS트랜지스터를 복수개 직렬로 접속하고, 이들 MOS트랜지스터의 각 소오스(또는 드레인)에 각각 정보기억용 캐패시터를 접속한 낸드셀형 메모리셀구조이다. 본 실시예에서는, MOS트랜지스터가 전송게이트와 전송용 MOS트랜지스터의 역할을 담당하고 있다. 구체적으로는, 게이트전극(7)을 공통으로 해서 N형 전극(212)과 챈널영역(211) 및 축적전극(205)으로 전송게이트(종형 MOS트랜지스터)가 구성되고, 챈널영역(211)과 이것에 인접하는 N형 전극(212)으로 전송용 MOS트랜지스터(횡형 MOS트랜지스터)가 구성되어 있다. 또, 본 실시예에서의 메모리셀의 회로구성은 제26도에 나타낸 등가회로와 거의 동일한 바, 낸드셀로서 동작하게 된다.
본 발명은 이상 설명한 실시예들에 한정되지 않고, 본 발명의 취지를 이탈하지 않는 범위내에서 여러 가지로 변형해서 실시할 수 있다.
즉 제1도 내지 제3도(i)를 참조하여 설명한 실시예 및 그 관련 실시예들에서는, 기판(1) 전체가 P+형이고 이것이 플레이트전극으로 되어 있지만, 기판의 적어도 셀 어레이영역의 표면부(예컨대 5㎛정도)가 붕소의 이온주입 등에 의해 P+형 층으로 된 기판을 사용할 수도 있다. 또 BPSG 막을 사용한 고상(固相)확산, BN(질화분소)를 사용한 기상(氣相)확산에 의해 P+형 층을 형성한 기판을 사용할 수도 있다. 또한 P+형 실리콘기판(1) 대신에, N+형 실리콘기판(또는 적어도 표면부를 N+형 층으로 한 기판)을 사용해도 좋다. 이러한 구조에서는, MOS트랜지스터가 형성된 P형 에피택셜층(2)에 인가하는 전압과 플레이트전극인 N+형 기판에 인가하는 전압을 별개로 설정할 수 있다.
상기 실시예에서는, P형 에피택셜층(2)을 갖춘 웨이퍼를 사용해서 그 메모리셀 어레이영역에 P형 웰을 형성했지만, 에피택셜층의 농도로 적당하면 P형 웰은 형성하지 않아도 좋다. 또 P형 에피택셜층 대신에, N형 에피택셜을 형성하고, 그 셀어레이영역에 P형 웰을 형성해도 좋다.
또한 동 실시예에서는 P형 에피택셜층(2)을 형성했지만, 에피택셜층을 형성하지 않고, 실리콘기판에 플레이트전극으로 되는 고농도 P형 층 또는 N+형 층을, 예컨대 3MeV정도의 가속도전압으로 붕소 또는 인 등을 이온주입해서 형성해도 좋다. 상기 실시예에서는, 캐패시터절연막으로서 실리콘산화막/실리콘질화막/실리콘산화막의 적층막을 사용했지만, 실리콘산화막, 실리콘질화막, 탄탈산화막, 하프늄(Hf)산화막, 그 이외 강유전체막, 상유전체막의 단층막 또는 그들의 복합막을 사용할 수도 있다. 상기 실시예에서는 축적전극(7)에 비소를 이온주입한 다결정실리콘막을 사용했지만, 비소를 AsSG 등에 의해 고상확산시켜도 좋고, 막형성과 동시에 비소를 도우프한 이른바 도우프드(doped) 다결정실리콘막을 사용해도 좋다. 또 비소 대신에, 인을 마찬가지의 방법에 의해 도우핑해도 좋다. 축적전극(7)을 붕소 등을 도우프한 P형으로 할 수도 있다. 또한 축적전극(7)의 재료로서 다결정실리콘막 이외의 단결정실리콘, 다공성 실리콘, W, Ta, Ti, Hf, Co, Pt, Pd 등의 금속, 또는 그 실리사이드를 사용할 수 있고, 또한 이들의 적층구조로 해도 좋다.
상기 실시예에서는, 소자분리용 트렌치(3)의 깊이를 기판(1)에 도달하는 깊이로 하고 있지만, 반드시 기판(1)에 도달하는 깊이로 할 필요는 없고, N형 확산층(9)보다도 깊으면 좋다. 또 소자분리용 트렌치(3)가 소자형성용트렌치(5)보다 깊어도 물론 좋다. 더욱이, 소자분리용 트렌치(3)를 실리콘산화막으로 충전했지만, 다른 재료 예컨대 실리콘질화막, 다결정실리콘막, 단결정실리콘막, PSG, BSG, BPSG 등 또는 이들의 복합막으로 충전해도 좋다. 또, 섬모양으로 고립된 소자영역을 접속해서 비트선을 형성하는 국소 배선을 N형 다결정실리콘막으로 형성했지만, P형 다결정실리콘막, 단결정실리콘막, 다공성 실리콘막, W, Ta, Ti, Hf, Co, Pt, Pd , Al, Cu 등의 금속 또는 그 실리사이드를 사용할 수도 있고, 또한 이들의 적층구조로 해도 좋다. 더욱이, MOS트랜지스터를 N챈널로 했지만, 각 부분의 도전형을 역으로 해서 P챈널 MOS트랜지스터를 사용해도 좋다.
제4도 및 제5도(a)와 제5도(b)의 실시예에 있어서는, N형 매립층(24)이 형성된 P형 실리콘기판(1)에 P형 에피택셜층(2)을 형성하고 있지만, P형 실리콘기판(1) 대신에, N형 실리콘기판을 사용해도 좋다. 이 경우에는 N 형 매립층(24)을 생략할 수 있다. 또 P형 에피택셜층(2)을 N형 에피택셜층으로 하고, 그 메모리셀 어레이영역에 P형 웰을 형성할 수도 있다. 더욱이, N형 매립층(24)은 웨이퍼표면으로부터의 고가속전압에 의한 이온주입으로 형성해도 좋은데, 이 방법을 이용하는 경우에는 에피택셜·웨이퍼를 사용하지 않아도 좋다. 또 N형 매립층(24)에 상당하는 플레이트전극배선을 플레이트전극(26)으로부터의 불순물확산으로 형성할 수도 있다. 또 본 실시예에서는, 플레이트전극(26)으로서 N형 다결정실리콘막을 사용했지만, 다른 재료, 예컨대 P형 다결정실리콘, 단결정실리콘, 다공성 실리콘, W, Ta, Ti, Hf, Co, Pt, Pd 등의 금속 또는 이들의 실리사이드, 더욱이 이들의 복합막을 사용할 수도 있다.
제27도 내지 제29도(h)를 참조해서 설명한 트렌치/낸드셀형 DRAM장치 및 그 관련 실시예들에서는, P+형 실리콘기판(101)을 사용하고 있지만, 실리콘 기판중 적어도 메모리셀을 포함하는 영역에 예컨대 분소를 이온주입함으로써, 트렌치가 형성되는 실리콘기판의 표면층(예컨대 실리콘기판의 표면으로부터 5㎛의 깊이까지)만을 P+영역으로 해도 좋다. 또, 예컨대 BPSG를 사용한 고상확산으로 실리콘기판의 표면층을 P+화해도 좋다. 더욱이, 예컨대 BN을 사용한 기상확산을 이용해도 좋다. 또, 상기 실시예에서 이용하고 있는 P+형 실리콘기판(101) 대신에, N+형 실리콘기판을 사용하거나, 실리콘기판의 적어도 메모리셀을 포함하는 영역의 표면층을 N+화해도 좋다. 이러한 구조에 있어서는, N+형 기판에 인가되는 전압과 종형 MOS트랜지스터 및 전송용 MOS트랜지스터를 포함하는 P웰에 인가되는 전압을 다르게 설정하는 것이 가능하게 된다.
또, 상기 실시예에서는 적어도 메모리셀을 포함하는 영역에 P형 에피택셜층(102) 및 P형 웰층을 형성하고 있지만 P형 웰층을 형성하지 않아도 좋다. 또, 적어도 메모리셀 포함하는 영역에 N형 에피택셜층 및 P형 웰층을 형성해도 좋다. 그리고 상기 실시예에서는, 캐패시터절연막으로서 실리콘산화막/실리콘질화막/실리콘산화막의 3층 구조를 사용하고 있지만, 실리콘산화막, 실리콘질화막, 탄탈산화막, 하프늄산화막, 강유전체, 상유전체 등의 단층막 및 이들 복합막을 사용해도 좋다. 또 상기 실시예에 있어서는, 축적전극(105)으로서 비소(As)를 이온주입한 N형 다결정실리콘을 사용하고 있지만, 비소를 예컨대 AsSG를 이용한 고상확산으로 다결정실리콘에 도우핑해도 좋다. 다결정실리콘의 형성시에 As를 혼입시킴으로써, 이른바 As도우프 폴리실리콘을 사용해도 좋다. As대신에, 인(P)이온주입, POCl3확산, PSG 확산 등으로 다결정실리콘에 도우핑해도 좋다. 다결정실리콘의 형성시에 P를 혼입시킴으로써, 이른바 P(인)도우프 폴리실리콘을 사용해도 좋다. 비소 또는 인 대신에, 붕소(B)를 이온주입 또는 예컨대 BSG를 이용한 고상확산으로 다결정실리콘에 도우핑한 P형 다결정실리콘을 사용해도 좋다. 붕소(B)도우프 폴리실리콘을 사용해도 좋다.
더욱이, 축적전극(105)의 재료로서 다결정실리콘 이외의 재료 예컨대 단결정실리콘, 다공성 실리콘, W, Ta, Ti, Hf, Co, Pt, Pd 등의 금속 또는 이들 금속의 실리사이드 등을 사용해도 좋고, 또한 이들 재료의 적층구조를 사용해도 좋다. 상기 실시예에서는 게이트절연막으로서 실리콘산화막[게이트산화막(107)]을 사용했지만, 다른 절연막 예컨대 실리콘질화막, 고유전체막의 다층막 및 복합막을 사용해도 좋다. 그리고 상기 실시예에서는, 게이트전극(108)으로서 POCl3확산으로 인을 도우핑한 다결정실리콘을 사용했지만, 축적전극(105)과 동일한 전극구조로 해도 좋다. 즉 As도우프 폴리실리콘, P를 이온주입 또는 고상확산으로 도우핑한 다결정실리콘, P(인)도우프 폴리실리콘, B를 이온주입 또는 고상확산으로 도우핑한 다결정실리콘, B도우프 폴리실리콘, 단결정실리콘, 다공성 실리콘, W, Ta, Ti, Hf, Co, Pt, Pd 등의 금속 또는 이들 금속의 실리사이드 등을 사용해도 좋고. 또한 이들 재료의 적층막을 사용해도 좋다. 또, 인접한 메모리셀 사이의 소자분리는 LOCOS에 의한 필드산화막형상을 나타내고 있지만, 예컨대 트렌치분리, MOAT분리 등의 다른 소자분리법을 이용해도 좋다.
마찬가지로 해서, 제74도 내지 제76도(F)를 참조하여 설명한 트렌치형 DRAM장치 및 그 관련 실시예에서는, 기판(201)으로서 실리콘을 사용하고 있지만, 적어도 메모리셀을 포함하는 실리콘 이외의 반도체, 예컨대 게르마늄, 탄소, 갈륨비소를 사용해도 좋다. 더 나아가서는 적어도 메모리셀을 포함하는 영역을, 예컨대 W, Ta, Ti, Hf, Co, Pt, Pd 등의 금속, 또는 이들 금속의 실리사이드 등을 사용해도 좋고. 또한 이들 재료의 적층구조로 사용해도 좋다.
또 상기 실시예에서는, 캐패시터절연막(204)으로서 실리콘산화막/실리콘질화막/실리콘산화막의 3층 구조를 사용하고 있지만, 실리콘산화막, 실리콘질화막, 탄탈산화막, 하프늄산화막, 강유전체, 상유전체 등의 단층막 및 이들의 복합막을 사용해도 좋다. 축적전극(205)으로서 비소(As)를 이온주입한 N형 다결정실리콘을 사용하고 있지만, 비소를 예컨대 AsSG를 이용한 고상확산으로 다결정실리콘에 도우핑해도 좋다. 다결정실리콘의 형성시에 As를 혼입시킴으로써, 이른바 As도우프 폴리실리콘을 사용해도 좋다. As 대신에, 인(P)이온주입, POCl3확산, PSG 확산 등으로 다결정실리콘에 도우핑해도 좋다. 다결정실리콘의 형성시에 P를 혼입시킴으로써, 이른바 P(인)도우프 폴리실리콘을 사용해도 좋다. 비소 또는 인 대신에, 붕소(B)를 이온주입 또는 예컨대 BSG를 이용한 고상확산으로 다결정실리콘에 도우핑한 P형 다결정실리콘을 사용해도 좋다. 붕소(B)도우프 폴리실리콘을 사용해도 좋다. 더욱이, 축적전극(105)의 재로로서 다결정실리콘 이외의 재료 예컨대 단결정실리콘, 다공정실리콘, W, Ta, Ti, Hf, Co, Pt, Pd 등의 금속, 또는 이들 금속의 실리사이드 등을 사용해도 좋고. 또한 이들 재료의 적층구조를 사용해도 좋다.
또, 상기 실시예에서는 게이트절연막으로서 실리콘산화막[게이트산화막(106)]을 사용했지만, 다른 절연막 예컨대 실리콘질화막, 고유전체막의 다층막 및 복합막을 사용해도 좋다. 또, 상기 실시예에서는 게이트전극(107)으로서 POC 3확산으로 인을 도우핑한 다결정실리콘을 사용했지만, 축적전극(105)과 동일한 전극구조로 해도 좋다. 즉, As를 이온주입 또는 고상확산으로 도핑한 다결정실리콘, As도우프 폴리실리콘, P를 이온주입 또는 고상확산으로 도우핑한 다결정실리콘, P(인)도우프 폴리실리콘, B를 이온주입 또는 고상확산으로 도우핑한 다결정실리콘, B도우프 폴리실리콘, 단결정실리콘, 다공성 실리콘, W, Ta, Ti, Hf, Co, Pt, Pd 등의 금속, 또는 이들 금속의 실리사이드 등을 사용해도 좋고. 또한 이들 재료의 적층막을 사용해도 좋다. 또, 상기 실시예에서는 N챈널 MOS트랜지스터를 사용했지만, 축적전극(205) 및 제2다결정실리콘(221)의 윗면을 P형으로 해서 P챈널 MOS트랜지스터로 해도 좋다.

Claims (17)

  1. 복수의 트렌치가 형성된 표면을 갖춘 기판과, 상기 기판상에 배치된 복수의 평행한 데이터전송선 및, 상기 기판상에 배치되며, 복수의 홈에 의해 서로 전기적으로 분리되고 각각이 하나의 노드에서 상기 데이터전송선에 접속되며 하나의 용량소자와 제1 및 제2트랜지스터를 각각 갖춘 소정 개수의 메모리셀을 포함하는 복수의 셀 유니트로 분할되어 있는 메모리셀들의 어레이를 구비하고, 상기 메모리셀 각각의 상기 용량소자와 상기 제1 및 제2트랜지스터는, 상기 복수의 트렌치중 대응하는 트렌치내에서 상기 제1 및 제2트랜지스터가 상기 용량소자 위에 위치하도록, 상기 복수의 트렌치중 대응하는 트렌치내에 적층되어 있으며, 상기 제1 및 제2트랜지스터는, 이들 트랜지스터에 공통으로 사용되고, 상기 복수의 트렌치중 상기 대응하는 트렌치내의 상기 용량소자 위에 절연적으로 배치된 절연 게이트전극과; 상기 기판의 상기 복수의 트렌치중 대응하는 트렌치 주위에 배치된 불순물이 도우프된 제1의 캐리어전송영역; 상기 기판내에 배치되어 상기 기판의 제1영역과의 사이에 상기 제1트랜지스터의 제1챈널영역을 규정하는 불순물이 도우프된 제2의 캐리어전송영역 및; 이 제2영역의 반대측에서 상기 기판내에 배치되어 그 사이에 개재하는 상기 게이트전극과 더불어 상기 제2영역과의 사이에 상기 제2트랜지스터의 제2챈널영역을 규정하는 불순물이 도우프된 제3의 캐리어전송영역을 갖추고, 상기 메모리셀의 각각은, 상기 제1트랜지스터 및 제2트랜지스터를 갖추고서, 상기 소정 개수의 메모리셀에 대응하여 소정 갯수의 상기 제3영역을 포함하는 소정 갯수의 제1트랜지스터 및 제2트랜지스터를 형성하며, 상기 소정 갯수의 메모리셀은, 상기 제2트랜지스터중 하나의 상기 제3영역이 이 하나의 제2트랜지스터에 인접한 상기 제2트랜지스터중 다른 하나의 상기 제2영역에 접속되고, 상기 제3영역중 하나의 단자가 상기 셀 유니트의 각각이 상기 데이터전송선중 대응하는 데이터전송선에 접속되는 상기 노드를 형성하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 용량소자는, 상기 복수의 트렌치중 상기 대응하는 트렌치내에 절연적으로 매립되어 전기적인 캐리어를 저장하는 도전층을 구비한 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 기판은 그 기판 표면에 형성되어 상기 메모리셀용의 트렌치가 형성되는 복수의 행렬형상의 섬부를 규정하는 상기 홈과, 이 홈내에 매립되어 상기 메모리셀의 상기 트랜지스터중에서 인접하는 트랜지스터를 서로 전기적으로 분리하는 절연층을 구비한 것을 특징으로 하는 반도체 메모리장치.
  4. 제3항에 있어서, 상기 홈의 깊이가 상기 트렌치의 깊이보다 얕은 것을 특징으로 하는 반도체 메모리장치.
  5. 제4항에 있어서, 상기 홈은, 상기 기판내에서 제1방향으로 연장되는 제1평행 홈과, 상기 제1방향과 교차하는 제2방향으로 연장되는 제2평행 홈을 포함하는 것을 특징으로 하는 반도체 메모리장치.
  6. 제5항에 있어서, 상기 기판은 소정의 도전형으로 고농도로 도우프된 반도체기판과, 이 고농도로 도우프된 반도체기판의 표면부분에 배치된 반도체 영역을 구비하고, 상기 제1, 제2 및 제3캐리어전송영역이 상기 반도체 영역내에 형성되며, 상기 도전층이 상기 고농도로 도우프된 기판과 면하도록 하기 위해 상기 트렌치의 깊이가 상기 반도체영역의 깊이보다 깊게 되어 있는 것을 특징으로 하는 반도체 메모리장치.
  7. 제6항에 있어서, 상기 제1캐리어전송영역은, 상기 복수의 트렌치중 대응하는 트렌치와 부분적으로 접속되는 상기 반도체영역의 제한된 부분에 배치되는 것을 특징으로 하는 반도체 메모리장치.
  8. 홈의 패턴이 복수의 행렬형상의 섬부를 제공하도록 형성된 표면을 갖추고, 상기 섬부내에 형성된 복수의 트렌치를 갖춘 기판과, 상기 섬부에 행렬형상으로 배치되며, 상기 복수의 트렌치중 대응하는 트렌치내에서 서로 적층되는 하나의 캐패시터와 제1 및 제2 MOS트랜지스터를 각각 포함하고 그중 소정 갯수의 메모리셀이 열방향으로 직렬로 접속된 복수의 셀 유니트로 분할되어 있는 메모리셀들의 어레이, 상기 메모리셀의 행에 각각 접속된 평행 워드선, 상기 셀 유니트에 각각 접속된 평행 비트선 및, 상기 홈내에 매립되어 상기 섬부중 인접하는 섬부를 서로 전기적으로 분리하는 절연층을 구비하고, 상기 캐패시터는, 상기 복수의 트렌치중 대응하는 트렌치내에 절연적으로 배치된 캐리어축적층을 포함하며, 상기 제1 및 제2 MOS트랜지스터는, 이들 MOS트랜지스터에 공통으로 사용되고, 상기 복수의 트렌치중 대응하는 트렌치내에서 상기 캐리어축적층 위에 적층된 절연 게이트전극과; 상기 기판의 상기 복수의 트렌치중 대응하는 트렌치 주위에 배치되어 상기 복수의 트렌치중 대응하는 트렌치의 선택된 측벽영역에서 상기 캐패시터의 캐리어축적층과 직접 접속되는 불순물이 도우프된 제1반도체영역; 상기 섬부중 대응하는 섬부의 윗면에 배치되어 상기 게이트전극을 따라 상기 제1영역과의 사이에 상기 제1트랜지스터의 제1챈널영역을 규정하는 불순물이 도우프된 제2반도체영역 및; 상기 제2영역의 반대측에서 상기 복수의 섬부중 대응하는 섬부의 윗면에 배치되어 그 사이에 개재하는 상기 게이트전극과 더불어 상기 게이트전극을 따라 상기 제2트랜지스터의 제2챈널영역을 제공하는 불순물이 도우프된 제3의 캐리어전송영역을 포함하고, 상기 메모리셀의 각각은, 상기 제1트랜지스터 및 제2트랜지스터를 갖추고서, 상기 소정 갯수의 메모리셀에 대응하여 소정 갯수의 상기 제3영역을 포함하는 소정 갯수의 제1트랜지스터 및 제2트랜지스터를 형성하며, 상기 소정 갯수의 메모리셀은, 상기 제2트랜지스터중 하나의 상기 제3영역이 이 하나의 제2트랜지스터에 인접한 상기 제2트랜지스터중 다른 하나의 상기 제2영역에 접속되고, 상기 제3영역중 하나의 단자가 상기 복수의 비트선중 대응하는 비트선에 접속되도록, 직렬로 접속되어 있고, 상기 홈의 깊이가 상기 복수의 트렌치중 상기 대응하는 트렌치의 주위에 배치된 불순물이 도우프된 제1반도체영역의 깊이보다 깊은 것을 특징으로 하는 반도체 메모리장치.
  9. 제8항에 있어서, 상기 워드선은, 상기 섬부의 행 위에 연장되는 긴 도전층으로 이루어진 것을 특징으로 하는 반도체 메모리장치.
  10. 제9항에 있어서, 상기 트렌치의 깊이가 상기 홈의 깊이보다 깊은 것을 특징으로 하는 반도체 메모리장치.
  11. 제8항에 있어서, 상기 비트선은, 상기 섬부상에 배치되어 상기 섬부의 열중의 불순물이 도우프된 제2반도체영역을 전기적으로 접속시키는 도전성 배선수단을 갖춘 것을 특징으로 하는 반도체 메모리장치.
  12. 제11항에 있어서, 상기 도전성 배선수단은, 상기 섬부 위의 상기 긴 도전층을 따라 배치되고, 각각이 상기 불순물이 도우프된 제2반도체영역을 서로 접속시키도록 상기 섬부의 열중의 인접한 섬부 사이의 절연물이 매립된 홈에 다리를 형성하는 복수의 도전층을 포함하는 것을 특징으로 하는 반도체 메모리장치.
  13. 제1항에 있어서, 상기 제1트랜지스터는, 상기 용량소자와 접속하여 상기 트렌치의 측벽부분에 형성된 활성영역을 갖추고, 상기 복수의 홈은, 상기 활성영역의 깊이보다 깊은 깊이로 상기 기판내로 연장되는 것을 특징으로 하는 반도체 메모리장치.
  14. 제1항에 있어서, 상기 복수의 홈은, 상기 트렌치의 깊이보다 깊은 깊이로 상기 기판내로 연장되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제1항에 있어서, 상기 메모리셀 각각의 상기 제2트랜지스터는, 상기 기판의 표면에서 상기 복수의 홈중의 하나에 인접하여 형성된 활성영역을 갖추고, 상기 제2트랜지스터의 다수는, 직렬로 접속되어, 2개의 인접한 섬부의 활성영역과 접촉하여 상기 복수의 홈에 걸쳐 형성된 도전층을 이용해서 NAND셀 배열을 제공하는 것을 특징으로 하는 반도체 메모리장치.
  16. 제8항에 있어서, 상기 복수의 홈은, 상기 트렌치의 깊이보다 깊은 깊이로 상기 기판내로 연장되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제8항에 있어서, 상기 메모리셀 각각의 상기 제2트랜지스터는, 상기 섬부의 표면에서 상기 복수의 홈중의 하나에 인접하여 형성된 활성영역을 갖추고, 상기 제2트랜지스터의 다수는, 직렬로 접속되어, 2개의 인접한 섬부의 활성영역과 접촉하여 상기 복수의 홈에 걸쳐 형성된 도전층을 이용해서 NAND셀 배열을 제공하는 것을 특징으로 하는 반도체 메모리장치.
KR1019930004224A 1992-03-19 1993-03-19 트랜치형 1캐패시터/1트랜지스터 메모리셀들의 어레이를 갖춘 모스 랜덤 억세스 메모리 KR0131193B1 (ko)

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