JPS62268156A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS62268156A JPS62268156A JP61110665A JP11066586A JPS62268156A JP S62268156 A JPS62268156 A JP S62268156A JP 61110665 A JP61110665 A JP 61110665A JP 11066586 A JP11066586 A JP 11066586A JP S62268156 A JPS62268156 A JP S62268156A
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- 230000005055 memory storage Effects 0.000 title 1
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
不発明は半導体記憶装置、特にダイナミックＲＡＭ（’
ＤＲＡＭ）に関する。
ＤＲＡＭ）に関する。
（従来の技術）
従来、ＤＲＡＭの高密度化に適したセルとしてビソｈｇ
とワード線の交差部に溝を設けてメモリセルを構成した
ものが知られている（レリえば、ＩＥＤＭ８５、Ｐ．７
１４〜７１７）。
とワード線の交差部に溝を設けてメモリセルを構成した
ものが知られている（レリえば、ＩＥＤＭ８５、Ｐ．７
１４〜７１７）。
これは第５図に示す様に、ｐＳｉ基板基板１）にｐ型Ｓ
ｉ層（４２）をエピタキシャル成長し、素子間絶縁膜
（オ港形成後、セル領域に溝を堀り、ｓｉｎ２膜（４４
）を介して第１ポリシリコン（４ｂＤＭ込みを行なう。
ｉ層（４２）をエピタキシャル成長し、素子間絶縁膜
（オ港形成後、セル領域に溝を堀り、ｓｉｎ２膜（４４
）を介して第１ポリシリコン（４ｂＤＭ込みを行なう。
この第１ポリシリコンは電荷蓄積を行なうキャパシタ電
極であり、上部において、０層（４６）と接続される、
そしてゲートＳ ｉ ０２１１ｇ（４７）を介してワー
ド線を為すゲート電極（第２ポリシリコン８４Ｂ）が配
設され、更に絶縁膜（４９）で覆われる。島領域上部に
はｎ Ｊ鈑５０）が設けられており、Ａｔ線（５１）と
コンタクトされそのシリーズ抵抗が下げられている。
極であり、上部において、０層（４６）と接続される、
そしてゲートＳ ｉ ０２１１ｇ（４７）を介してワー
ド線を為すゲート電極（第２ポリシリコン８４Ｂ）が配
設され、更に絶縁膜（４９）で覆われる。島領域上部に
はｎ Ｊ鈑５０）が設けられており、Ａｔ線（５１）と
コンタクトされそのシリーズ抵抗が下げられている。
かかるセルは高密度に形成出来、また電荷は埋込み電極
に蓄積されるのでソフトエラーに対して強い。しかしな
がら、ノードを為すｎ層（４６）がセル間で対向してお
り、高密度化が進むと、ｎ層（４６）間で電荷がリーク
し、誤動作を起し易いという問題がある。
に蓄積されるのでソフトエラーに対して強い。しかしな
がら、ノードを為すｎ層（４６）がセル間で対向してお
り、高密度化が進むと、ｎ層（４６）間で電荷がリーク
し、誤動作を起し易いという問題がある。
（発明が解決しようとする問題点）
即ち、かかる交差型のＤＲＡＭセルは、ｎ層（４６）間
のリークが欠点となり、高密度化の阻害要因となる。
のリークが欠点となり、高密度化の阻害要因となる。
従って本発明は、セル間リークの少ない交差型ＤＲＡＭ
セルを提供する事を目的とする。
セルを提供する事を目的とする。
〔発明の揖成〕
（問題点を解決するための手段）
本発明は溝内に設けられた蓄積キャパシタ電極の基板と
の接続部より深くセル間に絶縁分離領域を設ける事を骨
子とする。
の接続部より深くセル間に絶縁分離領域を設ける事を骨
子とする。
（作用）
これにより、接続部間は絶縁分離領域によって隔てられ
、セル間の蓄積電荷のリークが防止される。
、セル間の蓄積電荷のリークが防止される。
（実施例）
以下、本発明の実施例を図面を参照しながら詳述する。
纂３図は本発明の実施例のセルアレイの一部の平面図、
第１図はＡ −ＡＩの製造工程断面図、第２図はＢ −
Ｂｌ断面を示す。
第１図はＡ −ＡＩの製造工程断面図、第２図はＢ −
Ｂｌ断面を示す。
即ち、ｌＸｌ０ ｃｒｓ 程度のｐ型シリコン基板α
υ上に低濃度のｐ型シリコン層ａ３をエピタキシャル成
長し、全面にイオン注入によりｎ層ａ四を形成し、この
ｎ型層αａを貫通して格子縞状にＲＩＥ（反応性イオン
エツチング）で譚を堀り、ＣＶＤ５ｉＯ，ｉ（素子間絶
縁膜）を堆積させる（第１図ａ）。
υ上に低濃度のｐ型シリコン層ａ３をエピタキシャル成
長し、全面にイオン注入によりｎ層ａ四を形成し、この
ｎ型層αａを貫通して格子縞状にＲＩＥ（反応性イオン
エツチング）で譚を堀り、ＣＶＤ５ｉＯ，ｉ（素子間絶
縁膜）を堆積させる（第１図ａ）。
次に、エッチバックによりＣＶＤ ８ ｉｏ、 膜（１
４１を帥に埋込み、全面にスパッタ法でＷシリサイド膜
αωを被着し、ビット線方向にストライブ状にパターニ
ングする。しかる後、セル内に溝をＲＩＥで形成する０
この時、Ｗシリサイド膜（１５も貫通口が形成される。
４１を帥に埋込み、全面にスパッタ法でＷシリサイド膜
αωを被着し、ビット線方向にストライブ状にパターニ
ングする。しかる後、セル内に溝をＲＩＥで形成する０
この時、Ｗシリサイド膜（１５も貫通口が形成される。
そして全面に熱酸化で１５０λ程度のＳｉｎ、膜αＱを
介してリンドープの第１ポリシリコン層αηをＣＶＤ堆
積し、これをエッチバックして溝下部に埋込む（第１図
ｂ）。
介してリンドープの第１ポリシリコン層αηをＣＶＤ堆
積し、これをエッチバックして溝下部に埋込む（第１図
ｂ）。
そして、この第１ポリシリコン（１１をマスクにして前
記８ｉ０！膜αｅをエツチングする。このエツチングは
第１ポリシリコンαｎと基板間の５ｉｎ２膜ＣＩＧ＋が
オーバーエツチングされるように行なう。そして、アン
ドープのポリシリコンαＱをオーバーエツチング部を埋
める程度に薄（ＣＶＤ堆積する（第１図Ｃ）。
記８ｉ０！膜αｅをエツチングする。このエツチングは
第１ポリシリコンαｎと基板間の５ｉｎ２膜ＣＩＧ＋が
オーバーエツチングされるように行なう。そして、アン
ドープのポリシリコンαＱをオーバーエツチング部を埋
める程度に薄（ＣＶＤ堆積する（第１図Ｃ）。
この後、ポリシリコンα〜を膜厚分除去し、２００Ａ＠
＆のゲート酸化膜α９を介してリンドープの第３ポリシ
リコン■を堆積し、これをパターニングしてゲート電極
（ワード線）と為し、ＣＶＤＳｉＯ２膜Ｑυで被援する
。このケート欧化工程で、第１ポリシリコン甲のリンが
熱拡敢されて基板との接続部である１ｖ（２ＳＯを形成
し、Ｄ ＲＡ Ｍセルが完成する（第１図ｄ）（第２図
）。
＆のゲート酸化膜α９を介してリンドープの第３ポリシ
リコン■を堆積し、これをパターニングしてゲート電極
（ワード線）と為し、ＣＶＤＳｉＯ２膜Ｑυで被援する
。このケート欧化工程で、第１ポリシリコン甲のリンが
熱拡敢されて基板との接続部である１ｖ（２ＳＯを形成
し、Ｄ ＲＡ Ｍセルが完成する（第１図ｄ）（第２図
）。
かかるセルは、基板をプレー）［位例えば−ＩＶとし、
第１ポリシリコンに電子を蓄わえて１゜０を記憶する。
第１ポリシリコンに電子を蓄わえて１゜０を記憶する。
そして基板に形成されたＣＶＤ５ｉＯ。
膜αくにより隣接するセル間での電荷のもれが防止され
る。ビット線方向の島領域はこの例では上記Ｗシリサイ
ド膜ＱＳ （ビット線）で接続され、第５図で示したシ
リーズ抵抗を下げるＡ４膜（５１）も不要とされている
。
る。ビット線方向の島領域はこの例では上記Ｗシリサイ
ド膜ＱＳ （ビット線）で接続され、第５図で示したシ
リーズ抵抗を下げるＡ４膜（５１）も不要とされている
。
上記実ｍ 例テハ、ＣＶＤ Ｓ ｉｏｚ ｆ’ａ （１
４１４ｉ Ｐ Ｓ １ｍ （１１）Ｊ（：達する様形成
されたが、Ｓｉ 基板αＤまで達せさせず、溝形成後に
イオン注入によりｐ層（４のを基板に達する如く形成し
てもよい（第４図ａ）。
４１４ｉ Ｐ Ｓ １ｍ （１１）Ｊ（：達する様形成
されたが、Ｓｉ 基板αＤまで達せさせず、溝形成後に
イオン注入によりｐ層（４のを基板に達する如く形成し
てもよい（第４図ａ）。
尚、以上の実施例では、Ｗシリサイド膜（Ｌ５を用いた
が、ＭＯシリサイドや、’ｗ’／、 Ｍｏを用いてもよ
く、あるいはドープボ１Ｊｓｉ膜を用いてもよい。
が、ＭＯシリサイドや、’ｗ’／、 Ｍｏを用いてもよ
く、あるいはドープボ１Ｊｓｉ膜を用いてもよい。
また、低濃度のＳｉ基板を用いることも可能である。
また、上記した実力例では８ＶＤＳｉ０２膜（１４）を
格子状に形成したが、第４図（ｂ）に示すようにビント
線方向にスライプ状に埋設し、ワード線方向に空いた部
分をＣＶＤ５ｉ０２膜Ｉの埋設及びｎ層（１３（この場
合は全面に形成してよい）の形成注入により＋ ｐ基板Ｑｌ）に達するよつにｐ型層（４０）で埋めても
よい。
格子状に形成したが、第４図（ｂ）に示すようにビント
線方向にスライプ状に埋設し、ワード線方向に空いた部
分をＣＶＤ５ｉ０２膜Ｉの埋設及びｎ層（１３（この場
合は全面に形成してよい）の形成注入により＋ ｐ基板Ｑｌ）に達するよつにｐ型層（４０）で埋めても
よい。
この場合、ビット線である〜Ｖシリサイド膜α９は、Ｗ
をスパッタで被着し、熱処理で合金化し、絶縁す上にＷ
として残っている部分をエツチング除去することにより
Ｓｉ面に自己整合して形成できる。
をスパッタで被着し、熱処理で合金化し、絶縁す上にＷ
として残っている部分をエツチング除去することにより
Ｓｉ面に自己整合して形成できる。
ＭＯシリサイドを用いることもできるし、ＷＦ６＋Ｈ，
（ｏｒ Ａｒ ） 、 ＭｏＦ、＋Ｈ，（ｏｒ Ａｒ
）等のガスを用いた選択ＣＶＤも用いることができる。
（ｏｒ Ａｒ ） 、 ＭｏＦ、＋Ｈ，（ｏｒ Ａｒ
）等のガスを用いた選択ＣＶＤも用いることができる。
その他、不発明の趣旨を逸脱しない限り種々変形して実
施することができる。
施することができる。
本発明によれば、隣接するセル間での蓄積電荷のリーク
が防止され、父差ＷＤＲＡＭセルの信頼性を着るしく改
碧することができる。
が防止され、父差ＷＤＲＡＭセルの信頼性を着るしく改
碧することができる。
第１図、第２図、第３図及び第４図は本発明の詳細な説
明する図、第５図は従来例を示す図である。図において
、 １４ ・・・ ＣＶＤ５ｉＯ，膜、 １５・・・Ｗシリサイド膜、 ２２・・・ｎ層。 代理人 計理士 則 近 憲 佑 同 竹 花 喜久男 （Ｃ） 第 ｌ 図 （ｄ） 第 １ 図 （ａ＞ 第 ４ 図 第 ３ 図 第 ２ 図 第 ４ 図
明する図、第５図は従来例を示す図である。図において
、 １４ ・・・ ＣＶＤ５ｉＯ，膜、 １５・・・Ｗシリサイド膜、 ２２・・・ｎ層。 代理人 計理士 則 近 憲 佑 同 竹 花 喜久男 （Ｃ） 第 ｌ 図 （ｄ） 第 １ 図 （ａ＞ 第 ４ 図 第 ３ 図 第 ２ 図 第 ４ 図
Claims (4)
- （１）半導体基板の主面に溝が形成され、この溝の下部
に絶縁薄膜を介して電荷を蓄積するキャパシタ電極が埋
設され、該電極は上部にて前記基板と接続され、この接
続部を一方の不純物層とするＭＯＳ型トランジスタのゲ
ート電極が前記溝内に設けられ、隣接するセル間に前記
接続部より深く絶縁分離領域が設けられた事を特徴とす
る半導体記憶装置。 - （２）半導体基板は高濃度ウェハーとその上に形成され
たエピタキシャル層から構成される事を特徴とする前記
特許請求の範囲第１項記載の半導体記憶装置。 - （３）絶縁分離領域が高濃度ウェハーに達する如く形成
された事を特徴とする前記特許請求の範囲第２項記載の
半導体記憶装置。 - （４）ビット線方向に各島領域に連続して導電体膜が設
けられ、この導電体膜を貫通して前記溝が設けられてな
る事を特徴とする前記特許請求の範囲第１項記載の半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61110665A JPS62268156A (ja) | 1986-05-16 | 1986-05-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61110665A JPS62268156A (ja) | 1986-05-16 | 1986-05-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62268156A true JPS62268156A (ja) | 1987-11-20 |
Family
ID=14541364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61110665A Pending JPS62268156A (ja) | 1986-05-16 | 1986-05-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62268156A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5124766A (en) * | 1989-06-30 | 1992-06-23 | Texas Instruments Incorporated | Filament channel transistor interconnected with a conductor |
| US5278090A (en) * | 1990-01-20 | 1994-01-11 | Kabushiki Kaisha Toshiba | Method for manufacturing a dynamic RAM having 3-dimensional memory cell structure |
| US5477071A (en) * | 1992-03-19 | 1995-12-19 | Kabushiki Kaisha Toshiba | MOS random access memory having array of trench type one-capacitor/one-transistor memory cells |
| EP0852396A2 (en) * | 1996-12-20 | 1998-07-08 | Siemens Aktiengesellschaft | Memory cell that includes a vertical transistor and a trench capacitor |
-
1986
- 1986-05-16 JP JP61110665A patent/JPS62268156A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5124766A (en) * | 1989-06-30 | 1992-06-23 | Texas Instruments Incorporated | Filament channel transistor interconnected with a conductor |
| US5278090A (en) * | 1990-01-20 | 1994-01-11 | Kabushiki Kaisha Toshiba | Method for manufacturing a dynamic RAM having 3-dimensional memory cell structure |
| US5477071A (en) * | 1992-03-19 | 1995-12-19 | Kabushiki Kaisha Toshiba | MOS random access memory having array of trench type one-capacitor/one-transistor memory cells |
| US5895946A (en) * | 1992-03-19 | 1999-04-20 | Kabushiki Kaisha Toshiba | MOS random access memory having array of trench type one-capacitor/one-transistor memory cells |
| EP0852396A2 (en) * | 1996-12-20 | 1998-07-08 | Siemens Aktiengesellschaft | Memory cell that includes a vertical transistor and a trench capacitor |
| EP0852396A3 (en) * | 1996-12-20 | 2001-07-18 | Siemens Aktiengesellschaft | Memory cell that includes a vertical transistor and a trench capacitor |
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