JPS62268157A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体記憶装置、特に１トランジスタ／１キャ
パシタ構造のダイナミックＲＡ　Ｍ　ｉｃ　］する。

（従来の技術） 従来、この種のダイナミックＲＡＭ（ＤＲＡＭ）セルと
して、基板の溝に電荷蓄積領域として導電体膜を埋設し
たものが知られている。（例えば、ＩＥＤＭ８５，Ｐ．
７１０〜７１３）。

これは、第５図に示すように、ｐ半導体基板（　３　ｉ
　）　（５１）　　上にｐ型Ｓｉ層（５２）がエピタキ
シャル成長され、素子間Ｓｉｎ２膜（５３）で画定され
たメモリセル領域内に溝を形成し、この溝にＳｉｎ，膜
（５４）を介し７て第１ポリシリコン層（５５序埋込み
、この後、基板表面のＳｉｎ，膜の前記溝隣接部を一部
除去してｌＸ２ボリシリコン層（５６）を形成し、この
ポリシリコン層から基板接続部へ不純物拡散を行ない、
次いでゲート酸化膜（５７）を介して第３ポリシリコン
／ｎ（５８）からなるゲート電極を設けてソース，ドレ
イン（５９．６０）を設け、全面に絶縁膜（６１海覆し
、コンタクトホールを開けてビノトＨとなるＡＡ膜（６
２）＜設けたものである。

かかる構造は、基板電極型と呼ばれるが、次の様な問題
があった。

即ち、蓄積領域の第１ポリシリコン層（５５菱トランジ
スタの一方の拡散層（■）に接続させる為に、基板表面
の酸化膜を一部除去するためのマスク、そして第２ポリ
シリコン層（ｆｆ５）バターニングのマスクが増えてし
まう不都合があった。また、この様にマスク合せが増え
るため、キャパシタの溝をゲート近くに才で拡げる事が
出来ず、キャパシタ面積カ制限され、耐ソフトエラー、
センスマージンに問題があった。

（発明が解決しようとする問題点） 要約すれば、かかる基板電極型の溝堀りキャパシタセル
は、マスク枚数が多く、またキャパシタ面積を士分取れ
ない問題がある。

本発明の目的は従って、製造マスク枚数が少なくて済む
半導体記憶装置を提供する事にある。

また他の目的は、キャパシタ面積を大きく取れる半導体
記憶装置を提供することにある。

また、他の目的はセルの小型化を図ることができる半導
体記憶装置を提供することにある。

〔発明の構成〕

（問題点を解決するための手段） 即ち、本発明はトランジスタの一方の不純物層表面から
溝に絶縁薄膜を介して埋設された導電体膜表面にかけて
、トランジスタのゲート電極に自己整合した導電膜を設
けるようにした事を骨子とする。

（作用） これにより、溝に埋設された導電体膜はマスク合せを要
せずに選択トランジスタと接続されることとなる。

（実施例） 以下、本発明の実施例を図面を参照しながら詳述する。

第２図は第１の実施例のセルアレイの一部の平面図、第
１図はそのＡ　−Ａ’断面を示す製造工程図である。製
造工程を説明すると、ｌＸ１０ｃｒｎ程度＋ のｐＳｉ基板αυ上にｐ型Ｓｉ層（１カが１μエピタキ
シヤル成長され、セル間領域にフィールド酸化膜０りを
０．８μ深さに形成する。次にＲＩｇ（反応性イオンエ
ツチング）によってキャパシタ用の溝を５μの深さに形
成する。溝形成のマスク開口は、この例では隣り合う島
領域に跨って設けられ、溝の一つの辺は前記フィールド
酸化膜（１３）で画定される。

次いで、１５０Ａ厚のキャパシタ熱酸化膜（１４）を介
してリンドープの第１ポリシリコンα９をＣＶＤ形成し
１、これをエッチバックして溝に埋め込む（第１図ａ）
。

次に、２００Ａ厚のゲート酸化膜０Ｑを介して第２ポリ
シリコンよりなるゲート電極（ワード線）αＤを形成し
、これをマスクにリンをイオン注入して低濃度のｎ型ソ
ース、ドレインα段、α４を形成する（第１図ｂ）。

この後、全体ニ１００　ＯＡ　（７）　Ｓ　ｒ　０２　
ｇヲｃ　Ｖ　Ｄ　形成し、ＲＩＥで全面エツチングして
ゲート側壁に残す。そして、Ａｓをイオン注入して高濃
度のｎ＋ソース、ドレイ７（２１１，ｃ！’６を形成し
、更ニＷ　Ｆ　ｅ　＋　Ｈ２カスを用い、Ｑ、ＱＩＴｏ
ｒｒ、３００〜６００℃でＷ膜の選択ＣＶＤを例えば３
００Ａ厚行なう。ｎ型層器と埋設ポリシリコニ／（１５
１間にはキャパシタ咳化膜圓が介挿されているが、その
厚さは１５０λなので連続膜として成長する（第１図Ｃ
）。

そして最後にＣＶ　Ｄ　Ｓ　１０２膜０４）を被覆し、
コンタクトホールを開けて、ビット線としてＡｊ９ｔ、
’５）を配設する（第１図ｄ）。

かかるセルは、基板Ｑυにプレート電位として例えば−
１ｖを印加し、ポリシリコン（１勃に電子を蓄えて１．
０を記憶する。

本実施例では、埋設ポリシリコン（１５１の接続にマス
ク合せが要らないのでマスク数の削減が達成される。ま
た、これに伴ない冑の一端をゲートに近づけてレイアウ
トすることができるようになり、キャパシタ面積を十分
大きく取る事が可能で、耐ソフトエラー、センスマージ
ンに浚れ好適である。

上記実施例では、セルの配置はフォールディトビットラ
イン構成とし、従って、キャパシタ上に通過ゲートが存
在していた。通過ケート部のゲート酸化膜は、下地がポ
リシリコンであるため、チャネル部より厚くなるが埋込
みキャパシタとの結合容量を低減させるのに第３図のそ
４成をとる挙ができる。即ち、第１ポリシリコンα９は
薄く形成しておき、ＣＶＤ酸化膜（３１）あるいはＰＳ
Ｇ膜で溝を埋め込んでから先述のエッチバックを行なえ
ば、結合容量の一層の低減が可能である。

勿論オープンビットラインに適用できる事は言うまでも
ない。

上記実施例ではキャパシタは内堀り型としたが第４図に
示すように外堀り型とする事も可能である。

第４図（ａｌはその平面図、（ｂ）はＡ　−Ａ’断面を
示している。

製造工程は第１図（ａ）の部分が異なる他は同様である
。即ち、エビ成長後、素子間領域に溝を堀り、キャパシ
タ絶縁膜Ｉを介して第１ポリシリコンα９を全面に形成
後、４１で示した領域内の第１ポリシリコンを等方性エ
ツチングで除去し、全面をＲＩＥでエツチングして第１
ポリシリコンを側壁部にのみ残し溝を更にＣＶＤ酸化膜
（４りで埋め込む。

後は、第１図（ｂｌ〜（ｄ）と同じ工程で良い。本実施
例によればセルの小型化に好適である。また、ここでは
オープンビットラインを例に取った。

尚、以上の実施例では、Ｗｉ（ハ）を形成したが、ＭＯ
でもよいし、ドープＳｉを選択エピタキシャル成長させ
ても良い。この場合も連続膜として成長可能である。あ
るいはこのＳｉを選択成長後、Ｗｉ（ハ）の選択成長を
行なってもよい。

また、Ｗ膜の選択成長をＣＶＤで行なったが、Ｗ膜を全
面にＣＶＤ形成した後、熱処理によりＳｉ露出部におい
て硅化物とし、残ったＷ膜をエツチング除去するように
してもよい。

また、ゲート側壁にＲＩＢにより絶縁膜を残すようにし
たが、ゲートを熱酸化し、ポリ上の成長厚が厚い事を利
用してウェットエツチングを施しても同様の構造が得ら
れ、またゲート絶縁膜が充分厚ければ、側壁絶縁膜の形
成を省略する事もできる。また、ゲートパターニング後
、そのバターニングマスクを用いて等方性エツチングで
ゲートを細らせ、リフトオフでＷ膜を貼り付ける事も可
能である。

その他本発明の趣旨を逸脱しない限り植々変形し７て実
施することができる。

〔発明の効果〕 以上説明した様に、本発明によれば、かかる記憶装置製
造に必要なマスク数の削減が達成できる。

また、キャパシタ面積を十分大きくして、耐ソフトエラ
ー、センス時のマージンの改善を図ることができる。あ
るいはセルの大幅な縮小即ちＤ　ＲＡ　Ｍの大容量化が
可能である。

【図面の簡単な説明】

第１図、第２図、第３図及び第４図は本発明の詳細な説
明するための図、第５図は従来例の図である。 図において、 】５・・・第１ポリシリコン（埋込みキャパシタ）、２
３・・Ｗ膜。 代理人　弁理士　則　近　憲　佑 同　　　　竹　花　喜久男 （ａ） （ｂ） 第　　ｌ　図 （ｄ） 第　　１　　図 第　　２　図 第３図 ＜ｂ） 第　　４　図

Claims (2)

【特許請求の範囲】
1. （１）１キャパシタ／１トランジスタ型の半導体記憶装
   置において、前記キャパシタは半導体基板の溝に絶縁薄
   膜を介して埋設された導電体膜よりなる電荷蓄積領域と
   して形成され、前記トランジスタの一方の不純物層表面
   から前記導電体膜表面にかけて、前記トランジスタのゲ
   ート電極に自己整合した導電膜が設けられてなる事を特
   徴とする半導体記憶装置。
2. （２）溝が導電体膜と絶縁膜とで埋め込まれている事を
   特徴とする前記特許請求の範囲第１項記載の半導体記憶
   装置。