JPS63122163A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63122163A JPS63122163A JP61267533A JP26753386A JPS63122163A JP S63122163 A JPS63122163 A JP S63122163A JP 61267533 A JP61267533 A JP 61267533A JP 26753386 A JP26753386 A JP 26753386A JP S63122163 A JPS63122163 A JP S63122163A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
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- Y10S257/90—MOSFET type gate sidewall insulating spacer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関するものであり、特
に、ＭＩＳＦＥＴを有する半導体集積回路装置に適用し
て有効なものである。
に、ＭＩＳＦＥＴを有する半導体集積回路装置に適用し
て有効なものである。
ＮチャネルＭ４ＳＦＥＴのドレイン端の電界を緩和する
ため、いわゆるＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄＤｒａｉｎ）構造にすることが知られている。チャ
ネル領域側の低濃度領域は、電界緩和を良好にするため
、拡散係数の大きなリンによって形成する。
ため、いわゆるＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄＤｒａｉｎ）構造にすることが知られている。チャ
ネル領域側の低濃度領域は、電界緩和を良好にするため
、拡散係数の大きなリンによって形成する。
なお、ＬＤＤ構造のＭ Ｉ Ｓ ＦＥＴに関する技術は
、例えば日経マグロウヒル社、１９８３年８月２２日発
行、日経エレクトロニクス、「日経マイクロデバイスＪ
、ｐ８２〜ｐ８６に記載されている。
、例えば日経マグロウヒル社、１９８３年８月２２日発
行、日経エレクトロニクス、「日経マイクロデバイスＪ
、ｐ８２〜ｐ８６に記載されている。
本発明者は前記技術を検討した結果、次の問題点を見出
した。
した。
高集積化が進むに従って、ゲート長が縮小される。とこ
ろが、前記ドレインの低濃度領域を拡散係数の大きなリ
ンによって形成すると、その低濃度領域がチャネル領域
へ大きく廻り込むため、短チヤネル効果が生じる。
ろが、前記ドレインの低濃度領域を拡散係数の大きなリ
ンによって形成すると、その低濃度領域がチャネル領域
へ大きく廻り込むため、短チヤネル効果が生じる。
本発明の目的は、ＭＩＳＦＥＴの特性の向上を図ること
にある。
にある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
〔問題点を解決するための手段〕
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、ドレインのチャネル領域側の低濃度領域を拡
散係数の小さな不純物によって形成する。
散係数の小さな不純物によって形成する。
上記した手段によれば、低濃度領域のチャネル領域への
廻り込みが小さくなるので、短チヤネル効果を防止する
ことができ、したがって特性の向上を図ることができる
。
廻り込みが小さくなるので、短チヤネル効果を防止する
ことができ、したがって特性の向上を図ることができる
。
以下１本発明を実施例とともに説明する。
第１図は、メモリセルであるＮチャネルＭＩＳＦＥＴを
複数直列に配置して１つのセル列を構成し、このセル列
を複数配置してメモリセルアレイを構成したいわゆる縦
ＲＯＭの平面図である。
複数直列に配置して１つのセル列を構成し、このセル列
を複数配置してメモリセルアレイを構成したいわゆる縦
ＲＯＭの平面図である。
第１図において、１はｐ−型単結晶シリコンからなる半
導体基板であり、その周辺に例えば第１層目のアルミニ
ウム膜と第２層目のアルミニウム膜とを積層して構成し
たポンディングパッド２が複数配置しである。３はアド
レスバッファ回路、クロック回路、メインアンプ回路、
人出力バッファ回路、入力保護回路等が設けられる周辺
回路領域であり１例えばＮチャネルＭＩＳＦＥＴとＰチ
ャネルＭＩＳＦＥＴによって構成している。４はメモリ
セルアレイ領域であり、Ｎチャネル領域 ５ＦＥＴを複
数配置してなっている。なお、その具体的な構成につい
ては後述する。５はＹデコーダ回路であり、Ｎチャネル
ＭＩＳＦＥＴ、ＰチャネルＭＩＳＦＥＴによって構成し
ている。６はＸデコーダ回路であり、ＮチャネルＭＩＳ
ＦＥＴ、ＰチャネルＭ Ｉ Ｓ ＦＥＴによって構成し
ている。
導体基板であり、その周辺に例えば第１層目のアルミニ
ウム膜と第２層目のアルミニウム膜とを積層して構成し
たポンディングパッド２が複数配置しである。３はアド
レスバッファ回路、クロック回路、メインアンプ回路、
人出力バッファ回路、入力保護回路等が設けられる周辺
回路領域であり１例えばＮチャネルＭＩＳＦＥＴとＰチ
ャネルＭＩＳＦＥＴによって構成している。４はメモリ
セルアレイ領域であり、Ｎチャネル領域 ５ＦＥＴを複
数配置してなっている。なお、その具体的な構成につい
ては後述する。５はＹデコーダ回路であり、Ｎチャネル
ＭＩＳＦＥＴ、ＰチャネルＭＩＳＦＥＴによって構成し
ている。６はＸデコーダ回路であり、ＮチャネルＭＩＳ
ＦＥＴ、ＰチャネルＭ Ｉ Ｓ ＦＥＴによって構成し
ている。
メモリセルアレイ領域４及び回路領域５，６が半導体基
板（チップ）ｌに占める面積は、全体の７０％程度に達
する。従って、高集積化を図る上では、メモリセル領域
４を構成するＭＩＳＦＥＴの微細化が重要である。
板（チップ）ｌに占める面積は、全体の７０％程度に達
する。従って、高集積化を図る上では、メモリセル領域
４を構成するＭＩＳＦＥＴの微細化が重要である。
次に、メモリセルアレイの一部の構成について説明する
。
。
第２図は、メモリセルアレイの一部の平面図であり、第
３図の領域Ａは、第２図のＡ−Ａ切断線における断面図
である。第３図の領域Ｂは、周辺回路領域３を構成する
ＮチャネルＭＩＳＦＥＴの断面図である。なお、第２図
は、メモリセルの構成を解り易くするため、フィールド
絶縁ＢＩ７以外の絶縁膜を図示していない。
３図の領域Ａは、第２図のＡ−Ａ切断線における断面図
である。第３図の領域Ｂは、周辺回路領域３を構成する
ＮチャネルＭＩＳＦＥＴの断面図である。なお、第２図
は、メモリセルの構成を解り易くするため、フィールド
絶縁ＢＩ７以外の絶縁膜を図示していない。
第２図及゛び第３図の領域Ａにおいて、７は半導体基板
１の表面の選択酸化による酸化シリコン膜からなるフィ
ールド絶縁膜であり、その下部にＰチャネルストッパ領
域８を形成している。フィールド絶縁膜７及びｐ型チャ
ネルストッパ領域８は。
１の表面の選択酸化による酸化シリコン膜からなるフィ
ールド絶縁膜であり、その下部にＰチャネルストッパ領
域８を形成している。フィールド絶縁膜７及びｐ型チャ
ネルストッパ領域８は。
メモリセルのパターンを規定し得るように形成されてい
る。メモリセルであるＮチャネルＭＩＳＦＥＴは、半導
体基板１のフィールド絶縁膜７から露出した表面の熱酸
化による酸化シリコン膜からなるゲート絶縁膜９１例え
ばＣＶＤによる多結晶シリコン膜とその上にＭｏ、Ｗ、
Ｔａ、Ｔｉ等の高融点金属膜又はそのシリサイド膜を積
層して構成したゲート電極１０、ソース、ドレイン領域
のチャネル領域側を構成するｎ型半導体領域（低濃度領
域）１１．チャネル領域から腫れた部分を構成している
ｎ゛型半導体領域（高濃度領域）１２とで構成されてい
る。なお、第２図ではｎ型半導体領域１１を示す引出し
線は、便宜的にゲートＷｉｔ＠１０の側面を示している
。前記ＮチャネルＭＩＳＦＥＴが、データ線ＤＬが延在
している方向に複数直列に配置されてセル列を成してい
る。つまり、１つのＭＩＳＦＥＴのソース又はドレイン
領域の一部であるぎ型半導体領域１２が、データ線ＤＬ
が延在している方向において隣接しているＭＩＳＦＥＴ
のソース又はドレイン領域の一部であるぎ型半導体領域
１２と一体に構成された構造となっている。ＧＮＤは、
メモリセルの接地線としてのｎ゛型半導体領域であり、
ソース領域である♂型半導体領域１２と同一工程で形成
している。半導体領域ＧＮＤはデータ線ＯＬと交差する
方向に延在し、またその両側にメモリセルが配置されて
いる。
る。メモリセルであるＮチャネルＭＩＳＦＥＴは、半導
体基板１のフィールド絶縁膜７から露出した表面の熱酸
化による酸化シリコン膜からなるゲート絶縁膜９１例え
ばＣＶＤによる多結晶シリコン膜とその上にＭｏ、Ｗ、
Ｔａ、Ｔｉ等の高融点金属膜又はそのシリサイド膜を積
層して構成したゲート電極１０、ソース、ドレイン領域
のチャネル領域側を構成するｎ型半導体領域（低濃度領
域）１１．チャネル領域から腫れた部分を構成している
ｎ゛型半導体領域（高濃度領域）１２とで構成されてい
る。なお、第２図ではｎ型半導体領域１１を示す引出し
線は、便宜的にゲートＷｉｔ＠１０の側面を示している
。前記ＮチャネルＭＩＳＦＥＴが、データ線ＤＬが延在
している方向に複数直列に配置されてセル列を成してい
る。つまり、１つのＭＩＳＦＥＴのソース又はドレイン
領域の一部であるぎ型半導体領域１２が、データ線ＤＬ
が延在している方向において隣接しているＭＩＳＦＥＴ
のソース又はドレイン領域の一部であるぎ型半導体領域
１２と一体に構成された構造となっている。ＧＮＤは、
メモリセルの接地線としてのｎ゛型半導体領域であり、
ソース領域である♂型半導体領域１２と同一工程で形成
している。半導体領域ＧＮＤはデータ線ＯＬと交差する
方向に延在し、またその両側にメモリセルが配置されて
いる。
ｎ型半導体領域１１は、拡散係数の小さなｎ型不純物例
えばヒ素（Ａｓ）を用いて形成してあり。
えばヒ素（Ａｓ）を用いて形成してあり。
そのドーズ量はＩ Ｘ １０ ’ ３ａｔｏｍｓ／ａＪ
程度にしている。ヒ素を用いることにより、ゲート電極
１０下への廻り込みを小さくして、短チヤネル効果を生
じないようにしている。ゲート電極１０のゲート長は、
１．０μｍ程度にしている。ｎ型半導体領域１１は例え
ばＣＶＤによる酸化シリコン膜からなるサイドウオール
１３で規定しているｅ ｎ”型半導体領域１２はｎ型不
純物例えばヒ素によって形成し、そのドーズ量は５ Ｘ
Ｉ Ｏ” ａｔｏｍｓ／ｄ程度にしている。拡散係数
の小さい例えばヒ素を用いることによって接合深さをで
きるだけ浅くして、接合容量の低減を図っている。ゲー
ト電極１０は、フィールド絶縁膜７上のワード線ＷＬと
一体に形成され、データ線ＤＬと交差する方向に延在し
ている。これらワード線ＷＬ及びゲート電極１０上を例
えばＣＶＤによる酸化シリコン膜とその上にリンシリケ
ートガラス（ＰＳＧ）膜を積層して構成した絶縁膜１４
が覆っている。データ線ＤＬは１例えばスパッタによる
アルミニウム膜からなり、半導体領域ＧＮＤと反対側の
セルであるＭＩＳＦＥＴのドルイン領域であるｎ゛型半
導体領域１２に、ゲート絶縁膜９と絶縁＠１４を選択的
に除去してなる接続孔１６を通して接続している。
程度にしている。ヒ素を用いることにより、ゲート電極
１０下への廻り込みを小さくして、短チヤネル効果を生
じないようにしている。ゲート電極１０のゲート長は、
１．０μｍ程度にしている。ｎ型半導体領域１１は例え
ばＣＶＤによる酸化シリコン膜からなるサイドウオール
１３で規定しているｅ ｎ”型半導体領域１２はｎ型不
純物例えばヒ素によって形成し、そのドーズ量は５ Ｘ
Ｉ Ｏ” ａｔｏｍｓ／ｄ程度にしている。拡散係数
の小さい例えばヒ素を用いることによって接合深さをで
きるだけ浅くして、接合容量の低減を図っている。ゲー
ト電極１０は、フィールド絶縁膜７上のワード線ＷＬと
一体に形成され、データ線ＤＬと交差する方向に延在し
ている。これらワード線ＷＬ及びゲート電極１０上を例
えばＣＶＤによる酸化シリコン膜とその上にリンシリケ
ートガラス（ＰＳＧ）膜を積層して構成した絶縁膜１４
が覆っている。データ線ＤＬは１例えばスパッタによる
アルミニウム膜からなり、半導体領域ＧＮＤと反対側の
セルであるＭＩＳＦＥＴのドルイン領域であるｎ゛型半
導体領域１２に、ゲート絶縁膜９と絶縁＠１４を選択的
に除去してなる接続孔１６を通して接続している。
次に１周辺回路領域３の種々の回路を構成するＰチャネ
ルＭＩＳＦＥＴ及びＮチャネルＭＩＳＦＥＴのうち、Ｎ
チャネルＭ Ｉ Ｓ ＦＥＴの構成について説明する。
ルＭＩＳＦＥＴ及びＮチャネルＭＩＳＦＥＴのうち、Ｎ
チャネルＭ Ｉ Ｓ ＦＥＴの構成について説明する。
第３図の領域Ｂは、前記ＮチャネルＭＩＳＦＥＴの断面
図である６ 第３図領域Ｂにおいて、１７はソース、ドレイン領域の
チャネル領域側を構成するｎ型半導体領域（低濃度領域
）である、これは、ドレイン端での電界をできるだけ緩
和するため、拡散係数の大きなｎ型不純物例えばリン（
Ｐ）を用いて形成しである。このため、ゲート電極１０
Ａ下への廻り込みが、前記メモリセルのｎ型半導体領域
１１より大きくなっている。ｎ型半導体領域１７は、サ
イドウオール１３によって規定している。ｎ４型半導体
領域１２は、メモリセルのそれと同様に、拡散係数の小
さなｎ型不純物例えばヒ素を用いて形成している。
図である６ 第３図領域Ｂにおいて、１７はソース、ドレイン領域の
チャネル領域側を構成するｎ型半導体領域（低濃度領域
）である、これは、ドレイン端での電界をできるだけ緩
和するため、拡散係数の大きなｎ型不純物例えばリン（
Ｐ）を用いて形成しである。このため、ゲート電極１０
Ａ下への廻り込みが、前記メモリセルのｎ型半導体領域
１１より大きくなっている。ｎ型半導体領域１７は、サ
イドウオール１３によって規定している。ｎ４型半導体
領域１２は、メモリセルのそれと同様に、拡散係数の小
さなｎ型不純物例えばヒ素を用いて形成している。
ゲート電極１０Ａは、メモリセルのゲート電極ｌＯ及び
ワード線ＷＬと同一層の例えば多結品シリコン膜と高融
点金属膜又はそれのシリサイド収からなっているが、ゲ
ート長を１．２μｍ程度にしている。１８は例えばスパ
ッタによるアルミニウム膜からなる配線であり、接続孔
１６を通してソース、ドレインの一部であるｎ′″型半
導体領域１２に接続している。
ワード線ＷＬと同一層の例えば多結品シリコン膜と高融
点金属膜又はそれのシリサイド収からなっているが、ゲ
ート長を１．２μｍ程度にしている。１８は例えばスパ
ッタによるアルミニウム膜からなる配線であり、接続孔
１６を通してソース、ドレインの一部であるｎ′″型半
導体領域１２に接続している。
ここで、第４図に、メモリセルであるＮチャネルＭＩＳ
ＦＥＴ及び周辺回路領域のＮチャネルＭＩＳＦＥＴのし
きい値特性を示す。
ＦＥＴ及び周辺回路領域のＮチャネルＭＩＳＦＥＴのし
きい値特性を示す。
第４図において、横軸がゲート長Ｌｇ、Ｊｌ軸がしきい
値Ｖｔｈである。
値Ｖｔｈである。
グラフｉは、不純物にヒ素を用いて、ソース。
ドレイン領域を高濃度領域のみで形成したとき、すなわ
ちシングルドレイン構造にしたときのしきい値特性であ
る。グラフ■は、ソース、ドレイン領域の低濃度領域及
び高濃度領域をヒ素で形成したときのしきい値特性であ
る。グラフｍは、低濃度領域をリンで形成し、高濃度領
域をヒ素で形成したときのしきい値特性である。
ちシングルドレイン構造にしたときのしきい値特性であ
る。グラフ■は、ソース、ドレイン領域の低濃度領域及
び高濃度領域をヒ素で形成したときのしきい値特性であ
る。グラフｍは、低濃度領域をリンで形成し、高濃度領
域をヒ素で形成したときのしきい値特性である。
エンハンスメント型のＮチャネルＭＩＳＦＥＴは、その
しきい値を通常、０．３Ｖ−０，６Ｖに設定する。シン
グルドレインのＭＩＳＦＥＴでは、ゲート長が約０．８
μｍ程度のところでしきい値０．３ｖ〜０．６ｖの範囲
に所定されるが、シングルドレインはホットキャリアの
発生が多く、実質的に使用することができない、グラフ
■に示したように、低濃度領域及び高濃度領域を伴にヒ
素°で形成すると、ゲート長が約０．８〜１．０μｍの
範囲でしきい値を０．３ｖ〜０．６ｖに所定することが
できる。これを本実施例におけるメモリセルに用いてい
る。グラフ■に示したように、低濃度領域をリンで形成
し高濃度領域をヒ素で形成すると、ゲート長が約１．０
〜１．２μｍの範囲でしきい値を０．３Ｖ〜ｏ、ｓｖｒ
：所定することができる。これを周辺回路領域３を構成
するＮチャネルＭ Ｉ Ｓ ＦＥＴに用いている。
しきい値を通常、０．３Ｖ−０，６Ｖに設定する。シン
グルドレインのＭＩＳＦＥＴでは、ゲート長が約０．８
μｍ程度のところでしきい値０．３ｖ〜０．６ｖの範囲
に所定されるが、シングルドレインはホットキャリアの
発生が多く、実質的に使用することができない、グラフ
■に示したように、低濃度領域及び高濃度領域を伴にヒ
素°で形成すると、ゲート長が約０．８〜１．０μｍの
範囲でしきい値を０．３ｖ〜０．６ｖに所定することが
できる。これを本実施例におけるメモリセルに用いてい
る。グラフ■に示したように、低濃度領域をリンで形成
し高濃度領域をヒ素で形成すると、ゲート長が約１．０
〜１．２μｍの範囲でしきい値を０．３Ｖ〜ｏ、ｓｖｒ
：所定することができる。これを周辺回路領域３を構成
するＮチャネルＭ Ｉ Ｓ ＦＥＴに用いている。
なお、メモリセルであるＭ Ｉ Ｓ ＦＥＴは、ドレイ
ン領域である半導体領域１１．１２及びゲート電極１０
にハイレベル（Ｈ）の電位として例えば２ｖを印加する
ことによって動作させられる。換言すれば、メモリセル
であるＭ Ｔ Ｓ ＦＥＴを例えば２ｖで動作できるよ
うに、ゲート長Ｌｇ及びソース、ドレイン１１．１２を
構成している。一方。
ン領域である半導体領域１１．１２及びゲート電極１０
にハイレベル（Ｈ）の電位として例えば２ｖを印加する
ことによって動作させられる。換言すれば、メモリセル
であるＭ Ｔ Ｓ ＦＥＴを例えば２ｖで動作できるよ
うに、ゲート長Ｌｇ及びソース、ドレイン１１．１２を
構成している。一方。
周辺回路領域３を構成するＭＴＳＦＥＴは、ゲート電極
１０Ａ及びドレイン領域である半導体領域１７．１２に
例えば５ｖを印加することによって動作される。換言す
れば１周辺回路領域３のＭＩＳＦＥＴは５ｖで動作する
ように、ゲート長及びソース、ドレイン１７．１２を構
成している。これは、回路動作を他の半導体集積回路装
置（ＩＣ）と適合させるためである。なお、図示してい
ないが、回路領域３を構成しているＰチャネルＭＴＳＦ
ＥＴのゲート長も１．２μｍにされる。
１０Ａ及びドレイン領域である半導体領域１７．１２に
例えば５ｖを印加することによって動作される。換言す
れば１周辺回路領域３のＭＩＳＦＥＴは５ｖで動作する
ように、ゲート長及びソース、ドレイン１７．１２を構
成している。これは、回路動作を他の半導体集積回路装
置（ＩＣ）と適合させるためである。なお、図示してい
ないが、回路領域３を構成しているＰチャネルＭＴＳＦ
ＥＴのゲート長も１．２μｍにされる。
以上１本実施例によれば次の効果を得ることができる。
（１）メモリセルであるＭ Ｉ Ｓ ＦＥＴにおいて、
ソース、ドレイン領域の低濃度領域を拡散係数の小さい
ヒ素によって形成していることにより、チャネル領域へ
の廻り込みが小さくなるので、ゲート長を短くできる。
ソース、ドレイン領域の低濃度領域を拡散係数の小さい
ヒ素によって形成していることにより、チャネル領域へ
の廻り込みが小さくなるので、ゲート長を短くできる。
これにより、高集積化を図ることができる。
（２）周辺回路領域３を構成するＭＩＳＦＥＴのソース
、ドレイン領域の低濃度領域を拡散係数の大きなリンに
よって形成しているので、ドレイン端部の電界を良好に
緩和できる。これにより、ホットキャリアの発生を良好
に低減できる。
、ドレイン領域の低濃度領域を拡散係数の大きなリンに
よって形成しているので、ドレイン端部の電界を良好に
緩和できる。これにより、ホットキャリアの発生を良好
に低減できる。
以上、本発明を実施例にもとすき具体的に説明したが１
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。
本願によって開示された発明のうち代表的なものによっ
て得られるものの効果を簡単に説明すれば、次のとおり
である。
て得られるものの効果を簡単に説明すれば、次のとおり
である。
、すなわち、ＭＩＳＦＥＴの短チヤネル効果を防止して
、特性の向上を図ることができる。
、特性の向上を図ることができる。
第１図は、半導体チップの平面図、
第２図は、メモリセルアレイの一部の平面図。
第３図の領域Ａは、第２図のＡ−Ａ切断線における断面
図であり、領域Ｂは周辺回路領域を構成周辺回路領域、
４・・・メモリセルアレイ、５・・・Ｙデコーダ、６・
・・Ｘデコーダ、７・・・フィールド絶縁膜。 ８・・・ｐチャネルストッパ領域、９．１４・・・絶縁
膜、１０．１ＯＡ・・・ゲート電極、１１．１２．１７
・・・半導体領域（ソース、ドレイン）、１３・・・サ
イドウオール、１５．１８・・・アルミニウム配線、１
６・・・接続孔、ＧＮＤ・・・接地領域、ＤＬ・・・デ
ータ線。 Ｗｔ・・・ワード線。 第 １ 図 第 ４ 図
図であり、領域Ｂは周辺回路領域を構成周辺回路領域、
４・・・メモリセルアレイ、５・・・Ｙデコーダ、６・
・・Ｘデコーダ、７・・・フィールド絶縁膜。 ８・・・ｐチャネルストッパ領域、９．１４・・・絶縁
膜、１０．１ＯＡ・・・ゲート電極、１１．１２．１７
・・・半導体領域（ソース、ドレイン）、１３・・・サ
イドウオール、１５．１８・・・アルミニウム配線、１
６・・・接続孔、ＧＮＤ・・・接地領域、ＤＬ・・・デ
ータ線。 Ｗｔ・・・ワード線。 第 １ 図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、ＭＩＳＦＥＴのソース又はドレイン領域のチャネル
領域の近傍を、前記ＭＩＳＦＥＴが構成されている半導
体基板又はウェル領域と反対導電型の第１半導体領域で
構成し、前記ソース又はドレイン領域の前記第１半導体
領域以外の部分を、前記半導体基板又はウェル領域と反
対導電型で前記第１半導体領域より高濃度の第２半導体
領域で構成した半導体集積回路装置であって、前記第１
半導体領域と第２半導体領域が同一導電型の不純物から
なることを特徴とする半導体集積回路装置。 ２、前記ＭＩＳＦＥＴは、メモリセルであることを特徴
とする特許請求の範囲第１項記載の半導体集積回路装置
。 ３、前記半導体集積回路装置のメモリセルと異るＭＩＳ
ＦＥＴのうち少なくとも一部のＭＩＳＦＥＴは、チャネ
ル領域側がその他の部分より低濃度になっており、かつ
前記チャネル領域側を形成する不純物がその他の部分を
形成する不純物より拡散係数が大きいことを特徴とする
特許請求の範囲第１項記載の半導体集積回路装置。 ４、前記メモリセルであるＭＩＳＦＥＴのゲート長が、
その他のＭＩＳＦＥＴのゲート長より短いことを特徴と
する特許請求の範囲第１項記載の半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61267533A JPH0828432B2 (ja) | 1986-11-12 | 1986-11-12 | 半導体集積回路装置 |
| US07/118,537 US4939386A (en) | 1986-11-12 | 1987-11-04 | Semiconductor integrated circuit device with MISFETS using two drain impurities |
| KR1019870012464A KR960012055B1 (ko) | 1986-11-12 | 1987-11-05 | 반도체집적회로장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61267533A JPH0828432B2 (ja) | 1986-11-12 | 1986-11-12 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63122163A true JPS63122163A (ja) | 1988-05-26 |
| JPH0828432B2 JPH0828432B2 (ja) | 1996-03-21 |
Family
ID=17446145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61267533A Expired - Fee Related JPH0828432B2 (ja) | 1986-11-12 | 1986-11-12 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4939386A (ja) |
| JP (1) | JPH0828432B2 (ja) |
| KR (1) | KR960012055B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5235200A (en) * | 1990-01-29 | 1993-08-10 | Hitachi, Ltd. | Semiconductor integrated circuit device |
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|---|---|---|---|---|
| JP3083547B2 (ja) * | 1990-07-12 | 2000-09-04 | 株式会社日立製作所 | 半導体集積回路装置 |
| US5163180A (en) * | 1991-01-18 | 1992-11-10 | Actel Corporation | Low voltage programming antifuse and transistor breakdown method for making same |
| US6064077A (en) | 1991-08-30 | 2000-05-16 | Stmicroelectronics, Inc. | Integrated circuit transistor |
| JPH05218329A (ja) * | 1992-02-07 | 1993-08-27 | Ricoh Co Ltd | 半導体装置とその製造方法 |
| US5344790A (en) * | 1993-08-31 | 1994-09-06 | Sgs-Thomson Microelectronics, Inc. | Making integrated circuit transistor having drain junction offset |
| US5719424A (en) * | 1995-10-05 | 1998-02-17 | Micron Technology, Inc. | Graded LDD implant process for sub-half-micron MOS devices |
| JPH09293842A (ja) * | 1996-04-26 | 1997-11-11 | Ricoh Co Ltd | 半導体記憶装置の製造方法 |
| KR19980070266A (ko) * | 1997-01-07 | 1998-10-26 | 모리시다요이치 | 반도체 장치 및 그 제조방법 |
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| JPS62257762A (ja) * | 1986-05-01 | 1987-11-10 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPS62268157A (ja) * | 1986-05-16 | 1987-11-20 | Toshiba Corp | 半導体記憶装置 |
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| US4736233A (en) * | 1984-06-25 | 1988-04-05 | Texas Instruments Incorporated | Interconnect and contact system for metal-gate MOS VLSI devices |
| US4672419A (en) * | 1984-06-25 | 1987-06-09 | Texas Instruments Incorporated | Metal gate, interconnect and contact system for VLSI devices |
| US4745086A (en) * | 1985-09-26 | 1988-05-17 | Motorola, Inc. | Removable sidewall spacer for lightly doped drain formation using one mask level and differential oxidation |
| US4784965A (en) * | 1986-11-04 | 1988-11-15 | Intel Corporation | Source drain doping technique |
-
1986
- 1986-11-12 JP JP61267533A patent/JPH0828432B2/ja not_active Expired - Fee Related
-
1987
- 1987-11-04 US US07/118,537 patent/US4939386A/en not_active Expired - Fee Related
- 1987-11-05 KR KR1019870012464A patent/KR960012055B1/ko not_active IP Right Cessation
Patent Citations (6)
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| US5235200A (en) * | 1990-01-29 | 1993-08-10 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US5427966A (en) * | 1990-01-29 | 1995-06-27 | Hitachi, Ltd. | Process for fabricating a semiconductor device having floating gate and control gate electrodes |
Also Published As
| Publication number | Publication date |
|---|---|
| US4939386A (en) | 1990-07-03 |
| KR960012055B1 (ko) | 1996-09-11 |
| JPH0828432B2 (ja) | 1996-03-21 |
| KR880006779A (ko) | 1988-07-25 |
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|---|---|---|---|
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