JPS6092657A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6092657A JPS6092657A JP58201374A JP20137483A JPS6092657A JP S6092657 A JPS6092657 A JP S6092657A JP 58201374 A JP58201374 A JP 58201374A JP 20137483 A JP20137483 A JP 20137483A JP S6092657 A JPS6092657 A JP S6092657A
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- JP
- Japan
- Prior art keywords
- region
- substrate
- diffusion layer
- layer
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置及びその製造方法に関し、臀にａｌ
ｌによるソフト・工２−に対して強く、かつ、高速動作
するメモリー素子の構造及び製造方法に関する。
ｌによるソフト・工２−に対して強く、かつ、高速動作
するメモリー素子の構造及び製造方法に関する。
半導体装置は、メモリ用ＩＣを例にとると、年率２００
％の割合で集積密度が増大している。これは主に素子の
微細化によるものであシ、平面的な寸法の縮少化ととも
に垂直方向の絶縁膜厚、接合深さ等もスケーリング技術
に従って、薄く、あるいは浅くなっている。このため、
メモリー素子として使用した場合、セル部の容量祉どん
どん減少する傾向にあり、α鞠に対するソフトエ２−に
対し弱くなっておシ、また、回路マージンも、狭くなっ
てきておシ、対策が望まれている。
％の割合で集積密度が増大している。これは主に素子の
微細化によるものであシ、平面的な寸法の縮少化ととも
に垂直方向の絶縁膜厚、接合深さ等もスケーリング技術
に従って、薄く、あるいは浅くなっている。このため、
メモリー素子として使用した場合、セル部の容量祉どん
どん減少する傾向にあり、α鞠に対するソフトエ２−に
対し弱くなっておシ、また、回路マージンも、狭くなっ
てきておシ、対策が望まれている。
従って本発明の目的は、セル部の容量が大きく、かつメ
モリ素子のアクセス・タイムに影響する周辺回路には高
速のトランジスタを用いた半導体装置の構造を提供する
ことにある。
モリ素子のアクセス・タイムに影響する周辺回路には高
速のトランジスタを用いた半導体装置の構造を提供する
ことにある。
本発明の簿成は
１１１ 基板中の一定の深さの部分及びフィールド酸化
膜領域の下に、基板よシ濃度が２ケタ以上多い領域を有
し、 （２） セル部の接合深さは、前記、基板中の高濃度領
域層に接する程度に深く形成し、 （３） 他方、周辺回路部の接合深さは′、できる限り
浅く形成することよりなる。
膜領域の下に、基板よシ濃度が２ケタ以上多い領域を有
し、 （２） セル部の接合深さは、前記、基板中の高濃度領
域層に接する程度に深く形成し、 （３） 他方、周辺回路部の接合深さは′、できる限り
浅く形成することよりなる。
実施例を見ながら本発明について説明する。
第１図（ａｌｆｆｉ参照すると比抵抗５０Ω・αのｐ−
タイプｆ） ８ ｉ 基板（１１）Ｋ ”Ｂ＋イオ：ｙ
ｔ ５００ｋｅＶ−ＩＭｅＶのエネルギーで打込み、比
抵抗がｌ〜０．１０・αと同等程度の高不純物層領域Ｑ
３を基板表面から％１．５μの深さに形成する。
タイプｆ） ８ ｉ 基板（１１）Ｋ ”Ｂ＋イオ：ｙ
ｔ ５００ｋｅＶ−ＩＭｅＶのエネルギーで打込み、比
抵抗がｌ〜０．１０・αと同等程度の高不純物層領域Ｑ
３を基板表面から％１．５μの深さに形成する。
次いで通常のＦ１ｓｔＭＯ８を作製する要領でフィール
ド部形成のフォトリソグラフィー、チャネルストッパー
用３１ｐ＋のイオン注入、及びフィールド酸化を行ない
、第１図（ｂ）となる。
ド部形成のフォトリソグラフィー、チャネルストッパー
用３１ｐ＋のイオン注入、及びフィールド酸化を行ない
、第１図（ｂ）となる。
この際、チャネル・ストッパー用３１ｐ＋のイオン注入
は、５０ＫｅＶと２００ＫｅＶ ＩＺ） ２段イオン注
入を行って、表面濃度が濃く、かつ深いチャネル・スト
ッパーケ形成した。
は、５０ＫｅＶと２００ＫｅＶ ＩＺ） ２段イオン注
入を行って、表面濃度が濃く、かつ深いチャネル・スト
ッパーケ形成した。
第１図（ｃｌを参照するとａｏｏＸのゲート酸化膜（１
５１を形成後、４ｏｏｏＸのリンドープしたゲートボリ
アすを成長したのち、通常のフォトリソグラフィー及び
リアクテイブ・イオン−エツチングを行って、ゲートポ
リシリのパターニングを行った。ここで。
５１を形成後、４ｏｏｏＸのリンドープしたゲートボリ
アすを成長したのち、通常のフォトリソグラフィー及び
リアクテイブ・イオン−エツチングを行って、ゲートポ
リシリのパターニングを行った。ここで。
セル部のトラ／シスターのゲートポリシリαｅの巾（チ
ャネル長）は周辺部のトランジスタのゲートボリアすａ
ηの巾（チャネル長）よシ長くしである。
ャネル長）は周辺部のトランジスタのゲートボリアすａ
ηの巾（チャネル長）よシ長くしである。
これは後述するように、セル部の拡散層は周辺回路部の
拡散層よりも深く形成するために、パンチスルーを防止
するためである。
拡散層よりも深く形成するために、パンチスルーを防止
するためである。
次いで、セル部以外は、イオン注入に対する適当なマス
ク、たとえは、プラズマ窒化膜でおおってから、３１ｐ
＋イオンを７ＱＫｅＶで５ Ｘ ｌ ０１５ｉｏｎｓ／
ｃｒ／ｉわ込んで拡散層（１１を形成後、該プラズマ窒
化膜を除去する。
ク、たとえは、プラズマ窒化膜でおおってから、３１ｐ
＋イオンを７ＱＫｅＶで５ Ｘ ｌ ０１５ｉｏｎｓ／
ｃｒ／ｉわ込んで拡散層（１１を形成後、該プラズマ窒
化膜を除去する。
次いで、今後は逆にセル部をプラズマ窒化膜でおおい、
Ａｓ＋イオ／１７０ＫｅＶで５ Ｘ ｌ Ｏ１ｏｎｃ／
ｃｍ打込んで周辺回路部のソース・ドレイン領域側ヲ形
成後、該プラズマ窒化編を除去する。
Ａｓ＋イオ／１７０ＫｅＶで５ Ｘ ｌ Ｏ１ｏｎｃ／
ｃｍ打込んで周辺回路部のソース・ドレイン領域側ヲ形
成後、該プラズマ窒化編を除去する。
次いで、層間膜として、Ｐ２Ｏｔ−１μ成長した後スチ
ーム雰囲気で熱処理を行って％該ＰＳＧ膜（２）を平坦
化する。この熱処理により、拡散層形成のために打込ま
れた前記ｐ＋およびＡｓ＋イオンは、活性化が行なわれ
％まだ、ｐ＋イオンについては拡散係数が太きいため押
込みがなされ、出来上りのセル部拡散層α鎌の接合深さ
は０．７μ１周辺回路部拡散層肋の接合深さは０．３μ
となった。
ーム雰囲気で熱処理を行って％該ＰＳＧ膜（２）を平坦
化する。この熱処理により、拡散層形成のために打込ま
れた前記ｐ＋およびＡｓ＋イオンは、活性化が行なわれ
％まだ、ｐ＋イオンについては拡散係数が太きいため押
込みがなされ、出来上りのセル部拡散層α鎌の接合深さ
は０．７μ１周辺回路部拡散層肋の接合深さは０．３μ
となった。
本発明の半導体装置の構造をとることによって次に述べ
る長所が発生する。
る長所が発生する。
まず第１に、セル部は拡散層が深く押込まれて。
ゲート電５ｕｅｔと拡散層−とのオーバーラツプ領域が
広いこと及び拡散層−と基板内部の高濃度不純物領域Ｑ
２１が近接しているので空乏層中が狭いことの２点によ
り、セル部の答量鉱大きくなり、α線によるソフ）−工
２−に対する強度が増大している。
広いこと及び拡散層−と基板内部の高濃度不純物領域Ｑ
２１が近接しているので空乏層中が狭いことの２点によ
り、セル部の答量鉱大きくなり、α線によるソフ）−工
２−に対する強度が増大している。
他方、周辺回路部は接合深さが０．３μと浅く、ゲート
のオーバーラツプ容量も小さく、また空乏層中も広くな
るので容ｔは小さい。そのため高速動作が可能である。
のオーバーラツプ容量も小さく、また空乏層中も広くな
るので容ｔは小さい。そのため高速動作が可能である。
更に、基板としてもともと比抵抗の大き一基板を用いて
いるので、周辺回路部のチャネル長が短くなったときに
問題となるインパクト・イオン化電流を少なめにできる
。
いるので、周辺回路部のチャネル長が短くなったときに
問題となるインパクト・イオン化電流を少なめにできる
。
更に、フィールド領域の下０及び基板中のｐ＋層層中力
は、 Ｇｅｎｅｒａｔｉｏｎ−Ｒｅｃｏｍｂｉｎａｔｌ
ｏｎセンターが多いのでライフ・タイムを短くできる。
は、 Ｇｅｎｅｒａｔｉｏｎ−Ｒｅｃｏｍｂｉｎａｔｌ
ｏｎセンターが多いのでライフ・タイムを短くできる。
以上、本発明ｔＮ−チャネルＭＯ８で説明してきたがＣ
＠Ｍ’ＯＳについても、本発明が適用可能なことは１う
までもない。
＠Ｍ’ＯＳについても、本発明が適用可能なことは１う
までもない。
【図面の簡単な説明】
第１図（ａｌ〜（ｃｌは本発明の実施例を示す断面図で
ある。 １１・・・・・・基板、１２・・・・・・基板と同一タ
イプでかつ基板より不純物濃度が２ケタ以上高い領域、
１３・山・・チャンネル響ストッパー、１４・・・・・
・フィールド酸化膜、１５・・・・・・ゲート酸化膜、
１６・・・・・・ゲート電極（リンドープ・ボリクリコ
；／）、１７・・・・・・ゲート電極（リンドープ・ホ
リ７リコ／）、１８・・・・・・周辺回路部のソース・
ドレイン拡散層、１９・・・・・・セル部のソース嗜ド
レイン拡散層、２０・・・・・・ＰＣＧ膜。 ％ｆ 図（θ） ２７ 図（ｂ） 閣 ＼７７／ ）− 箔 ／ 図ｒｅ）
ある。 １１・・・・・・基板、１２・・・・・・基板と同一タ
イプでかつ基板より不純物濃度が２ケタ以上高い領域、
１３・山・・チャンネル響ストッパー、１４・・・・・
・フィールド酸化膜、１５・・・・・・ゲート酸化膜、
１６・・・・・・ゲート電極（リンドープ・ボリクリコ
；／）、１７・・・・・・ゲート電極（リンドープ・ホ
リ７リコ／）、１８・・・・・・周辺回路部のソース・
ドレイン拡散層、１９・・・・・・セル部のソース嗜ド
レイン拡散層、２０・・・・・・ＰＣＧ膜。 ％ｆ 図（θ） ２７ 図（ｂ） 閣 ＼７７／ ）− 箔 ／ 図ｒｅ）
Claims (1)
- 【特許請求の範囲】 シリコン基板の表面より１〜３μの範囲の一定の深さの
部分及び、フィールド部分の下部は、基板と同一タイプ
でかつ基板に比べ不純物濃度が２ケタ以上多い領域を有
し、 該不純物濃度領域に接する程度に深く形成した基板と反
対導電型の不純物拡散領域をソース・ドレイ／とするセ
ル部領域を有し、 周辺回路部のソース・ドレイ／拡散層の接合深さは該セ
ル部のソース・ドレイン拡散層よりも浅いことｔ特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58201374A JPS6092657A (ja) | 1983-10-27 | 1983-10-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58201374A JPS6092657A (ja) | 1983-10-27 | 1983-10-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6092657A true JPS6092657A (ja) | 1985-05-24 |
Family
ID=16440008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58201374A Pending JPS6092657A (ja) | 1983-10-27 | 1983-10-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6092657A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63122163A (ja) * | 1986-11-12 | 1988-05-26 | Hitachi Ltd | 半導体集積回路装置 |
| US5012312A (en) * | 1987-11-02 | 1991-04-30 | Hitachi, Ltd. | Semiconductor integrated circuit and a process for producing the same |
-
1983
- 1983-10-27 JP JP58201374A patent/JPS6092657A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63122163A (ja) * | 1986-11-12 | 1988-05-26 | Hitachi Ltd | 半導体集積回路装置 |
| US5012312A (en) * | 1987-11-02 | 1991-04-30 | Hitachi, Ltd. | Semiconductor integrated circuit and a process for producing the same |
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