JPH03106072A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03106072A JPH03106072A JP24390789A JP24390789A JPH03106072A JP H03106072 A JPH03106072 A JP H03106072A JP 24390789 A JP24390789 A JP 24390789A JP 24390789 A JP24390789 A JP 24390789A JP H03106072 A JPH03106072 A JP H03106072A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28105—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor next to the insulator having a lateral composition or doping variation, or being formed laterally by more than one deposition step
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要（第１図）
産業上の利用分野
従来の技術（第２図．第３図）
発明が解決しようとする課題
課題を解決するための手段（第１図）
作用
実施例（第１図）
発明の効果
〔１既要〕
ＭＩＳＦＥＴあるいはＭＩＳＦＥＴを含む半導体装置の
製造方法に関し、 適正なしきい値電圧にでき、しかも短チャネル効果の問
題を従来よりも確実に防止できるＭＯＳＦＥＴの￥！遣
方法の提供を目的とし、一導電型の半導体基板（１）上
に、ゲート絶縁膜（２）を形威する工程と、 該ゲート絶縁膜（２）上に、第ｌ導電物からなる第１ゲ
ート電極（３１）を形威する工程と、第１導電物よりも
仕事関数の大きい第２導電物からなる第２ゲート電極（
３２）を、該第１ゲート電極（３１）の側面に接するよ
うに、該ゲート絶縁膜（２）上に形成する工程と、 該第２ゲート電極（３２）近傍の前記半導体基板（１）
内に、該半導体基板（１）とは反対の導電型の不純物を
添加してドレイン領域を形成し、また該半導体基板（１
）の前記第１ゲート電極（３１）を形威した表面を挟ん
で該ドレイン領域とは反対の表面にソース領域を形成す
る工程とを有して構或する。
製造方法に関し、 適正なしきい値電圧にでき、しかも短チャネル効果の問
題を従来よりも確実に防止できるＭＯＳＦＥＴの￥！遣
方法の提供を目的とし、一導電型の半導体基板（１）上
に、ゲート絶縁膜（２）を形威する工程と、 該ゲート絶縁膜（２）上に、第ｌ導電物からなる第１ゲ
ート電極（３１）を形威する工程と、第１導電物よりも
仕事関数の大きい第２導電物からなる第２ゲート電極（
３２）を、該第１ゲート電極（３１）の側面に接するよ
うに、該ゲート絶縁膜（２）上に形成する工程と、 該第２ゲート電極（３２）近傍の前記半導体基板（１）
内に、該半導体基板（１）とは反対の導電型の不純物を
添加してドレイン領域を形成し、また該半導体基板（１
）の前記第１ゲート電極（３１）を形威した表面を挟ん
で該ドレイン領域とは反対の表面にソース領域を形成す
る工程とを有して構或する。
本発明は、ゲート絶縁膜として二酸化シリコン等の酸化
物膜を用いるＭＯＳＦＥＴで代表されるＭ Ｉ Ｓ Ｆ
Ｅ Ｔ （Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）あるいはＭＩＳＦＥＴを含む半
導体装置の製造方法に関する。詳しくは、ドレイン近傍
での短チャネル効果を防止したＭＩＳＦＥＴの製造方法
に関する。
物膜を用いるＭＯＳＦＥＴで代表されるＭ Ｉ Ｓ Ｆ
Ｅ Ｔ （Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）あるいはＭＩＳＦＥＴを含む半
導体装置の製造方法に関する。詳しくは、ドレイン近傍
での短チャネル効果を防止したＭＩＳＦＥＴの製造方法
に関する。
近年の電子機器に盛んに利用されている半導体集積回路
を構成するＭＯＳ型電界効果トランジスタ（Ｍｅｔａｌ
−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌ
ｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ；以下で
はＭＯＳＦＥＴと略称する。
を構成するＭＯＳ型電界効果トランジスタ（Ｍｅｔａｌ
−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌ
ｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ；以下で
はＭＯＳＦＥＴと略称する。
以下では、このＭＯＳＦＥＴを例に説明を進めることに
する。）は、半導体集積回路自体の小型化、高機能化に
伴い、微細化を余儀無くされている。
する。）は、半導体集積回路自体の小型化、高機能化に
伴い、微細化を余儀無くされている。
しかしながら、このＭＯ Ｓ Ｆ ＥＴの微細化に伴い
、新しい問題が発生している。「短チャネル効果』は、
このような微細化に伴い発生している問題の一つである
。簡単に説明すると、この問題は、ＭＯＳＦＥＴの構造
全体の微細化につられゲート長が微細化したために、動
作時にわずかの電圧をゲートに印加しただけで、ソース
・ドレイン両領域からチャネル方向に延びる空乏層，つ
まりは電子の移動に関与するキャリアが何もない領域が
互いに引つついてしまい、ソース・ドレイン間が導通状
態になってしまうという現象である。この現象は、ゲー
ト薄膜として酸化膜を用いるＭＯＳＦＥＴのみならず、
一般の絶縁膜を用いるＭＩＳＦＥＴの場合についても勿
論同様である。
、新しい問題が発生している。「短チャネル効果』は、
このような微細化に伴い発生している問題の一つである
。簡単に説明すると、この問題は、ＭＯＳＦＥＴの構造
全体の微細化につられゲート長が微細化したために、動
作時にわずかの電圧をゲートに印加しただけで、ソース
・ドレイン両領域からチャネル方向に延びる空乏層，つ
まりは電子の移動に関与するキャリアが何もない領域が
互いに引つついてしまい、ソース・ドレイン間が導通状
態になってしまうという現象である。この現象は、ゲー
ト薄膜として酸化膜を用いるＭＯＳＦＥＴのみならず、
一般の絶縁膜を用いるＭＩＳＦＥＴの場合についても勿
論同様である。
そこでＭＩＳＦＥＴが微細化してもなお、所望の特性を
維持するためには、以上説明してきた短チャネル効果を
確実に防止しうる製造方法の開発が必要になる。
維持するためには、以上説明してきた短チャネル効果を
確実に防止しうる製造方法の開発が必要になる。
〔従来の技術］
短チャネル効果を防止するために、ゲート電極の外郭部
のみを仕事関数の大きい材料で形戊し、ゲート中央部は
比較的仕事関数の小さい材料とすることによって、短チ
ャネル効果の問題を解消した製造方法が特開昭６２−２
４９４８６号公報によって公知である。製造方法の説明
を行うに先立って、まずは第２図（ａ）〜（ｅ）によっ
て原理の説明を行う。
のみを仕事関数の大きい材料で形戊し、ゲート中央部は
比較的仕事関数の小さい材料とすることによって、短チ
ャネル効果の問題を解消した製造方法が特開昭６２−２
４９４８６号公報によって公知である。製造方法の説明
を行うに先立って、まずは第２図（ａ）〜（ｅ）によっ
て原理の説明を行う。
第２図（ａ）〜（ｅ）は、従来の半導体装置の原理説明
図であり、この第２図（ａ）〜（ｅ）は、従来の半導体
装置のゲート電極付近の要部断面とこのゲート電極に正
の電圧を印加した場合にそのゲート電極をなす二つの電
極材料それぞれの部分でのエネルギー・バンド状態．さ
らにこのエネルギー・バンド図に対応した位置の電荷分
布を示すものである。この第２図に示すＭＯＳＦＥＴの
ゲート電極は、外郭部が内郭部よりも仕事関数の大きい
材料で構成されているが、ゲート電極に印加される電圧
は外郭部も内郭部も常に等しいものである。
図であり、この第２図（ａ）〜（ｅ）は、従来の半導体
装置のゲート電極付近の要部断面とこのゲート電極に正
の電圧を印加した場合にそのゲート電極をなす二つの電
極材料それぞれの部分でのエネルギー・バンド状態．さ
らにこのエネルギー・バンド図に対応した位置の電荷分
布を示すものである。この第２図に示すＭＯＳＦＥＴの
ゲート電極は、外郭部が内郭部よりも仕事関数の大きい
材料で構成されているが、ゲート電極に印加される電圧
は外郭部も内郭部も常に等しいものである。
このようなＭＯＳＦＥＴで、まずゲート電極に電圧を印
加しない状態では、ゲートに何らの電圧を印加せずとも
ＳｉＯｚ （酸化■！２）とシリコン基板との界面付近
でエネルギー・バンドは、屈曲している。この第２図（
ａ）の状態では、電極側， Ｓｉ基板側のそれぞれで正
のバルク電荷，負のハルク電荷が両者同し大きさで存在
する。また、仕事関数の大きいゲート電極外郭部のエネ
ルギー・ハンドと仕事関数の小さいゲート電極内郭部の
エネルギー・バンドとでは、Ｓｉ基板とＳｉ０２との界
面付近での屈曲が、前者の方が大きい。蓄積されるバル
ク電荷もまた、前者の方が大きい。このゲート電極の仕
事関数の互いに異なる部分には、常に同じ電圧が加わる
。この第２図（ａ）の状態にあるＭＯＳＦＥＴのゲート
電極に電圧を印加してゆくと、次第にこのエネルギー・
バンドの屈曲は、仕事関数の大小に係わらず小さくなっ
ていき、ついに第２図（ｂ）に示すような状態に移行す
る。すなわち、ゲート電極内郭部では、ゲート電極側の
フエルξ準位とシリコン基板側でのフェルミ準位とが等
しくなるまでゲートに電圧を印加すると、このエネルギ
ー・バンドは全くフラントな状態になる。この状態では
、電極側， Ｓｉ基板側両方ともにバルク電荷は存在し
ない。同時に仕事関数のより大きい材料からなるゲート
電極外郭部では、エネルギー・バンドはまだ完全にフラ
ットにはなりきれないが、その屈曲は第２図（ａ）の場
合よりも小さくなっている。
加しない状態では、ゲートに何らの電圧を印加せずとも
ＳｉＯｚ （酸化■！２）とシリコン基板との界面付近
でエネルギー・バンドは、屈曲している。この第２図（
ａ）の状態では、電極側， Ｓｉ基板側のそれぞれで正
のバルク電荷，負のハルク電荷が両者同し大きさで存在
する。また、仕事関数の大きいゲート電極外郭部のエネ
ルギー・ハンドと仕事関数の小さいゲート電極内郭部の
エネルギー・バンドとでは、Ｓｉ基板とＳｉ０２との界
面付近での屈曲が、前者の方が大きい。蓄積されるバル
ク電荷もまた、前者の方が大きい。このゲート電極の仕
事関数の互いに異なる部分には、常に同じ電圧が加わる
。この第２図（ａ）の状態にあるＭＯＳＦＥＴのゲート
電極に電圧を印加してゆくと、次第にこのエネルギー・
バンドの屈曲は、仕事関数の大小に係わらず小さくなっ
ていき、ついに第２図（ｂ）に示すような状態に移行す
る。すなわち、ゲート電極内郭部では、ゲート電極側の
フエルξ準位とシリコン基板側でのフェルミ準位とが等
しくなるまでゲートに電圧を印加すると、このエネルギ
ー・バンドは全くフラントな状態になる。この状態では
、電極側， Ｓｉ基板側両方ともにバルク電荷は存在し
ない。同時に仕事関数のより大きい材料からなるゲート
電極外郭部では、エネルギー・バンドはまだ完全にフラ
ットにはなりきれないが、その屈曲は第２図（ａ）の場
合よりも小さくなっている。
こうして、ゲート電極に小さい電圧が印加した状態を、
第２図（ｂ）に示す。この第２図（ｂ）の状態にあるＭ
ＯＳＦＥＴのゲート電極にさらに大きな電圧を印加する
と、一層エネルギー・バンドの屈曲は小さくなり、つい
に第２図（Ｃ）に示す状態に移行する。すなわち、仕事
関数の大きい材料で形威されるゲート電極外郭部でも、
ゲート電極側のフ工ルミ準位とシリコン基板側でのフエ
ルミ準位とが等しくなり、エネルギー・バンドは全くフ
ラットな状態になる。この状態では、電極側， Ｓｉ基
板側両方ともにバルク電荷は存在しない。同時に仕事関
数の小さい材料からなるゲート電極内郭部では、既にエ
ネルギー・バンドは逆に屈曲し始める。この下向きの屈
曲に相当する部分が空乏層になる。
第２図（ｂ）に示す。この第２図（ｂ）の状態にあるＭ
ＯＳＦＥＴのゲート電極にさらに大きな電圧を印加する
と、一層エネルギー・バンドの屈曲は小さくなり、つい
に第２図（Ｃ）に示す状態に移行する。すなわち、仕事
関数の大きい材料で形威されるゲート電極外郭部でも、
ゲート電極側のフ工ルミ準位とシリコン基板側でのフエ
ルミ準位とが等しくなり、エネルギー・バンドは全くフ
ラットな状態になる。この状態では、電極側， Ｓｉ基
板側両方ともにバルク電荷は存在しない。同時に仕事関
数の小さい材料からなるゲート電極内郭部では、既にエ
ネルギー・バンドは逆に屈曲し始める。この下向きの屈
曲に相当する部分が空乏層になる。
シリコン基板表面近傍のフェルミ準位は価電子帯の端か
ら遠ざかるから、正孔濃度は減少する。すなわち、シリ
コン基板表面近傍では、Ｅ．−Ｅ，の値が減少して、こ
の基板近傍で正札が欠乏するために、アクセプタイオン
からなる空乏Ｎ’Ｆ＝Ｍ域が形成されるのである。さら
にゲート電圧に印加する電圧を大きくしていく。すると
第２図（ｄ）のように、仕事関数の大きいゲート電極外
郭部でも空乏層が形成される。一方、既に第２図（Ｃ）
で空乏層が形威されていたゲート電極内郭部では、一層
エネルギー・バンドの屈曲が大きくなって、空乏層幅が
広がる。さらに大きい電圧をゲート電極に印加すると、
第２図（ｅ）のように、エネルギー・バンドが第２図（
Ｃ）の状態よりも一層強く下に向かって曲がり、空乏層
幅がゲート電極の内郭部．外郭部ともに一層広がってい
く。ついにはＳｉ基仮の浅い領域では、真性フェル【′
＄位Ｅ，はシリコンの表面もしくはその近傍でフエルミ
準位と交叉して、反転層が形成される。すなわち、この
状態でソース，ドレイン間が導通ずる。
ら遠ざかるから、正孔濃度は減少する。すなわち、シリ
コン基板表面近傍では、Ｅ．−Ｅ，の値が減少して、こ
の基板近傍で正札が欠乏するために、アクセプタイオン
からなる空乏Ｎ’Ｆ＝Ｍ域が形成されるのである。さら
にゲート電圧に印加する電圧を大きくしていく。すると
第２図（ｄ）のように、仕事関数の大きいゲート電極外
郭部でも空乏層が形成される。一方、既に第２図（Ｃ）
で空乏層が形威されていたゲート電極内郭部では、一層
エネルギー・バンドの屈曲が大きくなって、空乏層幅が
広がる。さらに大きい電圧をゲート電極に印加すると、
第２図（ｅ）のように、エネルギー・バンドが第２図（
Ｃ）の状態よりも一層強く下に向かって曲がり、空乏層
幅がゲート電極の内郭部．外郭部ともに一層広がってい
く。ついにはＳｉ基仮の浅い領域では、真性フェル【′
＄位Ｅ，はシリコンの表面もしくはその近傍でフエルミ
準位と交叉して、反転層が形成される。すなわち、この
状態でソース，ドレイン間が導通ずる。
以上第２図（ａ）〜（ｅ）で説明してきたように、ゲー
ト電極に等しく電圧を印加した場合には、ゲート電極の
仕事関数の大きい材料の部分（外郭部）では、ゲート電
極の仕事関数の小さい材料の部分（内郭部）よりも、エ
ネルギー・バンドの屈曲が小さく、それゆえ空乏層幅χ
，は小さい。さらに大きい電圧を印加した場合には、空
乏層幅χ４がより小さい方がそれだけ反転層の形成も遅
れる。
ト電極に等しく電圧を印加した場合には、ゲート電極の
仕事関数の大きい材料の部分（外郭部）では、ゲート電
極の仕事関数の小さい材料の部分（内郭部）よりも、エ
ネルギー・バンドの屈曲が小さく、それゆえ空乏層幅χ
，は小さい。さらに大きい電圧を印加した場合には、空
乏層幅χ４がより小さい方がそれだけ反転層の形成も遅
れる。
つまりこのようなゲート電極では、外郭部での空乏層幅
χ４が抑えられることになり、短チャネル効果の抑制に
効果を発揮する。
χ４が抑えられることになり、短チャネル効果の抑制に
効果を発揮する。
手段としては、ゲート電極を一様に仕事関数大な材料で
形威した後、ゲート電極中央部にのみ不純物を注入して
いる。以下では、この製造方法について、第３図を参照
して説明する。第３図は、従来の半導体装置の製造方法
の工程説明図であり、工程順に示した（ａ）〜（ｃｌ）
のうち（ｄ）の示す完威した半４ 体装Ｗは、シリコン
基板１内のソース・ドレイン領域６間にゲート酸化膜２
，ゲート電極３が積層してなるものであり、このゲート
電極３の一部には、不純物注入により形威されたＰ型ボ
ＩＪシリコンゲート９及びシリコン基板１の表面には、
開孔を有した酸化膜２５が被着形成され、この開７Ｌを
通してソース，ゲート，ドレイン表面にＡｌ（アル柔ニ
ウム）配線７が形威されてなるものである。
形威した後、ゲート電極中央部にのみ不純物を注入して
いる。以下では、この製造方法について、第３図を参照
して説明する。第３図は、従来の半導体装置の製造方法
の工程説明図であり、工程順に示した（ａ）〜（ｃｌ）
のうち（ｄ）の示す完威した半４ 体装Ｗは、シリコン
基板１内のソース・ドレイン領域６間にゲート酸化膜２
，ゲート電極３が積層してなるものであり、このゲート
電極３の一部には、不純物注入により形威されたＰ型ボ
ＩＪシリコンゲート９及びシリコン基板１の表面には、
開孔を有した酸化膜２５が被着形成され、この開７Ｌを
通してソース，ゲート，ドレイン表面にＡｌ（アル柔ニ
ウム）配線７が形威されてなるものである。
それでは、以下にこの半導体装置の製造方法を工程順に
説明する。まず、第３図（ａ）に示すように、Ｐ型のシ
リコン基板１の表面にゲート酸化膜２及びゲート電極３
となる半導体層を順次形成し、ゲート電極３相当部分の
みにレジスト４ｏを残す。次に、第３図（ｂ）に示すよ
うに、レジスト４０をマスクにして、不純物（例えばＡ
ｓ）を５０ＫｅＶ， ４ ＸＩＯ”ｃｒ＠２で注入し、
ソース・ドレイン領域５を形成する。
説明する。まず、第３図（ａ）に示すように、Ｐ型のシ
リコン基板１の表面にゲート酸化膜２及びゲート電極３
となる半導体層を順次形成し、ゲート電極３相当部分の
みにレジスト４ｏを残す。次に、第３図（ｂ）に示すよ
うに、レジスト４０をマスクにして、不純物（例えばＡ
ｓ）を５０ＫｅＶ， ４ ＸＩＯ”ｃｒ＠２で注入し、
ソース・ドレイン領域５を形成する。
次に、第３図（Ｃ）に示すように酸化膜６を堆積し、ソ
ース・ドレインのコンタクト窓と、ゲート電極３０Ｐ型
ボリシリコンゲート９を形成すべきイオン注入領域９に
したい領域にコンタクト窓を開孔する。そして、ｐ型半
導体ゲート電極にしたい領域にコンタクト窓を開孔する
。そして、ｐ型半導体ゲート電極にしたい領域以外の領
域をレジスト４１で覆い、不純物（例えばＢ）を３０Ｋ
ｅＶ， ４ Ｘ １０”ｃｍ−２で注入しアニールによ
って拡散させ、ゲート電極３の一部をｐ型ボリシリコン
ゲート９にし、ゲート電極３の一部の仕事関数を変化さ
せたＭＯＳＦＥＴは完戒する。以上が従来の短チャネル
効果を防止したＭＯＳＦＥＴの製造方法である。
ース・ドレインのコンタクト窓と、ゲート電極３０Ｐ型
ボリシリコンゲート９を形成すべきイオン注入領域９に
したい領域にコンタクト窓を開孔する。そして、ｐ型半
導体ゲート電極にしたい領域にコンタクト窓を開孔する
。そして、ｐ型半導体ゲート電極にしたい領域以外の領
域をレジスト４１で覆い、不純物（例えばＢ）を３０Ｋ
ｅＶ， ４ Ｘ １０”ｃｍ−２で注入しアニールによ
って拡散させ、ゲート電極３の一部をｐ型ボリシリコン
ゲート９にし、ゲート電極３の一部の仕事関数を変化さ
せたＭＯＳＦＥＴは完戒する。以上が従来の短チャネル
効果を防止したＭＯＳＦＥＴの製造方法である。
しかしこのゲート電極の一部に不純物を添加する方法で
は、十分に短チャネル効果を防止することはできない。
は、十分に短チャネル効果を防止することはできない。
すなわち不純物をゲート電極に添加する場合に、例えば
上記の如くイオンを注入しただけでは不純物層の深さが
確保できないので、不純物層を形成するうえでアニール
による拡散が必須となる。拡散が必要な理由を、以下詳
細に説明する。この不純物層は、ゲート酸化膜と接する
部分で不純物濃度が高くあるべきだが、この高濃度とな
るべき界面付近に不純物イオンを注入しようとしてもど
うしてもこの界面付近の浅い領域を突き抜けて深い領域
にまで不純物イオンを打ち込んでしまい、この不純物層
の比較的深い領域をも不純′！＃濃度を高くしてしまい
かねない。そこで不純物イオンをこの不純物層となるべ
き半導体基板面に打ち込む際には、出来る限り浅くイオ
ンを打ち込んでおき、この後に拡散する，所謂活性化ア
ニールが必然的に採用される。以上の工程では、イオン
注入時に何らかのマスクを利用し、設計のマージンも見
込んだうえで、フォトリソで制御することが必要になる
。しかし短チャネル効果の問題が顕著になるのは、ゲー
ト長が１μｍ以下になってのことであり、この程度の大
きさの場合でさえ、正確に所望の位置にマスクをバター
ニングし、所望の位置に不純物層を形成することは極め
て難しく、このマスクパターン工程の困難さゆえにこの
ＭＯ Ｓ Ｆ ＥＴの微細形成は極めて困難になる。
上記の如くイオンを注入しただけでは不純物層の深さが
確保できないので、不純物層を形成するうえでアニール
による拡散が必須となる。拡散が必要な理由を、以下詳
細に説明する。この不純物層は、ゲート酸化膜と接する
部分で不純物濃度が高くあるべきだが、この高濃度とな
るべき界面付近に不純物イオンを注入しようとしてもど
うしてもこの界面付近の浅い領域を突き抜けて深い領域
にまで不純物イオンを打ち込んでしまい、この不純物層
の比較的深い領域をも不純′！＃濃度を高くしてしまい
かねない。そこで不純物イオンをこの不純物層となるべ
き半導体基板面に打ち込む際には、出来る限り浅くイオ
ンを打ち込んでおき、この後に拡散する，所謂活性化ア
ニールが必然的に採用される。以上の工程では、イオン
注入時に何らかのマスクを利用し、設計のマージンも見
込んだうえで、フォトリソで制御することが必要になる
。しかし短チャネル効果の問題が顕著になるのは、ゲー
ト長が１μｍ以下になってのことであり、この程度の大
きさの場合でさえ、正確に所望の位置にマスクをバター
ニングし、所望の位置に不純物層を形成することは極め
て難しく、このマスクパターン工程の困難さゆえにこの
ＭＯ Ｓ Ｆ ＥＴの微細形成は極めて困難になる。
このように従来の技術では、ゲート電極の仕事関数を部
分によって変化させるために、単一の材料でゲート電極
を形成しておき、この後ゲート電極の一部領域にのみ不
純物イオンを注入するという手法をとっているために、
例えば不純物のゲート電極への添加で必須となる不純物
の活性化アニールが、ソース・ドレインの不純物の再拡
敗をもたらし、実効チャネル長を一層短くしがちである
との問題や、このイオン注入時に要するマスクパターン
の形威困難等の問題が発生している。
分によって変化させるために、単一の材料でゲート電極
を形成しておき、この後ゲート電極の一部領域にのみ不
純物イオンを注入するという手法をとっているために、
例えば不純物のゲート電極への添加で必須となる不純物
の活性化アニールが、ソース・ドレインの不純物の再拡
敗をもたらし、実効チャネル長を一層短くしがちである
との問題や、このイオン注入時に要するマスクパターン
の形威困難等の問題が発生している。
本発明は、このような課題を解決して、適正なしきい値
電圧にでき、しかも短チャネル効果の問題を従来よりも
確実に防止できるＭＯＳＦＥＴの製造方法の提供を目的
とする。
電圧にでき、しかも短チャネル効果の問題を従来よりも
確実に防止できるＭＯＳＦＥＴの製造方法の提供を目的
とする。
本発明では、前記課題を解決するために、一導電型の半
導体基板（１）上に、ゲート絶縁膜（２）を形成する工
程と、 該ゲート絶縁膜（２）上に、第１導電物からなる第１ゲ
ート電極（３１）を形成する工程と、第１導電物よりも
仕事関数の大きい第２導電物からなる第２ゲート電極（
３２）を、該第１ゲート電極（３１）の側面に接するよ
うに、該ゲート絶縁膜（２）上に形成する工程と、 該第２ゲート電極（３２）近傍の前記半導体基板（１）
内に、該半導体基板（１）とは反対の導電型の不純物を
添加してドレイン領域を形成し、また該半導体基板（１
）の前記第エゲート電極（３１）を形成した表面を挟ん
で該ドレイン領域とは反対の表面にソース領域を形成す
る工程とを手段として有する。
導体基板（１）上に、ゲート絶縁膜（２）を形成する工
程と、 該ゲート絶縁膜（２）上に、第１導電物からなる第１ゲ
ート電極（３１）を形成する工程と、第１導電物よりも
仕事関数の大きい第２導電物からなる第２ゲート電極（
３２）を、該第１ゲート電極（３１）の側面に接するよ
うに、該ゲート絶縁膜（２）上に形成する工程と、 該第２ゲート電極（３２）近傍の前記半導体基板（１）
内に、該半導体基板（１）とは反対の導電型の不純物を
添加してドレイン領域を形成し、また該半導体基板（１
）の前記第エゲート電極（３１）を形成した表面を挟ん
で該ドレイン領域とは反対の表面にソース領域を形成す
る工程とを手段として有する。
以下では、本発明の原理について説明する。
本発明では、しきい値を高める問題を解消したうえで、
従来以上に短チャネル効果防止を確実にするために、部
分的に仕事関数の異なるゲート電極にするうえで、従来
のようなゲート電極中央部のみに電極形成後に不純物を
添加するという方法を採らない。この代わりに、ゲート
電極自体を当初から仕事関数の異なる材料によって形成
する。
従来以上に短チャネル効果防止を確実にするために、部
分的に仕事関数の異なるゲート電極にするうえで、従来
のようなゲート電極中央部のみに電極形成後に不純物を
添加するという方法を採らない。この代わりに、ゲート
電極自体を当初から仕事関数の異なる材料によって形成
する。
このような本発明の製造方法によれば、熱履歴の少ない
工程を踏むことができ、よって再拡散を起こす原因がな
くなり、従来のように実効チャネル長を短くしてしまう
ことがない。しかも、ゲート電極が中央部で仕事関数が
小さいとの点は従来と何ら変わらないから、適正なしき
い値を確保できるという点では、従来技術と同様の効果
を期待できる。
工程を踏むことができ、よって再拡散を起こす原因がな
くなり、従来のように実効チャネル長を短くしてしまう
ことがない。しかも、ゲート電極が中央部で仕事関数が
小さいとの点は従来と何ら変わらないから、適正なしき
い値を確保できるという点では、従来技術と同様の効果
を期待できる。
（実施例〕
それでは、本発明の製造方法を一実施例にしたがって説
明する。第１図（ａ）〜（樽は本発明の一実施例に則し
た工程説明図であり、図中の装置は、シリコン基ｖｉ．
１の表面をＬＯＧＯＳ酸化により素子分離してできる素
子領域のゲート酸化膜２を被着した表面に第１導電物か
らなる第１ゲート電極３１を形成し、この第１導電物か
らなる第１ゲート電極３１に重ねて、第２導電物からな
る第２ゲート電極３２を形威してできる。シリコン基板
１のゲート電極を挟んだ両側の表面には、不純物を注入
してソース・ドレイン領域６ができる。
明する。第１図（ａ）〜（樽は本発明の一実施例に則し
た工程説明図であり、図中の装置は、シリコン基ｖｉ．
１の表面をＬＯＧＯＳ酸化により素子分離してできる素
子領域のゲート酸化膜２を被着した表面に第１導電物か
らなる第１ゲート電極３１を形成し、この第１導電物か
らなる第１ゲート電極３１に重ねて、第２導電物からな
る第２ゲート電極３２を形威してできる。シリコン基板
１のゲート電極を挟んだ両側の表面には、不純物を注入
してソース・ドレイン領域６ができる。
それでは、以下で詳細に工程を説明する。
第１図（ａ）参照
用意したｐ型のシリコン基仮ｌの表面に、公知のＬＯＧ
ＯＳ酸化法を用いて、素子分離のために厚さ約４０００
人のフィールド酸化膜２０と厚さ約１５０入のゲート酸
化膜２とを形成する。
ＯＳ酸化法を用いて、素子分離のために厚さ約４０００
人のフィールド酸化膜２０と厚さ約１５０入のゲート酸
化膜２とを形成する。
第１図（ｂ）参照
このゲート酸化膜２の表面に、第１ゲート電極３ｌとな
るポリシリコン層をＣＶＤ法で厚さ約２０００人程度形
戊する。このポリシリコン層のゲート電極として残すべ
き表面には、レジストを約１００００人形成する。この
レジストをマスクとして、ＣＦ４を含むガスを用いるＲ
Ｉ Ｅ （Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ ｉ
ｎｇ ）で、ポリシリコン層を選択的にエッチング除去
し、残したポリシリコン層を第ｌゲート電極３１とずる
。この第１ゲート電極３１表面のレジストは０２プラズ
マによるドライ・アッシングにより除去する。
るポリシリコン層をＣＶＤ法で厚さ約２０００人程度形
戊する。このポリシリコン層のゲート電極として残すべ
き表面には、レジストを約１００００人形成する。この
レジストをマスクとして、ＣＦ４を含むガスを用いるＲ
Ｉ Ｅ （Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ ｉ
ｎｇ ）で、ポリシリコン層を選択的にエッチング除去
し、残したポリシリコン層を第ｌゲート電極３１とずる
。この第１ゲート電極３１表面のレジストは０２プラズ
マによるドライ・アッシングにより除去する。
第１図（Ｃ）参照
この後、この第１ゲート電極３１表面を含む基板の全面
に、第２ゲート電極３２となるタングステンシリサイド
層３２０をＣＶＤ法で厚さ約１０００入程度形成する。
に、第２ゲート電極３２となるタングステンシリサイド
層３２０をＣＶＤ法で厚さ約１０００入程度形成する。
第１図（ｄ）参照
このタングステンシリサイド層３２０の表面に、Ｓ Ｏ
Ｇ （Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ ）を第１ゲート
電極３１によってできる凸部が埋まる厚さにスピンナー
で塗布し、焼き固める。続いてこのＳ Ｏ Ｇ （Ｓｐ
ｉｎ ＯｎＧｌａｓｓ ）の表面に、Ｓ Ｏ Ｇ （Ｓ
ｐｉｎ Ｏｎ Ｇｌａｓｓ ）とのエンチング比が１：
１となるレジストを十分厚く塗布形成する。このレジス
ト塗布は、表面段差を緩和するために行うものである。
Ｇ （Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ ）を第１ゲート
電極３１によってできる凸部が埋まる厚さにスピンナー
で塗布し、焼き固める。続いてこのＳ Ｏ Ｇ （Ｓｐ
ｉｎ ＯｎＧｌａｓｓ ）の表面に、Ｓ Ｏ Ｇ （Ｓ
ｐｉｎ Ｏｎ Ｇｌａｓｓ ）とのエンチング比が１：
１となるレジストを十分厚く塗布形成する。このレジス
ト塗布は、表面段差を緩和するために行うものである。
こうしてボリシリコン（第１ゲート電極）一タングステ
ンシリサイド層（第２ゲート電極） ３２０ ＳＯ
Ｇ （ＳｐｉｎＯｎ Ｇｌａｓｓ ）一レジスト４の積
ｒｉｉｌｓ造ができる。
ンシリサイド層（第２ゲート電極） ３２０ ＳＯ
Ｇ （ＳｐｉｎＯｎ Ｇｌａｓｓ ）一レジスト４の積
ｒｉｉｌｓ造ができる。
第１図（ｅ）参照
この積層構造に、Ｏｚ Ｒ Ｉ Ｅ （Ｒｅａｃｔｉｖ
ｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を施してタングステンシ
リサイド層３２０の頭が露出するまでエッチング除去す
る。露出したタングステンシリサイド層３２０の表面に
のみ、選択的にタングステンシリサイド層３５を新たに
形成する。この後、基板表面をＨＦ（フン酸）を含む溶
液に晒してＳ Ｏ Ｇ （Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ
）をウエットエッチングで完全に除去する。以上でゲ
ート電極として残すべき部分では、その他の部分に比べ
てタングステンシリサイド層が厚く形威されることとな
る。
ｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を施してタングステンシ
リサイド層３２０の頭が露出するまでエッチング除去す
る。露出したタングステンシリサイド層３２０の表面に
のみ、選択的にタングステンシリサイド層３５を新たに
形成する。この後、基板表面をＨＦ（フン酸）を含む溶
液に晒してＳ Ｏ Ｇ （Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ
）をウエットエッチングで完全に除去する。以上でゲ
ート電極として残すべき部分では、その他の部分に比べ
てタングステンシリサイド層が厚く形威されることとな
る。
第１図（ｆ）参照
続いてゲート電極周辺のタングステンシリサイド層３２
０と、後でこのタングステンシリサイド層３２０に重ね
て形成したタングステンシリサイド層３５を、ＳＦｔ，
をエッチングガスに用いた異方性のＲ Ｉ Ｅ （Ｒｅ
ａｃｔｉｖｅ Ｊｏｎ Ｅｔｃｈｉｎｇ）で工−）チン
グ除去する。このときゲート電極周辺のタングステンシ
リサイド層３２０は完全に除去され、一方で後で重ねて
形威したタングステンシリサイド層３５は除去されてゲ
ート電極側面に付着する。さらに素子領域のゲート電極
に隣接する表面には、不純物イオン（ボロン（Ｂ＋）イ
オン）６０を注入してソース・ドレイン領域６を形成す
る。
０と、後でこのタングステンシリサイド層３２０に重ね
て形成したタングステンシリサイド層３５を、ＳＦｔ，
をエッチングガスに用いた異方性のＲ Ｉ Ｅ （Ｒｅ
ａｃｔｉｖｅ Ｊｏｎ Ｅｔｃｈｉｎｇ）で工−）チン
グ除去する。このときゲート電極周辺のタングステンシ
リサイド層３２０は完全に除去され、一方で後で重ねて
形威したタングステンシリサイド層３５は除去されてゲ
ート電極側面に付着する。さらに素子領域のゲート電極
に隣接する表面には、不純物イオン（ボロン（Ｂ＋）イ
オン）６０を注入してソース・ドレイン領域６を形成す
る。
第１図（濁参照
この後、通常の配線工程を経る。詳しくは、第１図（ｆ
）までの工程を終えた基板表面に、酸化膜２５をＣＶＤ
で一様に形成し、この後、マスクを利用してソース・ド
レイン領域，及び第２ゲート電極３２をそれぞれ露出さ
せる開孔を形威し、この開札部にＡｆｆ（アルミニウム
）配線７を例えばスパッタリング被着し、形成する。
）までの工程を終えた基板表面に、酸化膜２５をＣＶＤ
で一様に形成し、この後、マスクを利用してソース・ド
レイン領域，及び第２ゲート電極３２をそれぞれ露出さ
せる開孔を形威し、この開札部にＡｆｆ（アルミニウム
）配線７を例えばスパッタリング被着し、形成する。
以上が本発明の一実施例に則したＭＯＳ Ｆ ＥＴの製
造方法であるが、本発明はこの一実施例に限定されるこ
となく多数の変形が可能である。例えばゲート電極は、
第１ゲート電極３ｌが第２ゲート電極３２を包みこむ形
状であるが、第１ゲート電極３１よりも仕事関数が大き
い材料からなる第２ゲート電＃Ｓ３２がチャネル領域の
ドレイン近傍にあればよく、ドレイン端を第２ゲート電
極、他を第１ゲート電極で構威しても差支えない。また
、この第１，第２ゲート電極それぞれの材料として、ポ
リシリコン，タングステンシリサイド（同順）を選んだ
が、前述の仕事関数の大小に沿って、例えばポリシリコ
ンとニッケル，ポリシリコンとセレン，プラチナ（白金
）とタングステン（いずれも同順）等種々組み合わせを
変形できる。また、ゲート絶縁膜の材質についても、酸
化膜以外に窒化膜等種々変形できる。
造方法であるが、本発明はこの一実施例に限定されるこ
となく多数の変形が可能である。例えばゲート電極は、
第１ゲート電極３ｌが第２ゲート電極３２を包みこむ形
状であるが、第１ゲート電極３１よりも仕事関数が大き
い材料からなる第２ゲート電＃Ｓ３２がチャネル領域の
ドレイン近傍にあればよく、ドレイン端を第２ゲート電
極、他を第１ゲート電極で構威しても差支えない。また
、この第１，第２ゲート電極それぞれの材料として、ポ
リシリコン，タングステンシリサイド（同順）を選んだ
が、前述の仕事関数の大小に沿って、例えばポリシリコ
ンとニッケル，ポリシリコンとセレン，プラチナ（白金
）とタングステン（いずれも同順）等種々組み合わせを
変形できる。また、ゲート絶縁膜の材質についても、酸
化膜以外に窒化膜等種々変形できる。
これまでの説明で明らかなように、本発明の効果は、Ｍ
ＩＳＦＥＴのしきい値電圧を高めることを回避できるう
えに、短チャネル効果を従来よりも確実に防止でき、な
おかつ従来よりも微細化が容易であるという点にある。
ＩＳＦＥＴのしきい値電圧を高めることを回避できるう
えに、短チャネル効果を従来よりも確実に防止でき、な
おかつ従来よりも微細化が容易であるという点にある。
第１図は、本発明の一実施例に則した工程説明図，第２
図は、従来の半導体装置の原理説明図（装置の断面図と
電極材料に対応したエネルギー・バンド図），第３図は
、従来の半導体装置の製造方法の工程説明図である。 図中、１・・・半導体基板（シリコン基板），２・・・
ゲート酸化膜，２０・・・フィールド酸化膜，３１・・
・第１ゲート電極（ポリシリコン層），３２・・・第２
ゲート電極（タングステンシリサイド層），３２０・・
・第２導電物Ｎ（タングステンシリサイド層）３５・・
・タングステンシリサイド層，４・・・レジスト，５・
・・Ｓ○Ｇ，６・・・ソース・ドレイン領域， ６０・
・・不純物イオン（Ｂ”″イオン）である。 ２０．フィ ） ｊレＦ故に勝 １，牛尊俸蔓仮（ンリコン築標） ＄完明の一実施タ１１に９１１しｉＸ程説明図ｇＰ１１
図（での１） 第１図（その２） ＄発明の一寅施例に％ｌｌｌ，だ工程説明図第マ図（そ
の３）
図は、従来の半導体装置の原理説明図（装置の断面図と
電極材料に対応したエネルギー・バンド図），第３図は
、従来の半導体装置の製造方法の工程説明図である。 図中、１・・・半導体基板（シリコン基板），２・・・
ゲート酸化膜，２０・・・フィールド酸化膜，３１・・
・第１ゲート電極（ポリシリコン層），３２・・・第２
ゲート電極（タングステンシリサイド層），３２０・・
・第２導電物Ｎ（タングステンシリサイド層）３５・・
・タングステンシリサイド層，４・・・レジスト，５・
・・Ｓ○Ｇ，６・・・ソース・ドレイン領域， ６０・
・・不純物イオン（Ｂ”″イオン）である。 ２０．フィ ） ｊレＦ故に勝 １，牛尊俸蔓仮（ンリコン築標） ＄完明の一実施タ１１に９１１しｉＸ程説明図ｇＰ１１
図（での１） 第１図（その２） ＄発明の一寅施例に％ｌｌｌ，だ工程説明図第マ図（そ
の３）
Claims (1)
- 【特許請求の範囲】 一導電型の半導体基板（１）上に、ゲート絶縁膜（２）
を形成する工程と、 該ゲート絶縁膜（２）上に、第１導電物からなる第１ゲ
ート電極（３１）を形成する工程と、第１導電物よりも
仕事関数の大きい第２導電物からなる第２ゲート電極（
３２）を、該第１ゲート電極（３１）の側面に接するよ
うに、該ゲート絶縁膜（２）上に形成する工程と、 該第２ゲート電極（３２）近傍の前記半導体基板（１）
内に、該半導体基板（１）とは反対の導電型の不純物を
添加してドレイン領域を形成し、また該半導体基板（１
）の前記第１ゲート電極（３１）を形成した表面を挟ん
で該ドレイン領域とは反対の表面にソース領域を形成す
る工程と を有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24390789A JPH03106072A (ja) | 1989-09-20 | 1989-09-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24390789A JPH03106072A (ja) | 1989-09-20 | 1989-09-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03106072A true JPH03106072A (ja) | 1991-05-02 |
Family
ID=17110779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24390789A Pending JPH03106072A (ja) | 1989-09-20 | 1989-09-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03106072A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06232389A (ja) * | 1993-02-04 | 1994-08-19 | Nec Corp | 電界効果型トランジスタおよびその製造方法 |
| WO2007068393A1 (en) * | 2005-12-13 | 2007-06-21 | Stmicroelectronics (Crolles 2) Sas | Mos transistor with better short channel effect control and corresponding manufacturing method |
| WO2008084085A1 (en) * | 2007-01-11 | 2008-07-17 | Stmicroelectronics Crolles 2 Sas | Method of fabricating a transistor with semiconductor gate combined locally with a metal |
-
1989
- 1989-09-20 JP JP24390789A patent/JPH03106072A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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