KR0155301B1 - 중첩구조를 구비한 모스 전계효과 트랜지스터의 제조방법 - Google Patents

중첩구조를 구비한 모스 전계효과 트랜지스터의 제조방법

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Abstract

본 발명은 게이트 n-(혹은 p-)소스/드레인 중첩구조를 갖는 소자에 있어서, 종래 LDD(lightly doped drain) 구조보다 높은 전류구동력과 신뢰성 특성이 개선될 뿐만아니라 게이트 전극 가장자리의 산화막 두께를 공정상에서 조절함으로써 게이트와 n-(혹은 p-) 영역간의 중첩 캐패시턴스(overlap capacitance)를 감소시켜 소자의 성능을 향상시킬 수 있는 MOSFET의 제조방법이다.
본 제조공정에서는 종래의 중첩소자의 공정기술과는 달리 먼저 질화막 위에 1차 게이트영역을 형성하고, 소자의 동작특성을 고려하여 이온주입조건 및 중첩캐패시턴스의 산화막 두께를 결정하여 이온주입 및 산화막을 형성한다.
이어서, 게이트절연막, 2차 게이트영역을 형성하여 MOSFET을 제조한다.

Description

중첩구조를 구비한 모스 전계효과 트랜지스터(MOSFET)의 제조방법
제1도(a)∼(f)는 본 발명에 의한 MOSFET의 제조방법을 단계별로 도시한 공정단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 열산화막
3 : 질화막 4 : 감광막
5 : n형 불순물 이온주입 6 : p형 분순물 이온주입
7 : n-확산영역 8 : p-확산영역
9 : 고압산화막 10 : 게이트 절연막
11 : 게이트 전극 12 : n+확산영역
13 : p+확산영역 14 : 저온 산화막
15 : 금속배선
본 발명은 초고집적회로(ULSI)에 적용될 수 있는 MOSFET 소자를 제작하는 방법에 관한 것으로서, 특히 게이트 전극 가장자리의 산화막 두께조절을 이용하여 소자의 성능을 향상시킬 수 있는 개선된 중첩구조의 MOSFET제조방법에 관한 것이다.
중첩구조 MOSFET의 제작을 위한 공정기술에 있어서, 게이트와 n-(혹은 p-)소스/드레인 간의 전기적 절연을 위하여, 종래에는 게이트 산화막의 두께로 절연을 유지하는 방법과, 산화막의 두께 조절을 위해 역 T자형 구조의 게이트 전극을 제작한 후 열산화막성장(thermal oxidation)공정을 수행하여 산화막의 새부리 형상(bird's beak)을 이용하는 방법이 있다.
그러나, 전자의 방법은 게이트와 소스/드레인과의 중첩(overlap) 캐패시턴스가 게이트의 두께가 감소 할수록 증가되며, 후자의 경우는 게이트와 소스/드레인 간의 산화막 두께가 균일하지 못하여 공정 제어가 다소 어려운 문제점이 있다.
따라서, 본 발명은 상술한 문제점을 해소하기 위해 안출된 것으로서, 게이트와 n-(혹은 p-)소스/드레인과의 중첩 캐패시턴스를 감소시키면서 공정 제어가 가능한 간단한 공정으로 게이트와 소스/드레인 간에 균일한 산화막을 형성할 수 있는 중첩구조를 갖는 MOSFET의 제조방법을 제공하는데 그 목적이 있다.
상기 목적에 부응하는 본 발명의 특징은 게이트 전극의 가장자리와 소스/드레인의 n-확산영역(혹은 p-확산영역)을 완전히 중첩시키면서 상기 중첩부위의 산화막 두께를 차별화할 수 있도록 게이트 주위의 산화막 두께를 공정상에서 조절하는 것이다.
본 발명은 종래 중첩구조를 갖는 소자의 공정 기술과는 달리 먼저, 질화막 위에 1차 게이트영역을 형성하고, 소자의 동작특성을 고려하여 n-(혹은 p-)이온 주입 조건 및 중첩 캐패시턴스와 산화막 두께를 결정한다. 이어, 게이트 전극 형성 및 2차 게이트영역을 형성하는 공정으로 구성된다.
본 발명의 게이트 전극 가장자리의 산화막 두께 조절을 이용한 중첩소자의 주요 전기적 특징은 소스/드레인 n-확산영역(혹은 p-영역)을 게이트 전극에 완전히 중첩시킴으로써, 게이트에 의한 횡단전계(transversal field)에 의해 전체적으로 드레인에 의한 측면전계(lateral field)가 감소되어 캐리어(carrier)의 충격 이온화(impact ioniaztion)효과를 감소시킨다. 그 결과, 소자의 신뢰성은 향상된다. 또한, 게이트 주변의 산화막 두께를 차별화하여 게이트와 소스/드레인의 n-영역(혹은 p-영역)과의 중첩 캐패시턴스를 감소시킴으로써, 소자 동작시 저항/캐패시턴스 지연시간(RC delay time)을 개선시킨다.
다음은 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한 것이다. 본 발명에 의한 개선된 중첩구조를 갖는 MOSFET의 제조공정은 제1도의 (a)∼(f)에 도시한 바와 같이, 단계별로 나타내었으며, 실시예로 설명한 제조공정은 nMOSFET이다. 그리고 제1도의 (a)∼(f)의 그림에서 ()안에 표시한 것은 pMOSFET이다.
제1도(a)를 참조하여, 실리콘 기판(1) 위에 종래의 MOSFET제조공정을 이용하여 활성영역(actuve region)을 형성한다. 이어서, 박형의 열산화막(2)을 성장시킨 후, 질화막(Si3N4)(3)을 증착한다. 사진식각(lithography) 공정을 이용하여 1차 게이트영역에 대응하는 감광막 패턴(4)을 형성한 후 질화막(3)을 건식식각한 다음, n형의 불순물을 이온주입하여 소스/드레인 영역에 해당하는 n-확산영역(7)을 정의한다.
제1도(b)를 참조하여, 상기 감광막 패턴(4)을 건식 및 습식식각으로 제거한 후 열산화막(2), 고압 산화막(9) 혹은 열산화 및 고압산화의 혼합 공정을 이용하여 산화막을 성장시킨다.
예를들어, 채널영역에는 열산화 공정을 이용하여 박막의 게이트절연막(10)을 형성하고, 소스/드레인의 n-확산영역(7) 상에는 열산화공정, 고압산화 공정, 또는 열산화와 고압산화의 혼합공정을 이용하여 후막의 열산화막 또는 고압산화막(2,9)을 각각 형성하여 두께를 조절한다.
제1도 (c)를 참조하여, 상기 질화막(3)을 습식식각으로 제거한 후, 적절한 문턱전압을 얻기 위해 채널부위에 p형 불순물을 이온주입(6)한다. 이어, 게이트영역에 있는 산화막을 습식식각 방법으로 제거한 다음, 게이트 절연막(10)을 형성시킨다.
제1도 (d)를 참조하여, 상기 차별화된 두께를 갖는 산화막의 전면에 게이트 전극(11)을 증착한 후, 사진식각 공정에 의해 소정의 감광막 패턴(4)을 형성한다. 이어, 상기 감광막 패턴(4)을 마스크로 이용한 건식 식각공정을 통하여 2차 게이트 영역을 대응하는 게이트전극(11) 패턴을 형성하고 상기 후막의 산화막(2,9)을 제거한다.
이어서, 제1도 (e)에 도시한 바와 같이, 기판 전면에 얇은 산화막(2)을 성장시킨 후, 소스/드레인 형성을 고농도의 n형 불순물을 이온 주입한 다음, 고온 전기로(furnace) 혹은 급속열처리 장비를 이용하여 공정을 수행하면, 제1도 (f)에 도시한 바와 같이, n+확산영역(12)이 형성된다. 이때, 상기 게이트전극(11)의 가장자리와 상기 n-확산영역(또는 LDD(lightly doped drain)영역)(7)은 완전히 중첩된다. 그 결과, 게이트에 의한 횡단전계(transversal field)에 의해 전체적으로 드레인에 의한 측면전계(lateral field)가 감소되어 소자의 신뢰성이 향상된다. 이어, 저온 산화막(14)을 증착시키고 금속 배선(15) 공정을 수행하면 본 발명의 MOSFET이 제작된다.
이상 설명한 바와 같이, 본 발명은 디프 서브마이크론(deep submicron)에 응용될 수 있는 MOSFET의 제조방법으로서, 종래의 중첩 소자에 비해 게이트 가장자리에서의 중첩 캐패시턴스를 감소시킴과 동시에 게이트와 n-(혹은 p-)소스/드레인간에 균일한 산화막을 얻을 수 있으며, 산화막 두께의 제어가 용이하다. 따라서, 전류구동력 및 신뢰성이 높게 요구되는 ULSI 소자의 제조에 적용될 수 있다.

Claims (1)

  1. 게이트와 소스/드레인의 n-(혹은 p-) 확산영역 및 또는 LDD(lightly doped drain)영역이 완전중첩(fully overlap)되는 중첩구조 MOSFET을 제조하는 방법에 있어서, 활성영역이 정의된 실리콘 기판(1) 위에 열산화막(2)과 질화막(3)을 증착한 후, 사진전사 공정을 이용하여 감광막 패턴(4)을 형성하고 식각공정을 통하여 질화막 패턴(3)을 형성한 후, 이온주입하여 n-확산영역(7)(혹은 p-확산영역(8))을 정의하는 단계; 상기 질화막 패턴(3)을 이용하여, 열산화공정, 고압산화공정, 또는 열산화 및 고압 산화의 혼합공정을 이용하여 상기 1차 게이트영역과 상기 n-확산영역(7)(혹은 p-확산영역(8))의 산화막 두께를 조절하여 차별화된 두께를 갖는 산화막(2,9)을 형성하는 단계; 상기 질화막 패턴(3)의 제거와 문턱전압 조절을 위한 이온 주입 공정후, 소정의 식각공정을 이용하여 박막의 게이트절연막(10)을 형성하는 단계; 게이트 전극의 전면 증착 후, 사진식각공정에 의해 2차 게이트영역을 형성하되, 상기 2차 게이트영역의 가장자리의 상기 n-확산영역(7)(혹은 p-확산영역(8))과 완전 중첩될 수 있도록 게이트 전극(11)을 형성하는 단계; 및 불순물 이온주입 및 열처리 공정을 이용하여 소스/드레인의 n+확산영역(12)(혹은 p+확산영역(13))을 형성하고, 저온산화막(14) 증착 및 금속 배선(15) 단계를 포함하는 것을 특징으로 하는 산화막 두께조절을 이용한 중첩구조의 MOSFET 제조방법.
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