JPS587859A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPS587859A JPS587859A JP56104461A JP10446181A JPS587859A JP S587859 A JPS587859 A JP S587859A JP 56104461 A JP56104461 A JP 56104461A JP 10446181 A JP10446181 A JP 10446181A JP S587859 A JPS587859 A JP S587859A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体記憶装置、特にＭ１８ＰＨＴ（Ｍｅｔａ
ｌ Ｉｎ５ｕｌａｔｏｒ ８ｅｍｉｃｏｎｄｕｃｔｏｒ
Ｆｉｅｌｄｇｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ）
からなる半導体メモリの製造方法に関するものである。
ｌ Ｉｎ５ｕｌａｔｏｒ ８ｅｍｉｃｏｎｄｕｃｔｏｒ
Ｆｉｅｌｄｇｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ）
からなる半導体メモリの製造方法に関するものである。
スタティックＲＡＭ等のＭＩａ型半導体メモリにおいて
は、記憶素子Ｓ（メモリセルＩｓ）の能動領域と半導体
基板との接合容量を大室くシ、パッケージ等から放射さ
れるα線により発生するまヤリアで蓄積電荷が変動する
のを防止する対策が考えられる。このためには、使用す
る半導体基板の不純物濃度を高くする（低抵抗化する）
ことが必要であるが、この低抵抗基板上に周辺回路素子
部も設けると、接合容量が大きいことからメモリとして
の電気特性が劣化し、例えばアクセスタイムが長くなっ
てしまうことが判明した。
は、記憶素子Ｓ（メモリセルＩｓ）の能動領域と半導体
基板との接合容量を大室くシ、パッケージ等から放射さ
れるα線により発生するまヤリアで蓄積電荷が変動する
のを防止する対策が考えられる。このためには、使用す
る半導体基板の不純物濃度を高くする（低抵抗化する）
ことが必要であるが、この低抵抗基板上に周辺回路素子
部も設けると、接合容量が大きいことからメモリとして
の電気特性が劣化し、例えばアクセスタイムが長くなっ
てしまうことが判明した。
従って、本発明の目的は、メモリセル部の耐放射線強度
を向上させると共に、電気特性の劣化を防止することに
ある。
を向上させると共に、電気特性の劣化を防止することに
ある。
この目的を達成するために、本発明によれば。
素子分離用の酸化膜下に所定の不純物を導入するに際し
、記憶素子部及び周辺回路素子部の各能動領域に隣接し
て不純物を導入し、かつ記、憶素子部の能動領域の隣接
領域には同種の不純物を更に導大している、これによっ
て、記憶素子部の能動領域の隣接領域での不純物濃度を
選択的に増大させて接合容量（ストア容量）を大きくし
、α線等の放射線による影響を少なくして課動作を防止
する一方、周辺回路素子部の能動領域の隣接領域の不純
物濃度は低めに保持してメモリ全体としての接合容量を
小さくし、アクセスタイム等の電気特性の劣化を防止で
きる。
、記憶素子部及び周辺回路素子部の各能動領域に隣接し
て不純物を導入し、かつ記、憶素子部の能動領域の隣接
領域には同種の不純物を更に導大している、これによっ
て、記憶素子部の能動領域の隣接領域での不純物濃度を
選択的に増大させて接合容量（ストア容量）を大きくし
、α線等の放射線による影響を少なくして課動作を防止
する一方、周辺回路素子部の能動領域の隣接領域の不純
物濃度は低めに保持してメモリ全体としての接合容量を
小さくし、アクセスタイム等の電気特性の劣化を防止で
きる。
以下、本発明をＭ２Ｓ型のスタティックＲ，ＡＭに適用
した実施例を図面について述べる。なお、図面では、図
示簡略化のために周辺回路素子部とメモリセル部とが連
続した断面で示されている。
した実施例を図面について述べる。なお、図面では、図
示簡略化のために周辺回路素子部とメモリセル部とが連
続した断面で示されている。
まず第１Ａ図のように、Ｐ胞シリコン基板１の一主面に
公知の熱酸化技術で薄いｓｉｏ、膜２を一様に形成して
、更に８ｉＱ、膜２上に化学的気相成長法（ＣＶＤ ）
で全面に成長させた窒化シリコン膜を公知のフォトエツ
チングでパターニングする。
公知の熱酸化技術で薄いｓｉｏ、膜２を一様に形成して
、更に８ｉＱ、膜２上に化学的気相成長法（ＣＶＤ ）
で全面に成長させた窒化シリコン膜を公知のフォトエツ
チングでパターニングする。
４は、このフォトエツチングにおいて窒化シリコン膜３
をエツチングするのに用いＪマスク（フォトレジスト）
であって、このマスクによって所定パターンの窒化シリ
コン１１３ａ、３ｂを夫々形成する。窒化シリコン膜３
ａは周辺回路素子部の能動領域を決め、窒化シリコン膜
３ｂはメモリセル部 部の能動領域を決めるものである。
をエツチングするのに用いＪマスク（フォトレジスト）
であって、このマスクによって所定パターンの窒化シリ
コン１１３ａ、３ｂを夫々形成する。窒化シリコン膜３
ａは周辺回路素子部の能動領域を決め、窒化シリコン膜
３ｂはメモリセル部 部の能動領域を決めるものである。
次いで第１Ｂ図のように、全面にボロンのイオンビーム
５を照射し、マスク４及び３ａ、３ｂの存在しない領域
の８ ＩＱｔ膜２を通して例えば５×１０１！伽 のド
ーズ量でボロンを打込み、ポロン打込み領域６を選択的
に形成する。この場合、フォトレジスト４を予めエツチ
ングで除去しておいてもよいが、このときは窒化シリコ
ン膜３ａ、３ｂを通してボロンが打込まれないようにそ
の打込みエネルギーを設定する必要がある。
５を照射し、マスク４及び３ａ、３ｂの存在しない領域
の８ ＩＱｔ膜２を通して例えば５×１０１！伽 のド
ーズ量でボロンを打込み、ポロン打込み領域６を選択的
に形成する。この場合、フォトレジスト４を予めエツチ
ングで除去しておいてもよいが、このときは窒化シリコ
ン膜３ａ、３ｂを通してボロンが打込まれないようにそ
の打込みエネルギーを設定する必要がある。
次いで第１Ｃ図のように、全面に新たなフォトレジスト
を被着し、公知の露光、現像処理によって周辺回路素子
部のみを被覆するフォトレジスト７を残す。そしてこの
状態において、再びボロンのイオンビーム８を全面に照
射する。この打込みエネルギーは、ボロンが寧化シリコ
ン膜３ｂを基板１側へ透過しない強さに・設定される。
を被着し、公知の露光、現像処理によって周辺回路素子
部のみを被覆するフォトレジスト７を残す。そしてこの
状態において、再びボロンのイオンビーム８を全面に照
射する。この打込みエネルギーは、ボロンが寧化シリコ
ン膜３ｂを基板１側へ透過しない強さに・設定される。
“これにょって、フォトレジスト７及び窒化シリコン膜
３ｂで覆われていない領域の８ｉ０．膜２のみを通して
ボロンが打込まれ、上記の打込み領域内でボビンが２重
に打込まれた重ね打込み領域９が窒化シリコンｇ３ｂの
隣接位置に形成される。ボロン８のドーズ量は例えば５
Ｘ１０”ａｓ とすることにより、重ね打込み領域９
のドーズ量は合計して１０”＃＠度となり、２重打込み
のなされなかつた周辺回路素子部側の打込み領域６のド
ーズ量の倍ｉ度となっている。
３ｂで覆われていない領域の８ｉ０．膜２のみを通して
ボロンが打込まれ、上記の打込み領域内でボビンが２重
に打込まれた重ね打込み領域９が窒化シリコンｇ３ｂの
隣接位置に形成される。ボロン８のドーズ量は例えば５
Ｘ１０”ａｓ とすることにより、重ね打込み領域９
のドーズ量は合計して１０”＃＠度となり、２重打込み
のなされなかつた周辺回路素子部側の打込み領域６のド
ーズ量の倍ｉ度となっている。
次いで第１ＤＩ９のように、７オトレジストアをｔｉｓ
＊シてから窒化シリコン膜３ｍ、３ｂをマスクとして酸
化性雰囲気中で熱酸化を施すことによって、素子分離用
のフィールド８ＩＯ８膜１０を選択的に成長させる。こ
の選択酸化時に、上記の各打込み領域６，９中のボロン
が熱拡散され、フィールド８ｉＱ、膜１０直下にＰ＋聾
拡散領域１１及びｐ ＋ ＋ ｍ拡散領域１２が１示の
如くに形成され、これらはチャネルスＦツバとして機能
することになる。このうち、肩辺回路素子部慟の拡散領
域１１に比べて、メモリセル部慟の拡散領域１２は高ド
ーズ量の打込み領域９に依るものであるから、高不純物
濃度の領域となっている。
＊シてから窒化シリコン膜３ｍ、３ｂをマスクとして酸
化性雰囲気中で熱酸化を施すことによって、素子分離用
のフィールド８ＩＯ８膜１０を選択的に成長させる。こ
の選択酸化時に、上記の各打込み領域６，９中のボロン
が熱拡散され、フィールド８ｉＱ、膜１０直下にＰ＋聾
拡散領域１１及びｐ ＋ ＋ ｍ拡散領域１２が１示の
如くに形成され、これらはチャネルスＦツバとして機能
することになる。このうち、肩辺回路素子部慟の拡散領
域１１に比べて、メモリセル部慟の拡散領域１２は高ド
ーズ量の打込み領域９に依るものであるから、高不純物
濃度の領域となっている。
次いで第１Ｅ図のように、上記の窒化シリコン膜３ａ、
３ｂ及び８ｉＱ、膜２をエツチングで順次除去した後に
熱酸化処理を施して各素子領域にゲート酸化膜１３を形
成し、更にＣＶＤで全面にｌリシリコンを析出させた後
に公知のリン処理を施し、公知のフォトエツチングで所
定のパターンの各ポリシリコン膜１４．１５．１６％１
７．１８を夫々形成する。ポリシリコン膜１４は周辺回
路素子部のＭＩＳＦＥＴのゲート電極となり、ポリシリ
コン膜１６及び１７はメモリセル部の記憶保持用ＭＩ８
ＰＥＴの各ゲート電極となるものであり、またフィール
ド８ｉＱ１膜ｌＯ上のポリシリコン膜１５はトランスミ
ッシロンゲートのワード線、ポリシリコン膜１８は電源
（ｖｃｃ）ラインである。
３ｂ及び８ｉＱ、膜２をエツチングで順次除去した後に
熱酸化処理を施して各素子領域にゲート酸化膜１３を形
成し、更にＣＶＤで全面にｌリシリコンを析出させた後
に公知のリン処理を施し、公知のフォトエツチングで所
定のパターンの各ポリシリコン膜１４．１５．１６％１
７．１８を夫々形成する。ポリシリコン膜１４は周辺回
路素子部のＭＩＳＦＥＴのゲート電極となり、ポリシリ
コン膜１６及び１７はメモリセル部の記憶保持用ＭＩ８
ＰＥＴの各ゲート電極となるものであり、またフィール
ド８ｉＱ１膜ｌＯ上のポリシリコン膜１５はトランスミ
ッシロンゲートのワード線、ポリシリコン膜１８は電源
（ｖｃｃ）ラインである。
次いで第１Ｆ図のように、各ポリシリコン膜１４〜１８
の表面に熱酸化によって薄い８ｉＱ、膜１９を形成し、
しかる後に全面にリン又は砒素のイオンヒ−ム２０を煕
射し、各ポリシリコン膜１４〜１８及びフィールドｓｉ
ｏ、膜１０をマスクとして基板１にイオン打込みを行な
う。そして、アニールを経て、各Ｍ１８ＦＥＴのソース
又はドレイン領域となるＮ＋蓋領領域２１び２２，２３
．２４゜及び２５を夫々形成する。
の表面に熱酸化によって薄い８ｉＱ、膜１９を形成し、
しかる後に全面にリン又は砒素のイオンヒ−ム２０を煕
射し、各ポリシリコン膜１４〜１８及びフィールドｓｉ
ｏ、膜１０をマスクとして基板１にイオン打込みを行な
う。そして、アニールを経て、各Ｍ１８ＦＥＴのソース
又はドレイン領域となるＮ＋蓋領領域２１び２２，２３
．２４゜及び２５を夫々形成する。
次いで第１Ｇ図のように、ＣＶＤによって全面にリンシ
リケートガラス膜２６を析出させ、このガラス膜２６及
び下地のゲート酸化膜１３をフォトエツチングで選択ｌ
［除去し、各コンタクトホール２７，２８．２９を夫々
形成する。
リケートガラス膜２６を析出させ、このガラス膜２６及
び下地のゲート酸化膜１３をフォトエツチングで選択ｌ
［除去し、各コンタクトホール２７，２８．２９を夫々
形成する。
次いで第１Ｈ図のように、例えば真空蒸着技術でアルミ
ニウムを全面に付着させ、これをフォトエツチングでパ
ターニングして各アルミニウム電極又は配線２７，２８
．２９を夫々形成する。アルミニウム配＄Ｉ２９はメモ
リセルのアースラインとなるものであって、両ＭＩ ８
ＦＥＴの共通のソース像域２４をアース電位に固定して
いる。なお、この配＠２９は実際には各メモリセル間に
１って設けられるが、図面では簡略化のためにその一部
が断面図示されている。
ニウムを全面に付着させ、これをフォトエツチングでパ
ターニングして各アルミニウム電極又は配線２７，２８
．２９を夫々形成する。アルミニウム配＄Ｉ２９はメモ
リセルのアースラインとなるものであって、両ＭＩ ８
ＦＥＴの共通のソース像域２４をアース電位に固定して
いる。なお、この配＠２９は実際には各メモリセル間に
１って設けられるが、図面では簡略化のためにその一部
が断面図示されている。
上記した方法によって、第２図に示す如き平面パターン
のメモリセルを有するスタティックＲＡＭが作成される
。第２図のＸ−Ｘ＠に沿う断面が第１Ｈ図であるが、第
２図において斜線を施した部分が高濃度のｐ ＋ ＋
ｍチャネルストッパ１２であり、メモリセルのＮｕｌｌ
領域２３〜２５に隣接して形成されている。また、３０
及び３１は各トランスミラーンゲートのソース領域であ
って、アルミニウムの相補データｌ１Ｉ３２及び３３に
夫々接続せしめられている。なお、電源ライン１８とポ
リシリコンゲート電極１６及び１７との間には、同ポリ
シリコンからなる配線３４及び３５が配され、これらの
配線の一部に高抵抗ポリシリコンの負荷抵抗が選択的に
形成されている。これらの配線はＮ＋ＩＩＬ＋レイン領
域２５及び２３に対してダイレクトコンタクト方式で接
続（接続箇所はＸ印が付しである）されている。
のメモリセルを有するスタティックＲＡＭが作成される
。第２図のＸ−Ｘ＠に沿う断面が第１Ｈ図であるが、第
２図において斜線を施した部分が高濃度のｐ ＋ ＋
ｍチャネルストッパ１２であり、メモリセルのＮｕｌｌ
領域２３〜２５に隣接して形成されている。また、３０
及び３１は各トランスミラーンゲートのソース領域であ
って、アルミニウムの相補データｌ１Ｉ３２及び３３に
夫々接続せしめられている。なお、電源ライン１８とポ
リシリコンゲート電極１６及び１７との間には、同ポリ
シリコンからなる配線３４及び３５が配され、これらの
配線の一部に高抵抗ポリシリコンの負荷抵抗が選択的に
形成されている。これらの配線はＮ＋ＩＩＬ＋レイン領
域２５及び２３に対してダイレクトコンタクト方式で接
続（接続箇所はＸ印が付しである）されている。
上記の如く、本実箒例の方法によれば１、フィールド８
ｉＱ、膜１０の端部におけるＮ＋溜能能動領域チャネル
ストッパとの間の接合容量は、周辺回路素子部よりもメ
モリセル部の方を大きくすることができる。つまり、上
記したボロンの２重打込みを選択的にメモリセル部側に
のみ行なうことによって、メモリセル部のチャネルス・
トッパ１２の不純物濃度を周辺回路素子部のチャネルス
トッパ１１のそれより高くしているか＆、’ｉ？Ｎ接合
から伸びる空乏層の厚みはメモリセル部の方が小さくな
るからである。この結果、メモリセル部の接合容量が大
きくなってそのストア容量が増えるから、特にα線の入
射によるキャリアの影響（ドレイン電位の羨動）を効果
的に阻止し、正常な記憶保持機能を維持して誤動作を防
止することができる。
ｉＱ、膜１０の端部におけるＮ＋溜能能動領域チャネル
ストッパとの間の接合容量は、周辺回路素子部よりもメ
モリセル部の方を大きくすることができる。つまり、上
記したボロンの２重打込みを選択的にメモリセル部側に
のみ行なうことによって、メモリセル部のチャネルス・
トッパ１２の不純物濃度を周辺回路素子部のチャネルス
トッパ１１のそれより高くしているか＆、’ｉ？Ｎ接合
から伸びる空乏層の厚みはメモリセル部の方が小さくな
るからである。この結果、メモリセル部の接合容量が大
きくなってそのストア容量が増えるから、特にα線の入
射によるキャリアの影響（ドレイン電位の羨動）を効果
的に阻止し、正常な記憶保持機能を維持して誤動作を防
止することができる。
しかも、周辺回路素子部での能動領域−チャネルストッ
パ間の接合容量は比較的小さくなるから、全体としてメ
モリの電気特性、例えば信号伝達速度１アクセスタイム
）を向上させることができる。
パ間の接合容量は比較的小さくなるから、全体としてメ
モリの電気特性、例えば信号伝達速度１アクセスタイム
）を向上させることができる。
従って、周辺回路の動作には何ら影響を与えることなく
′、耐α線強度を太き（できるという−挙両得の作用効
果を得ることができる。こうした顕著な作用効果は、フ
ィールド部のチャネルストッパを形成するためのイオン
打込み工程（第１Ｂ図及び第１Ｃ図）に基いて、精度良
く確実に実現されることに注目すべきである。
′、耐α線強度を太き（できるという−挙両得の作用効
果を得ることができる。こうした顕著な作用効果は、フ
ィールド部のチャネルストッパを形成するためのイオン
打込み工程（第１Ｂ図及び第１Ｃ図）に基いて、精度良
く確実に実現されることに注目すべきである。
以上、本発明を例示したが、上述の実施例は本発明の技
術的思想に基いて更に変形が可能である。
術的思想に基いて更に変形が可能である。
例えば、上述のイオン打込みに使用するイオン種は種々
選択できるし、そのドーズ量及び打込みエネルギーも変
化させてよい。また、場合によっては、チャネルストッ
パを含む上述の各半導体領域の導電皇を逆タイプに変換
することもできる。また、上述の第１Ｃ図の工程を先に
行ない、第１Ｂ図の工程をその後に行なうことができる
。なお、本発明Ｇｔ ＣＭＯＳ （Ｃｏｍｐｌｅｍｅｎ
ｔａｒｙ ＭＯ８）型のスタティックＲＡＭにも適用で
きると共に、ダイナミックＲＡＭをはじめ各種の半導体
メモリに適用可能である。
選択できるし、そのドーズ量及び打込みエネルギーも変
化させてよい。また、場合によっては、チャネルストッ
パを含む上述の各半導体領域の導電皇を逆タイプに変換
することもできる。また、上述の第１Ｃ図の工程を先に
行ない、第１Ｂ図の工程をその後に行なうことができる
。なお、本発明Ｇｔ ＣＭＯＳ （Ｃｏｍｐｌｅｍｅｎ
ｔａｒｙ ＭＯ８）型のスタティックＲＡＭにも適用で
きると共に、ダイナミックＲＡＭをはじめ各種の半導体
メモリに適用可能である。
図面は本発明の実施例を示すものであって、第１Ａ図〜
第１Ｈ図はスタティックＲＡＭの製造方法を記憶素子部
及び周辺回路素子部について工程順に示す各断面図、第
２図は作成したスタティックＲＡＭのメモリセルの拡大
平面図である。 なお、図面に用いられている符号において、３ａ及び３
ｂは耐酸化マスクとしての窒化シリコン膜、６はボロン
打込み領域、７はフォトレジスト、９はボロン重ね打込
み領域、１１及び１２はチャネルストッパ、１４〜１８
はゲート電極又は配線としてのポリシリコン膜、２１〜
２５及び３０〜３１はソース又はドレイン領域である。 第１Ａ図 第１３図 よ 第１Ｄ図 第１Ｅ図 ′ 第１．ｒ図 ２θ 第１ＱｒｌＡ 第１Ｈ図
第１Ｈ図はスタティックＲＡＭの製造方法を記憶素子部
及び周辺回路素子部について工程順に示す各断面図、第
２図は作成したスタティックＲＡＭのメモリセルの拡大
平面図である。 なお、図面に用いられている符号において、３ａ及び３
ｂは耐酸化マスクとしての窒化シリコン膜、６はボロン
打込み領域、７はフォトレジスト、９はボロン重ね打込
み領域、１１及び１２はチャネルストッパ、１４〜１８
はゲート電極又は配線としてのポリシリコン膜、２１〜
２５及び３０〜３１はソース又はドレイン領域である。 第１Ａ図 第１３図 よ 第１Ｄ図 第１Ｅ図 ′ 第１．ｒ図 ２θ 第１ＱｒｌＡ 第１Ｈ図
Claims (1)
- １、半導体重体上に記憶素子部と周辺回路素子部とが設
けられた半導体記憶装置の製造方法において、前記記憶
素子部の能動領域を形成すべき第１の領域と前記周辺回
路素子部の能動領域を形成すべき第２の領域とをマスク
で被覆する工程と、このマスクで覆われていない非被覆
領域に対して前記半導体基体と同一＊ｍ１ｔｔを付与す
る不純物を導入する工程と、前記非被覆領域のうち前記
記憶素子部の能動領域に隣接した部分に対して前記不純
物を更に導入する工程と、この導入後に前記非被覆領域
に素子分離用の酸化膜を形成する工程とを夫々有するこ
とを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104461A JPS587859A (ja) | 1981-07-06 | 1981-07-06 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104461A JPS587859A (ja) | 1981-07-06 | 1981-07-06 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS587859A true JPS587859A (ja) | 1983-01-17 |
Family
ID=14381224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56104461A Pending JPS587859A (ja) | 1981-07-06 | 1981-07-06 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS587859A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02309665A (ja) * | 1989-05-25 | 1990-12-25 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
| US9745642B2 (en) | 2012-03-26 | 2017-08-29 | Nippon Steel & Sumitomo Metal Corporation | Method for heat treating a metal tube or pipe, metal tube or pipe, and heat treatment furnace |
-
1981
- 1981-07-06 JP JP56104461A patent/JPS587859A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02309665A (ja) * | 1989-05-25 | 1990-12-25 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
| US9745642B2 (en) | 2012-03-26 | 2017-08-29 | Nippon Steel & Sumitomo Metal Corporation | Method for heat treating a metal tube or pipe, metal tube or pipe, and heat treatment furnace |
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