JPS5826829B2 - ダイナミックメモリセルの製造方法 - Google Patents

ダイナミックメモリセルの製造方法

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JPS5826829B2
JPS5826829B2 JP54110718A JP11071879A JPS5826829B2 JP S5826829 B2 JPS5826829 B2 JP S5826829B2 JP 54110718 A JP54110718 A JP 54110718A JP 11071879 A JP11071879 A JP 11071879A JP S5826829 B2 JPS5826829 B2 JP S5826829B2
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impurity
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力 小川
元雄 中野
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

Description

【発明の詳細な説明】 本発明は、１トランジスタ１キヤパシタ型のダイナミッ
クメモリセル、特にキャパシタ電極下部基板の不純物濃
度を高めて小面積化を図りっ＼キャパシタ容量を増大さ
せたダイナミックメモリセルの製造方法に関する。
この種のメモリセルの素子構造は既知であり、一般Ｅこ
第１図の様に構成される。
同図において２はＰ型もしくはＰ型のシリコン（Ｓｉ）
半導体基板、４はシリコン酸化膜（Ｓ １０２ ） 、
６はキャパシタ電極、８はトランスファーゲート電極、
１ｏはビットラインとなる♂拗領域、１２はキャパシタ
部の一拗領域である。
ビットライン１０からの電荷はゲート電極８直下のチャ
ンネルを通って、キャパシタ電極６、酸化膜４、♂澹領
域１２で形成される容量Ｃｏ、およびｎｓ領域１２と基
板２との間のＰｎ接合容量Ｃｓに蓄積される。
従ってキャパシタ容量Ｃは全体としてＣ＝Ｃｏ＋Ｃｓと
いうことになり、これらは面積Ｓを増大させればＣを増
大させ得る。
しかし、これではセルの面積が増大するので、高集積化
にとっては障害となる。
セルを小型化して高集積化を図るべきこの素子ではｎ＋
型領領域１２直下に〆澹領域１４を設ける。
つまり、Ｐｎ接合の容量Ｃｓは空乏層幅をＷ１誘電率を
εＳとして として表わされるが、ｎ〜領域１２と隣接する基板２側
の不純物濃度を高めて空乏層幅Ｗを小さくすれば、面積
Ｓを増加させずにＣｓを増大してキャパシタ容量Ｃを増
大できる。
か＼る素子構造で重要な点は、−拗領域１２および一拗
領域１４がキャパシタ電極６に対して整合しており、且
つ第１図のように領域１２のゲート電極側端部１２ａが
領域１４の端部１４ａより外方へ延びていることである
。
しかるに領域１２゜１４を同一のマスクで形成すると領
域１４は深く拡散させるから横方向拡散も犬となり、そ
の端部１４ａは領域１２の端部１２ａより外側へ延び、
第２図に示すようになってしまう。
このようになる〆）領域突出部１４ａの表面部分１４ｂ
はｎ反転し難くなり、チャンネルがこの部分で途切れて
しまう。
つまり突出部１４ａはポテンシャルバリヤとなって電荷
の転送を阻止する、または閾値電圧を異常に高める不都
合を生ずる。
本発明は、この点を改善するために一導電型のシリコン
半導体基板表面にシリコン酸化膜を形成した後、キャパ
シタ電極形成領域を残して該酸化膜上をレジスト膜で覆
い、そして該レジスト膜をマスクに該基板表面に浅く該
基板とは反対導電型のかつ拡散係数の小さな不純物をイ
オン注入し、その後キャパシタ電極材料を被着し、更に
その上にエツチング時のマスク材を被着し、該マスク材
の付着前または付着後に該キャパシタ電極材料層に該基
板と同一導電型のかつ特定雰囲気中での熱処理で異常拡
散する不純物をイオン注入し、しかる後リフトオフを行
なってキャパシタ電極以外を除去し、次いで該キャパシ
タ電極のトランスファーゲート側端部を必要量サイドエ
ツチングし、その後前記特定雰囲気中で熱処理して該キ
ャパシタ電極に含まれる該基板と同一導電型の不純物を
該基板表面に深く拡散させて前記反対導電型の不純物含
有領域の直下にそれよりトランスファゲート側が引込ん
だ基板と同一導電型の高濃度不純物含有領域を形成する
ことを特徴とするものであるが、以下図示の実施例を参
照してこれを詳細に説明する０ 第３図ａ ＝ ｆは本発明の一実施例を工程順に示した
断面図であり、第１図と同一部分には同一符号をけしで
ある。
先ず第３図ａのようにＰ 型シリコン（Ｓｉ）半導体基
板２の表面をフィールド酸化してフィールド酸化膜（ｓ
ｈｏ２）１６を形成し、またキャパシタ用の薄いシリコ
ン酸化膜４を形成する。
次いで同図すのようにキャパシタ電極形成領域１８を残
して酸化膜４上を厚いレジスト膜２０で覆い、該レジス
ト膜２０をマスクに基板２の表面に浅くヒ素イオンＡ
Ｊをイオン注入してｎ１型領域１２を形成する。
注入条件は例えば１００〜１５０ｋｅ■、〜１×１０１
３／ｄである。
しかる後、同図Ｃのように蒸着またはスパッタリングで
アモルファスシリコン層２２を、引続いてＳ １０２
、 Ｓ ｔＯ等のマスク材２４を付着し、その後Ｐ型不
純物であるボロンイオンｔ−ｂよびシリコン層２２の導
電性を高めるための不純物、例えばリンイオンメ４シリ
コン層２２にイオン注入する。
このイオン注入はマスク材２４の付着前に行ってもよい
。
次いでリフトオフを行ないレジスト膜２０を除去すると
、キャパシタ電極形成領域１８上にのみシリコン層２２
が残存し、且つその表面はマスク材２４で覆われている
。
しかし、シリコン層２２の端部は露出するので、こ＼を
プラズマエツチングなどにより必要量サイドエッチして
、第３図ｄのようにシリコン層２２の端部２２ａをｎす
型領域１２の端部１２ａより０．５〜１．５ｕｍ程度内
側に位置させる。
その後、水素（Ｈ２）を含む雰囲気中で熱処理する。
この熱処理でシリコン層２２中のボロンだけが基板２の
表面に深く拡散する。
つまり、Ｈ２雰囲気中ではＳ ｔ ０２におけるボロン
の拡散係数が２桁以上大きくなるので、シリコン層２２
中のボロンは酸化膜４を容易に通過して、第３図ｅのよ
うに基板表面に深いＰ＋型拡散領域１４を形成する。
この〆澹領域１４は横方向にも延びるがシリコン層２２
の端部２２ａが♂型領域１２の端部１２ａより必要量内
側に位置しているので、領域１４の端部１４ａが領域１
２の端部１２ａより外側へ延びることは確実に阻止され
る。
この時シリコン層２２中のリンは該層中に留まり、基板
へ拡散することはない。
また、熱処理によってアモルファスシリコン層２２は♂
拗の多結晶シリコン層に転化してキャパシタ電極６とな
る。
水素雰囲気での熱処理前または後にトランスファーゲー
ト図の酸化膜４′を形成し、以後通常のプロセスに従い
第３図ｆのようにメモリセルを完成する。
例えばゲート電極８となる多結晶シリコンを成長させ、
パターニングし、ビットライン用のｎ＋Ｈ型領域１０を
周辺回路のソース、ドレインと共に形成し、その後層間
絶縁膜（例えばＰＳＧ）２６を形成し、これにコンタク
ト用ホール２８を開け、アルミニウム層３０を蒸着して
パターニングする。
以上述べたように本発明Ｅこよれば、トランスファーゲ
ートとキャパシタ用との間に有害なポテンシャルバリヤ
を形成することなく、高集積度、高キャパシタ容量のｌ
トランジスタｌキャパシタ型のダイナミックメモリセル
を製造できる利点がある。
この方法ではレジス）２０をイオン打込みのマスクおよ
びリフトオフ用に用いており、サイドエツチングを行な
い、はう素の異常拡散を利用する等の諸工程を採ってい
るが異常拡散物質にはほう素の他に砒素（ＡＳ）がある
。
これも窒素雰囲気で熱処理すると簡単に酸化膜（Ｓ ｔ
０２ ）を貫通してしまう。
これはｎ型基板使用素子の場合に利用できよう。
【図面の簡単な説明】
第１図は小面積でキャパシタ容量を増大させた１トラン
ジスタ１キヤパシタ型のダイナミックメモリセルを示す
断面図、第２図はトランスファーゲートとキャパシタ部
との間の有害なバリアの説明図、第３図ａ−ｆは本発明
の一実施例を示す工程順の断面図である。 図中２はＰ型シリコン半導体基板、４はシリコン酸化膜
、６はキャパシタ電極、８はトランスファーゲート電極
、１２はｎへ領域、１４はＰ＋型領域、１８はキャパシ
タ電極形成領域、２ｏはレジスト膜、２２はキャパシタ
電極となるアモルファスシリコン層、２４はマスク材で
ある。

Claims (1)

    【特許請求の範囲】
  1. １ 一導電型のシリコン半導体基板表面にシリコン酸化
    膜を形成した後、キャパシタ電極形成領域を残して該酸
    化膜上をレジスト膜で覆い、そして該レジスト膜をマス
    クに該基板表面に浅く該基板とは反対導電型のかつ拡散
    係数の小さな不純物をイオン注入し、その後キャパシタ
    電極材料を被着し、更にその上にエツチング時のマスク
    材を被着し、該マスク材の付着前または付着後に該キャ
    パシタ電極材料層に該基板と同一導電型のかつ特定雰囲
    気中での熱処理で異常拡散する不純物をイオン注入し、
    しかる後リフトオフを行なってキャパシタ電極以外を除
    去し、次いで該キャパシタ電極のトランスファーゲート
    側端部を必要量サイドエツチングし、その後前記特定雰
    囲気中で熱処理して該キャパシタ電極に含まれる該基板
    と同一導電型の不純物を該基板表面に深く拡散させて前
    記反対導電型の不純物含有領域の直下にそれよりトラン
    スファゲート側が引込んだ基板と同一導電型の高濃度不
    純物含有領域を形成することを特徴とする、ダイナミッ
    クメモリセルの製造方法。
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