JPS59104175A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59104175A JPS59104175A JP21446382A JP21446382A JPS59104175A JP S59104175 A JPS59104175 A JP S59104175A JP 21446382 A JP21446382 A JP 21446382A JP 21446382 A JP21446382 A JP 21446382A JP S59104175 A JPS59104175 A JP S59104175A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- polysilicon
- insulating film
- substrate
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ドレインのチャネル側に、基板と同一の極
性を有し、かつ基板よりも濃度の高い拡散層を有する２
層ポリシリコンゲート不揮発記憶素子の製造方法に関す
る。
性を有し、かつ基板よりも濃度の高い拡散層を有する２
層ポリシリコンゲート不揮発記憶素子の製造方法に関す
る。
本発明で対象とする２層ポリシリコンゲート不揮発記憶
素子を第１図に示す。１は基板又はウェル、２はドレイ
ン領域、３はソース領域、４は基板と同極の拡散層、５
は１層目ゲート絶縁膜、６は１層目ゲートポリシリコン
、７は２層目ゲート絶縁膜、８は２層目ゲートポリシリ
コン、９は第１フイールド絶縁膜、１０は第２フイール
ド絶縁膜、１１は配線及び接触電極用金属、１２は保護
膜である。
素子を第１図に示す。１は基板又はウェル、２はドレイ
ン領域、３はソース領域、４は基板と同極の拡散層、５
は１層目ゲート絶縁膜、６は１層目ゲートポリシリコン
、７は２層目ゲート絶縁膜、８は２層目ゲートポリシリ
コン、９は第１フイールド絶縁膜、１０は第２フイール
ド絶縁膜、１１は配線及び接触電極用金属、１２は保護
膜である。
第１図の様な構造をもつ２層ポリシリコンゲート不揮発
記憶素子は、ドレイン２のチャネル側に基板と同極で、
かつ濃度の高い拡散層４を有するため、２層目ゲートポ
リシリコン８とドレイン４に高電圧を印加し書き込む際
、ドレイン４近傍の空乏層幅を短かくできる。これは、
ドレイン４近傍に、より高電界の領域を設けることにな
りチャネルを流れるキャリアは、より加速され、１層目
ゲートポリシリコンへ到達する確率も増し、書き込み速
度を増すことができる。しかも拡散層４をドレイン領域
の近傍にとどめておけば閾値電圧は拡散層４の濃度に依
存なく決定できる。
記憶素子は、ドレイン２のチャネル側に基板と同極で、
かつ濃度の高い拡散層４を有するため、２層目ゲートポ
リシリコン８とドレイン４に高電圧を印加し書き込む際
、ドレイン４近傍の空乏層幅を短かくできる。これは、
ドレイン４近傍に、より高電界の領域を設けることにな
りチャネルを流れるキャリアは、より加速され、１層目
ゲートポリシリコンへ到達する確率も増し、書き込み速
度を増すことができる。しかも拡散層４をドレイン領域
の近傍にとどめておけば閾値電圧は拡散層４の濃度に依
存なく決定できる。
この様な構造をもつ２層ポリシリコン不揮発記憶素子の
製造方法は、拡散層４を形成する際ゲート電極エツチン
グ前に形成するため、記憶素子の微細化に供い、マスク
ずれにより拡散層４を図１に示す所定の位置に形成でき
なくなる可能性が大きい。
製造方法は、拡散層４を形成する際ゲート電極エツチン
グ前に形成するため、記憶素子の微細化に供い、マスク
ずれにより拡散層４を図１に示す所定の位置に形成でき
なくなる可能性が大きい。
本発明はかかる欠点を除去したもので、２層目ポリシリ
１コン８のエツチングの後、１層目ポリシリコンロをエ
ツチングする際同時に２層目ポリシリコンがサイドエッ
チされることを利用して、２層目ポリシリコン８のエツ
チングの後にまずソース、ドレイン領域の形成を自己整
合で行い、さらに１層目ポリシリコンロのエツチングの
後に拡散層４を自己整合で形成する、製造工程である。
１コン８のエツチングの後、１層目ポリシリコンロをエ
ツチングする際同時に２層目ポリシリコンがサイドエッ
チされることを利用して、２層目ポリシリコン８のエツ
チングの後にまずソース、ドレイン領域の形成を自己整
合で行い、さらに１層目ポリシリコンロのエツチングの
後に拡散層４を自己整合で形成する、製造工程である。
以下、本発明の詳細な説明する。本発明の製造工程を第
２図に示し、それに従って製造方法を下記に説明する。
２図に示し、それに従って製造方法を下記に説明する。
（α） フィールド絶縁Ｍ９，１層目ゲート絶縁膜５．
１層目ゲートポリシリコンロ、２層目ゲート絶縁膜７．
２層目ゲートポリシリコン８．を形成。
１層目ゲートポリシリコンロ、２層目ゲート絶縁膜７．
２層目ゲートポリシリコン８．を形成。
Ｉｈ） パターニングに従い、２層目ゲートポリシリ
コン８をエツチング後、ソース３．ドレイン２を高エネ
ルギのイオン注入により形成。
コン８をエツチング後、ソース３．ドレイン２を高エネ
ルギのイオン注入により形成。
（ｃ）２層目ゲート絶縁膜７．１Ｒ目ゲートポリシリコ
ンロをエツチングする。その際２層目ゲートポリシリコ
ン８がサイドエッチされるため、イオン注入により拡散
層４を形成可能な領域が生じ、そこに高エネルギで、基
板より高濃度でイオン注入する。
ンロをエツチングする。その際２層目ゲートポリシリコ
ン８がサイドエッチされるため、イオン注入により拡散
層４を形成可能な領域が生じ、そこに高エネルギで、基
板より高濃度でイオン注入する。
（ｄｌ 通常の工程通り、第２フィールド絶縁膜、配
線及び接触１！極用金属、保護膜を形成する。
線及び接触１！極用金属、保護膜を形成する。
従来の工程と比較すると、所定の領域に拡散層４を形成
する際従来の工程が素子の微細化に供いマスクずれの可
能性が大きくなるのに対して、本発明では自己整合によ
り所定の領域に拡散層４を形成できるため、素子の微細
化に対しても、確実に所定の位置に拡散層４を形成でき
る。
する際従来の工程が素子の微細化に供いマスクずれの可
能性が大きくなるのに対して、本発明では自己整合によ
り所定の領域に拡散層４を形成できるため、素子の微細
化に対しても、確実に所定の位置に拡散層４を形成でき
る。
以上の様に、本発明による製造工程は従来の製造工程の
欠点を除去している。
欠点を除去している。
第１図は本発明で対象とする半導体装置の断面図。第２
図（α）〜Ｃｄ）は、従来の製造方法の各工程断面図。 １・・・・・・基板又はウェル ２・・・・・・ドレイン領域 ３・・・・・・ソース領域 ４・・・・・・基板と同極で、かつ高濃度な拡散層５・
・・・・・１層目ゲート絶縁膜 ６・・・・・・１層目ゲートポリシリコン７・・・・・
・２層目ゲート絶縁膜 ８・・・・・・２層目ゲートポリシリコン９・・・・・
・第１フイールド絶縁膜 １０・・・第２フイールド絶縁膜 １１・・・配線及び接触電極用金属 １２・・・保護膜 １３・・・レジスト 以 上 出願人 株式会社趣訪精工舎 代理人 弁理士 最上 務 汀１図 良”Σ２区 ＝３４７−
図（α）〜Ｃｄ）は、従来の製造方法の各工程断面図。 １・・・・・・基板又はウェル ２・・・・・・ドレイン領域 ３・・・・・・ソース領域 ４・・・・・・基板と同極で、かつ高濃度な拡散層５・
・・・・・１層目ゲート絶縁膜 ６・・・・・・１層目ゲートポリシリコン７・・・・・
・２層目ゲート絶縁膜 ８・・・・・・２層目ゲートポリシリコン９・・・・・
・第１フイールド絶縁膜 １０・・・第２フイールド絶縁膜 １１・・・配線及び接触電極用金属 １２・・・保護膜 １３・・・レジスト 以 上 出願人 株式会社趣訪精工舎 代理人 弁理士 最上 務 汀１図 良”Σ２区 ＝３４７−
Claims (1)
- ドレインのチャネル側に、基板と同一の極性を有し、か
つ基板よりも濃度の高い拡散層を有する、２層ポリシリ
コンゲート不揮発記憶素子の製造工程において、基板上
にフィールド絶縁膜、１層目ゲート絶縁膜、１層目ゲー
トポリシリコン、２層目ゲート絶縁膜、２層目ゲートポ
リシリコンを形成したのち、記憶素子のパターニングを
行い、エツチングする際、まず２層目ゲートポリシリコ
ンをエツチング後、高エネルギで不純物をイオン注入し
、ソース、ドレイン領域を形成した後、２層目ゲート絶
縁膜、１層目ゲートポリシリコンのエツチングを行い、
その際２層目ゲートポリシリコンがサイドエッチされて
いることを利用し、さらに基板と同一の極性を有する不
純物イオンを高エネルギで打ち込むことにより、自己整
合でドレインのチャネル側に拡散層を形成することを特
徴とする、半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21446382A JPS59104175A (ja) | 1982-12-06 | 1982-12-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21446382A JPS59104175A (ja) | 1982-12-06 | 1982-12-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59104175A true JPS59104175A (ja) | 1984-06-15 |
Family
ID=16656145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21446382A Pending JPS59104175A (ja) | 1982-12-06 | 1982-12-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59104175A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003076275A (ja) * | 2001-09-07 | 2003-03-14 | Wayoo Kk | ボトル用表示装置 |
| JP2010040995A (ja) * | 2008-08-08 | 2010-02-18 | Fujitsu Microelectronics Ltd | 半導体装置及びその製造方法 |
-
1982
- 1982-12-06 JP JP21446382A patent/JPS59104175A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003076275A (ja) * | 2001-09-07 | 2003-03-14 | Wayoo Kk | ボトル用表示装置 |
| JP2010040995A (ja) * | 2008-08-08 | 2010-02-18 | Fujitsu Microelectronics Ltd | 半導体装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950011983B1 (ko) | 반도체 장치의 제조방법 | |
| JP3253552B2 (ja) | 半導体装置の製造方法 | |
| JPH11265987A (ja) | 不揮発性メモリ及びその製造方法 | |
| JP2913817B2 (ja) | 半導体メモリの製造方法 | |
| US6872624B2 (en) | Method of fabricating nonvolatile semiconductor memory device | |
| JPS6276668A (ja) | 半導体記憶装置 | |
| JPS59104175A (ja) | 半導体装置の製造方法 | |
| JPS61182267A (ja) | 半導体装置の製造方法 | |
| JP2001007224A (ja) | 半導体装置及びその製造方法 | |
| US4731318A (en) | Integrated circuit comprising MOS transistors having electrodes of metallic silicide and a method of fabrication of said circuit | |
| JP2910653B2 (ja) | 半導体装置の製造方法 | |
| JPH05251711A (ja) | 半導体集積回路及びその製造方法 | |
| JP3693181B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP3009683B2 (ja) | 半導体不揮発性記憶素子の製造方法 | |
| JP3172081B2 (ja) | 半導体装置及びその製造方法 | |
| JPH06310732A (ja) | 半導体不揮発性メモリ装置の製造方法 | |
| KR100316527B1 (ko) | 플래시 메모리 제조방법 | |
| JPS60160168A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH0536987A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPH10261726A (ja) | 半導体装置及びその製造方法 | |
| JPH05251712A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP3499682B2 (ja) | 半導体装置の製造方法 | |
| JPH06104276A (ja) | 半導体装置およびその製造方法 | |
| JP2001118939A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPH03169072A (ja) | 半導体装置の製造方法 |