JPS6276668A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6276668A JPS6276668A JP60216455A JP21645585A JPS6276668A JP S6276668 A JPS6276668 A JP S6276668A JP 60216455 A JP60216455 A JP 60216455A JP 21645585 A JP21645585 A JP 21645585A JP S6276668 A JPS6276668 A JP S6276668A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＥＰＲＯＭ、ＥＥＰＲＯＭ等の半導体記憶装置
に関し、特にゲート絶縁膜の信頼性を向上させるもので
ある。
に関し、特にゲート絶縁膜の信頼性を向上させるもので
ある。
従来、例えばＥＰＲＯＭは以下のようにして製造されて
いる。まず、例えばＰ型シリコン基板表面にフィールド
酸化膜を形成した後、熱酸化を行ない第１のゲート酸化
膜を形成し、更に全面に第１の多結晶シリコン膜を堆積
する。次に、周辺回路部の第１の多結晶シリコン膜及び
第１のゲート酸化膜を選択的にエツチングする。つづい
て、熱酸化を行ない周辺回路部に第２のゲート酸化膜を
形成するとともにメモリ部の第１の多結晶シリコン膜上
に多結晶シリコン酸化膜を形成した後、全面に第２の多
結晶シリコン膜を堆積する。次いで、周辺回路部の第２
の多結晶シリコン膜をバターニングすることにより周辺
トランジスタのゲート電極を形成する。つづいて、メモ
リ部の第２の多結晶シリコン膜、多結晶シリコン酸化膜
及び第１の多結晶シリコン膜をパターニングすることに
よりセルトランジスタのコントロールゲート及びフロー
ティングケートを形成する。つづいて、周辺トランジス
タのゲート電極及びセルトランジスタのコンＩ・ロール
ゲートをマスクとしてＮ型不純物をイオン注入すること
によりソース、ドレイン領域を形成する。以下、パッシ
ベーション膜を堆積した後コンタクトホールを開孔し、
更に配線金属を蒸着した後バターニングして配線を形成
し、ＥＦＲＯＭを製造する。
いる。まず、例えばＰ型シリコン基板表面にフィールド
酸化膜を形成した後、熱酸化を行ない第１のゲート酸化
膜を形成し、更に全面に第１の多結晶シリコン膜を堆積
する。次に、周辺回路部の第１の多結晶シリコン膜及び
第１のゲート酸化膜を選択的にエツチングする。つづい
て、熱酸化を行ない周辺回路部に第２のゲート酸化膜を
形成するとともにメモリ部の第１の多結晶シリコン膜上
に多結晶シリコン酸化膜を形成した後、全面に第２の多
結晶シリコン膜を堆積する。次いで、周辺回路部の第２
の多結晶シリコン膜をバターニングすることにより周辺
トランジスタのゲート電極を形成する。つづいて、メモ
リ部の第２の多結晶シリコン膜、多結晶シリコン酸化膜
及び第１の多結晶シリコン膜をパターニングすることに
よりセルトランジスタのコントロールゲート及びフロー
ティングケートを形成する。つづいて、周辺トランジス
タのゲート電極及びセルトランジスタのコンＩ・ロール
ゲートをマスクとしてＮ型不純物をイオン注入すること
によりソース、ドレイン領域を形成する。以下、パッシ
ベーション膜を堆積した後コンタクトホールを開孔し、
更に配線金属を蒸着した後バターニングして配線を形成
し、ＥＦＲＯＭを製造する。
上記のようにして製造されたＥＦＲＯＭにおいては、周
辺トランジスタのゲート絶縁膜（第２のゲート酸化膜）
とセルトランジスタのゲート絶縁膜（第１のゲート酸化
膜）とは同程度の膜厚に設定されている。
辺トランジスタのゲート絶縁膜（第２のゲート酸化膜）
とセルトランジスタのゲート絶縁膜（第１のゲート酸化
膜）とは同程度の膜厚に設定されている。
近年、メモリセルの大容量化に伴い、セルトランジスタ
及び周辺トランジスタのゲート酸化膜は薄膜化している
。一方、メモリセルが大容量化されても、書込み電圧■
は低減されないことが多ｐ い。このため、例えばセルトランジスタのゲート酸化膜
厚及び周辺トランジスタのゲート酸化膜厚かともに２０
０人、書込み電圧が１２．５Ｖの場合、■ が印加され
る初段の周辺トランジスタのゲーｐ ト酸化膜には６ＭＶ／ａ程度のストレスが加わり、その
信頼性が問題となってきている。
及び周辺トランジスタのゲート酸化膜は薄膜化している
。一方、メモリセルが大容量化されても、書込み電圧■
は低減されないことが多ｐ い。このため、例えばセルトランジスタのゲート酸化膜
厚及び周辺トランジスタのゲート酸化膜厚かともに２０
０人、書込み電圧が１２．５Ｖの場合、■ が印加され
る初段の周辺トランジスタのゲーｐ ト酸化膜には６ＭＶ／ａ程度のストレスが加わり、その
信頼性が問題となってきている。
本発明は上記事情を考慮してなされたものであり、メモ
リセルが大容量化しても、ゲート絶縁膜の信頼性の低下
を招くことのない半導体記憶装置を提供しようとするも
のである。
リセルが大容量化しても、ゲート絶縁膜の信頼性の低下
を招くことのない半導体記憶装置を提供しようとするも
のである。
本発明の半導体記憶装置は、周辺回路のＭＯＳトランジ
スタのゲート絶縁膜厚ｔ１とメモリ部のセルトランジス
タのゲート絶縁膜厚ｔ２との関係がｔｌ＞ｔ２及びｉ
＝ｔ２の２通りであることを特徴とするものである。
スタのゲート絶縁膜厚ｔ１とメモリ部のセルトランジス
タのゲート絶縁膜厚ｔ２との関係がｔｌ＞ｔ２及びｉ
＝ｔ２の２通りであることを特徴とするものである。
この場合、特に書込み電圧が印加される初段の周辺回路
のＭＯ５Ｉ−ランジスタのゲート絶縁膜厚ｔ１とメモリ
部のセルトランジスタのゲート絶縁膜厚ｔ２との関係を
ｔｌ ＞ｔ２とすることが望ましい。
のＭＯ５Ｉ−ランジスタのゲート絶縁膜厚ｔ１とメモリ
部のセルトランジスタのゲート絶縁膜厚ｔ２との関係を
ｔｌ ＞ｔ２とすることが望ましい。
このような半導体記憶装置によれば、初段の周辺トラン
ジスタのゲート絶縁膜厚は初段以降の周辺トランジスタ
及びセルトランジスタのゲート絶縁膜厚より厚いので、
初段の周辺トランジスタに高い書込み電圧が印加されて
もそのゲート絶縁膜が破壊されることがなく、信頼性を
著しく向上できる。
ジスタのゲート絶縁膜厚は初段以降の周辺トランジスタ
及びセルトランジスタのゲート絶縁膜厚より厚いので、
初段の周辺トランジスタに高い書込み電圧が印加されて
もそのゲート絶縁膜が破壊されることがなく、信頼性を
著しく向上できる。
以下、本発明をＥＦＲＯＭに適用した実施例を第１図（
ａ）〜（ｇ）に示す製造方法とともに説明する。なお、
第１図（ａ）〜（ｇ）においては、一点鎖線の右側に周
辺回路部を、左側にメモリ部をそれぞれ示す。また、周
辺回路部のうち、破線の右側に初段の周辺トランジスタ
領域を、左側に初段以降の周辺トランジスタ領域をそれ
ぞれ示す。
ａ）〜（ｇ）に示す製造方法とともに説明する。なお、
第１図（ａ）〜（ｇ）においては、一点鎖線の右側に周
辺回路部を、左側にメモリ部をそれぞれ示す。また、周
辺回路部のうち、破線の右側に初段の周辺トランジスタ
領域を、左側に初段以降の周辺トランジスタ領域をそれ
ぞれ示す。
まず、比抵抗１０Ω・αのＰ−型シリコン基板１表面に
フィールド酸化膜２を形成した後、熱酸化を行ない、露
出した基板１上に膜厚２００人の第１のゲート酸化膜３
を形成する。次に、全面に膜厚０．４．の第１の多結晶
シリコン膜４を堆積した後、ＰＯＣ，ｆ？３を拡散源と
してリンをドープする（第１図（ａ）図示）。
フィールド酸化膜２を形成した後、熱酸化を行ない、露
出した基板１上に膜厚２００人の第１のゲート酸化膜３
を形成する。次に、全面に膜厚０．４．の第１の多結晶
シリコン膜４を堆積した後、ＰＯＣ，ｆ？３を拡散源と
してリンをドープする（第１図（ａ）図示）。
次いで、初段の周辺トランジスタ領域の第１の多結晶シ
リコン膜４をケミカルドライエツチング（ＣＤＥ）法に
より、第１のゲート酸化膜３をＮＨａ Ｆにより順次選
択的にエツチングする。
リコン膜４をケミカルドライエツチング（ＣＤＥ）法に
より、第１のゲート酸化膜３をＮＨａ Ｆにより順次選
択的にエツチングする。
つづいて、１１００℃の高温で熱酸化を行ない、初段の
゛周辺トランジスタ領域上に膜厚３００人の第２のゲー
ト酸化膜５を形成するとともに、メモリ部及び初段以降
の周辺トランジスタ領域に残存している第１の多結晶シ
リコン膜４上に膜厚３００人の多結晶シリコン酸化膜６
を形成する（同図（ｂ）図示）。つづいて、全面に膜厚
０．４−の第２の多結晶シリコン膜７を堆積した後、Ｐ
ＯＣＪ３を拡散源としてリンをドープする（同図（ｃ）
図示）。つづいて、初段以降の周辺トランジスタ領域の
第２の多結晶シリコン膜７をＣＤＥ法により、多結晶シ
リコン酸化膜６をＮＨ４Ｆにより順次選択的にエツチン
グする（同図（ｄ）図示）。
゛周辺トランジスタ領域上に膜厚３００人の第２のゲー
ト酸化膜５を形成するとともに、メモリ部及び初段以降
の周辺トランジスタ領域に残存している第１の多結晶シ
リコン膜４上に膜厚３００人の多結晶シリコン酸化膜６
を形成する（同図（ｂ）図示）。つづいて、全面に膜厚
０．４−の第２の多結晶シリコン膜７を堆積した後、Ｐ
ＯＣＪ３を拡散源としてリンをドープする（同図（ｃ）
図示）。つづいて、初段以降の周辺トランジスタ領域の
第２の多結晶シリコン膜７をＣＤＥ法により、多結晶シ
リコン酸化膜６をＮＨ４Ｆにより順次選択的にエツチン
グする（同図（ｄ）図示）。
次いで、メモリ部全面を覆い、周辺回路部の所窓部分を
局所的に覆うホトレジストパターン８を形成する。その
後、ホトレジストパターン８をマスクとして初段の周辺
トランジスタ領域の第２の多結晶シリコン膜７及び初段
以降の周辺トランジスタ領域の第１の多結晶シリコン膜
４を反応性イオンエツチング法によりエツチングして初
段の周辺トランジスタのゲート電極９及び初段以降の周
辺トランジスタのゲート電極１０を形成する（同図（ｅ
）図示）。つづいて、前記ホトレジストパターン８を除
去した後、周辺回路部全面を覆い、メモリ部の所定部分
を局所的に覆うホトレジストパターン１１を形成する。
局所的に覆うホトレジストパターン８を形成する。その
後、ホトレジストパターン８をマスクとして初段の周辺
トランジスタ領域の第２の多結晶シリコン膜７及び初段
以降の周辺トランジスタ領域の第１の多結晶シリコン膜
４を反応性イオンエツチング法によりエツチングして初
段の周辺トランジスタのゲート電極９及び初段以降の周
辺トランジスタのゲート電極１０を形成する（同図（ｅ
）図示）。つづいて、前記ホトレジストパターン８を除
去した後、周辺回路部全面を覆い、メモリ部の所定部分
を局所的に覆うホトレジストパターン１１を形成する。
その後、ホトレジストパターン１１をマスクとしてメモ
リ部の第２の多結晶シリコン膜７、多結晶シリコン酸化
膜６及び第１の多結晶シリコン膜４をＲＩＥ法により順
次エツチングし、コントロールゲート１２及びフローテ
ィングゲート１３を形成する（同図（ｆ）図示）。
リ部の第２の多結晶シリコン膜７、多結晶シリコン酸化
膜６及び第１の多結晶シリコン膜４をＲＩＥ法により順
次エツチングし、コントロールゲート１２及びフローテ
ィングゲート１３を形成する（同図（ｆ）図示）。
次いで、前記ホトレジストパターン１１を除去した後、
Ａｓ＋を例えば加速エネルギー７０ｋｃＶ、ドーズｍ５
Ｘ １０１５ ｃｍ−２の条件でイオン注入する。つ
づいて、１０００ ’Ｃのドライ酸素中で２０分間熱処
理することにより、ゲート電極９．１０、コントロール
ゲート１２及びフローティングゲート１３の露出面に熱
酸化膜１４を形成する。これと同時にイオン注入された
Ａｓを活性化してＮ＋型ソース、ドレイン領域１５．１
６、・・・を形成する。つづいて、全面にパッシベーシ
ョン膜１７を堆積した後、コンタクトホールを開孔する
。つづいて、全面にＡＪ−Ｓｉを蒸着した後、パターニ
ングしてソース、ドレイン電極１８．１９、・・を形成
し、ＥＰＲＯＭを製造する （同図（ｇ）図示）。
Ａｓ＋を例えば加速エネルギー７０ｋｃＶ、ドーズｍ５
Ｘ １０１５ ｃｍ−２の条件でイオン注入する。つ
づいて、１０００ ’Ｃのドライ酸素中で２０分間熱処
理することにより、ゲート電極９．１０、コントロール
ゲート１２及びフローティングゲート１３の露出面に熱
酸化膜１４を形成する。これと同時にイオン注入された
Ａｓを活性化してＮ＋型ソース、ドレイン領域１５．１
６、・・・を形成する。つづいて、全面にパッシベーシ
ョン膜１７を堆積した後、コンタクトホールを開孔する
。つづいて、全面にＡＪ−Ｓｉを蒸着した後、パターニ
ングしてソース、ドレイン電極１８．１９、・・を形成
し、ＥＰＲＯＭを製造する （同図（ｇ）図示）。
上記ＥＦＲＯＭでは、書込み電圧が印加される初段の周
辺トランジスタのゲート絶縁膜（第２のゲート酸化膜５
）の膜厚は３００人であり、メモリ部のセルトランジス
タ及び初段以降の周辺トランジスタのゲート絶縁膜（第
１のゲート酸化膜３）の膜厚２００人よりも厚くなって
いる。
辺トランジスタのゲート絶縁膜（第２のゲート酸化膜５
）の膜厚は３００人であり、メモリ部のセルトランジス
タ及び初段以降の周辺トランジスタのゲート絶縁膜（第
１のゲート酸化膜３）の膜厚２００人よりも厚くなって
いる。
このようなＥＦＲＯＭでは初段の周辺トランジスタに高
い書込み電圧が印加されても、そのゲート絶縁膜の膜厚
が厚いので破壊されることはない。
い書込み電圧が印加されても、そのゲート絶縁膜の膜厚
が厚いので破壊されることはない。
また、初段以降のトランジスタには、（書込み電圧Ｖ
）−（初段の周辺トランジスタのしきい値ｐ 電圧）というＶ より降圧された電圧が印加されｐ る。このため、全ての周辺トランジシスタ及びセルトラ
ンジスタのゲート絶縁膜の信頼性を著しく向上すること
ができる。この場合、メモリは前記降圧した電圧で動作
するように設計する。
）−（初段の周辺トランジスタのしきい値ｐ 電圧）というＶ より降圧された電圧が印加されｐ る。このため、全ての周辺トランジシスタ及びセルトラ
ンジスタのゲート絶縁膜の信頼性を著しく向上すること
ができる。この場合、メモリは前記降圧した電圧で動作
するように設計する。
なお、上記実施例では本発明をＥＰＲＯＭに適用した場
合について説明したが、本発明はＥＥＰＲＯＭにも同様
に適用できることは勿論である。
合について説明したが、本発明はＥＥＰＲＯＭにも同様
に適用できることは勿論である。
以上詳述した如く本発明によれば、ゲート絶縁膜の信頼
性の低下を招くことなく、大容量化を達成し得る半導体
記憶装置を提供できるものである。
性の低下を招くことなく、大容量化を達成し得る半導体
記憶装置を提供できるものである。
第１図（ａ）〜（ｇ）は本発明の実施例におけるＥＦＲ
ＯＭを得るための製造工程を示す断面図である。 １・・・Ｐ−型シリコン基板、２・・・フィールド酸化
膜、３・・・第１のゲート酸化膜、４・・・第１の多結
晶シリコン膜、５・・・第２のゲート酸化膜、６・・・
多結晶シリコン酸化膜、７・・・第２の多結晶シリコン
膜、８．１１・・・ホトレジストパターン、９．１０・
・・周辺トランジスタのゲート電極、１２・・・コント
ロールゲート、１３・・・フローティングゲート、１４
・・熱酸化膜、１５．１６・・・Ｎ十型ソース、ドレイ
ン領域、１７・・・パッシベーション膜、１ｇ、１９・
・・ソース、ドレイン電極。
ＯＭを得るための製造工程を示す断面図である。 １・・・Ｐ−型シリコン基板、２・・・フィールド酸化
膜、３・・・第１のゲート酸化膜、４・・・第１の多結
晶シリコン膜、５・・・第２のゲート酸化膜、６・・・
多結晶シリコン酸化膜、７・・・第２の多結晶シリコン
膜、８．１１・・・ホトレジストパターン、９．１０・
・・周辺トランジスタのゲート電極、１２・・・コント
ロールゲート、１３・・・フローティングゲート、１４
・・熱酸化膜、１５．１６・・・Ｎ十型ソース、ドレイ
ン領域、１７・・・パッシベーション膜、１ｇ、１９・
・・ソース、ドレイン電極。
Claims (2)
- （１）メモリ部と周辺回路部とからなり、電源電圧及び
電源電圧より高い書込み電圧により動作する半導体記憶
装置において、周辺回路のＭＯＳトランジスタのゲート
絶縁膜厚ｔ＿１とメモリ部のセルトランジスタのゲート
絶縁膜厚ｔ＿２との関係がｔ＿１＞ｔ＿２及びｔ＿１≒
ｔ＿２の２通りであることを特徴とする半導体記憶装置
。 - （２）書込み電圧が印加される初段の周辺回路のＭＯＳ
トランジスタのゲート絶縁膜厚ｔ＿１とメモリ部のセル
トランジスタのゲート絶縁膜厚ｔ＿２との関係がｔ＿１
＞ｔ＿２であることを特徴とする特許請求の範囲第１項
記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216455A JPS6276668A (ja) | 1985-09-30 | 1985-09-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216455A JPS6276668A (ja) | 1985-09-30 | 1985-09-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6276668A true JPS6276668A (ja) | 1987-04-08 |
Family
ID=16688771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60216455A Pending JPS6276668A (ja) | 1985-09-30 | 1985-09-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6276668A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH01198077A (ja) * | 1988-02-03 | 1989-08-09 | Toshiba Corp | 半導体装置の製造方法 |
| JPH01308077A (ja) * | 1988-06-06 | 1989-12-12 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| FR2642901A1 (fr) * | 1989-01-17 | 1990-08-10 | Sgs Thomson Microelectronics | Procede de fabrication simultanee de transistors mos a grille flottante, haute tension et logiques |
| EP0443603A2 (en) * | 1990-02-23 | 1991-08-28 | Kabushiki Kaisha Toshiba | Semiconductor device |
| WO2000060661A1 (fr) * | 1997-10-02 | 2000-10-12 | Asahi Kasei Microsystems Co., Ltd. | Procede de production d'un dispositif a semi-conducteur |
| US6472259B1 (en) | 1999-04-01 | 2002-10-29 | Asahi Kasei Microsystems Co., Ltd. | Method of manufacturing semiconductor device |
| US6586805B2 (en) | 1997-07-10 | 2003-07-01 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
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| US10312623B2 (en) | 2011-10-12 | 2019-06-04 | Apple Inc. | Spring-loaded contacts |
-
1985
- 1985-09-30 JP JP60216455A patent/JPS6276668A/ja active Pending
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