JP2016511540A - 低濃度ドープのドレイン及びソース領域を有するｆｅｔデバイスの製造 - Google Patents

低濃度ドープのドレイン及びソース領域を有するｆｅｔデバイスの製造 Download PDF

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Abstract

【課題】 本明細書で説明する実施形態は、一般に、ｎ型の低濃度ドープ・ドレイン及びｐ型の低濃度ドープ・ドレインを製造する方法に関する。【解決手段】 一方法において、トランジスタをエッチングするためにフォトレジスト・マスクが使用され、エッチングされるトランジスタに注入が隣接するように、フォトレジスト・マスクに合わせて高エネルギー注入が実行される間、他のデバイス及びポリを保護するために、マスクが適所に残される（すなわち再使用される）。高エネルギー注入の一例は、低濃度ドープのソース及びドレイン領域を形成することである。一導電型の低濃度ドープのソース及びドレイン領域を作成した後、続いてこの技法を再度使用し、相補導電型の低濃度ドープのソース及びドレイン領域を作成するために、フォトレジスト・マスクを再使用するこの技法を採用することができる。これにより、製造中に少なくとも１つのハード・マスクの使用を避けることができる。【選択図】 図４Ｊ

Description

[0001] 本明細書に記載の実施形態は、一般に集積回路の製造に関する。
[0002] フラッシュ・メモリなどの不揮発性メモリは、たとえメモリへの電力が除去された場合であっても、記憶されたデータを保持する。不揮発性メモリ・セルは、例えば、電気的に絶縁されたフローティング・ゲート内、又は電界効果トランジスタ（ＦＥＴ）の制御ゲートの下にある電荷トラップ層内に電荷を蓄えることによって、データを記憶する。蓄えられた電荷はＦＥＴのしきい値を制御し、それによってセルのメモリ状態を制御する。
[0003] メモリ・セルと同じ基板上に複数タイプの電界効果デバイスをモノリシックに組み込むことは、一般的である。これらの非メモリ・デバイスは、例えば、復号、電荷ポンピング、及びメモリ動作に関する他の機能を実行する。基板は、メモリ動作に関係しない機能を提供するための非メモリ・デバイスも含むことができる。メモリ・セルと同じ基板上に組み込まれたこうした非メモリ・デバイスは、高速動作に合わせて調整されたトランジスタを含むことが可能であり、他のトランジスタは高動作電圧の処理に合わせて調整される。スプリット・ゲート・メモリ・セルなどのメモリ・セルの処理と、同じ基板上での１つ又は複数のタイプの非メモリ・トランジスタの処理とを統合することは、各々が異なる製作パラメータを必要とするので困難である。
[0004] アナログ・デバイスなどの追加のタイプの集積回路は、製造上の課題をもたらす。低雑音増幅器などの多くのアナログ・デバイスは、デジタル論理で使用されるＦＥＴデバイスよりも厳しい雑音耐性を有する。デジタル信号及びアナログ信号が統合された混合信号エレクトロニクスは、音楽プレーヤ、カメラ、及び携帯電話で見ることができる。メモリ・セルの場合と同様に、これらのアナログ・デバイスは、異なる製作パラメータによって製作上の課題がもたらされる。したがって、コスト、性能、信頼性、又は製造可能性の改善を容易にするために、同じ基板上に電界効果トランジスタ及び他のデバイスを集積するためのデバイス及び方法が求められている。
[0005] 本明細書又はその他で識別される問題のうちの少なくとも１つをなくすか又は軽減すること、或いは、既存の装置又は方法に対する代替を提供することが望ましい。本明細書で説明する実施形態は、コンピュータ・メモリ又は他の集積回路内に高電圧ゲートを形成するための方法、システム、及びデバイスを含む。
[0006] 特に、トランジスタをエッチングするためにフォトレジスト・マスクが使用され、エッチングされるトランジスタに注入が隣接するように、フォトレジスト・マスクに合わせて高エネルギー注入が実行される間、他のデバイス及びポリを保護するために、マスクが適所に残される（すなわち再使用される）方法を説明する。高エネルギー注入の一例は、低濃度ドープのソース及びドレイン領域を形成することである。一導電型の低濃度ドープのソース及びドレイン領域を作成した後、続いてこの技法を再度使用し、相補導電型の低濃度ドープのソース及びドレイン領域を作成するために、フォトレジスト・マスクを再使用するこの技法を採用することができる。これにより、製造中に少なくとも１つのハード・マスクの使用を避けることができる。
[0007] 実施形態において、第１基板領域及び第２基板領域を含む半導体デバイスを作成する方法。第１及び第２基板領域上にゲート層が配設される。ゲート層から第１基板領域内に第１ゲートが形成される。ゲート層から第２基板領域内に第２ゲートが形成される。第２ゲートに実質上隣接して、第１低濃度ドープのソース及びドレイン領域が形成される。ゲート層から第２基板領域内に第３ゲートが形成される。第３ゲートに実質上隣接して、第２低濃度ドープのソース及びドレイン領域が形成される。この方法において、第２低濃度ドープのソース及びドレイン領域は、第１低濃度ドープのソース及びドレイン領域に対する相補導電型である。加えて、第３ゲートは、第１ソース及びドレイン領域が形成された後に形成される。
[0008] 実施形態において、半導体デバイスは第１基板領域及び第２基板領域を含む。第１基板領域内に第１ゲートが存在する。第２基板領域内に第２ゲートが存在する。第２基板領域内に第３ゲートが存在する。第２ゲートに実質上隣接して、第１低濃度ドープのソース及びドレイン領域が存在する。第３ゲートに実質上隣接して、第２低濃度ドープのソース及びドレイン領域が存在する。本実施形態において、第２低濃度ドープのソース及びドレイン領域は、第１低濃度ドープのソース及びドレイン領域に対する相補導電型である。第２ゲート及び第３ゲートは、第１ゲートが耐えるように構成されるよりも多くの、同量の電圧に耐えるように構成される。加えて、第１低濃度ドープのドレイン領域は第３ゲートよりも古い（すなわち第３ゲートよりも前に形成されている）。
[0009] 実施形態において、第１基板領域及び第２基板領域を含む半導体デバイスを作成する方法。第１及び第２基板領域上にポリ薄層が配設される。ポリ薄層から第１基板領域内に第１ゲートが形成される。第１基板領域及び第２基板領域の両方にまたがって、ポリ薄層上に第１フォトレジスト・マスクが配設される。第１フォトレジスト・マスクを介して第２基板領域内に第２ゲートがエッチングされる。フォトレジスト・マスクが第１及び第２の両方の基板領域内のポリを保護する間、第１フォトレジスト・マスクを介して第１高エネルギー注入が実行される。第１フォトレジスト・マスクが除去される。第１基板領域及び第２基板領域の両方にまたがって、ポリ薄層上に第２フォトレジスト・マスクが配設される。第２フォトレジスト・マスクを介して第２基板領域内に第３ゲートがエッチングされる。フォトレジスト・マスクが第１及び第２の両方の基板領域内のポリを保護する間、第２フォトレジスト・マスクを介して第２高エネルギー注入が実行される。第２フォトレジスト・マスクが除去される。この方法に従って、ハード・マスクを必要とせずに、相補導電型の低濃度ドープのソース及びドレイン領域を形成することができる。
[0010] これら及び他の利点及び特徴は、本発明の実施形態の以下の詳細な説明に鑑みて容易に明らかとなろう。概要及び要約の項は、発明者等によって企図された本発明の例示の実施形態の、すべてではなく１つ又は複数を記載し得ることに留意されたい。概要及び要約の項ではなく詳細な説明の項は、特許請求の範囲を解釈するために用いられるように意図されることを理解されよう。
[0011] 本明細書に組み込まれその一部を形成する添付の図面は、説明と共に本発明を例示しており、更に本発明の原理を説明し、当業者が本発明を作成及び使用できるようにするのに役立つ。
[0012]実施形態に従った、スプリット・ゲート不揮発性メモリ・セルの例を示す。 [0013]実施形態に従った、半導体デバイス内の様々な金属層への接続を含むメモリ・セルの例示の回路図を示す。 [0014]実施形態に従った、同じ基板に埋め込まれたメモリ及び周辺回路の両方を含む例示の半導体デバイスを示す。 [0015]実施形態に従った、様々な製造段階における半導体デバイスを示す。 [0015]実施形態に従った、様々な製造段階における半導体デバイスを示す。 [0015]実施形態に従った、様々な製造段階における半導体デバイスを示す。 [0015]実施形態に従った、様々な製造段階における半導体デバイスを示す。 [0015]実施形態に従った、様々な製造段階における半導体デバイスを示す。 [0015]実施形態に従った、様々な製造段階における半導体デバイスを示す。 [0015]実施形態に従った、様々な製造段階における半導体デバイスを示す。 [0015]実施形態に従った、様々な製造段階における半導体デバイスを示す。 [0015]実施形態に従った、様々な製造段階における半導体デバイスを示す。 [0015]実施形態に従った、様々な製造段階における半導体デバイスを示す。
[0016] 本発明の特徴及び利点は、全体を通じて同じ参照文字が対応する要素を識別する図面と併せて以下に示された詳細な説明から、より明らかとなろう。図面では、同じ参照番号は一般に同一の、機能的に同様の、及び／又は構造的に同様の、要素を示す。要素が最初に出現する図面は、対応する参照番号の左端の数字によって示される。
[0017] 本明細書は、本発明の特徴を組み込んだ１つ又は複数の実施形態を開示している。開示された実施形態は、本発明を単に例示するものである。本発明の範囲は、開示された実施形態に限定されない。本発明は本明細書に添付された特許請求の範囲によって定義される。
[0018] 説明される実施形態、及び本明細書における「一実施形態」、「実施形態」、「例示の実施形態」などの言及は、説明される実施形態が特定の機能、構造、又は特徴を含み得るが、あらゆる実施形態が必ずしも特定の機能、構造、又は特徴を含むとは限らない。更にこうした語句は、必ずしも同じ実施形態に言及しているとは限らない。更に、特定の機能、構造、又は特徴が実施形態に関連して説明される場合、明示的に説明されているか否かにかかわらず、こうした機能、構造、又は特徴を他の実施形態に関連して実行することが当業者の知識の範囲内であることを理解されよう。
[0019] 様々な実施形態をより詳細に説明する前に、説明全体を通じて使用可能なある用語に関して更に説明を与えるものとする。
[0020] 「エッチ」又は「エッチング」という用語は、本明細書では、エッチが完了した後に材料の少なくとも一部が残るように、材料をパターニングする製作プロセスを一般的に説明するために使用される。例えば、シリコンをエッチングするプロセスは、シリコンの上のマスキング層（例えばフォトレジスト又はハード・マスク）をパターニングし、次いで、もはやマスキング層によって保護されていないシリコンの区域を除去するステップを含むことを理解されたい。したがって、マスクによって保護されているシリコンの区域は、エッチ・プロセスが完了した後も残ることになる。しかしながら他の例では、エッチングは、マスクは使用しないが、エッチ・プロセスが完了した後に材料の少なくとも一部が依然として残るプロセスを言い表す場合もある。
[0021] 上記の説明は、「エッチング」と「除去」という用語を区別するのに役立つ。材料をエッチングする場合、プロセスが完了した後に材料の少なくとも一部が残る。しかしながら「除去」は、エッチングを組み込んでいる可能性のある広義な用語とみなされる。
[0022] 本明細書における説明では、電界効果デバイスがその上に製作される基板の様々な領域に言及している。これらの領域が基板上のいずれにも存在し得ること、更に、領域が相互に排他的でない可能性があることを理解されたい。すなわちいくつかの実施形態では、１つ又は複数の領域の一部は重複する可能性がある。本明細書では、３つまでの異なる領域を説明しているが、基板上には任意数の領域が存在可能であること、及びあるタイプのデバイス又は材料を有する区域が指定可能であることを理解されたい。一般に、領域は、同様のデバイスを含む基板の区域を便宜的に説明するために使用され、説明する実施形態の範囲又は趣旨を限定するものではない。
[0023] 「堆積」又は「配設」という用語は、本明細書では材料の層を基板に印加する動作を記述するために使用される。こうした用語は、熱、成長、スパッタリング、蒸発、化学蒸着、エピタキシャル成長、電気めっきなどを含むが、これらに限定されない、任意の可能な層形成技法を記述することを意図する。
[0024] 本説明全体を通じて使用される「基板」という用語は、最も一般的にはシリコンであると考えられる。しかしながら基板は、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの、多彩な半導体材料のうちのいずれかとすることもできる。他の実施形態において、基板はガラス又はサファイア・ウェーハなどの非導電性とすることができる。
[0025] 本説明全体を通じて使用される「ポリ」という用語は、最も一般的には多結晶シリコンであると考えられる。ポリは、単一の単結晶とは対照的に複数の小結晶を含む。ポリはドープ可能であるか、又はその上に金属又は金属シリサイドを堆積させることができる。
[0026] 本明細書において、「ポリ」はゲート導体の一例として使用される。ゲートを形成するためには、当業者であれば明らかであるように、例えば金属、合金、他のドープ半導体、又は導電材料などの、他の導体が使用可能である。実施形態の説明での「ポリ」の使用は、限定的なものではない。
[0027] 不揮発性メモリ・セルは、ストレージ層内に電荷を配置するために例えばホット・キャリア注入を使用してプログラミングされる。プログラミング・プロセスを容易にするために高いドレイン電圧及びゲート電圧が使用され、メモリ・セルはプログラミング中に比較的高い電流を導通するため、低電圧又は低電力の適用例では望ましくない場合がある。
[0028] スプリット・ゲート・メモリ・セルは、選択ゲートがメモリ・ゲートの近隣に配置されるタイプの不揮発性メモリ・セルである。スプリット・ゲート・メモリ・セルのプログラミング中、選択ゲートは比較的低電圧でバイアスされ、ホット・キャリア注入に必要な垂直電界を提供するためにメモリ・ゲートのみが高電圧でバイアスされる。キャリアの加速は、ほとんどが選択ゲートの下のチャネル領域内で生じるため、選択ゲートの比較的低い電圧は結果として、従来のフラッシュ・メモリ・セルに比べてより効率的な水平方向のキャリア加速を生じさせる。これにより、プログラミング動作中、より低い電流及びより低い電力消費で、ホット・キャリア注入がより効率的になる。スプリット・ゲート・メモリ・セルは、ホット・キャリア注入以外の技法を使用してプログラミング可能であり、技法に応じて、プログラミング動作中、従来のフラッシュ・メモリ・セルに勝る利点は変わる場合がある。
[0029] 高速読み取り時間は、スプリット・ゲート・メモリ・セルの別の利点である。選択ゲートはメモリ・ゲートと直列であるため、メモリ・ゲートの消去状態はデプレッション・モードに近いか又はデプレッション・モードである（すなわち、ゼロ・ボルト未満のしきい値電圧Ｖｔ）。消去されたメモリ・ゲートがこうしたデプレッション・モードの場合、オフ状態の選択ゲートはチャネルがかなりの電流を導通するのを防ぐ。しきい値電圧がゼロに近いか又はゼロより低い消去状態である場合、消去状態とプログラム済み状態との間に妥当な読み取りマージンを依然として提供しながら、プログラム済み状態のしきい値電圧が非常に高い必要はない。したがって、読み取り動作時に選択ゲートとメモリ・ゲートの両方に印加される電圧は、供給電圧よりも低いか又は等しいとすることができる。したがって、供給電圧を高レベルに押し上げる必要がないため、読み取り動作がより速くなる。
[0030] 図１は、実施形態に従ったスプリット・ゲート不揮発性メモリ・セル１００の例を示す。メモリ・セル１００は、シリコンなどの基板１０２上に形成される。基板１０２は一般にｐ型又はｐ型ウェルであり、第１のドープされたソース／ドレイン領域１０４及び第２のドープされたソース／ドレイン領域１０６はｎ型である。しかしながら、基板１０２がｎ型であり、領域１０４及び１０６がｐ型であることも可能である。
[0031] メモリ・セル１００は、選択ゲート１０８及びメモリ・ゲート１１０という２つのゲートを含む。各ゲートは、良く知られた、例えばゲート構造を定義するために堆積及びエッチ技法によって形成される、ドープされたポリ層とすることができる。選択ゲート１０８は、誘電体層１１２の上に配設される。メモリ・ゲート１１０は、１つ又は複数の誘電体層を有する電荷トラップ誘電体１１４の上に配設される。一例において、電荷トラップ誘電体１１４は、３層スタックを集合的に作成するために、２つのシリコン二酸化物層の間に挟まれたシリコン窒化物層を含み、一般に「ＯＮＯ」と呼ばれる。他の電荷トラップ誘電体は、シリコンに富んだ窒化膜、又は、様々な化学量論におけるシリコン、酸素、及び窒素を含むがこれらに限定されない、任意の膜を含むことができる。選択ゲート１０８とメモリ・ゲート１１０との間に、２つのゲート間の電気的分離のために垂直誘電体１１６も配設される。いくつかの例では、垂直誘電体１１６及び電荷トラップ誘電体１１４は同じ誘電体であり、他の例では、一方の誘電体を他方の前に形成する（例えば、それらは異なる誘電体特性を有することができる）。したがって、垂直誘電体１１６は、電荷トラップ誘電体１１４と同じ膜構造を含む必要はない。ゲートが定義された後、領域１０４及び１０６は、例えばイオン注入技法を使用してドーパントを注入することによって作成される。領域１０４及び１０６は、各々に何の電位が印加されるかに応じて、スプリット・ゲート・トランジスタのソース又はドレインを形成する。スプリット・ゲート・トランジスタでは、相対的なバイアスとは無関係に、便宜上、領域１０４は一般にドレインと呼ばれ、領域１０６は一般にソースと呼ばれる。この説明は、一般的なスプリット・ゲート・アーキテクチャの全般的な概要を提供することを意味し、実際には、最終的なメモリ・セル１００を形成するために多くのより詳細なステップ及び層が提供されることを理解されよう。
[0032] 次に、メモリ・セル１００に関係する例示の書き込み、読み取り、及び消去の動作について説明する。メモリ・セル１００にビットを書き込むために、例えば約５ボルトの正電圧が領域１０６に印加される一方、領域１０４及び基板１０２は接地される。例えば約１．５ボルトの低い正電圧が選択ゲート１０８に印加される一方、例えば約８ボルトのより高い正電圧がメモリ・ゲート１１０に印加される。ソースとドレインの間のチャネル領域内で電子が加速されると、そのうちのいくつかは上方に注入されるのに十分なエネルギーを獲得し、電荷トラップ誘電体１１４内部にトラップされることになる。これは、高温電子注入と呼ばれる。電荷トラップ誘電体１１４の一例では、電子は電荷トラップ誘電体１１４の窒化層内でトラップされる。この窒化層は、一般に電荷トラップ層とも呼ばれる。電荷トラップ誘電体１１４内でトラップされた電荷は、様々な供給電圧が除去された後であっても、メモリ・セル１００内に「高」ビットを蓄える。
[0033] メモリ・セル１００内に蓄えられた電荷を「消去」して、メモリ・セル１００の状態を「低」ビットに戻すために、例えば約５ボルトの正電圧が領域１０６に印加される一方、領域１０４は浮動されるか又はあるバイアスにあり、選択ゲート１０８及び基板１０２は典型的には接地される。例えば約−８ボルトの高い負電圧がメモリ・ゲート１１０に印加される。メモリ・ゲート１１０と領域１０６との間のバイアス条件は、帯域間トンネリングを介してホールを生成する。生成されたホールには、メモリ・ゲート１１０の下の強い電界によって十分にエネルギーが与えられ、電荷トラップ誘電体１１４内へ上方に注入される。注入されたホールは、メモリ・セル１００を「低」ビット状態に効果的に消去する。
[0034] メモリ・セル１００の蓄積ビットを「読み取る」ために、選択ゲート、メモリ・ゲート、及び領域１０４の各々に、例えばゼロから３ボルトの間の低電圧が印加される一方で、領域１０６及び基板１０２は典型的には接地される。メモリ・ゲートに印加される低電圧は、「高」ビットを蓄える時にトランジスタをオンにするために必要なしきい値電圧と、「低」ビットを蓄える時にトランジスタをオンにするために必要なしきい値電圧との間で、この２つの状態を明確に区別するために、両方のしきい値電圧のほぼ中間にあるように選択される。例えば、「読み取り」動作中、低電圧の印加によって領域１０４と１０６との間にかなりの電流が流された場合、メモリ・セルは「低」ビットを保持し、「読み取り」動作中、低電圧の印加によって領域１０４と１０６との間にそれほどの電流が流されない場合、メモリ・セルは「高」ビットを保持する。
[0035] 図２は、半導体デバイス内の様々な金属層への接続を含むメモリ・セル１００の例示の回路図を示す。単一のメモリ・セル１００のみが示されているが、Ｘ及びＹの両方向の省略記号によって裏付けられるように、メモリ・セルのアレイはＸ及びＹの両方向に走る様々なラインによって接続することができる。この場合、使用されるビット・ライン（ＢＬ）及びソース・ライン（ＳＬ）に基づき、ビットの読み取り、書き込み、及び消去用に１つ又は複数のメモリ・セル１００を選択することができる。
[0036] 例示のソース・ライン（ＳＬ）はＸ方向に走り、第１の金属層（Ｍ１）内に形成される。ソース・ライン（ＳＬ）は、Ｘ方向に延在する行に沿って各メモリ・セル１００のドープ領域１０６と電気的に接続するために使用することができる。
[0037] 例示のビット・ライン（ＢＬ）はＹ方向に走り、第２の金属層（Ｍ２）内に形成される。ビット・ライン（ＢＬ）は、Ｙ方向に延在する列に沿って各メモリ・セル１００のドープ領域１０４と電気的に接続するために使用することができる。
[0038] 図２に示される回路接続は単なる例示であり、図示された以外の異なる金属層内で様々な接続が可能であることを理解されよう。更に、図示されていないが、メモリ・セル１００は複数のスタック層内に形成されるＺ方向にも配列可能である。
[0039] 図３は、同じ基板内にメモリ及び周辺回路の両方を含む例示の半導体デバイスを示す。この例では、基板１０２はコア領域３０２及び周辺領域３０４を含む。コア領域３０２は、前述と同様に動作可能な複数のメモリ・セル１００を含む。図３の断面図は単なる例示であり、コア領域３０２及び周辺領域３０４は基板１０２のいずれの区域にも配置可能であって、様々な異なる領域で構成可能であることを理解されたい。更に、コア領域３０２及び周辺領域３０４は、基板１０２の同じ一般区域内に存在可能である。
[0040] 周辺領域３０４は、レジスタ、キャパシタ、インダクタなど、並びにトランジスタなどの、集積回路構成要素を含むことができる。例示の実施形態では、周辺領域３０４は複数の高電圧トランジスタ３０６及び低電圧トランジスタ３０８を含む。一例では、高電圧トランジスタ３０６は、低電圧トランジスタ３０８とは別の基板１０２の領域内に存在する。高電圧トランジスタ３０６は、例えば２５ボルトまでの電圧を処理することが可能であり、低電圧トランジスタ３０８はより高速で動作するが、高電圧トランジスタ３０６ほどの高電圧では動作不可能である。実施形態において、低電圧トランジスタ３０８は高電圧トランジスタ３０６よりも短いゲート長さを有するように設計される。高電圧トランジスタ３０６は一般に、低電圧トランジスタ３０８のゲート誘電体よりも厚いゲート誘電体３１０を有するものと特徴付けられる。
[0041] 電荷トラップ・メモリを用いる場合、薄層が性能を向上させることから、ポリ薄層から低電圧トランジスタ３０８及びメモリ・セル１００を製造することが望ましい。しかしながら、半導体デバイスの製造が、一般に層の配設を含む一連のステップを生じさせることを考えると、低電圧トランジスタ３０８とは異なるポリ層から高電圧トランジスタ３０６を製造し、高電圧トランジスタ３０６に低電圧トランジスタ３０８と同じ厚みを有するよう強いることは非現実的であろう。薄さが低電圧トランジスタ３０８の性能を向上させる場合、薄さによってトランジスタ３０６及び３０８は依然として注入浸透の影響を受けやすいままである可能性がある。特に高電圧トランジスタ３０６は、低濃度ドープのドレイン及びソースを形成するために高エネルギー注入を受け取る。高エネルギー注入は、注入の種類に応じて、しばしば８０，０００電子ボルト以上で実行される。高電圧トランジスタ３０６内で低濃度ドープのドレインを形成するための高エネルギー注入は、薄いポリの厚み全体に浸透し、ポリ・ゲートの下のトランジスタ・チャネル領域のドーピング・プロファイルに悪影響を及ぼす可能性がある。ポリ薄層の厚みは４０ナノメートル（ｎｍ）から１００ｎｍであり得、好ましくは８０ｎｍである。薄いポリを保護するための一手法は、その全体が参照により本明細書に組み込まれた、「Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｇａｔｅ Ｆｏｒｍａｔｉｏｎ」という名称の同時係属出願第１３／７１５７３９号に記載されている。
[0042] しかしながら、同時係属出願の手法は、高エネルギー注入に対して保護するためにハード・マスクを使用する。同時係属出願の手法は、高電圧トランジスタ３０６を作成するために３つのブランケット・レジスト・プロセスも使用した（すなわち、低電圧トランジスタ３０８をエッチングするためのブランケット・レジストは４番目のブランケット・レジストとなる）。ハード・マスク又はブランケット・レジストのうちの１つを回避することができれば、大幅なコスト節約になり得る。ハード・マスクを有さないもう１つの製造利点は、ポリがより薄くなるにつれて、適切なハード・マスク手法を高度な論理プロセス・フローに適合させることがより困難になることである。
[0043] 図４Ａ〜４Ｊは、本発明の実施形態に従った半導体デバイス４００を形成するための例示の製作プロセスを集合的に示している。本開示が与えられた当業者であれば理解されるように、様々な層及び構造は必ずしも一定の縮尺で描かれていないこと、及び、本明細書で図示及び説明されるステップ間で他の処理ステップが実行可能であることを理解されたい。
[0044] 通常の当業者であれば明らかであるように、図４Ａのステップに先立ち、層の配設、マスキング、ストリッピングなどの、基板４０２上に構造を作成するための多くのステップが必要である。
[0045] 図４Ａは、シリコンなどを含む基板４０２とその内部に形成された浅いトレンチ分離４０４とを示している。ポリ層４０８が基板４０２上に形成される。ポリ層４０８はゲート層の例である。フォトレジスト・マスク４０６の２つのインスタンスが、ポリ層４０８上にパターニングされる。フォトレジストを形成するための方法の１つは、ブランケット・レジスト上でスピンし、フォトマスクを使用してブランケット・レジストのあるセクションを紫外線に露光した後、ブランケット・レジストに現像液を塗布することである。
[0046] 別の実施形態において、ゲート層は金属層を含むことができる。金属層を採用する実施形態では、金属層を配設する前にポリ層を配設することができる。このポリ層は、その後のステップで金属ゲートによって置き換えられる犠牲ゲートとして働くことができる。金属ゲートを作成するための一手法は、その全体が参照により本明細書に組み込まれた、「Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ ｗｉｔｈ Ｐｏｌｙ Ｍｅｔａｌ Ｇａｔｅ」という名称の同時係属出願第１１／７３５２４１号に記載されている。
[0047] 図４Ｂによって示されるように、例えば、フォトレジスト・マスク４０６によって保護されていないポリ層４０８の部分を除去するためにエッチングが使用される。エッチングは、ソース、ドレイン、及び書き込みを用いて低電圧トランジスタ４１０として働くことが可能なポリのセクションを画定する。次いで、フォトレジスト４０６がストリップされる。
[0048] 別の実施形態において、低電圧トランジスタ４１０が代わりにメモリ・セルとして働くことができる。低電圧トランジスタ４１０の代わりにメモリ・セルを作成するためには、ポリ層４０８を配設する前に、基板４０２の領域上に誘電体を配設することが好ましい。低電圧トランジスタ４１０の下に誘電体が存在した場合、低電圧トランジスタ４１０は選択ゲートとして働くことができる。同時係属出願第１３／７１５７３９号に記載されているように、ＯＮＯなどの電荷トラップ層を追加し、その後更にポリ層を追加して、メモリ・セルを完成するためのメモリ・ゲートを形成することができる。この手法は、メモリ基板領域として第１の基板領域を形成する例である。
[0049] 別の実施形態において、同時係属出願第１３／７１５７３９号に記載されているように、低電圧トランジスタ４１０と同じ基板４０２の領域内にメモリ・セルを形成することができる。この手法は、メモリ及び低電圧領域の組み合わせとして第１の基板領域を形成する例である。こうした第１の基板領域は、図４Ｂに示された領域よりも大きいことが可能である。
[0050] 図４Ｃによって示されるように、第２のフォトレジスト・マスク４１２が配設される。第２のフォトレジスト・マスク４１２を印加する１つの方法は、スピンコーティングである。
[0051] 図４Ｄによって示されるように、例えば、フォトレジスト・マスク４１２によって保護されていないポリ層４０８の部分を除去するためにエッチングが使用される。エッチングは、ソース、ドレイン、及び書き込みを用いて高電圧トランジスタ４１４として働くことが可能なポリのセクションを画定する。
[0052] 図４Ｅによって示されるように、低濃度ドープのソース及びドレイン領域４１６が高電圧トランジスタ４１４に隣接して注入される。低濃度ドープ領域４１６は、好ましくは高電圧トランジスタ４１４の縁部から、或いは高電圧トランジスタ４１４のわずかに下から形成され、浅いトレンチ分離４０４へと延在する。ソース及びドレイン領域４１６は、ｎ型の低濃度ドープ・ドレイン領域（すなわちｎ−導電型ドーパントを使用する）、又はｐ型の低濃度ドープ・ドレイン領域（すなわちｐ−導電型ドーパントを使用する）とすることができる。ドープされた領域のソース又はドレインとしての状況は、部分的に、後に製造プロセスで一般的に形成される電気接続によって決定される。したがって、本出願ではソース領域とドレイン領域を区別しているが、この２つは交換可能とみなすことができる。
[0053] 図４Ｆによって示されるように、フォトレジスト・マスク４１２がストリップされる。このステップでフォトレジスト・マスク４１２を除去することの一利点は、図４Ｄでのエッチング用、並びに再度、図４Ｅでの低濃度ドープのソース及びドレイン領域の注入用の両方に、フォトレジスト・マスク４１２を再使用できることである。
[0054] 図４Ｇによって示されるように、第３のフォトレジスト・マスク４１８が配設される。
[0055] 図４Ｈによって示されるように、例えば、フォトレジスト・マスク４１８によって保護されていないポリ層４０８の部分を除去するためにエッチングが使用される。エッチングは、ソース、ドレイン、及び書き込みを用いて第２の高電圧トランジスタ４２０として働くことが可能なポリのセクションを画定する。
[0056] 図４Ｉによって示されるように、第２のセットの低濃度ドープのソース及びドレイン領域４２２が第２の高電圧トランジスタ４２０に隣接して注入される。第２のセットの低濃度ドープ領域４２２は、好ましくは第２の高電圧トランジスタ４２０の縁部から、或いは第２の高電圧トランジスタ４２０のわずかに下から形成され、浅いトレンチ分離４０４へと延在する。第２のセットの低濃度ドープ領域４２２は、第１のソース及びドレイン領域４１６に対する相補導電型であることが好ましい。例えば、第１のソース及びドレイン領域４１６がｐ型の低濃度ドープ領域（すなわちｐ−導電型ドーパントを使用する）である場合、第２のセットの低濃度ドープ領域４２２はｎ型の低濃度ドープ領域（すなわちｎ−導電型ドーパントを使用する）である。
[0057] 図４Ｊによって示されるように、フォトレジスト・マスク４１８はストリップされる。第２のフォトレジスト・マスク４１２と同様に、第３のフォトレジスト・マスク４１８は、高電圧トランジスタ４２０のエッチング用、及び低濃度ドープのソース及びドレイン領域４２２の注入用に使用されてきている。
[0058] 最も左の浅いトレンチ分離４０４Ａの左側までの基板４０２の領域が、第１の基板領域の例である。この基板領域内の低電圧トランジスタ４１０が、第１のゲートの例である。ポリ層４０８がポリ薄層の例である。最も左の浅いトレンチ分離４０４Ａの右側までの基板４０２の領域が、第２の基板領域の例である。第１の高電圧トランジスタ４１４が第２のゲートの例である。第１の高電圧トランジスタ４１４に隣接する低濃度ドープのソース及びドレイン領域４１６が、第２のゲートに実質的に隣接する第１のソース及びドレイン領域の例である。第２の高電圧トランジスタ４２０が、第２の基板領域内の第３のゲートの例である。第２の高電圧トランジスタ４２０に隣接する低濃度ドープのソース及びドレイン領域４２２が、第３のゲートに実質的に隣接する第２のソース及びドレイン領域の例である。
[0059] 図４Ｊのステップに続き、従来の製造ステップが実行可能である。これらのステップは、高電圧トランジスタ４１４及び４２０並びに低電圧トランジスタ４１０のための、スペーサ、低エネルギーのソース及びドレイン注入を含むことができる。追加のステップは、シリサイド、金属間誘電体層、接点、金属などを含む。
[0060] 図４Ｊは特定数のトランジスタ４１０、４１４、及び４２０が形成されることを示しているが、その他の恐らくはより多数のこれらのトランジスタが、このプロセスに従って形成可能である。更に、同時係属出願第１３／７１５７３９号に記載されたプロセスのうちの１つに従って、メモリ・セルを形成することも可能である。
[0061] 図４Ａ〜４Ｊに示された方法の代替方法では、低電圧トランジスタ４１０が形成される前に高電圧トランジスタ４１４及び４２０を形成することができる。実際には、図４Ａ及び４Ｂのステップが方法の終わりに移動されることになる。
[0062] 図４Ａ〜４Ｊを参照しながら説明した技法は、アナログ半導体設計にも適用可能である。特に、高エネルギー注入から薄いポリを保護するためにフォトレジストを使用することは、演算増幅器などのアナログ回路と関係している可能性があり、高エネルギー注入を使用して増幅された電力量を導通することになるトランジスタを形成することが可能であるが、薄いポリは差動増幅器の応答時間を向上させることが望ましい場合がある。
[0063] 以上、本発明の実施形態について、指定された機能の実装及びそれらの関係を示す機能構築ブロックの助けを借りて説明してきた。これらの機能構築ブロックの境界は、本明細書では説明の便宜上、任意に画定されている。指定された機能及びそれらの関係が適切に実行される限り、代替の境界が画定可能である。
[0064] 特定の実施形態の前述の説明は、当業者の知識を適用することによって、他者が、本発明の一般概念から逸脱することなく、過度の実験なしに、こうした特定実施形態を容易に修正すること及び／又は様々な適用範囲に適合させることが可能であるように、本発明の一般的な性質を完全に明らかにするものである。したがって、こうした適合及び修正は、本明細書で提示される教示及び指導に基づき、開示された実施形態の等価物の意味及び領域内にあることが意図される。本明細書の用語又は表現が当業者によって教示及び指導に照らして解釈されるように、本明細書の表現及び用語は限定ではなく説明を目的とするものであることを理解されよう。
[0065] 本発明の広がり及び範囲は、前述の例示の実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲及びそれらの等価物に従ってのみ定義されるべきである。

Claims (20)

  1. 第１基板領域及び第２基板領域を含む半導体デバイスを製造する方法であって、
    前記第１及び第２基板領域上にゲート層を配設することと、
    前記ゲート層から前記第１基板領域内に第１ゲートを形成することと、
    前記ゲート層から前記第２基板領域内に第２ゲートを形成することと、
    前記第２ゲートに実質的に隣接する第１ソース及びドレイン領域を形成することと、
    前記ゲート層から前記第２基板領域内に第３ゲートを形成することと、
    前記第３ゲートに実質的に隣接する第２ソース及びドレイン領域を形成することと、
    を含み、
    前記第２ソース及びドレイン領域は前記第１ソース及びドレイン領域に対する相補導電型であり、前記第３ゲートは前記第１ソース及びドレイン領域が形成された後に形成される、
    方法。
  2. 前記第１ゲートを前記第２及び第３ゲートの後に形成することを更に含む、請求項１に記載の方法。
  3. 前記第２基板領域を高電圧基板領域として形成することを更に含む、請求項１に記載の方法。
  4. 前記第１ソース及びドレイン領域を低濃度ドープ・ドレインとして形成することを更に含む、請求項１に記載の方法。
  5. 前記ゲート層として多結晶シリコンを配設することを更に含む、請求項１に記載の方法。
  6. 前記ゲート層として金属を、又はフロー内でその後金属ゲートによって置き換えられる犠牲ゲート用のポリ層を、配設することを更に含む、請求項１に記載の方法。
  7. 前記第１基板領域を、低電圧基板領域、又はメモリ基板領域、又はメモリ及び低電圧領域の組み合わせとして形成することを更に含む、請求項１に記載の方法。
  8. 前記第１ゲート、前記第２ゲート、及び前記第３ゲートを、同じ物理的厚み及び材料を有するとして形成することを更に含む、請求項１に記載の方法。
  9. 前記第１と第２基板領域間に浅いトレンチ分離を形成することを更に含む、請求項１に記載の方法。
  10. 前記第２ゲートを定義するためにマスクを配設すること、及び、前記第１ソース及びドレイン領域を形成した後に前記マスクを除去することを更に含む、請求項１に記載の方法。
  11. 前記第１ソース及びドレイン領域を形成する前に、前記第１ゲート及び前記第３ゲートのうちの少なくとも１つの上にレジストを配設すること、及び、前記第１ソース及びドレイン領域が形成されるまで前記レジストを適所に残しておくことを更に含む、請求項１に記載の方法。
  12. 第１基板領域及び第２基板領域を有する半導体デバイスであって、
    前記第１基板領域内の第１ゲートと、
    前記第２基板領域内の第２ゲートと、
    前記第２基板領域内の第３ゲートと、
    前記第２ゲートに実質的に隣接する第１ソース及びドレイン領域と、
    前記第３ゲートに実質的に隣接する第２ソース及びドレイン領域と、
    を備え、
    前記第２ソース及びドレイン領域は前記第１ソース及びドレイン領域に対する相補導電型であり、前記第２ゲート及び前記第３ゲートは、前記第１ゲートが耐えるように構成されるよりも多くの、同量の電圧に耐えるように構成され、
    前記第１ドレイン領域は前記第３ゲートよりも古い、
    半導体デバイス。
  13. 前記第２及び第３ゲートは高電圧ゲートを含む、請求項１２に記載の半導体デバイス。
  14. 前記第１ソース及びドレイン領域は低濃度ドープ・ドレインを含む、請求項１２に記載の半導体デバイス。
  15. 前記第２ゲートは多結晶シリコンを含む、請求項１２に記載の半導体デバイス。
  16. 前記第２ゲートは金属を含む、請求項１２に記載の半導体デバイス。
  17. 前記第１ゲートは、論理ゲート、又はメモリ基板領域、又はメモリ及び低電圧領域の組み合わせを含む、請求項１２に記載の半導体デバイス。
  18. 前記第１ゲート、前記第２ゲート、及び前記第３ゲートは、各々同じ物理的厚み及び材料を有する、請求項１２に記載の半導体デバイス。
  19. 前記第１と第２基板領域間に浅いトレンチ分離を更に備える、請求項１２に記載の半導体デバイス。
  20. 第１基板領域及び第２基板領域を含む半導体デバイスを製造する方法であって、
    前記第１及び第２基板領域上にポリ薄層を配設することと、
    前記ポリ薄層から前記第１基板領域内に第１ゲートを形成することと、
    前記第１基板領域及び第２基板領域の両方にまたがって、前記ポリ薄層上に第１フォトレジスト・マスクを配設することと、
    前記第１フォトレジスト・マスクを介して前記第２基板領域内に第２ゲートをエッチングすることと、
    前記フォトレジスト・マスクが前記第１及び第２の両方の基板領域内の前記ポリを保護する間、前記第１フォトレジスト・マスクを介して第１高エネルギー注入を実行することと、
    前記第１フォトレジスト・マスクを除去することと、
    前記第１基板領域及び前記第２基板領域の両方にまたがって、前記ポリ薄層上に第２フォトレジスト・マスクを配設することと、
    前記第２フォトレジスト・マスクを介して前記第２基板領域内に第３ゲートをエッチングすることと、
    前記フォトレジスト・マスクが前記第１及び第２の両方の基板領域内の前記ポリを保護する間、前記第２フォトレジスト・マスクを介して第２高エネルギー注入を実行することと、
    前記第２フォトレジスト・マスクを除去することと、
    を含む、方法。
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