JP6531040B2 - メモリファーストプロセスフロー及び装置 - Google Patents

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Description

[0001] 本開示は概して、改良された半導体装置と、そのような半導体装置を製造する方法及び装置とに関する。
[0002] フラッシュメモリは、たとえメモリへの電力が取り除かれても記憶されたデータが保持されることを可能にする。フラッシュメモリセルは、電界効果トランジスタ（ＦＥＴ）の電気的に絶縁されたフローティングゲートに電荷を記憶することにより、又はＦＥＴのコントロールゲートの下にある誘電体層に電荷を記憶することにより、データを記憶する。記憶された電荷はＦＥＴの閾値を制御し、それによってフラッシュメモリセルのメモリ状態を制御する。
[0003] フラッシュメモリセルは一般に、電荷キャリアをフローティングゲートに、又はコントロールゲートの下にある誘電体層の電荷トラップサイトに注入するホットキャリア注入を用いてプログラムされる。プログラミングプロセスを加速するためには、高いドレイン電圧及びゲート電圧が用いられる。したがって、フラッシュメモリセルはプログラミングの際、高電流を通電させるが、これは低電圧及び低電力用途においては望ましくない。
[0004] スプリットゲートセルは、フラッシュメモリセルの一種であって、選択ゲートがメモリゲートに隣接して配置されており、ホットキャリアに基づくプログラム動作の際に低電流を提供する。スプリットゲートセルのプログラミングにあたっては、選択ゲートは比較的低い電圧でバイアスされ、メモリゲートのみが高い電圧でバイアスされてホットキャリア注入に必要な垂直電界を提供する。キャリアの加速はほとんどが選択ゲートの下のチャネル領域において発生するため、その領域の上方にある選択ゲートの比較的低い電圧は、従来のメモリセルと比較して、水平方向により効率的なキャリア加速をもたらす。これがプログラム動作に際して低電流及び低電力消費でのホットキャリア注入をより効率的にする。スプリットゲートセルはホットキャリア注入以外の技術を用いてプログラムされてもよく、従来のフラッシュメモリセルに対するプログラミング動作中の利点は技術に応じて変化し得る。
[0005] スプリットゲートセルの別の利点は、速い読み出し時間である。選択ゲートはメモリゲートと直列であるため、メモリゲートの消去状態は空乏モード（depletion mode）に近いか又は空乏モードであり得る（すなわち、ゼロボルト未満の閾値電圧Ｖｔ）。消去されたメモリゲートがそのような空乏モードである場合でも、オフ状態の選択ゲートが、チャネルが実質的な電流を導通するのを防ぐ。消去状態の閾値電圧はゼロ又はゼロ未満であることから、プログラム状態の閾値電圧は非常に高い必要はなく、しかも消去状態とプログラム状態との間に適度な読み出しマージンを提供する。結果としてもたらされる、読み出し動作時に選択ゲート及びメモリゲートの両方に印加される電圧は、電源電圧未満であるか又は電源電圧に等しい。したがって、電源電圧をより高いレベルまでポンプする必要がないため、読み出し動作がより高速になる。
[0006] また、複数の電界効果デバイスをメモリセルと同一の基板上にモノリシックに組み込んで、改善された効率、安全性、機能性、及び信頼性を提供することも、ますます一般的になってきている。そのため、多くのプロセスは、標準的なＣＭＯＳ製造に準拠するべく調整されている。例えば、スプリットゲートセルを有するチップは、様々な論理及び電力制御プロセスを行うために、他の電界効果デバイスも備え得る。
[0007] こうした他の電界効果デバイスは高速動作用に調整されたトランジスタを含んでもよく、その一方で、他のトランジスタは標準よりも高い動作電圧に対処するよう調整される。しかしながら、両者をスプリットゲートセルとともに同一の基板上に組み込むことは、各々が異なる製造パラメータを要することから、挑戦的である。よって、改善された性能、費用、及び製造可能性を備えた、これらのスプリットゲートセル及び他の電界効果デバイスを集積するための装置及び方法が必要である。
[0008] 半導体装置が提供される。実施形態によれば、半導体装置は、半導体装置の第１の領域に配設されたメモリゲートを備える。メモリゲートは、例えば、電荷トラップ誘電体の上に配設された多結晶シリコン（「ポリ」）から形成された第１のゲート導体層を備えていてもよい。選択ゲートは、半導体装置の第１の領域に、メモリゲートの側壁に隣接して配設されてもよい。メモリゲートの側壁と選択ゲートとの間には側壁誘電体が配設されてもよい。また、装置は、半導体装置の第２の領域に配設され第１のゲート導体層を備える論理ゲートを備えていてもよい。
[0009] 第１の領域及び第２の領域を有する半導体装置の製造方法が提供される。この方法によれば、第２の領域がマスクされ、第１の領域の電荷トラップ誘電体の上方にゲート導体の層が配設される。ゲート導体層はメモリゲートを形成するようにエッチングされてもよい。メモリゲートの側壁には側壁誘電体が配設されてもよく、ゲート導体の第２の層が形成されてもよい。ゲート導体の第２の層は、その後、メモリゲートの側壁に隣接する選択ゲートを形成するようにエッチングされてもよい。次に、第１の領域がマスクされ、論理ゲートが半導体装置の第２の領域に形成され得る。
[0010] 本発明の実施形態のさらなる特徴及び利点、ならびに本発明の様々な実施形態の構造及び動作を、添付の図面を参照して以下に詳細に説明する。本発明は本明細書に記載の特定の実施形態に限定されないことに注意されたい。そのような実施形態は、本明細書においては、単なる例示の目的でのみ提示されている。本明細書に含まれる教示に基づけば、関連技術の当業者には、追加的な実施形態が明らかになるであろう。
[0011] 次に、本発明の実施形態を、単なる例として、添付の概略図を参照して説明する。図面において、対応する参照記号は対応する部分を示す。また、添付の図面は、本明細書に組み込まれるとともにその一部を形成し、本発明の実施形態を説明するもので、さらに、記載内容と併せて、本発明の原理を説明するとともに、関連技術の当業者が本発明を製造及び実施することができるようにする働きをする。
[0012] 様々な実施形態によるスプリットゲートメモリセルの断面を表す。 [0013] 様々な実施形態によるメモリアレイのメモリセルの回路図。 [0014] 様々な実施形態による半導体装置の断面を表す。 [0015] 様々な実施形態によるメモリ装置の機能ブロック図。 [0016] 様々な実施形態によるメモリ装置の製造中の様々な時点における断面を表す。 [0016] 様々な実施形態によるメモリ装置の製造中の様々な時点における断面を表す。 [0016] 様々な実施形態によるメモリ装置の製造中の様々な時点における断面を表す。 [0016] 様々な実施形態によるメモリ装置の製造中の様々な時点における断面を表す。 [0016] 様々な実施形態によるメモリ装置の製造中の様々な時点における断面を表す。 [0016] 様々な実施形態によるメモリ装置の製造中の様々な時点における断面を表す。 [0016] 様々な実施形態によるメモリ装置の製造中の様々な時点における断面を表す。 [0016] 様々な実施形態によるメモリ装置の製造中の様々な時点における断面を表す。 [0016] 様々な実施形態によるメモリ装置の製造中の様々な時点における断面を表す。 [0017] 様々な実施形態によるメモリ装置の製造中の様々な時点における断面を表す。 [0017] 様々な実施形態によるメモリ装置の製造中の様々な時点における断面を表す。 [0017] 様々な実施形態によるメモリ装置の製造中の様々な時点における断面を表す。 [0017] 様々な実施形態によるメモリ装置の製造中の様々な時点における断面を表す。 [0018] 様々な実施形態による半導体装置の製造方法を表すフローチャート。 [0019] 様々な実施形態による半導体装置の製造方法を表すフローチャート。 [0020] 様々な実施形態による半導体装置の製造方法を表すフローチャート。 [0021] 様々な実施形態による半導体装置の製造方法を表すフローチャート。 [0022] 様々な実施形態によるメモリ装置の製造中の様々な時点における断面を表す。 [0022] 様々な実施形態によるメモリ装置の製造中の様々な時点における断面を表す。 [0022] 様々な実施形態によるメモリ装置の製造中の様々な時点における断面を表す。 [0022] 様々な実施形態によるメモリ装置の製造中の様々な時点における断面を表す。 [0022] 様々な実施形態によるメモリ装置の製造中の様々な時点における断面を表す。
[0023] 本発明の実施形態の特徴及び利点は、以下に記載の詳細な説明と図面とから、より明らかになるであろう。図面中、同一の参照番号は概して、同一、機能的に類似、及び／又は構造的に類似の要素を示す。
[0024] 本明細書は、本発明の特徴を盛り込んだ１つ以上の実施形態を開示する。開示される実施形態は単に本発明を例示しているに過ぎない。本発明の範囲は開示される実施形態に限定されるものではない。本発明は、本明細書に添付の特許請求の範囲によって定義される。
[0025] 記載された実施形態、及び本明細書における「１つの実施形態」、「一実施形態」、「実施形態例」等の言及は、記載された実施形態が特定の特徴、構造、又は特性を備え得ることを示すが、必ずしもすべての実施形態がその特定の特徴、構造、又は特性を備えていなくてもよい。また、そのような言い回しは必ずしも同一の実施形態を参照していない。さらに、ある実施形態に関連してある特定の特徴、構造、又は特性が記載されているときには、明記されているか否かを問わず、そのような特徴、構造、又は特性を他の実施形態に関連して実施することは、当業者の知識の範囲内にあるものと解される。
[0026] 様々な実施形態をより詳細に記載する前に、明細書の全体を通じて用いられ得る特定の用語に関して説明を行う。
[0027] 「エッチングする」または「エッチング」という用語は、本明細書においては概して、材料を、エッチングの完了後にその材料の少なくとも一部が残るようにパターニングする製造プロセスを説明するために用いられる。例えば、シリコンをエッチングするプロセスは、シリコンの上方のマスキング層（例えばフォトレジスト又はハードマスク）をパターニングするステップと、次いでシリコンの、もはやマスキング層によって保護されていない区域を除去するステップと、を伴うものと理解されるべきである。したがって、シリコンの、マスクにより保護されている区域は、エッチングプロセスが完了した後も残るであろう。しかしながら、別の例においては、エッチングとは、マスクを用いないが、それでもやはりエッチングプロセスが完了した後に材料の少なくとも一部を残すプロセスのことも指す。
[0028] 上記の記載は、「エッチング」という用語を「除去」という用語と区別する働きをするものである。ある材料をエッチングするときには、少なくともその材料の一部が、プロセスが完了した後も残る。対照的に、ある材料を除去するときには、その材料の実質的にすべてがプロセスにおいて除去される。もっとも、いくつかの実施形態においては、「除去」はエッチングを組み込み得る広範な用語であるものと考えられる。
[0029] 本明細書中の記載においては、基板の、電界効果素子が製造される様々な領域について言及されている。これらの領域は基板上のどこに存在してもよく、また、これらの領域は相互排他的であるとは限らないことが理解されるべきである。すなわち、いくつかの実施形態においては、１つ以上の領域の部分が重複してもよい。本明細書には最大で３つの異なる領域が記載されているが、基板上には任意の数の領域が存在してもよく、特定の種類の素子又は材料を有する区域を指定してもよいことが理解されるべきである。一般に、領域とは、基板の、類似の素子を含む区域を便利に記載するために用いられ、記載される実施形態の範囲又は精神を限定すべきものではない。
[0030] 「堆積させる」又は「配設する」という用語は、本明細書においては、材料の層を基板に適用するという行為を説明するために用いられる。そのような用語は、熱成長、スパッタリング、蒸着、化学気相堆積、エピタキシャル成長、電気めっきなどを含むがこれらに限られない任意の可能な層形成技術を表すことを意図されている。例えば、様々な実施形態によれば、堆積は任意の適切な周知の方法によって行われてもよい。例えば、堆積は、基板上に材料を成長させ、被覆し、又は転写する任意のプロセスを備え得る。いくつかの周知の技術には、数ある中でも特に、物理気相蒸着（ＰＶＤ）、化学気相堆積（ＣＶＤ）、電気化学堆積（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）、原子層堆積（ＡＬＤ）、及びプラズマＣＶＤ（ＰＥＣＶＤ）がある。
[0031] 説明の全体を通じて用いられる「基板」は、最も一般的にはシリコンであるものと考えられる。しかしながら、基板は、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどといった多岐にわたる半導体材料のいずれであってもよい。他の実施形態においては、基板は、ガラス又はサファイアウェーハのように、電気的に非伝導性であってもよい。
[0032] 本明細書において、「マスク」とは、材料の非マスク部分の選択的な除去（例えばエッチング）を可能にする任意の適当な材料を含み得る。いくつかの実施形態によれば、マスク構造は、ポリ（メタクリル酸メチル）（ＰＭＭＡ）、ポリ（メチルグルタルイミド）（ＰＭＧＩ）、フェノールホルムアルデヒド樹脂、適当なエポキシなどのようなフォトレジストを備え得る。
[0033] そのような実施形態をより詳細に説明する前に、メモリセル例及び本実施形態が実装され得る環境の例を提示するのが有益である。
[0034] 図１は、スプリットゲート不揮発性メモリセル１００の一例を表す。メモリセル１００は、シリコンなどの基板１０２の上に形成されている。基板１０２は一般的にはｐ型又はｐ型ウェルであり、その一方で第１のドープされたソース／ドレイン領域１０４及び第２のドープされたソース／ドレイン領域１０６はｎ型である。もっとも、基板１０２をｎ型とし、領域１０４及び１０６をｐ型とすることもまた可能である。
[0035] メモリセル１００は２つのゲート、選択ゲート１０８及びメモリゲート１１０を備える。各ゲートは、例えばゲート構造を定義するための周知の堆積及びエッチング技術によって形成された、ドープされたゲート導体層であってもよい。選択ゲート１０８は誘電体層１１２の上に配設されている。メモリゲート１１０は、１つ以上の誘電体層を有する電荷トラップ誘電体１１４の上に配設されている。一例においては、電荷トラップ誘電体１１４は、２つの二酸化シリコン層の間に挟まれた電荷トラップ窒化シリコン層を備え、まとめて一般に“ＯＮＯ”と称される三層積層構造を作り出す。他の電荷トラップ誘電体は、シリコンリッチ窒化膜、又は様々な化学量論のシリコン、酸素、及び窒素を含むがこれらに限られない任意の膜を備え得る。選択ゲート１０８とメモリゲート１１０との間には、これら２つのゲートの間の電気的な絶縁のための垂直誘電体１１６も配設される。いくつかの例においては垂直誘電体１１６と電荷トラップ誘電体１１４とは同一の誘電体であるが、他の例では一方を他方の前に形成する（例えばこれらは異なる誘電特性を有し得る）。したがって、垂直誘電体１１６は電荷トラップ誘電体１１４と同一の膜構造を備えていなくてもよい。領域１０４及び１０６は、例えばイオン注入技術を用いてドーパントを注入することによって作り出される。領域１０４及び１０６は、各々にどんな電位が印加されるかに応じて、スプリットゲートトランジスタのソース又はドレインを形成する。スプリットゲートトランジスタにおいては、便宜のため、相対的なバイアスとは無関係に、領域１０４を一般にドレインと称し、領域１０６を一般的にソースと称する。この説明は一般的なスプリットゲートアーキテクチャの総合的な概観を提供することを意図したものであり、実際の運用においては、多くのより詳細なステップ及び層が提供されて最終的なメモリセル１００を形成されることが理解されるべきである。
[0036] 次に、メモリセル１００と関連する書き込み、読み出し、及び消去動作の一例を説明する。メモリセル１００にビットを書き込むためには、例えば、約５ボルトの正の電圧が領域１０６に印加され、その一方で領域１０４及び基板１０２は接地される。例えば約１．５ボルトの低い正の電圧が選択ゲート１０８に印加されると同時に、例えば約８ボルトの高い正の電圧がメモリゲート１１０に印加される。ソースとドレインとの間のチャネル領域で電子が加速されるとき、そのうちいくらかは、上方に注入され電荷トラップ誘電体１１４内にトラップされるのに十分なエネルギを得るであろう。これはホット電子注入として知られている。電荷トラップ誘電体１１４の一例においては、電子は電荷トラップ誘電体１１４の窒化物層内に捕捉される。この窒化物層は、一般的に電荷トラップ層とも称される。電荷トラップ誘電体１１４内に補足された電荷は、様々な電源電圧が除去された後でも、メモリセル１００内に「高い」ビットを記憶する。
[0037] メモリセル１００内に記憶された電荷を「消去」してメモリセル１００の状態を「低い」ビットに戻すためには、領域１０６には例えば約５ボルトの正の電圧が印加され、その一方で領域１０４は浮遊されるか又は一定のバイアスであり、選択ゲート１０８及び基板１０２は典型的には接地される。メモリゲート１１０には例えば約−８ボルトの高い負の電圧が印加される。メモリゲート１１０と領域１０６との間のバイアス状態は、バンド間トンネリングによりホールを発生させる。発生されたホールはメモリゲート１１０の下の強電界により十分にエネルギを与えられ、電荷トラップ誘電体１１４へと上方に注入される。注入されたホールがメモリセル１００を効果的に消去して「低い」ビット状態とする。
[0038] メモリセル１００の記憶されたビットを「読み出す」ためには、選択ゲート、メモリゲート、及び領域１０４の各々に、例えば０乃至３ボルトの範囲内の低い電圧が印加され、領域１０６及び基板１０２は典型的には接地される。メモリゲートに印加される低い電圧は、「高い」ビットを記憶するときにトランジスタをオンにするのに必要な閾値電圧と「低い」ビットを記憶するときにトランジスタをオンにするのに必要な閾値電圧との間で等距離にあるように選択されて、この２つの状態を明確に区別する。例えば、「読み出し」動作中の低い電圧の印加が領域１０４と１０６との間での実質的な電流の流れを引き起こした場合には、メモリセルは「低い」ビットを保持し、「読み出し」動作中の低い電圧の印加が領域１０４と１０６との間での実質的な電流の流れを引き起こさない場合には、メモリセルは「高い」ビットを保持する。
[0039] 図２は、半導体装置の様々な金属層への接続を含むメモリセル１００を備えた回路図例２００を示す。単一のメモリセル１００しか図示されてはいないが、Ｘ方向及びＹ方向の省略符号によって明示されるように、Ｘ方向及びＹ方向に延びる様々な線によってメモリセルのアレイが接続されていてもよい。このようにすれば、１つ以上のメモリセル１００が、用いられるビット線（ＢＬ）及びソース線（ＳＬ）に基づいて、ビットを読み出し、書き込み、及び消去するために選択され得る。
[0040] ソース線（ＳＬ）例は、Ｘ方向に沿って延び、第１の金属層（Ｍ１）に形成されている。ソース線（ＳＬ）は、Ｘ方向に延伸する行に沿って各メモリセル１００のドープされた領域１０６との電気的接続を行うために用いられてもよい。
[0041] ビット線例（ＢＬ）は、Ｙ方向に沿って延び、第２の金属層（Ｍ２）に形成されている。ビット線（ＢＬ）は、Ｙ方向に延伸する列に沿って各メモリセル１００のドープされた領域１０４との電気的接続を行うために用いられてもよい。
[0042] 図２に示す回路接続は例に過ぎず、様々な接続が図示されたものとは異なる金属層において行われ得ることが理解されるべきである。また、図示しないが、メモリセル１００は、複数積層構造内に形成されたＺ方向にも配列され得る。
[0043] 図３は、メモリ回路３０２と周辺回路３０４との両方を同一の基板１０２に備える半導体装置例３００を示す。本例においては、基板１０２はコア領域３０２と周辺領域３０４とを含む。コア領域３０２は、前述のものと同様に動作し得る複数のメモリセル１００を備える。図３の断面は例に過ぎないこと、ならびに、コア領域３０２及び周辺領域３０４とは基板１０２の任意の区域に位置していてもよく、様々な異なる領域から構成されていてもよいことが理解されるべきである。また、コア領域３０２及び周辺領域３０４は、基板１０２の同一の一般区域に存在していてもよい。
[0044] 基板３０２、及び実際にはこの説明の全体を通じて用いられている基板全般は、様々な実施形態によれば、シリコンであり得る。もっとも、基板３０２は、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどといった多岐にわたる半導体材料のいずれであってもよい。他の実施形態においては、基板３０２は、ガラス又はサファイアウェーハのように、電気的に非伝導性であってもよい。
[0045] 周辺領域３０４は、抵抗、コンデンサ、インダクタ等ならびにトランジスタといった集積回路部品を含み得る。図示する実施形態においては、周辺領域３０４は、複数の高電圧トランジスタ３０６及び低電圧トランジスタ３０８を含む。一例においては、高電圧トランジスタ３０６は、基板１０２の、低電圧トランジスタ３０８とは別個の領域に存在している。高電圧トランジスタ３０６は、例えば最大で２０ボルトの大きさの電圧を扱うことができ、一方、低電圧トランジスタ３０８は、より高速で動作するが、高電圧トランジスタ３０６と同じ高い電圧では動作できない。一実施形態においては、低電圧トランジスタ３０８は、高電圧トランジスタ３０６よりも短いゲート長を有するように設計されている。高電圧トランジスタ３０６は、一般的に、低電圧トランジスタ３０８のゲート誘電体よりも厚いゲート誘電体３１０を有することを特徴としている。図３に示すように、低電圧トランジスタ３０８は高電圧トランジスタ３０６よりも狭い幅を有するが、そうでなくてもよい。いくつかの実施形態によれば、低電圧３０８トランジスタは高電圧トランジスタ３０６よりも幅広くてもよく、あるいは、低電圧トランジスタ３０８と高電圧トランジスタ３０６とは同一の幅を有していてもよい。
[0046] 本明細書中の記載においては、基板の、電界効果デバイスが製造される様々な領域が言及されている。例えば、図３に関しては、コア領域３０２及び周辺領域３０４が説明された。これらの領域は基板上のどこに存在してもよく、また、これらの領域は相互排他的であるとは限らないことが理解されるべきである。すなわち、いくつかの実施形態においては、１つ以上の領域の部分が重複してもよい。本明細書には最大で３つの異なる領域が記載されているが、基板上には任意の数の領域が存在してもよく、特定の種類の素子又は材料を有する区域を指定してもよいことが理解されるべきである。一般に、領域とは、基板の、類似の素子を含む区域を便利に記載するために用いられ、記載される実施形態の範囲又は精神を限定すべきものではない。
[0047] 図４は、本発明の実施形態によるメモリ装置４０２の機能ブロック図である。図示するように、メモリ装置４０２は、メモリアレイ４０４と、高電圧制御論理４０６と、低電圧制御論理４０８とを含む。様々な実施形態によれば、メモリアレイ４０４は、多数のメモリセル１００を備えていてもよく、物理的にメモリ装置４０２のコア領域３０２内に位置していてもよい。高電圧制御論理４０６は、メモリアレイ４０４の一部を制御及び／又は駆動するために用いられ得る多数の高電圧トランジスタ３０６を備えていてもよい。また、高電圧制御論理４０６は、物理的にメモリ装置４０２の周辺３０４内に位置していてもよい。高電圧制御論理４０６と同様、低電圧制御論理４０８は、メモリアレイ４０４の一部を制御及び／又は駆動するために用いられ得る多数の低電圧トランジスタ３０８を備えていてもよい。低電圧制御論理４０８もまた、メモリ装置の周辺３０４内に位置していてもよい。様々な実施形態によれば、高電圧制御論理４０６及び低電圧制御論理４０８は、周辺領域３０４の異なる部分に位置している。
[0048] 図５Ａ乃至５Ｉは、本発明の実施形態による半導体装置５００の製造中の様々な時点における断面を表す。図５Ａは、多数の構造が形成された後の装置５００を表す。図５Ａに示すように、装置５００は、３つの異なる領域５０４，５０６，及び５０８を備えた基板５０２を含む。
[0049] 基板の第１の領域すなわちメモリ領域５０４は、メモリコンポーネント用に用いられてもよい。様々な実施形態によれば、第１の領域５０４は、複数のメモリセル（例えばメモリセル１００）が形成され得るメモリコア領域を備える。例えば、いくつかの実施形態によれば、第１の領域は多数の選択ゲート１０８／メモリゲート１１０対を形成するために用いられてもよい。
[0050] 論理及び／又は制御回路は、それぞれ様々な実施形態による第２の領域５０６及び第３の領域５０８を含む周辺に形成されてもよい。第２の領域５０６は高電圧制御論理領域４０６を備えていてもよく、第３の領域５０８は低電圧制御論理（例えば領域４０８）を備えていてもよい。
[0051] 図５Ａに示すように、第２の領域５０６にはゲート誘電体５１２ｂが形成されており、第３の領域５０８には別のゲート誘電体５１２ｃが形成されている。様々な実施形態によれば、ゲート誘電体５１２ａ（同図には図示しない）が、別の時に作り出され得る。ゲート誘電体５１２ａ，５１２ｂ，及び５１２ｃの各々は、例えば及び酸化物などの任意の適当な誘電体材料を備えていてもよい。様々な実施形態によれば、ゲート誘電体５１２ｂ及び５１２ｃは異なる厚さであってもよいが、そうでなくてもよい。ゲート誘電体５１２ｂ及び５１２ｃは任意の周知の方法によって形成され得る。例えば、誘電体は、基板５０２上に成長され、基板材料の酸化物（例えば酸化シリコン）を備えていてもよい。しかしながら、ゲート誘電体５１２ｂ及び５１２ｃは、基板上に配設され、基板とは異なる材料の酸化物を備えることも可能である。また、誘電体５１２ｂ及び５１２ｃは、同一又は異なる材料を備えていてもよく、様々な実施形態によれば、同時に形成されてもよく、あるいは別の時に形成されてもよい。様々な実施形態によれば、ゲート誘電体５１２ａ（同図には図示しない）が後で第１の領域５０４に配設されてもよい。いくつかの実施形態によれば、ゲート誘電体５１２ａはゲート誘電体５１２ａ及び５１２ｂのいずれかより薄くてもよいが、ゲート誘電体５１２ａ及び５１２ｂのいずれか又は両方と同一の厚さであってもよい。
[0052] 図５Ａに示すように、第１の領域５０４においては、基板５０２の上方に電荷トラップ誘電体５１４が配設されている。様々な実施形態によれば、電荷トラップ誘電体は上述のとおり、ＯＮＯのような誘電体の１つ以上の層を備える。例えば、電荷トラップ誘電体５１４は、第１の誘電体層５１４ａと、電荷トラップ層５１４ｂと、第２の誘電体層５１４ｃとを備えていてもよい。電荷トラップ誘電体５１４は、その具体的な組成とは関係なく、好適には少なくとも１つの電荷トラップ層５１４ｂを含む。電荷トラップ層は窒化物又はシリコンリッチ窒化物から形成されていてもよく、いくつかの実施形態によれば、異なる窒化物の複数の層を含んでいてもよい。
[0053] 装置５００の３つの領域５０４，５０６，及び５０８のすべての上にはゲート導体層５１６が形成されている。様々な実施形態によれば、ゲート導体層５１６は堆積などの任意の適切な周知の方法によって配設又は積層されてもよい。堆積は、基板上に材料を成長させ、被覆し、又は転写する任意のプロセスを備え得る。いくつかの周知の技術には、数ある中でも特に、物理気相蒸着（ＰＶＤ）、化学気相堆積（ＣＶＤ）、電気化学堆積（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）、原子層堆積（ＡＬＤ）、及びプラズマＣＶＤ（ＰＥＣＶＤ）がある。
[0054] 装置５００の３つの領域５０４，５０６，及び５０８のすべての上にはキャップ層５１８が形成されている。様々な実施形態によれば、キャップ層５１８は、誘電体の層５１８ｂの上に配設された窒化物の層５１８ａを備えていてもよい。第２の領域５０６及び第３の領域５０８の上にはマスク５２０が配設される。マスク５２０はさらに、第１の領域５０４においてパターニングされてもよい。両マスク５２０は、ゲート導体層５１６の非マスク部分の選択的な除去（例えばエッチング）を可能にする任意の適当な材料を含み得る。いくつかの実施形態によれば、マスク構造は、ポリ（メタクリル酸メチル）（ＰＭＭＡ）、ポリ（メチルグルタルイミド）（ＰＭＧＩ）、フェノールホルムアルデヒド樹脂、適当なエポキシなどのようなフォトレジストを備え得る。
[0055] 図５Ｂは、第１の領域の非マスク部分からゲート導体５１６が除去された後の装置５００の断面を表す。さらに、メモリゲート５２２ａと５２２ｂとの間に配設された電荷トラップ誘電体５１４が除去されている。いくつかの実施形態によれば、ゲート導体５１６及び電荷トラップ誘電体５１４の除去部分は、多数の適切なエッチング方法のうち任意のものによって除去される。ゲート導体層５１６は、例えばＣｌ２，ＫＯＨ，ＴＭＡＨ（テトラメチルアミノヒドロキシル）を用いて、あるいは例えばＨ２，ＨＣｌ，Ｏ２，Ｈ２Ｏ（蒸気又は気体），Ｏ３，ＨＦ，Ｆ２，及びＣｌ２とＸｅＦ２とを有するフッ化炭素化合物による気相エッチングを用いて、エッチングされてもよい。また、いくつかの実施形態によれば、エッチング製品の組み合わせが用いられてもよい。
[0056] 図５Ｂに図示するように、第１の領域５０４のゲート導体５１６の残った部分がメモリゲート５２２ａ／５２２ｂを形成する。また、メモリゲートの側壁及び電荷トラップ誘電体５１４には誘電体５２４が形成されている。様々な実施形態によれば、誘電体は、単層誘電体又は上述したＯＮＯのような多層誘電体を備えていてもよい。さらに、様々な実施形態によれば、第１の領域５０４には選択ゲート誘電体５１２ａが成長されてもよい。
[0057] 図５Ｃにおいては、第１の領域５０４のメモリゲート５２２の上に第２のゲート導体層５２６が形成されている。いくつかの実施形態によれば、第２のゲート導体層５２６は第１の領域に形成された他の構造と実質的に共形であってもよいが、すべての実施形態においてそうである必要はない。図５Ｃに示すように、第２のゲート導体層５２６は、第２の領域５０６及び第３の領域５０８の上にも形成されている。
[0058] 図５Ｄは、第２のゲート導体層５２６の部分的な除去を表す。見て取れるように、第２のゲート導体層５２６の一部は、メモリゲート５２２ａ及び５２２ｂの側壁に配設されたままである。ゲート導体部分５２８ａ及び５２８ｂは、最終的にはメモリゲート５２２ａ及び５２２ｂを用いて形成されるメモリセルの選択ゲートを備えることになる。しかしながら、部分５３０ａ及び５３０ｂは余分である。余分な部分５３０ａ及び５３０ｂは、図５Ｅに示すように、部分５２８ａ及び５２８ｂをマスク５３２でマスクすることによって除去できる。一度マスクされると、余分な部分５３０ａ及び５３０ｂと、誘電体５２４の非マスク部分とが除去され得る。この除去の結果を図５Ｆに表す。
[0059] 図５Ｇは、様々な実施形態によるいくつかの追加的なステップが行われた後の装置５００の断面を表す。図５Ｇにおいて、第１の領域５０４及び第３の領域５０８はマスク５３６によってマスクされている。また、第２の領域５０６のキャップ層５１８の上ではマスク５３６がパターニングされていてもよい。キャップ層５１８及び第２のゲート導体５１６の、パターニングされたマスク５３６の下でない部分は、図示するように第２の領域５０６から除去されている。第２の領域のゲート５４４が画定された後、軽度にドープされたドレイン及びソースのマスク及び注入が行われ、ゲート５４４の隣に接点が形成される。図５Ｇに図示した場面の後、マスク５３６が装置５００から除去されてもよく、窒化物部分５１８ａが３つの領域すべてのキャップ層５１８から、例えば窒化物ウェット剥離を利用して除去されてもよい。
[0060] 図５Ｈは、第２の領域５０６から第２のゲート導体５１６の一部を除去することによってゲート５４４が画定された後の装置５００の断面を表す。追加的に、第３の領域５０８に論理ゲートを形成するプロセスステップからゲート５４４を保護するために、第２の領域５０６にはマスク５４６が配設されている。さらに、マスク５４６は、第３の領域５０８におけるゲート５４８の形成を容易にするために、第３の領域５０８においてはパターニングされている。
[0061] 図５Ｉは、第３の領域５０８において第２の論理ゲート５４８が画定された後の装置５００の断面を表す。さらに、マスク５４６が第１の領域５０４及び第２の領域５０６から除去されている。キャップ層５１８の残った部分もいずれも除去されたものとして示されている。したがってこの時点では、装置５００は、装置５００の第１の領域５０４に配設された一対のメモリセル５５０ａ及び５５０ｂを備えている。メモリセル５５０ａ及び５５０ｂの各々はそれぞれ、メモリゲート５２２ａ及び５２２ｂ（本明細書においては広く「メモリゲート５２２」と称する）と、選択ゲート５３４ａ及び５３４ｂとを備えている。メモリゲートの側壁に配設された誘電体５２４ａ及び５２４ｂが、その関連するメモリゲート５２２ａ及び５２２ｂから選択ゲート５３４ａ及び５３４ｂを電気的に絶縁する。メモリゲート５２２ａ及び５２２ｂの下には電荷トラップ誘電体５１４ａ及び５１４ｂが配設されている。上述のように、電荷トラップ誘電体５１４ａ及び５１４ｂは、電荷トラップ層を含む１つ以上の誘電体層を備えていてもよい。また、電荷トラップ誘電体５１４ａと５１４ｂとは別々のものであり、側壁誘電体５２４ａ及び５２４ｂとは独立して形成されている。
[0062] メモリセル５５０ａ及び５５０ｂに加え、装置５００は、第２の領域５０６に配設された第１のゲート５４４と、第３の領域５０８に配設された第２のゲート５４８とを備える。様々な実施形態によれば、第２の領域は高電圧回路及び論理を収容するよう構成されていてもよく、したがってゲート５４４は高電圧を扱うよう設計されていてもよい。例えば、ゲート５４４は、第２の領域５０６における高電流の使用を容易にするために、ゲート５４８よりも長くてもよい。第３の領域５０８は比較的低い電圧論理及び／又は回路を収容するよう構成されていてもよい。よって、様々な実施形態によれば、ゲート５４８はゲート５４４より薄くてもよい。
[0063] 図５Ａ乃至５Ｉは、説明を容易にするために、一対のメモリセル５５０ａ及び５５０ｂと、第２の領域５０６及び第３の領域５０８のそれぞれに単一の論理ゲート５４２及び５４０とのみを備えた簡略版の装置５００を示していることが理解されるべきである。しかしながら、当業者であれば、装置５００が第１の領域５０４、第２の領域５０６、及び第３の領域５０８のそれぞれに数多くのメモリセルと、論理セルと、他のコンポーネントとを含み得ることを理解するであろう。
[0064] 図６Ａ乃至６Ｄは、図５Ａ乃至５Ｉに示したメモリゲート５２２ａ及び５２２ｂの側壁に選択ゲート５３４ａ及び５３４ｂを形成する方法の代替案を表す。図６Ａに示すように、装置６００は、基板６０２と、メモリゲート６１０ａ及び６１０ｂとを備えていてもよい。各メモリゲート６１０ａ及び６１０ｂの間に配設されるのは、電荷トラップ誘電体６０３ａ及び６０３ｂである。この場合、電荷トラップ誘電体６０３ａ及び６０３ｂは、それぞれ上部誘電体６０４ａ及び６０４ｂと、窒化物層６０６ａ及び６０６ｂと、下部誘電体６０８ａ及び６０８ｂとを備えている。いくつかの実施形態によれば、下部誘電体６０８ａ及び６０８ｂは追加的なゲート誘電体（図示しない）に追加されたものであってもよい。様々な実施形態によれば、上部誘電体６０４ａ及び６０４ｂと下部誘電体６０８ａ及び６０８ｂとは、酸化シリコンのような任意の適当な材料の酸化物を備えていてもよい。また、電荷トラップ誘電体は追加的な層を備えていてもよい。例えば、電荷トラップ層として作用するよう複数の窒化物層６０６ａ及び６０６ｂを含むのが望ましいかもしれない。誘電体層６０４ａ，６０４ｂ，６０８ａ，及び６０８ｂは、基板又は何らかの他の材料の誘電体を備えていてもよく、多数の従来の手段のいずれによって形成されていてもよい。窒化物層６０６ａ及び６０６ｂは、窒化シリコン、シリコンリッチ窒化物、又は電荷トラップ層として作用するのに適した任意の材料を備えていてもよい。
[0065] 図６Ａは、メモリゲート構造６１０ａ及び６１０ｂの側壁に配設された誘電体６２０ａ及び６２０ｂ（本明細書においてはまとめて誘電体６２０と称する）も表す。誘電体６２０は、単層の誘電体又は上述したＯＮＯのような多層を備えていてもよい。誘電体６２０と、メモリゲート構造６１０ａ及び６１０ｂとの上には、ゲート導体６１２の層が配設されている。さらに、ゲート導体６１２の、メモリゲート６１０ａ及び６１０ｂの内側の側壁に配設された部分の上には、マスク６１４が形成されている。
[0066] 図６Ｂに示すように、ゲート導体層６１２の一部は装置６００の非マスク区域から除去され得る。しかしながら、非マスク部分のゲート導体のいくらかは、メモリゲート６１０ａ及び６１０ｂの外側の側壁においては意図的に除去されない。ゲート導体６１２の、メモリゲート６１０ａ及び６１０ｂの外側の側壁に維持された部分は、選択ゲート６１６ａ及び６１６ｂを形成することになる。
[0067] 図６Ｃに示すように、マスク６１４は除去され、ゲート導体６１２が露出された状態で残される。そして、新たなマスク６１８ａ及び６１８ｂが、選択ゲート６１６ａ及び６１６ｂとメモリゲート６１０ａ及び６１０ｂの一部との上に形成されている。残ったゲート導体６１２はその後、図６Ｄに示すように、メモリゲート６１０ａ及び６１０ｂの内側の側壁部分から除去され得る。
[0068] 図６Ｄは、図６Ａ乃至６Ｄに図示する代替的なプロセスに従って形成された２つのスプリットゲートメモリセル６２２ａ及び６２２ｂを表しており、６１０ａ及び６１０ｂのキャップ層５１８が除去された状態である。また、図６Ｄに示すように、誘電体６２０はメモリゲート６１０ａと６１０ｂとの間の側壁から除去される。図６Ｄに示すように、各スプリットゲートメモリセルは、電荷トラップ誘電体６０３ａ及び６０３ｂの上方に配設されたメモリゲート６１０ａ及び６１０ｂを備えている。電荷トラップ誘電体６０３ａ及び６０３ｂは、それ自体がいくつかの誘電体層から成っている。例えば、電荷トラップ誘電体は、図示するように、上部誘電体層６０４ａ及び６０４ｂと、窒化物層６０６ａ及び６０６ｂと、下部誘電体層６０８ａ及び６０８ｂとを含んでいてもよい。
[0069] メモリゲート６１０ａ及び６１０ｂの各々の側壁には選択ゲート６１６ａ及び６１６ｂが形成されている。誘電体６２０ａ及び６２０ｂは選択ゲート６１６ａ及び６１６ｂをメモリゲート６１０ａ及び６１０ｂから電気的に絶縁する。様々な実施形態によれば、誘電体６２０ａ及び６２０ｂは１つ以上の誘電体層を備えていてもよいが、電荷トラップ誘電体６０３ａ及び６０３ｂとは独立して形成されている。
[0070] 簡略化のため、図５Ａ乃至５Ｉ及び６Ａ乃至６Ｄは、装置５００及び６００のソース及びドレイン領域を明確には表していない。しかしながら、装置５００及び６００には、製造プロセスに際し、例えばイオン注入などの適切な方法により、適切なソース及びドレイン領域（例えば領域１０４及び１０６）が形成されるであろうことが理解されなければならない。
[0071] 図７は、様々な実施形態による半導体装置の形成方法７００を表すフローチャートである。図７の検討には図５Ａ乃至５Ｉを参照するが、方法７００は図５Ａ乃至５Ｉに図示する特定の実施形態に限定されるものではなく、より一般的に適用可能であることが理解されなければならない。
[0072] 図７に示すように、方法７００は、ステップ７０２において装置５００の周辺領域をマスクすることによって開始してもよい。周辺領域は、装置５００の、メモリ領域すなわち第１の領域５０４ではないいずれの部分をも含み得る。例えば、装置５００においては、周辺領域は第２の領域５０６及び第３の領域５０８を含んでいてもよい。
[0073] 様々な実施形態によれば、ステップ７０２は、ゲート誘電体５１２ａ，５１２ｂ，及び５１２ｃが第１の領域５０４，第２の領域５０６，及び第３の領域５０８の各々に形成された後で発生してもよい。また、ステップ７０２を実施する前に、第１の領域５０４に電荷トラップ誘電体が形成されてもよい。上述のとおり、電荷トラップ誘電体はＯＮＯのような１つ以上の層の誘電体を備えていてもよい。例えば、電荷トラップ誘電体５１４は、第１の誘電体層５１４ａと、窒化物層５１４ｂと、第２の誘電体層５１４ｃとを備えていてもよい。電荷トラップ層に加え、第１の領域５０４と、第２の領域５０６と、第３の領域５０８との各々には、ステップ７０２の実施に先立って、第１のゲート導体層５１６が形成されてもよい。
[0074] ステップ７０４においては、第１のゲート導体５１６からメモリゲート５２２が形成され得る。これは、第１の領域５０４においてゲート導体５１６の一部をマスクし、マスクされていないゲート導体５１６をエッチングしてメモリゲート５２２を画定することによって行われ得る。さらに、電荷トラップ層の、メモリゲート５２２の下にない部分もまた、メモリゲート５２２の形成プロセスの際に、例えばエッチングによって第１の領域５０４から除去され得ることに注意すべきである。
[0075] ステップ７０６においては、メモリゲート５２２の側壁に誘電体５２４が配設される。誘電体５２４は１つ以上の誘電体層を備えていてもよい。例えば、誘電体５２４は、窒化物層と、１つ又は２つの誘電体層とを含んでいてもよい。誘電体は、例えばメモリゲートの上に誘電体層を形成し、その後ドライエッチングして誘電体５２４のうちメモリゲート５２２の側壁にないものを除去することによって、メモリゲート５２２の側壁に配設され得る。また、様々な実施形態によれば、このとき、第１の領域に選択ゲート誘電体５１２ａが形成されてもよい。
[0076] ステップ７０８においては、誘電体５２４の上に第２のゲート導体層５２６が配設される。いくつかの実施形態によれば、第２のゲート導体層５２６は第１の領域に形成された他の構造と実質的に共形であってもよいが、すべての実施形態においてそうである必要はない。
[0077] ステップ７１０においては、第２のゲート導体５２６から選択ゲート５３４が形成される。いくつかの実施形態によれば、選択ゲート５３４は、第２のゲート導体層５２６の一部をメモリゲート５２２の側壁に配設されたままにしながら、第１の領域５０４からゲート導体を除去することによって、形成できる。ゲート導体５２６の余分な部分５３０は、選択ゲート部分５３４をマスクして残りをエッチングすることによって、メモリゲートの側壁の一方から除去され得る。ステップ７１２において、今や大部分が完成したメモリセルを含む第１の領域はマスクされ、ステップ７１４における第２の領域５０６での論理ゲートの形成を可能にすることができる。
[0078] 図８は、様々な実施形態による選択ゲートの形成方法８００を表すフローチャートである。図８の検討には図６Ａ乃至６Ｄを参照するが、方法８００は図６Ａ乃至６Ｄに図示する特定の実施形態に限定されるものではなく、より一般的に適用可能であることが理解されなければならない。
[0079] 方法８００によれば、ステップ８０２において、メモリゲート６１０のソース側がマスクされる。しかしながら、ステップ８０２を実施する前に装置６００が形成されてもよい。装置６００は、基板６０２と、メモリゲート６１０ａ及び６１０ｂ（本明細書においては広く「メモリゲート６１０」と称する）を備えていてもよい。各メモリゲート６１０と基板との間に配設されるのは、電荷トラップ誘電体６０３である。電荷トラップ誘電体６０３は、上部誘電体６０４と、窒化物層６０６と、下部誘電体６０８とを備えていてもよい。いくつかの実施形態によれば、下部誘電体６０８は追加的なゲート誘電体に追加されたものであってもよい。また、電荷トラップ誘電体６０３は追加的な層を備えていてもよい。例えば、電荷トラップ層として作用するよう複数の窒化物層６０６を含むのが望ましいかもしれない。誘電体層６０４及び６０８は、基板又は何らかの他の材料の酸化物を備えていてもよく、多数の従来の手段のいずれによって形成されていてもよい。窒化物層６０６は、窒化シリコン、シリコンリッチ窒化物、又は電荷トラップ層として作用するのに適した任意の材料を備えていてもよい。
[0080] ステップ８０２に先立って、メモリゲート構造６１０の上に誘電体６２０が配設されていてもよい。誘電体６２０は、単層の誘電体又は上述のＯＮＯのような多層を備えていてもよい。誘電体６２０の上には、ゲート導体６１２の層が配設される。また、ゲート導体層６１２は、ステップ８０２を実施する前にメモリゲート構造６１０の上に配設されてもよい。
[0081] ステップ８０４においては、ドレイン（この場合マスクされていない）が除去され（例えばエッチングされ）て、メモリゲート６１０の側壁に選択ゲート６１６が画定される。選択ゲート６１６は、非マスク領域からゲート導体６１２の一部を除去することによって画定され得る。しかしながら、ゲート導体６１２のうちいくらかは、選択ゲート６１６を形成するために、メモリゲート６１０の側壁に意図的に残される。
[0082] ステップ８０６においては、選択ゲート６１６を保護するべく、メモリゲートのドレイン側がマスクされ得る。次に、ステップ８０８において、残ったゲート導体６１２がメモリゲートのソース側から除去され得る。
[0083] 図９は様々な実施形態による半導体装置５００の第１の領域５０４に電荷トラップ誘電体を形成する方法９００を表すフローチャートである。装置５００は、例えば図５Ａ乃至５Ｉに図示するように、第１の領域５０４と、第２の領域５０６と、第３の領域５０８とを含んでいてもよい。
[0084] ステップ９０２においては、電荷トラップ誘電体５１４が第１の領域５０４、第２の領域５０６、及び第３の領域５０８の各々に形成される。様々な実施形態によれば、電荷トラップ誘電体は１つ以上の誘電体層を含んでいてもよい。例えば、いくつかの実施形態によれば、電荷トラップ誘電体は、上部誘電体５１４ａと、窒化物層５１４ｂと、下部誘電体５１４ｃとを含んでいてもよい。また、電荷トラップ誘電体を形成するステップは、上部誘電体５１４ａと、窒化物層５１４ｂと、下部誘電体５１４ｃとの各々を別々に堆積することを備えていてもよい。
[0085] ステップ９０４においては、第２の領域５０６及び第３の領域５０８において実行されるプロセスステップから保護するために、第１の領域５０４がマスクされる。ステップ９０６において電荷トラップ誘電体５１４が第２の領域から除去され、ステップ９０８においてゲート誘電体５１２ｂが形成され得る。
[0086] ステップ９１０において電荷トラップ誘電体５１４が第３の領域から除去され、ステップ９１２において第３の領域にゲート誘電体５１２ｃが形成され得る。ステップ９１２の後、装置５００は第１の領域に、第２の領域５０６及び第３の領域５０８のゲート誘電体５１０ｂ及び５１０ｃとは別々に形成された電荷トラップ誘電体を備える。
[0087] 上述のように、いくつかの実施形態よれば、電荷トラップ層５１４ｂにはシリコンリッチ窒化物（ＳｉＲＮ）を用いることができる。ＳｉＲＮは、より良好な信頼性、より高速な消去速度、およびより低い消去電流を有することがわかっているため、スプリットゲートメモリセルにおける電荷トラップ層として使用するのに好都合であり得る。ＳｉＲＮには、電荷トラップ層５１４ｂとして使用するのに良好ないくつかの特性がある一方で、使用を困難にする特性もある。例えば、他の窒化物と異なり、ＳｉＲＮはわずかに導電性である。したがって、リークを避けるため、各メモリセル（例えば５５０ａ又は５５０ｂ）の電荷トラップ層５１４ｂを他方のメモリセルから確実に絶縁することが重要である。図１０は、様々な実施形態によるメモリセルの各々における電荷トラップ層を互いに絶縁する方法１０００を表すフローチャートである。図１１Ａ乃至１１Ｅは、方法１０００の様々な時点における半導体装置１１００を表す。したがって、図１０は、図１１Ａ乃至１１Ｅと併せて検討する。
[0088] 図１１Ａは半導体装置１１００を表す。装置１１００は、基板１１０２と、浅いトレンチ分離（ＳＴＩ）領域１１０４ａ及び１１０４ｂ（本明細書においてはまとめてＳＴＩ領域１１０４と称する）とを含む。ＳＴＩ領域１１０４は、隣接する半導体部品（図示しない）を互いに電気的に絶縁するよう機能する。
[0089] 方法１０００によれば、ステップ１００２において、下部誘電体の後、半導体装置１１００のＳＴＩ領域１１０４の上に窒化物層１１０６が形成される。このステップの結果を図１１Ｂに示す。窒化物層１１０６は、ＳｉＲＮ又は任意の他の適当な窒化物を備えていてもよい。図１１Ｂに示すように、窒化物層１１０６は半導体装置１１００の最上部と共形である。
[0090] ステップ１００４においては、窒化物層１１０６の上に犠牲層１１０８が形成されてもよい。犠牲層１１０８は任意の適当な材料を備えていてもよい。例えば、いくつかの様々な実施形態によれば、犠牲層１１０８は酸化物、ＢＡＲＣ、フォトレジスト等を備えていてもよい。ステップ１００４の後の装置１１００を図１１Ｃに示す。
[0091] ステップ１００６においては、犠牲層１１０８と、窒化物層１１０６と、ＳＴＩ領域１１０４との一部が除去され得る。図１１Ｄに示すように、犠牲層１１０８、窒化物層１１０６、及びＳＴＩ領域１１０４の除去部分は、窒化物層１１０６を不連続にする。様々な実施形態によれば、除去部分１１０８，１１０６，及び１１０４は、ドライ又はウェットエッチング、ポリッシュバック、あるいは任意の他の適切な手段によって除去可能である。ステップ１００８においては、図１１Ｅに示すように、犠牲層１１０８の残った部分が装置１１００から除去され得る。
[0092] 特許請求の範囲の解釈には、概要及び要約の欄ではなく、詳細な説明の欄が用いられることが意図されていることを理解されたい。概要及び要約の欄は、発明者が考えた本発明の１つ以上の例示的な実施形態を記載してはいるが、すべての例示的な実施形態を記載してはいないかもしれず、したがって、本発明及び添付の特許請求の範囲をいかなるようにも限定することを意図するものではない。
[0093] 上記では、特定の機能及びそれらの関係の実装形態を示す機能的な構造ブロックを参考して本発明の実施形態を説明した。説明の便宜のため、これらの機能的な構造ブロックの境界は、本明細書においては任意的に定義されている。特定の機能及びそれらの関係が適切に実行される限りは、代替的な境界を定義することが可能である。
[0094] 以上の特定の実施形態の説明は、本開示の一般的な性質を十分に明らかにするものであるから、他者は、当該技術分野の技能の範囲内の知識を適用することによって、過度の実験を行うことなく、また本開示の一般概念から逸脱することなく、様々な適用のためにそのような具体的な実施形態を容易に修正し及び／又は適合させ得るであろう。したがって、そのような適合及び修正は、本明細書において提示された教示及び手引きに基づき、開示された実施形態の均等物の意味及び範囲の中にあることが意図されている。本明細書における語法又は専門用語は、説明を目的とするものであって限定を目的とするものではなく、本明細書の専門用語又は語法は、当業者により、本明細書における教示及び手引きに照らして解釈されるべきものであることが理解されるべきである。
[0095] 本発明の広さ及び範囲は上述のいかなる例示的な実施形態によっても限定されるべきではなく、以下の特許請求の範囲及びその均等物に従ってのみ定義されなければならない。

Claims (22)

  1. 半導体装置であって、
    前記半導体装置の第１の領域に配設され、電荷トラップ誘電体に重なるように配設された第１のゲート導体層を含む第１のメモリゲートと、
    前記第１の領域に、前記第１のメモリゲートの側壁に隣接して配設された第１の選択ゲートと、
    前記第１の領域に、前記第１の選択ゲートに隣接して配設された第２の選択ゲートであって、前記第１の選択ゲートが前記第１のメモリゲートと該第２の選択ゲートの間に配設される、該第２の選択ゲートと、
    前記第１のメモリゲートの前記側壁と前記第１の選択ゲートとの間に配設された側壁誘電体と、
    前記第１の選択ゲート及び前記第２の選択ゲートの下に配設された誘電体層であって、該誘電体層は、前記側壁誘電体によって、前記電荷トラップ誘電体及び前記第１のメモリゲートから分離されるように配設される、該誘電体層と、
    前記半導体装置の第２の領域に配設され、第１の論理ゲート誘電体を含む第１の論理ゲートと、
    前記半導体装置の第３の領域に配設され、第２の論理ゲート誘電体を含む第２の論理ゲートと、
    を備え、
    前記誘電体層、前記第１の論理ゲート誘電体、及び前記第２の論理ゲート誘電体は、それぞれ互いに異なる厚さを有する、
    半導体装置。
  2. 前記第１の選択ゲートが第２のゲート導体層を備える、
    請求項１の半導体装置。
  3. 前記誘電体層が前記電荷トラップ誘電体と重ならないように配設される、
    請求項１の半導体装置。
  4. 前記第２の論理ゲートが前記第１のゲート導体層を備える、
    請求項１の半導体装置。
  5. 前記電荷トラップ誘電体が１つ以上の他の電荷トラップ誘電体から電気的に絶縁されている、
    請求項１の半導体装置。
  6. 前記電荷トラップ誘電体が窒化物層と誘電体層とを備える、
    請求項１の半導体装置。
  7. 前記窒化物層がシリコンリッチ窒化物を備える、
    請求項６の半導体装置。
  8. 前記第１の論理ゲートと前記第２の論理ゲートは、異なる幅を有する、
    請求項１の半導体装置。
  9. 前記誘電体が前記電荷トラップ誘電体と不連続の窒化物層を備える、
    請求項１の半導体装置。
  10. 前記窒化物層が前記電荷トラップ誘電体とは別個の層を備える、
    請求項９の半導体装置。
  11. 前記第１の選択ゲート及び前記第２の選択ゲートが前記第２のゲート導体層を備える、
    請求項１の半導体装置。
  12. 前記第２の選択ゲートに隣接して配設された第２のメモリゲートをさらに備える、
    請求項１の半導体装置。
  13. 前記第２の選択ゲートが前記第２のメモリゲートの側壁上に配設される、
    請求項１２の半導体装置。
  14. 前記第２のメモリゲートが前記第１のゲート導体層を備える、
    請求項１２の半導体装置。
  15. 半導体装置であって、
    前記半導体装置の第１の領域に配設された第１のメモリゲート、及び、該第１のメモリゲートの側壁上に配設された第１の選択ゲートを有しており、前記第１のメモリゲートが第１の電荷トラップ誘電体に重なるように配設され、側壁誘電体が前記第１のメモリゲートと前記第１の選択ゲートとの間に配設された、第１のメモリセルと、
    前記半導体装置の第１の領域に配設された第２のメモリゲート及び第２の選択ゲートを有しており、前記第２の選択ゲートが前記第２のメモリゲートの側壁上に、かつ、前記第１の選択ゲートに隣接して配設され、前記第２のメモリゲートが第２の電荷トラップ誘電体に重なるように配設され、前記第１の選択ゲート及び前記第２の選択ゲートが前記第１のメモリゲートと前記第２のメモリゲートとの間に配設された、 第２のメモリセルと、
    前記第１のメモリゲートと前記第２のメモリゲートとの間に、かつ、前記第１の選択ゲート及び前記第２の選択ゲートの下に配設された誘電体層であって、該誘電体層が前記第１の選択ゲート及び前記第２の選択ゲートによって共有されており、かつ、前記側壁誘電体によって該誘電体層が層内における電荷トラップ、及び、前記第１のメモリゲートから分離されている、該誘電体層と、
    前記半導体装置の第２の領域に配設され、第１の論理ゲート誘電体を含む第１の論理ゲートと、
    前記半導体装置の第３の領域に配設され、第２の論理ゲート誘電体を含む第２の論理ゲートと、
    を備え、
    前記誘電体層、前記第１の論理ゲート誘電体、及び前記第２の論理ゲート誘電体は、それぞれ互いに異なる厚さを有する、
    半導体装置。
  16. 前記第１のメモリゲート及び前記第２のメモリゲートが第１のゲート導体層を備える、
    請求項１５の半導体装置。
  17. 前記第１の選択ゲート及び前記第２の選択ゲートが第２のゲート導体層を備える、
    請求項１５の半導体装置。
  18. 前記第１のメモリセル及び前記第２のメモリセルがメモリ領域である前記第１の領域に配設される、
    請求項１５の半導体装置。
  19. 前記第２の領域及び前記第３の領域は、論理領域を画定する、
    請求項１５の半導体装置。
  20. 前記第１の論理ゲートと前記第２の論理ゲートは、異なる幅を有する、
    請求項１５の半導体装置。
  21. 前記第１のメモリゲートと前記第１の選択ゲートとの間に配設された第１の側壁誘電体と、
    前記第２のメモリゲートと前記第２の選択ゲートとの間に配設された第２の側壁誘電体と、をさらに備える、
    請求項１５の半導体装置。
  22. 前記第１の電荷トラップ誘電体及び前記第２の電荷トラップ誘電体が前記誘電体層と重なっていない、
    請求項１５の半導体装置。
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