DE112013005968T5

DE112013005968T5 - Speicher-Zuerst-Prozessfluss und Vorrichtung

Info

Publication number: DE112013005968T5
Application number: DE112013005968.1T
Authority: DE
Inventors: Chun Chen; Unsoon Kim; Tung Chang Kuo; Shenqing Fang; Mark Ramsbey; Sameer Haddad; James Pak
Original assignee: Spansion LLC
Current assignee: Infineon Technologies LLC
Priority date: 2012-12-14
Filing date: 2013-12-11
Publication date: 2015-10-22
Also published as: JP6531040B2; US9917166B2; US20140167140A1; US20160293720A1; JP2015537395A; WO2014093490A1; US9368606B2

Abstract

Es werden hier Halbleitervorrichtungen und Verfahren zum Herstellen solcher Vorrichtungen beschrieben. Gemäß Ausführungsformen umfasst eine Halbleitervorrichtung ein Speicher-Gate, das in einer ersten Region der Halbleitervorrichtung angeordnet ist. Das Speicher-Gate kann eine erste Gate-Leiter-Schicht umfassen, die über einem Ladungseinfang-Dielektrikum angeordnet ist. Ein Auswahl-Gate kann in der ersten Region der Halbleitervorrichtung neben einer Seitenwand des Speicher-Gates angeordnet sein. Ein Seitenwand-Dielektrikum kann zwischen der Seitenwand des Speicher-Gates und des Auswahl-Gates angeordnet sein. Zusätzlich kann die Vorrichtung ein Logik-Gate umfassen, das in einer zweiten Region der Halbleitervorrichtung angeordnet ist, die die erste Gate-Leiter-Schicht beinhaltet.

Description

HINTERGRUND
Gebiet der Erfindung
Diese Offenbarung betrifft generell verbesserte eingebettete Halbleitervorrichtungen und Verfahren und Geräte zum Herstellen derartiger Halbleitervorrichtungen.
Stand der Technik
Ein Flashspeicher gestattet, das gespeicherte Daten selbst dann gehalten werden, wenn die Versorgung zum Speicher entfernt wird. Eine Flashspeicherzelle speichert Daten entweder durch Speichern elektrischer Ladung in einem elektrisch isolierten Floating-Gate eines Feldeffekt-Transistors (FET) oder durch Speichern elektrischer Ladung in einer dielektrischen Schicht, die unter einem Steuer-Gate eines Feldeffekt-Transistors (FET) liegt. Die gespeicherte elektrische Ladung steuert die Schwelle des FET, wodurch der Speicherzustand der Flashspeicherzelle gesteuert wird.
Eine Flashspeicherzelle wird üblicherweise unter Verwendung von Heiß-Träger-Injektion programmiert, um Ladungsträger entweder auf ein Floating-Gate oder in Ladungseinfang-Stellen in einer dielektrischen Schicht, die unter einem Steuer-Gate liegt, zu injizieren. Hohe Drain- und Gate-Spannungen werden verwendet, um den Programmierprozess zu beschleunigen. Die Flashspeicherzelle leitet daher während des Programmierens einen hohen Strom, was bei Anwendungen mit geringer Spannung oder geringer Leistung unerwünscht ist.
Eine Split-Gate-Speicherzelle ist eine Art von Flashspeicherzelle, bei der neben ein Speicher-Gate (SG) ein Auswahl-Gate (AG) platziert ist, die während Heiß-Träger-basiertem Programmiervorgang einen niedrigeren Strom bereitstellt. Während des Programmierens der Split-Gate-Zelle ist das Auswahl-Gate mit einer relativ niedrigen Spannung vorgespannt und nur das Speicher-Gate ist mit der hohen Spannung vorgespannt, um das vertikale elektrische Feld bereitzustellen, das für Heiß-Träger-Injektion notwendig ist. Da die Beschleunigung der Träger in der Kanalregion überwiegend unter dem Auswahl-Gate stattfindet, resultiert die relativ niedrige Spannung am Auswahl-Gate oberhalb dieser Region verglichen mit der herkömmlichen Speicherzelle in effizienterer Trägerbeschleunigung in der horizontalen Richtung. Das macht die Heiß-Träger-Injektion effizienter, mit niedrigerem Strom und niedrigerem Leistungsverbrauch während des Programmiervorgangs. Eine Split-Gate-Zelle kann unter Verwendung von anderen Techniken als die Heiß-Träger-Injektion programmiert werden, und abhängig von der Technik kann der Vorteil gegenüber der herkömmlichen Flashspeicherzelle während des Programmiervorgangs variieren.
Ein anderer Vorteil der Split-Gate-Zelle ist eine schnelle Lesezeit. Da das Auswahl-Gate in Serie mit dem Speicher-Gate ist, kann der gelöschte Zustand des Speicher-Gates nahe dem oder im Verarmungsmodus sein (d. h. Schwellenspannung, Vt, weniger als null Volt). Selbst wenn das gelöschte Speicher-Gate in einem derartigen Verarmungsmodus ist, verhindert das Auswahl-Gate in dem Aus-Zustand, dass der Kanal einen wesentlichen Strom leitet. Mit der Schwellenspannung des gelöschten Zustands auf oder unter Null muss die Schwellenspannung des programmierten Zustands nicht sehr hoch sein, während weiterhin eine angemessene Lesemarge zwischen dem gelöschten und dem programmierten Zustand bereitgestellt wird. Die resultierenden Spannungen, die beim Lesevorgang sowohl an das Auswahl-Gate als auch an das Speicher-Gate angelegt werden, sind kleiner als oder gleich der Versorgungsspannung. Dadurch, dass die Versorgungsspannung nicht auf ein höheres Niveau angehoben werden muss, wird der Lesevorgang schneller.
Es wird auch immer üblich, mehrere Feldeffekt-Vorrichtungen auf dem gleichen Substrat wie die Speicherzellen monolithisch einzubauen, um verbesserte Effizienz, Sicherheit, Funktionalität und Zuverlässigkeit bereitzustellen. Als solches sind viele Prozesse zugeschnitten, um mit Standard-CMOS-Fertigung konform zu sein. Zum Beispiel kann ein Chip mit Split-Gate-Zellen auch andere Feldeffekt-Vorrichtungen umfassen, um verschiedene Logik- und Spannungssteuerungsprozesse durchzuführen.
Diese anderen Feldeffekt-Vorrichtungen können Transistoren umfassen, die auf Hochgeschwindigkeitsbetrieb zugeschnitten sind, während andere Transistoren auf das Handhaben von höheren-als-normalen Betriebsspannungen zugeschnitten sind. Das Integrieren von beiden auf dem gleichen Substrat zusammen mit der Split-Gate-Zelle ist jedoch eine Herausforderung, da alle unterschiedliche Fertigungsparameter erfordern. Demgemäß gibt es einen Bedarf an einer Vorrichtung und an Verfahren zum Integrieren dieser Split-Gate-Speicherzellen und anderen Feldeffekt-Vorrichtungen, mit verbesserter Leistung, verbesserten Kosten und verbesserter Herstellbarkeit.
KURZÜBERSICHT DER ERFINDUNG
Es wird eine Halbleitervorrichtung bereitgestellt. Gemäß Ausführungsformen umfasst die Halbleitervorrichtung ein Speicher-Gate, das in einer ersten Region der Halbleitervorrichtung angeordnet ist. Das Speicher-Gate kann eine erste Gate-Leiter-Schicht umfassen, die zum Beispiel aus polykristallinem Silizium („Poly“) ausgebildet und über einem Ladungseinfang-Dielektrikum angeordnet ist. Ein Auswahl-Gate kann in der ersten Region der Halbleitervorrichtung neben einer Seitenwand des Speicher-Gates angeordnet sein. Ein Seitenwand-Dielektrikum kann zwischen der Seitenwand des Speicher-Gates und des Auswahl-Gates angeordnet sein. Zusätzlich kann die Vorrichtung ein Logik-Gate umfassen, das in einer zweiten Region der Halbleitervorrichtung angeordnet ist, die die erste Gate-Leiter-Schicht beinhaltet.
Es wird ein Verfahren zum Herstellen einer Halbleitervorrichtung, die eine erste Region und eine zweite Region beinhaltet, bereitgestellt. Gemäß dem Verfahren wird die zweite Region maskiert und eine Schicht von Gate-Leiter über einem Ladungseinfang-Dielektrikum in der ersten Region angeordnet. Die Gate-Leiter-Schicht kann geätzt werden, um ein Speicher-Gate auszubilden. Ein Seitenwand-Dielektrikum kann an einer Seitenwand des Speicher-Gates angeordnet werden und eine zweite Schicht von Gate-Leiter kann ausgebildet werden. Die zweite Schicht von Gate-Leiter kann dann geätzt werden, um ein Auswahl-Gate neben der Seitenwand des Speicher-Gates auszubilden. Die erste Region kann dann maskiert werden und ein Logik-Gate kann in der zweiten Region der Halbleitervorrichtung ausgebildet werden.
Weitere Merkmale und Vorteile der Ausführungsformen der Erfindung sowie die Struktur und Funktionsweise verschiedener Ausführungsformen der Erfindung werden unten im Detail mit Bezug auf die beiliegenden Zeichnungen beschrieben. Es wird darauf hingewiesen, dass die Erfindung nicht auf die spezifischen hier beschriebene Ausführungsformen beschränkt ist. Derartige Ausführungsformen werden hier lediglich zum illustrativen Zweck präsentiert. Zusätzliche Ausführungsformen werden für den Fachmann auf dem/den relevanten Gebiet(en) basierend auf den hier enthaltenen Lehren verständlich sein.
KURZBESCHREIBUNG DER ZEICHNUNGEN/FIGUREN
Ausführungsformen der vorliegenden Erfindung werden nun nur beispielhaft mit Bezug auf die beiliegenden schematischen Zeichnungen beschrieben, wobei korrespondierende Bezugssymbole korrespondierende Teile bezeichnen. Ferner illustrieren die beiliegenden Zeichnungen, die hier enthalten sind und Teil der Patentschrift bilden, Ausführungsformen der vorliegenden Erfindung und ferner dienen sie, gemeinsam mit der Beschreibung, dem Zweck der Verdeutlichung der Grundprinzipien der Erfindung und dazu, einem Fachmann zu ermöglichen, die Erfindung herzustellen und zu verwenden.
1 veranschaulicht einen Querschnitt einer Split-Gate-Speicherzelle gemäß verschiedenen Ausführungsformen.
2 ist ein Schaltbild einer Speicherzelle in einer Speichergruppierung gemäß verschiedenen Ausführungsformen.
3 veranschaulicht einen Querschnitt einer Halbleitervorrichtung gemäß verschiedenen Ausführungsformen.
4 ist ein Funktionsblockbild einer Speichervorrichtung gemäß verschiedenen Ausführungsformen.
5A–5I veranschaulichen einen Querschnitt einer Speichervorrichtung an verschiedenen Punkten während ihrer Herstellung gemäß verschiedenen Ausführungsformen.
6A–6D veranschaulichen einen Querschnitt einer Speichervorrichtung an verschiedenen Punkten während ihrer Herstellung gemäß verschiedenen Ausführungsformen.
7 ist ein Flussdiagramm, das ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß verschiedenen Ausführungsformen veranschaulicht.
8 ist ein Flussdiagramm, das ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß verschiedenen Ausführungsformen veranschaulicht.
9 ist ein Flussdiagramm, das ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß verschiedenen Ausführungsformen veranschaulicht.
10 ist ein Flussdiagramm, das ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß verschiedenen Ausführungsformen veranschaulicht.
11A–11E veranschaulichen einen Querschnitt einer Speichervorrichtung an verschiedenen Punkten während ihrer Herstellung gemäß verschiedenen Ausführungsformen.
Die Merkmale und Vorteile von Ausführungsformen der vorliegenden Erfindung werden aus der unten dargelegten detaillierten Beschreibung, wenn zusammengenommen mit den Zeichnungen, besser verständlich. In den Zeichnungen kennzeichnen gleiche Bezugszeichen generell identische, funktionell ähnliche und/oder strukturell ähnliche Elemente.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
Diese Patentschrift offenbart eine oder mehrere Ausführungsformen, die die Merkmale dieser Erfindung inkorporieren. Die offenbarte(n) Ausführungsform(en) ist/sind für die vorliegende Erfindung lediglich beispielhaft. Der Schutzumfang der vorliegenden Erfindung ist nicht auf die offenbarte(n) Ausführungsform(en) beschränkt. Die vorliegende Erfindung wird durch die hier beigefügten Patentansprüche definiert.
Die beschriebene(n) Ausführungsform(en) und Bezugnahmen in der Patentschrift auf „eine Ausführungsform“, „ein Ausführungsbeispiel“ etc. gibt/geben an, dass die beschriebene(n) Ausführungsform(en) ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Charakteristik umfasst/umfassen, aber nicht jede Ausführungsform umfasst notwendigerweise das bestimmte Merkmal, die bestimmte Struktur oder die bestimmte Charakteristik. Zudem beziehen sich solche Ausdrücke nicht notwendigerweise auf die gleiche Ausführungsform. Ferner versteht sich, dass, wenn in Verbindung mit einer Ausführungsform ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Charakteristik beschrieben wird, es im Rahmen des Wissens eines Fachmanns liegt, ein derartiges Merkmal, eine derartige Struktur oder eine derartige Charakteristik in Verbindung mit anderen Ausführungsformen herbeizuführen, ob ausdrücklich beschrieben oder nicht.
Bevor die verschiedenen Ausführungsform detaillierter beschrieben werden, wird bezüglich gewissen Begriffen, die durchgängig in den Beschreibungen verwendet werden können, eine Erläuterung gegeben.
Der Begriff „ätzen“ oder „Ätzen“ wird hier verwendet, um generell einen Fertigungsprozess zum Strukturieren eines Materials zu beschreiben, so dass mindestens ein Abschnitt des Materials erhalten bleibt, nachdem der Ätzprozess abgeschlossen ist. Es sollte zum Beispiel verstanden werden, dass der Prozess des Ätzens von Silizium die Schritte des Strukturierens einer Maskierungsschicht (z. B. Photoresist oder einer Hartmaske) über dem Silizium und dann des Entfernens der Siliziumbereiche, die von der Maskierungsschicht nicht mehr geschützt werden, involviert. Auf diese Weise würden die Siliziumbereiche, die von der Maske geschützt werden, nach Abschluss des Ätzprozesses zurückbleiben. In einem anderen Beispiel kann sich Ätzen jedoch auch auf einen Prozess beziehen, bei dem keine Maske verwendet wird, der aber trotzdem mindestens einen Abschnitt des Materials zurücklässt, nachdem der Ätzprozess abgeschlossen ist.
Die obige Beschreibung dient dazu, den Begriff „Ätzen“ von „Entfernen“ zu unterscheiden. Beim Ätzen eines Materials bleibt mindestens ein Abschnitt des Materials nach Abschluss des Prozesses zurückt. Beim Entfernen eines Materials wird dagegen im Wesentlichen im Prozess das ganze Material entfernt. In einigen Ausführungsformen wird „Entfernen“ jedoch als ein weit gefasster Begriff betrachtet, der Ätzen einbeziehen kann.
Während der Beschreibungen hierin werden verschiedene Regionen des Substrats erwähnt, worauf die Feldeffekt-Vorrichtungen hergestellt werden. Es sollte verstanden werden, dass diese Regionen an beliebiger Stelle auf dem Substrat existieren können, und außerdem, dass sich die Regionen nicht gegenseitig ausschließen müssen. Das heißt, in einigen Ausführungsformen können sich Abschnitte von einer oder mehreren Regionen überlappen. Obwohl hier bis zu drei unterschiedliche Regionen beschrieben werden, sollte verstanden werden, dass eine beliebige Anzahl von Regionen auf dem Substrat existieren kann und Bereiche mit gewissen Arten von Vorrichtungen oder Materialien bezeichnen kann. Generell werden die Regionen verwendet, um Bereiche des Substrats, die ähnliche Vorrichtungen umfassen, zweckmäßig zu beschreiben, und sollten den Schutzbereich oder das Wesen der beschriebenen Ausführungsformen nicht einschränken.
Die Begriffe „abscheiden“ oder „anordnen“ werden hierin verwendet um die Handlung des Auftragens einer Schicht eines Materials auf dem Substrat zu beschreiben. Derartige Begriffe sollen alle möglichen schichtbildenden Techniken beschreiben, einschließlich, aber nicht beschränkt auf thermisches Aufwachsen, Sputtern (Zerstäuben), Aufdampfen, chemisches Dampfphasenabscheiden, epitaktisches Aufwachsen, Galvanisieren etc. Gemäß verschiedenen Ausführungsformen kann zum Beispiel Abscheidung gemäß jedem entsprechenden gut bekannten Verfahren durchgeführt werden. Zum Beispiel kann Abscheidung jeden Prozess beinhalten, bei dem Material auf einem Substrat aufgewachsen, dieses damit beschichtet oder auf dieses transferiert wird. Einige gut bekannte Technologien umfassen unter anderem physikalische Dampfphasenabscheidung (PVD, physical vapor deposition), chemische Dampfphasenabscheidung (CVD, chemical vapor deposition), elektrochemische Abscheidung (ECD, electrochemical deposition), Molekularstrahlepitaxie (MBE, molecular beam epitaxy), Atomlagenabscheidung (ALD, atomic layer deposition), und plasmaunterstützte CVD (PECVD, plasma-enhanced CVD).
Das in den Beschreibungen durchgängig verwendete „Substrat“ ist meistens als Silizium angesehen. Das Substrat kann jedoch auch ein beliebiges einer großen Gruppe Halbleitermaterialien sein, wie etwa Germanium, Galliumarsenid, Indiumphosphid etc. In anderen Ausführungsformen kann das Substrat elektrisch nicht leitfähig sein, wie etwa ein Glas- oder Saphirwafer.
Wie hierin verwendet kann „Maske“ jedes entsprechende Material beinhalten, das selektive Entfernung (z. B. Ätzung) eines unmaskierten Abschnitts eines Materials erlaubt. Gemäß einigen Ausführungsformen können Maskierungsstrukturen ein Photoresist, wie etwa Poly(methylmethacrylat) (PMMA), Poly(dimethylglutarimid) (PMGI), ein Phenolformaldehydharz, ein geeignetes Epoxid etc. beinhalten.
Bevor derartige Ausführungsformen in mehr Detail beschrieben werden, ist es lehrreich, eine beispielhafte Speicherzelle und Umgebung zu präsentieren, worin die vorliegenden Ausführungsformen verwirklicht werden können.
1 veranschaulicht ein Beispiel einer nichtflüchtigen Split-Gate-Speicherzelle 100. Die Speicherzelle 100 ist auf einem Substrat 102, wie etwa Silizium, ausgebildet. Das Substrat 102 ist üblicherweise p-Typ oder eine p-Typ-Wanne, während eine erste dotierte Source-/Drain-Region 104 und eine zweite dotierte Source-/Drain-Region 106 n-Typ sind. Es ist jedoch auch möglich, dass das Substrat 102 n-Typ ist, während die Regionen 104 und 106 p-Typ sind.
Die Speicherzelle 100 umfasst zwei Gates, ein Auswahl-Gate (AG) 108 und ein Speicher-Gate (SG) 110. Jedes Gate kann eine dotierte Gate-Leiter-Schicht sein, die durch gut bekannte Techniken, wie zum Beispiel Abscheide- und Ätztechniken, ausgebildet wird, um die Gate-Struktur zu definieren. Das Auswahl-Gate 108 ist über einer dielektrischen Schicht 112 angeordnet. Das Speicher-Gate 110 ist über einem Ladungseinfang-Dielektrikum 114 angeordnet, das eine oder mehrere dielektrische Schichten aufweist. In einem Beispiel umfasst das Ladungseinfang-Dielektrikum 114 eine ladungseinfangende Silizium-Nitrid-Schicht, die zwischen zwei Siliziumdioxidschichten eingeschoben ist, um einen dreischichtigen Stapel zu erzeugen, der zusammen und allgemein als „ONO“ bezeichnet wird. Andere Ladungseinfangdielektrika können einen siliziumreichen Nitridfilm oder einen beliebigen Film, der Silizium, Sauerstoff und Stickstoff in verschiedenen Stöchiometrien umfasst, ohne darauf beschränkt zu sein, umfassen. Zur elektrischen Isolierung zwischen den zwei Gates ist auch ein vertikales Dielektrikum 116 zwischen dem Auswahl-Gate 108 und dem Speicher-Gate 110 angeordnet. In einigen Beispielen sind das vertikale Dielektrikum 116 und das Ladungseinfang-Dielektrikum 114 das gleiche Dielektrikum, während andere Beispiele ein Dielektrikum vor dem anderen ausbilden (z. B. können sie unterschiedliche dielektrische Eigenschaften aufweisen.) Als solches muss das vertikale Dielektrikum 116 nicht die gleiche Filmstruktur wie das Ladungseinfangdielektrikum 114 umfassen. Die Regionen 104 und 106 werden erzeugt, indem Dotierstoffe zum Beispiel unter Verwendung einer Ionenimplantationstechnik implantiert werden. Die Regionen 104 und 106 bilden Source oder Drain des Split-Gate-Transistors, abhängig davon, welche Potenziale an jeder angelegt werden. Bei Split-Gate-Transistoren wird, zur Zweckdienlichkeit, die Region 104 üblicherweise als Drain bezeichnet, während die Region 106 üblicherweise als Source bezeichnet wird, unabhängig von den relativen Vorspannungen. Es sollte verstanden werden, dass diese Beschreibung einen generellen Überblick einer üblichen Split-Gate-Architektur bereitstellen soll und dass, in der tatsächlichen Praxis, viel mehr detaillierte Schritte und Schichten bereitgestellt werden, um die endgültige Speicherzelle 100 auszubilden.
Es wird nun ein beispielhafter Schreib-, Lese- und Löschvorgang in Bezug auf Speicherzelle 100 beschrieben. Um ein Bit in die Speicherzelle 100 zu schreiben, wird eine positive Spannung, zum Beispiel in der Größenordnung von 5 Volt, an Region 106 angelegt, während Region 104 und Substrat 102 geerdet sind. Eine niedrige positive Spannung, zum Beispiel in der Größenordnung von 1,5 Volt, wird am Auswahl-Gate 108 angelegt, während eine höhere positive Spannung, zum Beispiel in der Größenordnung von 8 Volt, am Speicher-Gate 110 angelegt wird. Wenn Elektronen innerhalb einer Kanalregion zwischen Source und Drain beschleunigt werden, werden einige von ihnen genügend Energie sammeln, um aufwärts injiziert zu werden und im Ladungseinfang-Dielektrikum 114 eingefangen zu werden. Dies ist als heiße Elektroneninjektion bekannt.
In einem Beispiel eines Ladungseinfang-Dielektrikums 114 werden die Elektronen innerhalb einer Nitridschicht des Ladungseinfang-Dielektrikums 114 eingefangen. Diese Nitridschicht wird üblicherweise auch als die Ladungseinfang-Schicht bezeichnet. Die innerhalb des Ladungseinfang-Dielektrikums 114 eingefangene Ladung speichert das „hohe“ Bit innerhalb der Speicherzelle 100, auch nachdem die verschiedenen Versorgungsspannungen entfernt worden sind.
Um die gespeicherte Ladung innerhalb der Speicherzelle 100 zu „löschen“ und den Zustand der Speicherzelle 100 auf ein „niedriges“ Bit zurückzusetzen, wird eine positive Spannung, zum Beispiel in der Größenordnung von 5 Volt, an Region 106 angelegt, während Region 104 massefrei ist oder auf einer gewissen Vorspannung ist, und Auswahl-Gate 108 und Substrat 102 typischerweise geerdet sind. An das Speicher-Gate 110 wird eine hohe negative Spannung in der Größenordnung von zum Beispiel –8 Volt angelegt. Die Vorspannungsbedingungen zwischen dem Speicher-Gate 110 und der Region 106 generieren Löcher durch Band-zu-Band-Tunneleffekt. Die generierten Löcher erhalten durch das starke elektrische Feld unter Speicher-Gate 110 genügend Energie und werden aufwärts in das Ladungseinfang-Dielektrikum 114 injiziert. Die injizierten Löcher löschen die Speicherzelle 100 effektiv auf den „niedrigen“ Bit-Zustand.
Um das gespeicherte Bit der Speicherzelle 100 zu „lesen“, wird an jedes von dem Auswahl-Gate, dem Speichergate und der Region 104 eine niedrige Spannung im Bereich von zum Beispiel zwischen null und 3 Volt angelegt, während die Region 106 und das Substrat 102 typischerweise geerdet sind. Die an das Speicher-Gate angelegte niedrige Spannung ist so ausgewählt, dass sie im Wesentlichen äquidistant zwischen der Schwellenspannung, die notwendig ist, um den Transistor einzuschalten, wenn ein „hohes“ Bit gespeichert wird, und der Schwellenspannung, die notwendig ist, um den Transistor einzuschalten, wenn ein „niedriges“ Bit gespeichert wird, liegt, um deutlich zwischen den zwei Zuständen zu unterscheiden. Wenn zum Beispiel das Anlegen der niedrigen Spannung während des „Lese“-Vorgangs bewirkt, dass zwischen den Regionen 104 und 106 ein wesentlicher Strom fließt, hält die Speicherzelle ein „niedriges“ Bit, und wenn das Anlegen der niedrigen Spannung während des „Lese“-Vorgangs nicht bewirkt, dass zwischen den Regionen 104 und 106 ein wesentlicher Strom fließt, hält die Speicherzelle ein „hohes“ Bit.
2 illustriert ein beispielhaftes Schaltbild 200, das eine Speicherzelle 100 beinhaltet, einschließlich Verbindungen zu verschiedenen Metallschichten in einer Halbleitervorrichtung. Es wird nur eine einzelne Speicherzelle 100 illustriert, wie jedoch durch die Ellipsen sowohl in der X- als auch der Y-Richtung gezeigt, kann eine Gruppierung von Speicherzellen durch die verschiedenen sowohl in der X- als auch der Y-Richtung verlaufenden Linien verbunden sein. Auf diese Weise können eine oder mehrere Speicherzellen 100 zum Lesen, Schreiben und Löschen von Bits basierend auf der verwendeten Bit-Linie (BL) und Source-Linie (SL) ausgewählt werden.
Eine beispielhafte Source-Linie (SL) verläuft entlang der X-Richtung und ist in einer ersten Metallschicht (M1) ausgebildet. Die Source-Linie (SL) kann verwendet werden, um eine elektrische Verbindung mit der dotierten Region 106 von jeder Speicherzelle 100 entlang einer in der X-Richtung verlaufenden Reihe herzustellen.
Eine beispielhafte Bit-Linie (BL) verläuft entlang der Y-Richtung und ist in einer zweiten Metallschicht (M2) ausgebildet. Die Bit-Linie (BL) kann verwendet werden, um eine elektrische Verbindung mit der dotierten Region 104 von jeder Speicherzelle 100 entlang einer in der Y-Richtung verlaufenden Spalte herzustellen.
Es sollte verstanden werden, dass die in 2 gezeigten Schaltungsverbindungen nur beispielhaft sind und dass verschiedene Verbindungen in anderen Metallschichten als den illustrierten hergestellt werden können. Außerdem, obwohl nicht veranschaulicht, können Speicherzellen 100 in der Z-Richtung gruppiert sein sowie innerhalb mehrerer gestapelter Schichten ausgebildet sein.
3 illustriert eine beispielhafte Halbleitervorrichtung 300, die sowohl einen Speicherschaltkreis 302 als auch einen Peripherieschaltkreis 304 im gleichen Substrat 102 umfasst. In diesem Beispiel umfasst das Substrat 102 eine Kernregion 302 und eine Peripherieregion 304. Die Kernregion 302 umfasst eine Vielzahl von Speicherzellen 100, die ähnlich den zuvor beschriebenen arbeiten können. Es sollte verstanden werden, dass der Querschnitt von 3 nur beispielhaft ist und dass sich die Kernregion 302 und die Peripherieregion 304 in jedem Bereich des Substrats 102 befinden können und aus verschiedenen unterschiedlichen Regionen zusammengesetzt sein können. Des Weiteren können die Kernregion 302 und die Peripherieregion 304 im gleichen generellen Bereich des Substrats 102 existieren.
Das Substrat 302 – und in der Tat Substrate generell, wie in der Beschreibung verwendet – kann gemäß verschiedenen Ausführungen Silizium sein. Das Substrat 302 kann jedoch auch ein beliebiges einer großen Gruppe von Halbleitermaterialien sein, wie etwa Germanium, Galliumarsenid, Indiumphosphid etc. In anderen Ausführungsformen kann das Substrat 302 elektrisch nicht leitfähig sein, wie etwa ein Glas- oder Saphirwafer.
Die Peripherieregion 304 kann sowohl integrierte Schaltungskomponenten, wie etwa Widerstände, Kondensatoren, Induktoren etc., als auch Transistoren umfassen. In der illustrierten Ausführungsform umfasst die Peripherieregion 304 eine Vielzahl von Hochspannungstransistoren 306 und Niederspannungstransistoren 308. In einem Beispiel existieren die Hochspannungstransistoren 306 in einer separaten Region des Substrats 102 von den Niederspannungstransistoren 308. Hochspannungstransistoren 306 können Spannungen in der Höhe von, zum Beispiel, bis zu 20 Volt handhaben, während Niederspannungstransistoren 308 mit einer schnelleren Geschwindigkeit arbeiten, aber nicht mit den gleichen hohen Spannungen wie Hochspannungstransistoren 306 arbeiten können. In einer Ausführungsform sind Niederspannungstransistoren 308 so ausgelegt, dass sie eine kürzere Gate-Länge als Hochspannungstransistoren 306 aufweisen. Hochspannungstransistoren 306 zeichnen sich üblicherweise durch ein dickeres Gate-Dielektrikum 310 aus als das Gate-Dielektrikum von Niederspannungstransistoren 308. Wie in 3 gezeigt, weisen Niederspannungstransistoren 308 eine schmalere Breite auf als Hochspannungstransistoren 306, aber dies muss nicht der Fall sein. Gemäß einigen Ausführungsformen können Niederspannungstransistoren 308 breiter sein als Hochspannungstransistoren 306 oder, alternativ, können Niederspannungstransistoren 308 und Hochspannungstransistoren 306 die gleiche Breite aufweisen.
Während der Beschreibungen hierin werden verschiedene Regionen des Substrats erwähnt, worauf die Feldeffekt-Vorrichtungen hergestellt werden. Zum Beispiel, mit Bezug auf 3, wurden die Kernregion 302 und Peripherieregion 304 beschrieben. Es sollte verstanden werden, dass diese Regionen an beliebiger Stelle auf dem Substrat existieren können, und außerdem, dass sich die Regionen nicht gegenseitig ausschließen müssen. Das heißt, in einigen Ausführungsformen können sich Abschnitte von einer oder mehreren Regionen überlappen. Obwohl hier bis zu drei unterschiedliche Regionen beschrieben werden, sollte verstanden werden, dass eine beliebige Anzahl von Regionen auf dem Substrat existieren kann und Bereiche mit gewissen Arten von Vorrichtungen oder Materialien bezeichnen kann. Generell werden die Regionen verwendet, um Bereiche des Substrats, die ähnliche Vorrichtungen umfassen, zweckmäßig zu beschreiben, und sollten den Schutzbereich oder das Wesen der beschriebenen Ausführungsformen nicht einschränken.
4 ist ein Funktionsblockbild einer Speichervorrichtung gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung. Wie gezeigt, umfasst die Speichervorrichtung 402 eine Speichergruppierung 404, Hochspannungssteuerlogik 406 und Niederspannungssteuerlogik 408. Gemäß verschiedenen Ausführungsformen kann die Speichergruppierung 404 eine Anzahl von Speicherzellen 100 umfassen und sich physisch in einer Kernregion 302 der Speichervorrichtung 402 befinden. Die Hochspannungssteuerlogik 406 kann eine Anzahl von Hochspannungstransistoren 306 beinhalten, die verwendet werden können, um Abschnitte der Speichergruppierung 404 zu steuern und/oder zu treiben. Zusätzlich kann sich die Hochspannungssteuerlogik 406 in der Peripherie 304 der Speichervorrichtung 402 befinden. Ähnlich wie die Hochspannungssteuerlogik 406 kann die Niederspannungssteuerlogik 408 eine Anzahl von Niederspannungstransistoren 308 beinhalten, die verwendet werden können, um Abschnitte der Speichergruppierung 404 zu steuern und/oder zu treiben. Die Niederspannungssteuerlogik 408 kann sich auch in der Peripherie 304 der Speichervorrichtung befinden. Gemäß verschiedenen Ausführungsformen befinden sich die Hochspannungssteuerlogik 406 und die Niederspannungssteuerlogik 408 in unterschiedlichen Abschnitten der Peripherieregion 304.
5A–5J veranschaulichen einen Querschnitt einer Halbleitervorrichtung 500 an verschiedenen Punkten während ihrer Herstellung gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung. 5A veranschaulicht 500, nachdem eine Anzahl von Strukturen Merkmale ausgebildet worden ist. Wie in 5A gezeigt, umfasst die Vorrichtung 500 ein Substrat 502, das drei unterschiedliche Regionen 504, 506 und 508 beinhaltet.
Eine erste oder Speicherregion 504 des Substrats kann für Speicherkomponenten verwendet werden. Gemäß verschiedenen Ausführungsformen umfasst die erste Region 504 eine Speicherkernregion, in der eine Vielzahl von Speicherzellen (z. B. Speicherzelle 100) ausgebildet werden können. Zum Beispiel, gemäß einigen Ausführungsformen, kann die erste Region verwendet werden, um eine Anzahl von Auswahl-Gate-/Speicher-Gate-Paaren auszubilden.
Logik- und/oder Steuerschaltkreise können in der Peripherie ausgebildet werden, die zweite und dritte Regionen 506 und 508 umfasst, jeweils gemäß verschiedenen Ausführungsformen. Die zweite Region 506 kann die Hochspannungs-Steuerlogik-Region 406 umfassen und die dritte Region 508 kann die Niederspannungs-Steuerlogik (z. B. Region) 408 umfassen.
Wie in 5A gezeigt, wurde in der zweiten Region 506 ein Gate-Dielektrikum 512b ausgebildet und wurde in der dritten Region 508 ein anders Gate-Dielektrikum 512c ausgebildet. Das Gate-Dielektrikum 512a (in diese Figur nicht gezeigt) kann zu einem anderen Zeitpunkt gemäß verschiedenen Ausführungsformen erzeugt werden. Jedes der Gate-Dielektrika 512a, 512b und 512c kann ein geeignetes dielektrisches Material, wie etwa zum Beispiel ein Oxid, beinhalten. Gemäß verschiedenen Ausführungsformen können die Gate-Dielektrika 512b und 512c andere Dicken besitzen, aber dies muss nicht der Fall sein. Die Gate-Dielektrika 512b und 512c können durch ein gut bekanntes Verfahren ausgebildet werden. Zum Beispiel können die Dielektrika auf das Substrat 502 aufgewachsen werden und ein Oxid des Substratmaterials (z. B. Siliziumoxid) beinhalten. Es ist jedoch auch möglich, dass die Gate-Dielektrika 512b und 512c auf dem Substrat angeordnet sind und ein Oxid aus einem anderen Material als das Substrat beinhalten. Zusätzlich können die Dielektrika 512b und 512c das gleiche oder ein anderes Material beinhalten und können zur gleichen Zeit oder zu verschiedenen Zeiten gemäß verschiedenen Ausführungsformen ausgebildet werden. Ein Gate-Dielektrikum 512a (in diese Figur nicht gezeigt) kann später auch in der ersten Region 504 gemäß verschiedenen Ausführungsformen angeordnet werden. Das Gate-Dielektrikum 512a kann dünner sein als eines der Gate-Dielektrika 512a und 512b, gemäß einigen Ausführungsformen, aber es kann auch die gleiche Dicke besitzen wie eines oder beide der Gate-Dielektrika 512a und 512b.
Ein Ladungseinfang-Dielektrikum 514 wurde über dem Substrat 502 in der ersten Region 504 angeordnet, wie in 5A gezeigt. Gemäß verschiedenen Ausführungsformen beinhaltet das Ladungseinfang-Dielektrikum eine oder mehrere Schichten von Dielektrikum, wie etwa ONO, wie oben beschrieben. Zum Beispiel kann das Ladungseinfang-Dielektrikum 514 eine erste dielektrische Schicht 514a, eine Ladungseinfang-Schicht 514b und eine zweite dielektrische Schicht 514c beinhalten. Unabhängig von der spezifischen Zusammensetzung des Ladungseinfang-Dielektrikums 514 enthält dieses vorzugsweise mindestens eine Ladungseinfang-Schicht 514b. Das Ladungseinfang-Dielektrikum kann aus einem Nitrid oder siliziumreichem Nitrid, ausgebildet sein und kann mehrere Schichten von unterschiedlichen Nitriden gemäß einigen Ausführungsformen umfassen.
Eine Gate-Leiter-Schicht 516 wurde über allen drei Regionen 504, 506 und 508 der Vorrichtung 500 ausgebildet. Gemäß verschiedenen Ausführungsformen kann die Gate-Leiter-Schicht 516 gemäß einem entsprechenden gut bekannten Verfahren, wie etwa Abscheidung, angeordnet oder abgeschieden werden. Abscheidung kann jeden Prozess beinhalten, bei dem Material auf einem Substrat aufgewachsen, dieses damit beschichtet oder auf dieses transferiert wird. Einige gut bekannte Technologien umfassen unter anderem physikalische Dampfphasenabscheidung (PVD, physical vapor deposition), chemische Dampfphasenabscheidung (CVD, chemical vapor deposition), elektrochemische Abscheidung (ECD, electrochemical deposition), Molekularstrahlepitaxie (MBE, molecular beam epitaxy), Atomlagenabscheidung (ALD, atomic layer deposition), und plasmaunterstützte CVD (PECVD, plasma-enhanced CVD).
Eine Deckschicht 518 wurde über allen drei Regionen 504, 506 und 508 der Vorrichtung 500 ausgebildet. Gemäß verschiedenen Ausführungsformen kann die Deckschicht 518 eine Schicht von Nitrid 518a, angeordnet auf über einer Schicht von Dielektrikum 518b, beinhalten. Eine Maske 520 ist über der zweiten Region 506 und der dritten Region 508 angeordnet. Die Maske 520 kann zusätzlich in der ersten Region 504 strukturiert sein. Beide Masken 520 können ein geeignetes Material beinhalten, das selektive Entfernung (z. B. Ätzung) des unmaskierten Abschnitts der Gate-Leiter-Schicht 516 erlaubt. Gemäß einigen Ausführungsformen können Maskierungsstrukturen ein Photoresist, wie etwa Poly(methylmethacrylat) (PMMA), Poly(dimethylglutarimid) (PMGI), ein Phenolformaldehydharz, ein geeignetes Epoxid etc. beinhalten.
5B veranschaulicht einen Querschnitt der Vorrichtung 500, nachdem der Gate-Leiter 516 vom unmaskierten Abschnitt der ersten Region entfernt wurde. Zusätzlich ist das Ladungseinfang-Dielektrikum 514, angeordnet zwischen Speicher-Gates 522a und 522b, entfernt. Gemäß einigen Ausführungsformen wird der entfernte Abschnitt der Gate-Leiter-Schicht 514 und das Ladungseinfang-Dielektrikum 514 durch eine Anzahl von entsprechenden Ätzverfahren entfernt. Die Gate-Leiter-Schicht 516 kann zum Beispiel geätzt werden unter Verwendung von Cl2, KOH, TMAH (Tetramethyl-Amino-Hydroxyl) oder unter Verwendung von Gasphasenätzung mit zum Beispiel H2, HCl, O2, H2O (Dampf oder Gas), O3, HF, F2 und Kohlenstoff-Fluor-Verbindungen mit Cl2 und XeF2. Zusätzlich, gemäß einigen Ausführungsformen, kann eine Kombination von Ätzprodukten verwendet werden.
Wie in 5B veranschaulicht, bilden die restlichen Abschnitte des Gate-Leiters 516 in der ersten Region 504 die Speicher-Gates 522a/522b aus. Zusätzlich wurde ein Dielektrikum 524 an den Seitenwänden der Speicher-Gates und dem Ladungseinfang-Dielektrikum 514 ausgebildet. Gemäß verschiedenen Ausführungsformen kann das Dielektrikum ein Einzelschicht-Dielektrikum oder ein Mehrfachschicht-Dielektrikum, wie etwa ONO, oben beschrieben, beinhalten. Zusätzlich kann ein Auswahl-Gate-Dielektrikum 512a in der ersten Region 504 gemäß verschiedenen Ausführungsformen aufgewachsen werden.
In 5C ist eine zweite Gate-Leiter-Schicht 526 über den Speicher-Gates 522 in der ersten Region 504 ausgebildet worden. Gemäß einigen Ausführungsformen kann die zweite Gate-Leiter-Schicht 526 im Wesentlichen mit den anderen in der ersten Region ausgebildeten Strukturen konform sein, aber dies muss nicht in allen Ausführungsformen der Fall sein. Eine zweite Gate-Leiter-Schicht 526 ist über der zweiten Region 506 und der dritten Region 508 ausgebildet worden, wie in 5C gezeigt.
5D veranschaulicht die teilweise Entfernung der zweiten Gate-Leiter-Schicht 526. Wie man sehen kann, bleibt ein Abschnitt der zweiten Gate-Leiter-Schicht 526 an den Seitenwänden der Speicher-Gates 522a und 522b angeordnet. Die Gate-Leiter-Abschnitte 528a und 528b werden schließlich die Auswahl-Gates für die unter Verwendung der Speicher-Gates 522a und 522b auszubildenden Speicherzellen beinhalten. Die Abschnitte 530a und 530b sind jedoch überflüssig. Die überflüssigen Abschnitte 530a und 530b können durch Maskieren der Abschnitte 528a und 528b mit der Maske 532 entfernt werden, wie in 5E gezeigt. Nachdem sie maskiert worden sind, können die überflüssigen Abschnitte 530a und 530b sowie der unmaskierte Abschnitt des Dielektrikums 524 entfernt werden. Das Resultat dieser Entfernung wird in 5F veranschaulicht.
5G veranschaulicht einen Querschnitt der Vorrichtung 500, nachdem mehrere zusätzliche Schritte gemäß verschiedenen Ausführungsformen durchgeführt worden sind. In 5G sind die erste und zweite Region 504 und 508 mit der Maske 536 maskiert. Zusätzlich kann die Maske 536 über der zweiten Region 506 über der Deckschicht 518 strukturiert sein. Der Abschnitt der Deckschicht 518 und des zweiten Gate-Leiters 516, der nicht unter der strukturierten Maske 536 liegt, ist von der zweiten Region 506 entfernt, wie gezeigt. Nachdem das Gate 544 in der zweiten Region definiert worden ist, werden die leicht dotierten Drain- und Source-Masken und Implantate durchgeführt, um die Übergänge neben den Gates 544 auszubilden. Nach dem in 5G veranschaulichten Szenario kann die Maske 536 von der Vorrichtung 500 entfernt und kann der Nitridabschnitt 518a von der Deckschicht 518 in allen drei Regionen zum Beispiel unter Verwendung eines Nitrid-Nassstripp-Prozesses, entfernt werden.
5H veranschaulicht einen Querschnitt der Vorrichtung 500, nachdem das Gate 544 durch die Entfernung eines Abschnitts des zweiten Gate-Leiters 516 von der zweiten Region 506 definiert worden ist. Zusätzlich wurde eine Maske 546 in der zweiten Region 506 angeordnet, um das Gate 544 vor den Prozessschritten des Ausbildens von Logik-Gates in der dritten Region 508 zu schützen. Zusätzlich wurde die Maske 546 in der dritten Region 508 strukturiert, um die Ausbildung eines Gates 548 in der dritten Region 508 zu ermöglichen.
5I veranschaulicht einen Querschnitt der Vorrichtung 500, nachdem ein zweites Logik-Gate 548 in der dritten Region 508 definiert worden ist. Zusätzlich ist die Maske 546 von der ersten Region 504 und der zweiten Region 506 entfernt. Etwaige restliche Abschnitte der Deckschicht 518 sind ebenfalls als entfernt gezeigt. An diesem Punkt beinhaltet die Vorrichtung 500 daher ein Paar Speicherzellen 550a und 550b, die in der ersten Region 504 der Vorrichtung 500 angeordnet sind. Jede der Speicherzellen 550a und 550b beinhaltet ein Speicher-Gate 522a bzw. 522b (hier generell als „Speicher-Gate 522“ bezeichnet) und ein Auswahl-Gate 534a bzw. 534b. Ein Dielektrikum 524a und 524b, angeordnet an der Seitenwand des Speicher-Gates, isoliert die Auswahl-Gates 534a und 534b elektrisch von ihren assoziierten Speicher-Gates 522a und 522b. Ladungseinfang-Dielektrika 514a und 514b sind unterhalb der Speicher-Gates 522a und 522b angeordnet. Wie oben erörtert, können die Ladungseinfang-Dielektrika 514a und 514b eine oder mehrere dielektrische Schichten beinhalten, die eine Ladungseinfang-Schicht umfasst. Zusätzlich werden die Ladungseinfang-Dielektrika 514a und 514b separat und unabhängig von den Seitenwand-Dielektrika 524a und 524b ausgebildet.
Zusätzlich zu den Speicherzellen 550a und 550b beinhaltet die Vorrichtung 500 ein erstes Gate 544, das in der zweiten Region 506 angeordnet ist, und ein zweites Gate 548, das in der dritten Region 508 angeordnet ist. Gemäß verschiedenen Ausführungsformen kann die zweite Region konfiguriert sein, um Hochspannung-Schaltkreise und Logik unterzubringen, und demgemäß kann das Gate 544 ausgelegt sein, um Hochspannung handzuhaben. Zum Beispiel kann das Gate 544 länger als das Gate 548 sein, um die Verwendung von höherem Strom in der zweiten Region 506 zu ermöglichen. Die dritte Region 508 kann konfiguriert sein, um Logik und/oder Schaltkreise mit relativ niedriger Spannung unterzubringen. Demgemäß kann das Gate 548 dünner als das Gate 544 sein, gemäß verschiedenen Ausführungsformen.
Es sollte verstanden werden, dass 5A–5I zwecks einfacher Erklärung eine vereinfachte Version der Vorrichtung 500 veranschaulichen, mit nur einem Paar Speicherzellen 550a und 550b und einem einzelnen Logik-Gate 542 und 540 in jeder der zweiten Region 506 und der dritten Region 508. Ein Fachmann würde jedoch verstehen, dass die Vorrichtung 500 eine große Anzahl von Speicherzellen, Logikzellen und anderen Komponenten in jeder der ersten Region 504, zweiten Region 506 und dritten Region 508 enthalten kann.
6A–6D veranschaulichen eine Alternative zu dem Verfahren des Ausbildens der in 5A–5I veranschaulichten Auswahl-Gates 534a und 543b an den Seitenwänden der Speicher-Gates 522a und 522b. Wie in 6A gezeigt, kann die Vorrichtung 600 ein Substrat 602 und Speicher-Gates 610a und 610b beinhalten. Zwischen jedem der Speicher-Gates 610a und 610b ist ein Ladungseinfang-Dielektrikum 603a und 603b angeordnet. In diesem Fall beinhalten die Ladungseinfang-Dielektrika 603a und 603b jeweils ein oberes Dielektrikum 604a und 604b, eine Nitridschicht 606a und 606b und ein unteres Dielektrikum 608a und 608b. Gemäß einigen Ausführungsformen kann das untere Dielektrikum 608a und 608b zusätzlich zu einem zusätzlichen Gate-Dielektrikum (nicht gezeigt) sein. Gemäß verschiedenen Ausführungsformen können die oberen Dielektrika 604a und 604b und die unteren Dielektrika 608a und 608b Oxide aus einem geeigneten Material, wie etwa Siliziumoxid, beinhalten. Zusätzlich kann das Ladungseinfang-Dielektrikum zusätzliche Schichten beinhalten. Es kann zum Beispiel wünschenswert sein, mehrere Nitridschichten 606a und 606b einzuschließen, um als Ladungseinfang-Schichten zu wirken. Die dielektrischen Schichten 604a, 604b, 608a und 608b können Dielektrika des Substrats oder eines anderen Materials beinhalten und können gemäß einer Anzahl von herkömmlichen Mitteln ausgebildet werden. Die Nitridschichten 606a und 606b können Siliziumnitrid, siliziumreiches Nitrid oder ein beliebiges Material, das geeignet ist, um als Ladungseinfang-Schicht zu wirken, beinhalten.
6A veranschaulicht auch Dielektrika 620a und 620b (zusammen hierin als Dielektrikum 620 bezeichnet), die an den Seitenwand-Speicher-Gate-Strukturen 610a und 610b angeordnet sind. Das Dielektrikum kann ein Einzelschicht-Dielektrikum oder ein Mehrfachschicht-Dielektrikum, wie etwa ONO, oben beschrieben, beinhalten. Über dem Dielektrikum 620 und den Speicher-Gate-Strukturen 610a und 610b, ist eine Schicht von Gate-Leiter 612 angeordnet. Zusätzlich wurde eine Maske 614 über einem Abschnitt des zweiten Gate-Leiters 612, angeordnet an den Seitenwänden der Speicher-Gates 610a und 610b, ausgebildet.
Wie in 6B gezeigt, kann ein Abschnitt der Gate-Leiter-Schicht 612 von dem unmaskierten Bereich der Vorrichtung 600 entfernt werden. Ein Teil des Gate-Leiters im unmaskierten Abschnitt wurde jedoch an den äußeren Seitenwänden der Speicher-Gates 610a und 610b absichtlich nicht entfernt. Der zurückbehaltene Abschnitt des Gate-Leiters 612 an den äußeren Seitenwänden der Speicher-Gates 610a und 610b wird die Auswahl-Gates 616a und 616b ausbilden.
Wie in 6C gezeigt, ist die Maske 614 entfernt und bleibt der Gate-Leiter 612 exponiert zurück. Zusätzlich wurden neue Masken 618a und 618b über den Auswahl-Gates 616a und 616b und einem Abschnitt der Speicher-Gates 610a und 610b ausgebildet. Der restliche Gate-Leiter 612 kann dann vom inneren Seitenwandabschnitt der Speicher-Gates 610a und 610b entfernt werden, wie in 6D gezeigt.
6D veranschaulicht zwei Split-Gate-Speicherzellen 622a und 622b, die gemäß dem in 6A–6D veranschaulichten alternativen Prozess ausgebildet wurden, mit der Deckschicht 518 auf 610a und 610b entfernt. Zusätzlich, wie in 6D gezeigt, ist das Dielektrikum 620 von den Seitenwänden zwischen den Speicher-Gates 610a und 610b entfernt. Wie in 6D gezeigt, umfasst jedes der Split-Gate-Speicherzellen ein Speicher-Gate 610a und 610b, angeordnet über einem Ladungseinfang-Dielektrikum 603a und 603b. Das Ladungseinfang-Dielektrikum 603a und 603b besteht selbst aus mehreren dielektrischen Schichten. Zum Beispiel kann das Ladungseinfang-Dielektrikum eine obere dielektrische Schicht 604a und 604b, eine Nitridschicht 606a und 606b und eine untere dielektrische Schicht 608a und 608b, wie gezeigt, umfassen.
Ein Auswahl-Gate 616a und 616b wurde an einer Seitenwand von jedem der Speicher-Gates 610a und 610b ausgebildet. Ein Dielektrikum 620a und 620b isoliert die Auswahl-Gates 616a und 616b elektrisch von den Speicher-Gates 610a und 610b. Gemäß verschiedenen Ausführungsformen kann das Dielektrikum 620a und 620b eine oder mehrere dielektrische Schichten beinhalten, wurde aber unabhängig vom Ladungseinfang-Dielektrikum 603a und 603b ausgebildet.
Der Einfachheit halber veranschaulichen 5A–5I und 6A–6D nicht ausdrücklich die Source- und Drain-Regionen in den Vorrichtungen 500 und 600. Es sollte jedoch verstanden werden, dass entsprechende Source- und Drain-Regionen (z. B. Region 104 und 106) in den Vorrichtungen 500 und 600 während des Fertigungsprozesses durch ein entsprechendes Verfahren, wie etwa, zum Beispiel, Ionenimplantation, ausgebildet werden.
7 ist ein Flussdiagramm, das ein Verfahren 700 zum Ausbilden einer Halbleitervorrichtung gemäß verschiedenen Ausführungsformen veranschaulicht. Bei der Erörterung von 7 wird auf 5A–5I Bezug genommen, es sollte jedoch verstanden werden, dass das Verfahren 700 nicht auf die spezifische Ausführungsform beschränkt ist, die in 5A–5I veranschaulicht wird, aber genereller anwendbar ist.
Wie in 7 gezeigt, kann das Verfahren 700 damit beginnen, indem eine periphere Region der Vorrichtung 500 in Schritt 702 maskiert wird. Die periphere Region kann einen beliebigen Abschnitt der Vorrichtung 500 umfassen, der nicht die Speicher-Rregion oder erste Region 504 ist. Zum Beispiel in Vorrichtung 500 kann die periphere Region die zweite Region 506 und die dritte Region 508 umfassen.
Gemäß verschiedenen Ausführungsformen kann Schritt 702 auftreten, nachdem die Gate-Dielektrika 512a, 512b und 512c in jeder der ersten Region 504, zweiten Region 506 und dritten Region 508 ausgebildet worden sind. Zusätzlich, vor dem Durchführen von Schritt 702, kann ein Ladungseinfang-Dielektrikum in der ersten Region 504 ausgebildet werden. Wie oben beschrieben, kann das Ladungseinfang-Dielektrikum eine oder mehrere Schichten von Dielektrikum, wie etwa ONO, beinhalten. Zum Beispiel kann das Ladungseinfang-Dielektrikum 514 eine erste dielektrische Schicht 514a, eine Nitridschicht 514b und eine zweite dielektrische Schicht 514c beinhalten. Zusätzlich zur Ladungseinfang-Schicht, kann eine erste Gate-Leiter-Schicht 516 in jeder der ersten Region 504, der zweiten Region 506 und der dritten Region 508 vor dem Durchführen von Schritt 702 ausgebildet warden.
In Schritt 704 kann ein Speicher-Gate 522 aus einem ersten Gate-Leiter 516 ausgebildet werden. Dies kann vollzogen werden, indem ein Abschnitt des Gate-Leiters 516 in der ersten Region 504 maskiert wird und der unmaskierte Gate-Leiter 516 geätzt wird, um ein Speicher-Gate 522 zu definieren. Zusätzlich ist zu vermerken, dass der Abschnitt der Ladungseinfang-Schicht, der nicht unter dem Speicher-Gate 522 liegt, auch aus der ersten Region 504, zum Beispiel durch Ätzen, während des Prozesses des Ausbildens des Speicher-Gates 522 entfernt werden kann.
In Schritt 706 wird ein Dielektrikum 524 an einer Seitenwand des Speicher-Gates 522 angeordnet. Das Dielektrikum 524 kann eine oder mehrere dielektrische Schichten beinhalten. Zum Beispiel kann das Dielektrikum 524 eine Nitridschicht und eine oder zwei dielektrische Schichten umfassen. Das Dielektrikum kann an der Seitenwand des Speicher-Gates 522 angeordnet werden, zum Beispiel durch Ausbilden einer dielektrischen Schicht über dem Speicher-Gate, dann durch trockenes Ätzen, um alles des Dielektrikums 524 zu entfernen, das nicht an der Seitenwand des Speicher-Gates 522 ist. Zusätzlich kann zu diesem Zeitpunkt ein Auswahl-Gate-Dielektrikum 512a in der ersten Region 504 gemäß verschiedenen Ausführungsformen ausgebildet werden.
In Schritt 708 wird eine zweite Gate-Leiter-Schicht 526 über dem Dielektrikum 524 angeordnet. Gemäß einigen Ausführungsformen kann die zweite Gate-Leiter-Schicht 526 im Wesentlichen mit den anderen in der ersten Region ausgebildeten Strukturen konform sein, aber dies muss nicht in allen Ausführungsformen der Fall sein.
In Schritt 710 wird ein Auswahl-Gate 534 aus dem zweiten Gate-Leiter 526 ausgebildet. Gemäß einigen Ausführungsformen. Das Auswahl-Gate 534 kann ausgebildet werden, indem Gate-Leiter von der ersten Region 504 entfernt wird, während ein Abschnitt der zweiten Gate-Leiter-Schicht 526 an den Seitenwänden des Speicher-Gates 522 angeordnet bleibt. Ein überflüssiger Abschnitt 530 des Gate-Leiters 526 kann von einer der Seitenwände des Speicher-Gates durch Maskieren eines Auswahl-Gate-Abschnitts 534 und Ätzen des Restes entfernt werden. In Schritt 712 kann die erste Region, die nun eine überwiegend abgeschlossene Speicherzelle enthält, maskiert werden, um die Ausbildung eines Logik-Gates in der zweiten Region 506 in Schritt 714 zu erlauben.
8 ist ein Flussdiagramm, das ein Verfahren 800 zum Ausbilden eines Auswahl-Gates gemäß verschiedenen Ausführungsformen veranschaulicht. Bei der Erörterung von 8 wird auf 6A–6D Bezug genommen, es sollte jedoch verstanden werden, dass das Verfahren 800 nicht auf die spezifische Ausführungsform beschränkt ist, die in 6A–6D veranschaulicht wird, aber genereller anwendbar ist.
Gemäß Verfahren 800 wird eine Source-Seite des Speicher-Gates 610 in Schritt 802 maskiert. Vor dem Durchführen von Schritt 802 kann jedoch eine Vorrichtung 600 ausgebildet werden. Vorrichtung 600 ein Substrat 602 und Speicher-Gates 610a und 610b beinhalten (hier generell als „Speicher-Gate 610“ bezeichnet). Zwischen jedem des Speicher-Gates 610 und dem Substrat ist ein Ladungseinfang-Dielektrikum 603 angeordnet. Die Ladungseinfang-Dielektrika 603 können ein oberes Dielektrikum 604, eine Nitridschicht 606 und ein unteres Dielektrikum 608 umfassen. Gemäß einigen Ausführungsformen kann das untere Dielektrikum 608 zusätzlich zu einem zusätzlichen Gate-Dielektrikum sein. Zusätzlich kann das Ladungseinfang-Dielektrikum zusätzliche Schichten beinhalten. Es kann zum Beispiel wünschenswert sein, mehrere Nitridschichten 606 einzuschließen, um als Ladungseinfang-Schichten zu wirken. Die dielektrischen Schichten 604 und 608 können Oxide des Substrats oder eines anderen Materials beinhalten und können gemäß einer Anzahl von herkömmlichen Mitteln ausgebildet werden. Die Nitridschicht 606 kann Siliziumnitrid, siliziumreiches Nitrid oder ein beliebiges Material, das geeignet ist, um als Ladungseinfang-Schicht zu wirken, beinhalten.
Ein Dielektrikum 620 kann auch vor Schritt 802 über der Speicher-Gate-Struktur 610 angeordnet worden sein Das Dielektrikum kann ein Einzelschicht-Dielektrikum oder ein Mehrfachschicht-Dielektrikum, wie etwa ONO, oben beschrieben, beinhalten. Über dem Dielektrikum 620 ist eine Schicht von Gate-Leiter 612 angeordnet. Zusätzlich kann eine Gate-Leiter-Schicht 612 der Speicher-Gate-Struktur 610 angeordnet werden, bevor Schritt 802 durchgeführt wird.
In Schritt 804 wird ein Drain (in diesem Fall unmaskiert) entfernt (z. B. geätzt), um ein Auswahl-Gate 616 an der Seitenwand des Speicher-Gates 610 zu definieren. Das Auswahl-Gate 616 kann durch Entfernen eines Abschnitts des Gate-Leiters 612 von der unmaskierten Region definiert werden. Ein Teil des Gate-Leiters 612 wird jedoch an der Seitenwand des Speicher-Gates 610 absichtlich belassen, um das Auswahl-Gate 616 auszubilden.
In Schritt 806 kann die Drain-Seite des Speicher-Gates maskiert werden, um das Auswahl-Gate 616 zu schützen. Als Nächstes kann der restliche Gate-Leiter 612 von der Source-Seite des Speicher-Gates in Schritt 808 entfernt werden.
9 ist ein Flussdiagramm, das ein Verfahren 900 zum Ausbilden eines Ladungseinfang-Dielektrikums in einer ersten Region 504 einer Halbleitervorrichtung 500 gemäß verschiedenen Ausführungsformen veranschaulicht. Die Vorrichtung 500 kann eine erste Region 504, eine zweite Region 506 und eine dritte Region 508 umfassen, wie zum Beispiel in 5A–5I veranschaulicht.
In Schritt 902 wird das Ladungseinfang-Dielektrikum 514 in jeder der ersten Region 504, der zweiten Region 506 und der dritten Region 508 ausgebildet. Das Ladungseinfang-Dielektrikum kann eine oder mehrere dielektrische Schichten gemäß verschiedenen Ausführungsformen umfassen. Zum Beispiel, gemäß einigen Ausführungsformen, kann das Ladungseinfang-Dielektrikum eine obere dielektrische Schicht 514a, eine Nitridschicht 514b und eine untere dielektrische Schicht 514c umfassen. Zusätzlich kann der Schritt des Ausbildens des Ladungseinfang-Dielektrikums das separate Abscheiden von jedem des oberen Dielektrikums 514a, der Nitridschicht 514b und des unteren Dielektrikums 514c beinhalten.
In Schritt 904 wird die erste Region 504 maskiert, um sie vor den Prozessschritten zu schützen, die in der zweiten Region 506 und der dritten Region 508 ausgeführt werden. In Schritt 906 wird das Ladungseinfang-Dielektrikum 514 von der zweiten Region entfernt und in Schritt 908 kann ein Gate-Dielektrikum 512b ausgebildet werden.
In Schritt 910 kann das Ladungseinfang-Dielektrikum 514 von der dritten Region entfernt werden und in Schritt 912 kann ein Gate-Dielektrikum 512c in der dritten Region ausgebildet werden. Nach Schritt 912 umfasst die Vorrichtung 500 ein Ladungseinfang-Dielektrikum in der ersten Region separat ausgeformte Gate-Dielektrika 510b und 510c in der zweiten Region 506 und der dritten Region 508.
Wie oben erwähnt, gemäß einigen Ausführungsformen, kann für die Ladungseinfang-Schicht 514b siliziumreiches Nitrid (SiRN) verwendet werden. SiRN kann vorteilhaft für die Verwendung als Ladungseinfang-Schicht in einer Split-Gate-Speicherzelle sein, da festgestellt wurde, dass es bessere Zuverlässigkeit, schnellere Löschgeschwindigkeit und einen niedrigeren Löschstrom aufweist. Während SiRN einige Eigenschaften aufweist, die es für die Verwendung als Ladungseinfang-Schicht 514b gut machen, weist es auch einige Eigenschaften auf, die es für die Verwendung schwierig machen. Zum Beispiel ist SiRN im Gegensatz zu anderen Nitriden geringfügig leitfähig. Demgemäß ist es wichtig, sicherzustellen, dass die Ladungseinfang-Schicht 514b von jeder Speicherzelle (z. B. 550a oder 550b) von den anderen Speicherzellen isoliert ist, um Leckströme zu vermeiden. 10 ist ein Flussdiagramm, das ein Verfahren 1000 zum Isolieren der Ladungseinfang-Schichten in jeder der Speicherzellen voneinander gemäß verschiedenen Ausführungsformen veranschaulicht. 11A–11E veranschaulichen eine Halbleitervorrichtung 1100 an verschiedenen Punkten während des Verfahrens 1000. Demgemäß wird 10 in Verbindung mit 11A–11E erörtert.
11A veranschaulicht eine Halbleitervorrichtung 1100. Die Vorrichtung 1100 umfasst ein Substrat 1102 und Grabenisolations-Regionen (STI-Regionen, shallow trench isolation regions) 1104a und 1104b (zusammen hierin als STI-Regionen 1104 bezeichnet). STI-Regionen 1104 bewirken, dass benachbarte Halbleiterkomponenten (nicht gezeigt) voneinander elektrisch isoliert werden. Gemäß Verfahren 1000 wird, in Schritt 1002, eine Nitridschicht 1106 über den STI-Regionen 1104 der Halbleitervorrichtung 1100 nach dem unteren Dielektrikum ausgebildet. Das Resultat dieses Schritts wird in 11B veranschaulicht. Die Nitridschicht 1106 kann SiRN oder ein beliebiges anderes geeignetes Nitrid beinhalten. Wie in 11B gezeigt, ist die Nitridschicht 1106 konform mit der Oberseite der Halbleitervorrichtung 1100.
In Schritt 1004 kann eine Opferschicht 1108 über der Nitridschicht 1106 ausgebildet werden. Die Opferschicht 1108 kann jedes geeignete Material beinhalten. Zum Beispiel, gemäß einigen verschiedenen Ausführungsformen, kann die Opferschicht 1108 ein Oxid, BARC, Photoresist etc. beinhalten. Die Vorrichtung 1100 wird nach Schritt 1004 in 11C veranschaulicht.
In Schritt 1006 können Abschnitte der Opferschicht 1108, der Nitridschicht 1106 und der STI-Regionen 1104 entfernt werden. Wie in 11D gezeigt, verursachen die entfernten Abschnitte der der Opferschicht 1108, der Nitridschicht 1106 und der STI-Regionen 1104 eine Diskontinuität in der Nitridschicht 1106. Gemäß verschiedenen Ausführungsformen können die entfernten Abschnitte 1108, 1106 und 1104 durch trockenes oder nasses Ätzen oder andere entsprechende Mittel entfernt werden. In Schritt 1008 kann der restliche Abschnitt der Opferschicht 1108 von der Vorrichtung 1100 entfernt werden, wie in 11E veranschaulicht.
Es ist klar, dass der Teilabschnitt der detaillierten Beschreibung und nicht die Teilabschnitte der Übersicht und der Zusammenfassung zur Interpretation der Ansprüche zu verwenden sind. Die Teilabschnitte Übersicht und Zusammenfassung können eine oder mehrere, aber nicht alle beispielhaften Ausführungsformen der vorliegenden Erfindung darlegen, wie von dem/den Erfinder(n) vorgesehen, und es ist somit nicht beabsichtigt, die vorliegende Erfindung und die angefügten Ansprüche auf irgendeine Weise zu beschränken.
Ausführungsformen der vorliegenden Erfindung sind vorstehend mit der Hilfe von Funktionsblöcken beschrieben worden, die die Implementierung von spezifizierten Funktionen und Beziehungen von diesen illustrieren. Die Grenzen dieser Funktionsblöcke wurden hier willkürlich definiert für die Zweckmäßigkeit der Beschreibung. Es können alternative Grenzen definiert werden, solange die spezifizierten Funktionen und Beziehungen davon angemessen durchgeführt werden.
Die oben stehende Beschreibung der spezifischen Ausführungsformen offenbart so vollständig die allgemeinen Eigenschaften der Erfindung, dass Andere durch die Verwendung des Wissens aus dem Stand der Technik diese spezifischen Ausführungsformen leicht ändern und/oder für verschiedene Anwendungen anpassen können, ohne sich von dem allgemeinen Konzept der vorliegenden Erfindung zu entfernen. Daher sind solche Anpassungen und Änderungen bestimmungsgemäß in der Bedeutung und im Umfang von Äquivalenten der offenbarten Ausführungsformen, basierend auf der hierin präsentierten Lehre und Anleitung, eingeschlossen. Es ist verständlich, dass die hierin verwendete Ausdrucksweise oder Terminologie nur zum Zwecke der Beschreibung und nicht zur Begrenzung dient, so dass die Terminologie oder Ausdrucksweise der vorliegenden Patentschrift durch den Fachmann angesichts der vorliegenden Lehren und Anleitung zu interpretieren ist.
Die Breite und der Schutzbereich der vorliegenden Erfindung sollten durch die oben beschriebenen beispielhaften Ausführungsform in keiner Weise beschränkt werden, sondern sollten nur gemäß den folgenden Ansprüchen und ihrer Äquivalente definiert werden.

Claims

Eine Halbleitervorrichtung, die Folgendes beinhaltet: ein Speicher-Gate, das in einer ersten Region der Halbleitervorrichtung angeordnet ist, wobei das Speicher-Gate eine erste Gate-Leiter-Schicht umfasst, die über einem Ladungseinfang-Dielektrikum angeordnet ist; ein Auswahl-Gate, das in der ersten Region neben einer Seitenwand des Speicher-Gates angeordnet ist, ein Seitenwand-Dielektrikum, das zwischen der Seitenwand des Speicher-Gates und des Auswahl-Gates angeordnet ist; und ein Logik-Gate, das in einer zweiten Region der Halbleitervorrichtung angeordnet ist und die erste Gate-Leiter-Schicht beinhaltet.
Halbleitervorrichtung gemäß Anspruch 1, wobei das Auswahl-Gate eine zweite Gate-Leiter-Schicht beinhaltet.
Vorrichtung gemäß Anspruch 1, die ferner ein zweites Logik-Gate beinhaltet, das in einer dritten Region der Halbleitervorrichtung angeordnet ist.
Vorrichtung gemäß Anspruch 3, wobei das zweite Logik-Gate die erste Gate-Leiter-Schicht beinhaltet.
Vorrichtung gemäß Anspruch 1, wobei das Ladungseinfang-Dielektrikum von einem oder mehreren anderen Ladungseinfang-Dielektrika elektrisch isoliert ist.
Vorrichtung gemäß Anspruch 1, wobei das Ladungseinfang-Dielektrikum eine Nitridschicht und eine Dielektrikum-Schicht beinhaltet.
Vorrichtung gemäß Anspruch 6, wobei die Nitridschicht ein siliziumreiches Nitrid beinhaltet.
Vorrichtung gemäß Anspruch 1, die ferner Folgendes beinhaltet: ein Speicher-Dielektrikum, das in der ersten Region angeordnet ist; ein Gate-Dielektrikum, das in der zweiten Region angeordnet ist; und ein zweites Gate-Dielektrikum, das in der dritten Region angeordnet ist, wobei zwei von dem Speicher-Gate-Dielektrikum, dem Gate-Dielektrikum und dem zweiten Gate-Dielektrikum unterschiedliche Dicken aufweisen.
Vorrichtung gemäß Anspruch 1, wobei das Dielektrikum eine Nitridschicht beinhaltet, die vom Ladungseinfang-Dielektrikum diskontinuierlich ist.
Vorrichtung gemäß Anspruch 9, wobei die Nitridschicht eine vom Ladungseinfang-Dielektrikum separate Schicht beinhaltet.
Ein Verfahren zum Fertigen einer Halbleitervorrichtung, die eine erste Region und eine zweite Region beinhaltet, das Folgendes beinhaltet: Maskieren der zweiten Region der Halbleitervorrichtung; Ätzen einer Schicht von Gate-Leiter, die über einem Ladungseinfang-Dielektrikum angeordnet ist, um ein Speicher-Gate in der ersten Region der Halbleitervorrichtung auszubilden; Anordnen eines Seitenwand-Dielektrikums an einer Seitenwand des Speicher-Gates; Ätzen einer zweiten Schicht von Gate-Leiter, um ein Auswahl-Gate neben der Seitenwand des Speicher-Gates auszubilden; Maskieren der ersten Region der Halbleitervorrichtung; und Ausbilden eines Logik-Gates in der zweiten Region der Halbleitervorrichtung.
Verfahren gemäß Anspruch 11, das ferner Folgendes beinhaltet: Maskieren einer Drain-Seite des Speicher-Gates und des Auswahl-Gates; und Entfernen der zweiten Schicht von Gate-Leiter und des Seitenwand-Dielektrikums von einem unmaskierten Abschnitt der Halbleitervorrichtung.
Verfahren gemäß Anspruch 11, wobei das Ausbilden des Auswahl-Gates Folgendes beinhaltet: Anordnen der zweiten Gate-Leiter-Schicht über dem Speicher-Gate; Maskieren einer Source-Seite des Speicher-Gates; Ätzen einer Drain-Seite des Speicher-Gates, um das Auswahl-Gate zu definieren; und Entfernen der zweiten Gate-Leiter-Schicht und des Seitenwand-Dielektrikums von der Source-Seite des Speicher-Gates.
Verfahren gemäß Anspruch 13, wobei das Entfernen der zweiten Gate-Leiter-Schicht Folgendes beinhaltet: Entfernen der Maske von der Source-Seite des Speicher-Gates; Maskieren der Drain-Seite des Speicher-Gates; und Ätzen der Gate-Leiter-Schicht von der Source-Seite des Speicher-Gates.
Verfahren gemäß Anspruch 11, das ferner Folgendes beinhaltet: Ausbilden des Ladungseinfang-Dielektrikums; Maskieren der Speicherregion der Halbleitervorrichtung; Entfernen des Ladungseinfang-Dielektrikums von der zweiten Region der Halbleitervorrichtung; und Ausbilden eines Gate-Dielektrikums in der zweiten Region.
Verfahren gemäß Anspruch 15, das ferner Folgendes beinhaltet: Maskieren der Logikregion der Halbleitervorrichtung; Entfernen des Ladungseinfang-Dielektrikums von einer dritten Region der Halbleitervorrichtung; und Ausbilden eines zweiten Gate-Dielektrikums in der dritten Region.
Verfahren gemäß Anspruch 11, das ferner das Isolieren eines Abschnitts des Ladungseinfang-Dielektrikums, der unter dem Speicher-Gate angeordnet ist, vom Rest des Ladungseinfang-Dielektrikums beinhaltet.
Verfahren gemäß Anspruch 11, wobei das Ladungseinfang-Dielektrikum eine dielektrische Schicht und eine Nitridschicht beinhaltet.
Verfahren gemäß Anspruch 18, wobei die Nitridschicht ein siliziumreiches Nitrid beinhaltet.
Verfahren gemäß Anspruch 11, wobei das Ausbilden des Logik-Gates das Ätzen der Schicht von Gate-Leiter beinhaltet, woraus das Speicher-Gate ausgebildet wurde, um das Logik-Gate zu definieren.
Verfahren gemäß Anspruch 11, das ferner das Ausbilden eines zweiten Logik-Gates in einer dritten Region beinhaltet.
Verfahren gemäß Anspruch 11, wobei das Anordnen eines Seitenwand-Dielektrikums das Anordnen einer dielektrischen Schicht und das Anordnen einer Nitridschicht beinhaltet.
Verfahren gemäß Anspruch 22, wobei die Nitridschicht derart angeordnet ist, das sie vom Ladungseinfang-Dielektrikum diskontinuierlich ist.