JP5137453B2 - 半導体装置の作製方法 - Google Patents

Description

本発明は、記憶素子を用いた記憶装置、および記憶装置を備えた半導体装置に関するものである。特に、本発明は記憶素子に有機材料を用いた装置などに関する。

近年、有機トランジスタ、有機メモリなどの有機材料を用いた電子素子の研究が活発に行われている。有機材料を用いた電子素子は、フレキシブルな素子であり、また安価な素子として期待されている。例えば、特許文献１には、有機ダイオードを利用したマスクＲＯＭが記載されている。特許文献１の記憶素子は、製造時以外ではデータの書き込み（追記）を行うことができず、使い勝手が良くない。

また、既に、アンテナを設けることにより、無線によるデータの送受信が可能な小型のＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップと呼ばれる半導体装置が実用化されている。このような半導体装置はＩＣチップの他、無線チップ、ＩＤタグ、ＩＣタグ、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグ、無線タグ、無線ＩＣタグ、電子タグ、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ ＩｄｅｎｔｉｆｉｃａｔｉｏＮ）タグとも呼ばれている。

ＩＣチップに多量データを記憶しておく記憶装置を設けることにより、高機能化、高付加価値化が実現できる。ＩＣチップの利用範囲を広げるには、ＩＣチップの低価格下が要求されている。そこで、記憶装置に有機メモリを用いることで、ＩＣチップの低価格化が期待されている。しかしながら、特許文献１には、有機メモリの特長を活かしつつ、記憶素子の書き込み、読み出しなどを制御するための回路と統合することについて、何ら開示されていない。
特表２００１−５１６９６４号公報

上記問題点を鑑み、本発明は、製造時以外でもデータの書き込みが可能な有機材料を用いた記憶装置を提供することを目的の１つとする。また、本発明は記憶装置の大容量化を図ることを目的の１つとする。

本発明は、簡便な方法で、有機材料を用いた素子を、シリコンに代表される半導体材料を用いた回路に組み込み、高機能、高付加価値の記憶装置および半導体装置を提供することを目的の１つとする。

本発明の記憶装置は、複数のメモリセルを有するメモリセルアレイとを有する。さらに、メモリセルアレイにデータを書き込むための回路、およびメモリセルアレイからデータを読み出すための回路とを有する。メモリセルは、接合したｎ型不純物領域とｐ型不純物領域を有する半導体膜と、半導体膜の上方に形成され、ｎ型不純物領域およびｐ型不純物領域のいずれか一方に接続された第１の導電層と、第１の導電層の上方の第２の導電層と、第１の導電層と、第２の導電層の間に挟まれた有機化合物層とを有する。すなわち、メモリセルはｐｎ接合ダイオード上に有機化合物層を用いた有機メモリが積層された構造となる。

また、本発明の記憶装置は、複数のビット線に電気的に接続されたビット線駆動回路、複数のワード線に電気的に接続されたワード線駆動回路、データを読み出すための読み出し回路、およびデータを書き込みを行うための回路などを有する。これらの回路はｎチャネル型薄膜トランジスタおよびｐチャネル型薄膜トランジスタを有する。本発明は、メモリセルの半導体膜と薄膜トランジスタの半導体膜とを同じ絶縁表面上に形成することを特徴とする。

本発明は、メモリセルの半導体膜にｐｎ接合を形成するために、ｐ型半導体膜とｎ型半導体膜を積層した２層構造ではなく、同じ半導体膜中にｐ型不純物領域とｎ型不純物領域を同じ絶縁表面上に並べて形成することを特徴とする。メモリセルのｐｎ接合面は絶縁表面と平行ではなく、この表面に対して直交するように形成される。つまり、ｐｎ接合面は、薄膜トランジスタのチャネル形成領域と不純物領域との接合面と平行に形成される。よって、薄膜トランジスタの半導体膜に不純物領域を形成する一連の工程で、メモリセルの半導体膜にｐｎ接合を形成することが可能である。

メモリセルの半導体膜において、ｐｎ接合を構成する不純物領域の少なくとも一方は、薄膜トランジスタの半導体膜に形成された不純物領域と同じ濃度でｎ型またはｐ型導の不純物を含んでいる。また、ｐｎ接合を構成する不純物領域の少なくとも一方は、薄膜トランジスタの半導体膜に形成された不純物領域と同じ不純物の添加工程で不純物が添加されている。そのため、メモリセルと薄膜トランジスタは、シート抵抗値が同じ不純物領域を有する場合もある。

なお、製造装置に精度により、同じ工程で形成された２つの不純物領域で濃度、濃度分布、抵抗値にずれが不可避的に生じてしまう。よって、本発明では、２つの不純物領域で濃度などが同様とは、完全に一致する場合の他、製造装置の精度による誤差の範囲も含むものである。また、半導体膜の不純物の濃度は濃度分布（濃度プロファイル）のピーク濃度で決定することができる。

本発明の記憶装置は、アンテナにより非接触でデータの入出力が可能である半導体装置のメモリ部に適している。このような半導体装置では、無線で通信を行うために、アンテナに共振回路が接続される。共振回路はコンデンサを有しているが、このコンデンサをＭＩＳ構造とすることで、メモリセルのダイオードと、薄膜トランジスタとコンデンサとを同時に形成することが可能になる。そのため、メモリセルの不純物領域とコンデンサのいずれかの不純物領域とを、同じ不純物の添加工程で作製することができる。

メモリセルにｐｎ接合を設けたことで、有機材料を用いた記憶装置を製造時以外にもメモリセルにデータを書き込むことが可能になる。よって、本発明の記憶装置を用いることで、無線チップのような高付加価値の半導体装置の低価格化が可能になる。

また、本発明のメモリセルのｐｎ接合は、メモリセルを制御する駆動回路の薄膜トランジスタと同時に形成できるだけでなく、薄膜トランジスタの製造工程に特殊な工程を追加することなく、製造できる。よって、薄膜トランジスタを製造するための従来の資産をそのまま使用できるため、工業上、非常に有用である。

以下、本発明の実施の形態について図面を参照しながら説明する。また、同一の要素には同じ符号を付して、重複する説明を省略する。また、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。

［実施形態１］
本実施形態では、本発明の記憶素子を有する半導体装置として、記憶装置について説明する。

記憶装置の構成例を図１１に示す。記憶装置は、基板１０上に、メモリセルがマトリクス状に配置されたメモリセルアレイ１１、デコーダなどを有するワード線駆動回路１２、並びにデコーダ、セレクタなどを有するビット線駆動回路１３を有する。メモリセルアレイ１１は、ｎ行×ｍ列のメモリセルが配置されている。ワード線駆動回路１２はＮ本のワード線Ｗｈ（ｈ＝１、２、．．．、ｎ）により、メモリセルアレイ１１と接続され、ビット線駆動回路１３はｍ本のビット線Ｂｋ（ｋ＝１、２、．．．、ｍ）によりメモリセルアレイ１１に接続されている。さらに、記憶装置は、図１１に図示されていないが、読み出し回路、書き込み回路、制御回路などを有する。制御回路は、外部から入力された制御信号に基づいて、記憶装置内部の回路を制御する制御信号を生成し、また電源を制御する回路である。
なお、図１１に示した記憶装置の構成はあくまで一例である。例えば、読み出し回路は、ビット線駆動回路１３に含まれていてもよい。記憶装置は、入力用バッファ、出力用バッファ、入力用レジスタ、出力用レジスタを有してもよい。ワード線駆動回路１２およびビット線駆動回路１３を制御することにより、メモリセルアレイ１１の任意の記憶素子ＭＥにデータを書き込み、また、書き込んだデータが読み出される。

図１２に、メモリセルアレイ１１に配置されたメモリセルＭＣの等価回路図の一例を示す。図１２には、３行×３列のメモリセルＭＣが記載されている。各メモリセルＭＣは、記憶素子ＭＤと、記憶素子ＭＤに直列に接続されたダイオードＤＩを有する。記憶素子ＭＤはビット線Ｂｋに接続され、ダイオードＤＩはワード線Ｗｈに接続されている。なお、ダイオードＤＩの接続する向き、図１２に示す端子と逆側の端子で記憶素子ＭＤに接続することができる。つまり、図１２においてダイオードＤＩは記憶素子ＭＥからワード線Ｗｈの方向に接続されているが、本実施形態はこれに限らず、ダイオードＤＩをワード線Ｗｈから記憶素子ＭＥの方向に接続することができる。また、ビット線Ｂとワード線Ｗの関係を入れ替えてもよい。

図１３に、記憶素子ＭＤの断面図を示す。記憶素子ＭＤ、一対の導電層２１と導電層２２の間に有機化合物層２３を有する。メモリセルＭＣにおいて、導電層２１、２２の一方がビット線Ｂに接続され、他方がダイオードＤＩに接続される。

有機化合物層２３に用いられる有機化合物は、電圧を印加することで、結晶状態、導電性や形状が変化する有機化合物で形成する。有機化合物層２３は、単層で設けてもよいし、異なる有機化合物で形成された層を積層させて複数層としてもよい。有機化合物層２３は、有機化合物の他、無機材料を含んでいてもよい。一対の導電層２１、２２の間には、有機化合物層２３の他、例えば、半導体層、絶縁層などを設けてもよい。

有機化合物層２３は、正孔輸送性もしくは電子輸送性を有する有機化合物で形成することができる。正孔輸送性を有する有機化合物としては、２，７−ジ（Ｎ−カルバゾリル）−スピロ−９，９’−ビフルオレン（略称：ＳＦＤＣｚ）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＮＰＢ）や４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：ＴＰＤ）や４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニル−アミノ）−トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−トリフェニルアミン（略称：ＭＴＤＡＴＡ）や４，４’−ビス（Ｎ−（４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル）−Ｎ−フェニルアミノ）ビフェニル（略称：ＤＮＴＰＤ）などの芳香族アミン系（即ち、ベンゼン環−窒素の結合を有する）の化合物やフタロシアニン（略称：Ｈ_２ＰＣ）、銅フタロシアニン（略称：ＣｕＰＣ）、バナジルフタロシアニン（略称：ＶＯＰＣ）のようなフタロシアニン化合物等が挙げられる。

以上、正孔輸送性を有する有機化合物として例示した物質は、主に１０^−６ｃｍ^２／Ｖｓ以上１０^−２ｃｍ^２／Ｖｓ以下の正孔移動度を有する物質である。

電子輸送性の有する有機化合物としては、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ_３）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ_２）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等キノリン骨格またはベンゾキノリン骨格を有する金属錯体等からなる材料を用いることができる。また、この他、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：ＺＮ（ＢＯＸ）_２）、ビス［２−（２−ヒドロキシフェニル）ベンゾチアゾラト］亜鉛（略称：ＺＮ（ＢＴＺ）_２）などのオキサゾール系、チアゾール系配位子を有する金属錯体などの材料も用いることができる。

さらに、金属錯体以外にも、電子輸送性の有する有機化合物として、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ｐ−ＥｔＴＡＺ）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュプロイン（略称：ＢＣＰ）等が挙げられる。電子輸送性を有する有機化合物として例示した物質は、主に１０^−６ｃｍ^２／Ｖｓ以上１０^−２ｃｍ^２／Ｖｓ以下の電子移動度を有する物質である。

本実施形態の記憶装置は、基板１０上に、ワード線駆動回路１２およびビット線駆動回路１３を構成するトランジスタを薄膜トランジスタ（以下、「ＴＦＴ」と略記する。）で構成する。ＴＦＴの作製と同時に、基板１０上にメモリセルＭＣのダイオードＤＩを作製する。

図１（Ａ）に、本実施形態の記憶装置の模式的な断面構成を示す。図１（Ａ）の左側には、メモリセルアレイ１１の一部の断面図として、１つのメモリセルＭＣの断面図を示している。また、図１（Ａ）の右側には、メモリセルアレイ１１以外の回路（ワード線駆動回路１２およびビット線駆動回路１３、以下、これらの回路を「駆動回路」と記す。）の断面図の一部を示している。駆動回路には、複数のｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴが用いられるため、駆動回路の断面の一部をｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの断面図で表している。

図１（Ｂ）にメモリセルＭＣの上面図を示した。図１（Ａ）の断面図は図１（Ｂ）の鎖線ｘ−ｘ’断面に対応する。図１（Ｃ）に、メモリセルＭＣの等価回路図を示す。

基板１０の表面を覆って、下地膜３１が形成されている。基板１０には、ガラス基板、石英基板、シリコン基板、金属基板、ステンレス基板を用いることができる。基板１０は記憶装置を作製するときに使用したものと別の基板とすることも可能であり、可撓性基板の他、繊維質な材料からなる紙等を用いることができる。可撓性基板とは、撓めたり、曲げたりできる基板のことであり、例えば、ポリカーボネート、ポリアリレート、ポリエーテルスルフォン等からなるプラスチック基板等が挙げられる。また、フィルム（ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなる）を用いることもできる。

下地膜３１は、使用する基板に応じて形成すればよい。ガラス基板や可撓性基板、繊維質な材料からなる基板を用いるときには、基板からの汚染を防ぐために、下地膜３１を設けることが望ましい。石英基板を用いるときは、基板からの汚染の問題がないため形成しなくともよい。また、シリコン基板、金属基板、ステンレス基板を用いるときは、下地膜３１は、ＴＦＴをＳＯＩ構造とするためとするための絶縁層として機能する。下地膜３１としては、酸化シリコン、窒化シリコン、窒化酸化シリコン（ＳｉＯ_ｘＮ_ｙ）、ダイヤモンドライクカーボン、窒化アルミ（ＡｌＮ）等から選ばれた材料でなる単層膜、又は多層膜で形成される。これらの膜はＣＶＤ法やスパッタ法で形成することができる。

下地膜３１に、半導体膜３２、３３、３４が形成されている。半導体膜３２は、メモリセルＭＣのダイオードの半導体層であり、導電型が異なる２つの不純物領域３２ｐと不純物領域３２ｎが形成されている。本実施形態では、不純物領域３２ｐをｐ型不純物領域とし、不純物領域３２ｎをｎ型不純物領域とする。ｐ型不純物領域３２ｐとｎ型不純物領域３２ｎにより、半導体膜３２にｐｎ接合が形成されるため、半導体膜３２がｐｎ接合型ダイオードとして機能する。

半導体膜３３、３４はそれぞれｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴの半導体層である。半導体膜３３には、２つのｐ型高濃度不純物領域３３ａ、３３ｂ、およびチャネル形成領域３３ｃが形成されている。半導体膜３４には、２つのｎ型高濃度不純物領域３４ａ、３４ｂ、およびチャネル形成領域３４ｃが形成されている。ｐ型高濃度不純物領域３３ａ、３３ｂ、ｎ型高濃度不純物領域３４ａ、３４ｂは、それぞれ、トランジスタのソースまたはドレインとして機能する領域である。

後述するが、ダイオードのｐ型不純物領域３２ｐとｐチャネル型ＴＦＴのｐ型高濃度不純物領域３３ａ、３３ｂは、ｐ型の導電型を付与する不純物（以下、「ｐ型不純物」という。）を添加する工程が同じである。よって、ｐ型不純物領域３２ｐは、ｐ型高濃度不純物領域３３ａ、３３ｂとｐ型不純物の濃度が同じになる。一方、ｎ型不純物の濃度については、ｐ型不純物領域３２ｐの方がｐ型高濃度不純物領域３３ａ、３３ｂよりも高く、ｎ型不純物領域３２ｎと同じである。これは、ｎ型不純物領域３２ｎにｎ型不純物を添加する工程において、ｐ型不純物領域３２ｐにもｎ型不純物が添加されているからである。

半導体膜３２〜３４を覆って絶縁膜３５が形成されている。絶縁膜３５は、ＴＦＴのゲート絶縁膜として機能するものである。よって、絶縁膜３５をメモリセルＭＣの部分には形成しなくともよい。駆動回路において、半導体膜３３、３４上には絶縁膜３５を介して第１導電膜３７、３８が設けられている。第１導電膜３７、３８はＴＦＴのゲート電極またはゲート配線として機能する。

半導体膜３２〜３４、第１導電膜３７、３８を覆って第１層間絶縁膜３９が形成されている。第１層間絶縁膜３９上に第２導電膜４６〜５１が形成されている。第２導電膜４６はワード線Ｗであり、絶縁膜３５および第１層間絶縁膜３９に形成されたコンタクトホール４０においてｐ型不純物領域３２ｐに接続されている。第２導電膜４７はダイオードＤＩを記憶素子に接続するための電極であり、絶縁膜３５および第１層間絶縁膜３９に形成されたコンタクトホール４１において、半導体膜３２のｎ型不純物領域３２ｎに接続されている。第２導電膜４８〜５１は、それぞれ、絶縁膜３５および第１層間絶縁膜３９に形成されたコンタクトホールにおいて、ＴＦＴの高濃度不純物領域３３ａ、３３ｂ、３４ａ、３４ｂに密接している。第２導電膜４８〜５１は駆動回路において配線や電極となる導電膜である。

第２導電膜４６〜５１上に第２層間絶縁膜５３が形成されている。メモリセルＭＣには、第２層間絶縁膜５３上に第３導電膜５５が形成されている。第３導電膜５５は記憶素子ＭＥの一方の導電層（電極）を構成するものであり、メモリセルＭＣごとに分割されて形成される。第３導電膜５５は第２層間絶縁膜５３に形成されたコンタクトホール５４において第２導電膜４７に密接している。第２導電膜４７により半導体膜３２（ダイオードＤＩ）が記憶素子ＭＤに直列に接続される。

第３導電膜５５上に第３層間絶縁膜５６が形成されている。第３層間絶縁膜５６は駆動回路にも形成される。メモリセルＭＣにおいて、記憶素子ＭＥを形成するために第３層間絶縁膜５６に開口部５７が形成されている。なお、記憶素子ＭＥの断面構造及びダイオードＤＩと記憶素子ＭＥとの電気的な接続を説明する都合、図１（Ａ）のメモリセルＭＣの断面図に、開口部５７等の図１（Ｂ）の鎖線ｘ−ｘ’上に存在しないを含む部分も図示している。この点は、図２（Ａ）〜図１０（Ａ）も図１（Ａ）と同様である。

メモリセルＭＣには、第３層間絶縁膜５６上に有機化合物層５８が形成されている。有機化合物層５８はメモリセルＭＣごとに分割せず、メモリセルアレイで一体的、すなわち連続的に形成され、１つの層を成している。

メモリセルＭＣには、有機化合物層５８上に第４導電膜５９が形成されている。第４導電膜５９はビット線Ｂに相当する。第４導電膜５９は、列ごと（ビット線に方向）で一体的に、すなわち連続的に形成され、メモリセルアレイでストライプ状、線状に形成される。第３層間絶縁膜５６の開口部５７に、第３導電膜５５、有機化合物層５８、第４導電膜５９が積層されることで、記憶素子ＭＥが形成されている。また、駆動回路にも第４導電膜５９でなる電極や配線を形成することもできる。

メモリセルＭＣのダイオードは、駆動回路を構成するＴＦＴと同一の絶縁表面上（本実施形態では下地膜３１上）に同時に作製される。以下、図２〜図１０を用いて、図１に示した記憶装置の作製方法を説明する。なお、図２〜図１０においても、図１と同様、（Ａ）に記憶装置の断面図を示し、（Ｂ）にメモリセルＭＣの上面図を示す。

図２（Ａ）、図２（Ｂ）に示すように、基板１０の表面を覆って下地膜３１を形成する。下地膜３１上に結晶性半導体膜を形成し、結晶性半導体膜上にレジストを形成し、エッチングにより半導体膜３２〜３４を形成する。下地膜３１上に結晶性半導体膜を形成するのは、駆動回路に電界効果移動度の高いＴＦＴを形成するためである。

半導体膜３２〜３４は、シリコン、ゲルマニウム、シリコンとゲルマニウムの化合物（シリコンゲルマニウム）でなる。結晶性半導体膜を形成するには、非晶質の半導体膜を成膜し、非晶質半導体膜に光エネルギーや熱エネルギーを与えて結晶化させればよい。

非晶質シリコンを形成するには、シラン（ＳｉＨ_４）ガスを水素で希釈した原料ガスを用いてＣＶＤ法で成膜すればよい。またシリコンでなるターゲットを用いてスパッタリング法で形成することもできる。非晶質ゲルマニウムを形成するには、ゲルマン（ＧｅＨ_４）ガスを水素で希釈した原料ガスを用いてＣＶＤ法で成膜すればよい。また、ゲルマニウムでなるターゲットを用いてスパッタリング法で成膜することもできる。非晶質シリコンゲルマニウムを形成するには、シラン（ＳｉＨ_４）ガスとゲルマン（ＧｅＨ_４）ガスを所定の比で混合し、水素で希釈した原料ガスを用いてＣＶＤ法で成膜すればよい。また、シリコンとゲルマニウムの２つのターゲットを用いてスパッタリング法で成膜することもできる。ＣＶＤ法で非晶質半導体膜を形成する場合、原料ガスとして、ＳｉＨ_４、その他にもＳｉ_２Ｈ_６、ＳｉＨ_２Ｃｌ_２、ＳｉＨＣｌ_３、ＳｉＣｌ_４、ＳｉＦ_４などを用いることが可能である。また水素ガスの他、ヘリウムガス、フッ素ガス、Ａｒ、Ｋｒ、Ｎｅ等の希ガスを原料ガスに添加することもできる。

また、上記の原料ガスを用いてプラズマＣＶＤ法により下地膜３１上に直接結晶性半導体膜を形成することもできる。

非晶質半導体膜を結晶化させる方法としては、レーザ光を照射する方法、赤外線等を照射する方法、電気炉による加熱による方法、半導体の結晶化を助長させる元素を添加して、加熱して結晶化させる方法などが挙げられる。

結晶化に用いられるレーザには、連続発振型のレーザ（ＣＷレーザ）やパルス発振型のレーザー（パルスレーザ）のいずれのビームも用いることができる。例えば、結晶化に好適なレーザは、Ａｒレーザ、Ｋｒレーザ、エキシマレーザーなどの気体レーザがある。また、結晶化に好適な固体レーザは、例えば、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているＹＡＧ、ＹＶＯ_４、ＹＡｌＯ_３、ＧｄＶＯ_４の単結晶又は多結晶（セラミック）を媒質とするレーザ、フォルステライト（Ｍｇ_２ＳｉＯ_４）の単結晶を媒質とするレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザなどである。また、銅蒸気レーザ、および金蒸気レーザを用いることができる。このようなレーザから発振されるビームの基本波だけでなく、基本波の第２高調波から第４高調波のビームを照射することができる。例えば、Ｎｄ：ＹＶＯ_４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。レーザビームのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ^２程度、好ましくは０．１〜１０ＭＷ／ｃｍ^２程度が必要である。レーザビームの走査速度を１０〜２０００ｃｍ／ｓｅｃ程度とする。

上記の結晶を媒質とする固体レーザ、Ａｒイオンレーザ、およびＴｉ：サファイアレーザは、連続発振をさせることが可能である。Ｑスイッチ動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザビームを発振させると、半導体膜がレーザによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。発振周波数が低いパルスレーザーを用いる場合と異なり、レーザビームを走査することにより、レーザビームを照射することで生じた固液界面を連続的に移動させることができるため、走査方向に沿って長く成長した結晶粒を得ることができる。

また、赤外光、可視光、または紫外光を照射することにより、非晶質半導体膜を結晶化することもできる。この場合、赤外光、可視光、または紫外光のいずれか一またはそれらの組み合わせを用いることが可能である。代表的には、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、または高圧水銀ランプから射出された光を用いる。ランプ光源を１〜６０秒、好ましくは３０〜６０秒点灯させ、それを１回〜１０回、好ましくは２〜６回繰り返す。ランプ光源の発光強度は任意なものとするが、半導体膜が瞬間的に６００℃〜１０００℃程度にまで加熱する。

非晶質半導体膜の結晶化を助長させる元素を用いて結晶化させる方法は、非晶質シリコン膜を結晶化させるのに好適である。非晶質シリコン膜に結晶化を助長させる元素を導入し、レーザビームの照射または５００℃〜６００℃の加熱処理を行うことで、粒界での結晶粒の連続性が高い結晶性シリコンを得ることができる。シリコンの結晶化を助長する元素としては鉄（Ｆｅ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）および金（Ａｕ）から選ばれた一種または複数種類の元素を用いることができる。

これらの元素を非晶質シリコンに導入する手段は、非晶質シリコンの表面またはその内部に元素が存在させることができる手法であれば、特に限定はない。例えばスパッタ法、ＣＶＤ法、プラズマ処理法（プラズマＣＶＤ法も含む）、吸着法、金属塩の溶液を塗布する方法を使用することができる。このうち、溶液を用いる方法は簡便であり、非晶質シリコンに導入される元素の濃度調整が容易である。溶液を塗布するには、非晶質シリコンの表面全体に溶液を行き渡らせるため、非晶質シリコンの表面の濡れ性を改善することが好ましい。濡れ性を改善するには、酸素雰囲気中でのＵＶ光の照射、熱酸化法、ヒドロキシラジカルを含むオゾン水又は過酸化水素による処理等により、非晶質シリコンの表面に極薄い、１０ｎｍ以下の酸化膜を形成することが望ましい。

結晶化に用いた元素はトランジスタやダイオードの特性を劣化させるため、結晶化した後は、導入した元素をシリコン膜から除去することが望ましい。その方法を以下に説明する。

まずオゾン含有水溶液（代表的にはオゾン水）で結晶性シリコン膜の表面を処理することにより、結晶性半導体膜の表面に酸化膜（ケミカルオキサイドと呼ばれる）からなるバリア層を１ｎｍ〜１０ｎｍの厚さで形成する。バリア層は、後の工程でゲッタリング層のみを選択的に除去する際にエッチングストッパーとして機能する。

次いで、バリア層上に希ガス元素を含むゲッタリング層をゲッタリングサイトとして形成する。ここでは、ＣＶＤ法またはスパッタリング法により希ガス元素を含む半導体膜をゲッタリング層として形成する。ゲッタリング層を形成するときには、希ガス元素がゲッタリング層に添加されるようにスパッタリング条件を適宜調節する。希ガス元素としては、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）から選ばれた一種または複数種を用いることができる。なお、不純物元素であるリンを含む原料ガスを用いた場合やリンを含むターゲットを用いてゲッタリング層を形成した場合、希ガス元素によるゲッタリングに加え、リンのクーロン力を利用してゲッタリングを行うことができる。また、ゲッタリングの際、金属元素（例えばニッケル）は酸素濃度の高い領域に移動しやすい傾向があるため、ゲッタリング層に含まれる酸素濃度は、例えば５×１０^１８ａｔｏｍｓ／ｃｍ^３以上とすることが望ましい。

次いで結晶性シリコン膜、バリア層およびゲッタリング層に熱処理（例えば加熱処理または強光を照射する処理）を行って、導入した元素（例えばニッケル）のゲッタリングを行い、結晶性シリコン膜から元素を除去し、その濃度を低下させる。

結晶性半導体膜を形成した後、結晶性半導体膜を所定の形状に加工して、ダイオードの半導体膜３２、ＴＦＴの半導体膜３３、３４を形成する。次に、図２（Ａ）に示すように、基板１０の表面に絶縁膜３５を形成する。絶縁膜３５はＴＦＴのゲート絶縁膜を構成する膜である。絶縁膜３５は、酸化シリコンや窒化酸化シリコン（ＳｉＯ_ｘＮ_ｙ）の単層膜、多層膜でなり、厚さは１０ｎｍ以上６０ｎｍ以下の範囲とすればよい。これらの絶縁膜はＣＶＤ法またはスパッタリング法で形成することができる。

絶縁膜３５上に導電膜を成膜する。成膜された導電膜上にフォトリソグラフィ法によりレジストでなるマスクを形成する。マスクを用いて導電膜をエッチングすることにより、ＴＦＴのゲート電極、配線として機能する第１導電膜３７、３８を形成する（図３（Ａ）参照）。なお、第１導電膜３７、３８を形成する前に、いずれかのタイミングで、ＴＦＴのしきい値電圧を制御するために、半導体膜３３、３４にｎ型の不純物、ｐ型の不純物の一方または双方を添加する工程を必要に応じて行う。

第１導電膜３７、３８は、単層の導電膜でも、多層の導電膜でもよい。第１導電膜３７、３８を構成する導電膜として、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）から選ばれた金属、これら元素から選択された元素を主成分とする合金（例えば、ＡｌとＴｉの合金）や、これら元素の窒化物でなる膜を用いることができる。例えば、１層目がタンタル窒化物（ＴａＮ）、２層目がタングステン（Ｗ）でなる多層膜で第１導電膜３７、３８を形成することができる。これらの導電膜は、スパッタリング法、蒸着法、ＣＶＤ法などで成膜することができる。

次に、ダイオードの半導体膜３２のみにｎ型不純物を添加するために、図３（Ａ）に示すように、ＴＦＴの半導体膜３３、３４を覆うレジストＲ１を形成する。ダイオードのｎ型不純物領域形成するために、半導体膜３２全体にｎ型の導電性を付与する不純物（以下、「ｎ型不純物」という。）を添加する。ｎ型不純物には、リン（Ｐ）、ヒ素（Ａｓ）を用いることができる。添加方法としてイオンドーピング法、イオン注入法などを用いることができる。この工程により、半導体膜３２全体がｎ型不純物領域６１となる（図３（Ａ）および図３（Ｂ）参照）。この工程により半導体膜３２に、最終的に形成されるｎ型不純物領域３２ｎのｎ型不純物の濃度が決定される。ｎ型不純物領域６１のｎ型不純物の濃度は１×１０^１８ａｔｏｍｓ／ｃｍ^３以上とすればよく、１×１０^１８ａｔｏｍｓ／ｃｍ^３以上、上限は５×１０^２１ａｔｏｍｓ／ｃｍ^３程度とすればよい。なお、第１導電膜３７、３８を形成する前にｎ型不純物領域６１を形成することもできる。

次に、半導体膜３２、３３にｐ型の不純物領域を形成する。図４（Ａ）、図４（Ｂ）に示すように、半導体膜３２を部分的に覆うレジストＲ２、半導体膜３４全体を覆うレジストＲ３をフォトリソグラフィ法により形成する。レジストＲ２は、ｎ型不純物領域３２ｎとなる部分を覆っている。半導体膜３２、３３にｐ型不純物を添加する。ｐ型不純物としてはボロン（Ｂ）が用いられる。ｐ型不純物の添加方法は、ｎ型不純物と同様、イオンドーピング法、イオン注入法などを用いることができる。

ｐ型不純物を添加することにより、ｐチャネル型ＴＦＴの半導体膜３３は、第１導電膜３７がマスクとして機能し、ｐ型高濃度不純物領域３３ａ、３３ｂが自己整合的に形成される。同時にｐ型不純物が添加されなかった領域がチャネル形成領域３３ｃとして自己整合的に確定する。メモリセルＭＣの半導体膜３２には、レジストＲ２で規定されている領域に選択的にｐ型不純物が添加され、ｐ型不純物領域３２ｐが形成される。レジストＲ２で覆われていた部分がｎ型不純物領域３２ｎとなる（図４（Ａ）、図４（Ｂ）参照）。

ｐ型不純物領域３２ｐのｐ型不純物の濃度は１×１０^１８ａｔｏｍｓ／ｃｍ^３以上とすればよく、１×１０^１８ａｔｏｍｓ／ｃｍ^３以上５×１０^２１ａｔｏｍｓ／ｃｍ^３以下の範囲とすればよい。なお、半導体膜３２は予めｎ型不純物領域６１とされているため、ｐ型不純物領域３２ｐがｐ型の導電性を示すように、予め添加されているｎ型不純物よりも多くのｐ型不純物が添加されるようにする。従って、ｐ型不純物領域３２ｐのｐ型不純物の濃度は、ｎ型不純物領域６１（ｎ型不純物領域３２ｎ）のｎ型不純物の濃度の１．３倍以上、より好ましくは２倍以上とする。

本実施形態では、メモリセルＭＣと駆動回路では、ｐ型不純物領域は同じ不純物の添加工程で形成されるため、メモリセルと駆動回路のｐ型不純物領域では、ｐ型不純物の濃度や濃度勾配は同様となる。一方のｎ型不純物の濃度は異なり、メモリセルＭＣのｐ型不純物領域３２ｐの方が、駆動回路のｐ型高濃度不純物領域３３ａ、３３ｂよりも高くなる。

本実施形態のように、ダイオードの半導体膜３２全体を予め一方の導電型を示すよう不純物を添加し、逆の導電型を付与する不純物を選択的に添加することにより、半導体膜３２にｐｎ接合をより確実に形成することができる。

レジストＲ２、Ｒ３を除去した後、図５（Ａ）、図５（Ｂ）に示すように、新たに半導体膜３２、３３全体を覆うレジストＲ４、Ｒ５をフォトリソグラフィ法により形成する。そして、半導体膜３４にｎ型不純物を添加する。第１導電膜３８がマスクとなり、半導体膜３４には、ｎ型高濃度不純物領域３４ａ、３４ｂが自己整合的に形成される。同時にｎ型不純物が添加されなかった領域がチャネル形成領域３４ｃとして自己整合的に形成される。ｎ型高濃度不純物領域３４ａ、３４ｂはＴＦＴのソース領域またはドレイン領域として機能する領域である。

レジストＲ４、Ｒ５を除去した後、半導体膜３２〜３４に加熱処理またはレーザ光の照射を行って、半導体膜３２〜３４に添加されたｎ型不純物およびｐ型不純物を活性化する。

駆動回路の半導体膜に不純物領域を形成する一連の工程で、メモリセルの半導体膜にｐｎ接合を形成するために、本発明は、ｐ型半導体膜とｎ型半導体膜を積層した２層構造ではなく、１つの半導体膜中にｐ型不純物領域３２ｐとｎ不純物領域３２ｎとを同じ絶縁表面上に並べて形成することを特徴とする。その結果、メモリセルＭＣ（半導体膜３２）のｐｎ接合面は薄膜トランジスタのチャネル形成領域と不純物領域との接合面と平行に形成される。

基板１０全面に第１層間絶縁膜３９を形成する（図６（Ａ）参照）。第１層間絶縁膜３９には、酸化シリコン、窒化シリコンまたは酸化窒化シリコン（ＳｉＯ_ｘＮ_ｙ）等の無機絶縁膜を用いることができる。また、ポリイミド樹脂、アクリル樹脂などの有機樹脂膜、シロキサンを含む膜を用いてもよい。有機樹脂は感光性、非感光性のいずれでもよい。なお、シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料であり、置換基としては、有機基（例えばアルキル基、アリール基）が用いられる。また、置換基にフルオロ基を含んでいても良い。第１層間絶縁膜３９は、これらの絶縁材料からなるは単層構造でも多層構造とすることができる。例えば、１層目を窒化シリコンでなる無機絶縁膜とし、２層目をポリイミド樹脂など有機樹脂膜とすることができる。

フォトリソグラフィ法によりレジストを形成し、レジストを用いて第１層間絶縁膜３９と絶縁膜３５をエッチングして、図６（Ａ）、図６（Ｂ）に示すように、各不純物領域３２ｐ、３２ｎ、３３ａ、３３ｂ、３４ａ、３４ｂに達するコンタクトホールを４０〜４６を形成する。

第１層間絶縁膜３９上に導電膜を形成する。この導電膜をフォトリソグラフィ法とエッチング法により所定の形状に加工し、図７（Ａ）、図７（Ｂ）に示すように、第２導電膜４６〜５１を形成する。第２導電膜４６〜５１は、第１導電膜３７、３８と同様な材料で形成することができる。メモリセルＭＣにおいて、第２導電膜４６はワード線Ｗとなる。１つの第２導電膜４６は、同じ行の複数のメモリセルＭＣで一体に形成され、１本のワード線Ｗを構成する。他方、第２導電膜４７は、メモリセルＭＣごとに分割されて形成される。

図８（Ａ）に示すように、基板１０全面に第２層間絶縁膜５３を形成する。また、第２層間絶縁膜５３には、メモリセルＭＣごとに第２導電膜４７に達するコンタクトホール５４を形成する。第２層間絶縁膜５３には、第１層間絶縁膜３９と同様な絶縁膜の単層膜、多層膜を用いることができる。第２層間絶縁膜３９に感光性樹脂を用いた場合は、未硬化の樹脂を塗布し、所定のマスクを用いて感光し、現像し、焼成することによりコンタクトホール５４を有する樹脂膜を形成することができる。非感光性樹脂や、ＣＶＤ法、スパッタリング法等の成膜方法で絶縁膜を形成した場合は、絶縁膜を形成した後、フォトリソグラフィ法およびエッチング法によりコンタクトホール５４を形成すればよい。

次いで、第２層間絶縁膜５３上に導電膜をスパッタリング法や蒸着法により形成し、フォトリソグラフィ法およびエッチング法により所定の形状に加工し、図９（Ａ）および図９（Ｂ）に示すように、第３導電膜５５を形成する。第３導電膜５５はメモリセルＭＣごとに分割されている。第３導電膜５５は、第１、第２導電膜と同様の材料で同様の方法で形成することができる。また、駆動回路にも第３導電膜により電極や、配線などを形成することもできる。

図１０（Ａ）に示すように、基板１０全面に第３層間絶縁膜５６を形成する。第３層間絶縁膜５６には、図１０（Ａ）および図１０（Ｂ）に示すように、メモリセルＭＣごとに第３導電膜５５に達する開口部５７が形成されている。第３層間絶縁膜５６および開口部５７の形成方法は、第２層間絶縁膜５３およびコンタクトホール５４と同様である。第３層間絶縁膜５６を設けることで、隣接するメモリセルＭＣによる電界の影響を防止することができる。また、記憶素子の一方の電極となる第３導電膜５５と第２導電膜４７の接続部分（コンタクトホール５４）による段差を覆うように、第３層間絶縁膜５６を設けることで、後に形成される有機化合物層５８の段切れを防止することができる。有機化合物層５８の段差被覆性を良好にするために、開口部５７が形成された第３層間絶縁膜５６の側面は、第３導電膜５５の表面に対して１０度以上６０度未満、好ましくは２５度以上４５度以下の傾斜角度を有することが好ましい。側面が湾曲していることがより好ましい。

図１（Ａ）に示すように、メモリセルＭＣにおいて、第３層間絶縁膜５６上に有機化合物層５８を形成する。これにより、開口部５７において第３導電膜５５が露出される部分に有機化合物層５８が形成される。有機化合物層５８の記憶素子ＭＥとして機能する部分は開口部５７で規定されるため、有機化合物層５８はセルごとに分割しなくともよい。本実施形態では、有機化合物層５８はメモリセルアレイで一体に形成され、１つの膜として形成される。なお、列ごと、行ごとに分割して有機化合物層５８を形成することもできる。

有機化合物層５８は液滴吐出法、スピンコート法、蒸着法等により形成することができる。使用する有機物材料等の条件により、成膜時に所望の形状に有機化合物層を形成する方法と、有機化合物層を成膜した後所望の形状に加工する方法とがある。使用する有機化合物層が熱や化学的作用に弱い場合、有機化合物層は成膜時に所望の形状に加工することが望ましい。そのような方法の例として、メタルマスクを使用して、成膜時に所望の形状に有機化合物層を形成する方法や、メタルマスクを使用しないで、液滴吐出法により有機化合物層を成膜時に所望の形状に描画する方法がある。

メタルマスクとは所望の形状に穴をあけた金属板であり、有機化合物の蒸着時に材料と基板との間に当該金属板を置くことで当該形状の膜を作製することができる。液滴吐出法とはインクジェット法やディスペンサ法等液滴を吐出してパターンを形成する方式の総称であり、材料を無駄にしないという利点がある。

有機化合物が熱や化学的作用に比較的強いときは、有機化合物を成膜した後に所定の形状に加工することができる。例えば蒸着法、スピンコート法等で有機化合物を成膜した後に、フォトリソグラフィ法により所望の形状に加工する方法がある。スピンコート法による成膜は非常に容易に行うことができるという利点がある。

図１（Ａ）および図１（Ｂ）に示すように、有機化合物層５８を形成した後、ビット線Ｂとなる第４導電膜５９を形成する。第４導電膜５９を構成する導電膜は、第１導電膜や第２導電膜と同様の材料で形成することができる。第４導電膜５９の成膜方法は、下層の有機化合物層５８に損傷を与えないような方法が好ましく、特に、蒸着法、スパッタ法が好ましい。メタルマスクを用いることで、蒸着法及びスパッタ法により、所定の形状に加工された第４導電膜５９を有機化合物層５８上に直接形成することができる。また、蒸着法よりもスパッタ法の方が、有機化合物層５８と第４導電膜５９との密着性を高くすることができる。第４導電膜５９は１本のビット線Ｂを構成しており、メモリセルアレイの列ごとに一体に形成される。つまり、第４導電膜５９の形状はストライプ状また線状となる。

以上により、有機化合物を用いた記憶装置を作製することができる。メモリセルＭＣにスイッチング素子としてダイオードを設けることで、メモリセルアレイに製造時以外にデータを書き込むことができる。

また、メモリセルＭＣのダイオードの半導体層をＴＦＴの半導体層（活性層）と同一層に同時に形成することで、メモリセルアレイと、メモリセルアレイを制御する回路（駆動回路）を同じ基板上に、同時に作製することが可能になる。また、ダイオードを作製するのに、ＴＦＴの作製工程に特殊な変更や追加をする必要がなく、特殊な原料や特殊な工程も必要がない。よって、本発明の記憶装置は、従来の薄膜トランジスタの製造設備、製造材料を使用して作製できるため、新たな設備投資が不要である。

本実施形態では、ワード線に半導体膜３２のｐ型不純物領域３２ｐを接続したが、ｎ型不純物領域３２ｎを接続することもできる。また、先に、半導体膜３２に最初にｎ型不純物を添加したが、ｐ型不純物を添加することもできる。この場合、半導体膜３４にｎ型不純物を添加するときに（図４（Ａ）の工程）、半導体膜３２にｎ型不純物を添加するようにすればよい。

また、本実施形態では、ｎ型不純物領域３２ｎと、ｎチャネル型ＴＦＴのｎ型高濃度不純物領域３４ａ、３４ｂは、異なる不純物の添加工程で作製する例を示したが、ｐ型不純物領域３２ｐと同様、ｎチャネル型ＴＦＴのｎ型高濃度不純物領域３４ａ、３４ｂと同じ添加工程で作製することもできる。

この場合、図３（Ａ）に示すｎ型不純物領域６１の形成工程を省略する。そして、図５（Ａ）に示す工程において、レジストＲ４を形成せず、ｎ型不純物を半導体膜３２、３４に添加し、半導体膜３２全体をｎ型不純物領域とし、半導体膜３４にｎ型高濃度不純物領域３３ａ、３３ｂを形成する。そして、図４（Ａ）に示すようにレジストＲ２、Ｒ３を形成して、半導体膜３２、３３にｐ型不純物を添加し、ｐ型不純物領域３２ｐ、ｐ型高濃度不純物領域３３ａ、３３ｂを形成する。

［実施形態２］
図１４は、本実施形態の記憶装置の一部を示したものである。図１４の図示の方法は図１と同様である。図１４（Ａ）に記憶装置一部断面図を示し、図１４（Ｂ）にメモリセルＭＣの上面図を示し、図１４（Ｃ）にメモリセルＭＣの等価回路図を示している。本実施形態では、実施形態１の第２導電膜４６、４７を、第１導電膜７６、第２導電膜７７に変更している。その他の点は実施形態１と同様である。なお、図１４（Ａ）及び図１４（Ｂ）と同様に、各図１５（Ａ）〜図２１（Ａ）には、記憶装置の一部の断面を示し、各図１５（Ｂ）〜図２１（Ｂ）には、メモリセルＭＣの上面図を示す。なお、図１４（Ａ）には、図１４（Ｂ）の鎖線ｘ−ｘ’による断面図を図示する。だだし、記憶素子ＭＥの断面構造及びダイオードＤＩと記憶素子ＭＥとの電気的な接続を説明する都合、図１４（Ａ）のメモリセルＭＣの断面図には、第１導電膜７６、第２導電膜７７等の図１４（Ｂ）の鎖線ｘ−ｘ’上に存在しない部分も図示している。この点は図１５（Ａ）〜図２１（Ａ）も図１４（Ａ）と同様である。

図１４（Ａ）〜図１４（Ｃ）に示すように、本実施形態では、ワード線Ｗを第１導電膜３７、３８と同じ層に形成された第１導電膜７６に変更している。また、ワード線Ｗ（第１導電膜７６）がｎ型不純物領域３２ｎに接続し、第２導電膜７７がｐ型不純物領域３２ｐに接続している。

以下、図１４〜図２１を用いて、本実施形態の記憶装置の作製方法を説明する。実施形態１と同様、基板１０上にメモリセルアレイと駆動回路を同時に作製する。

まず、実施形態１と同様の工程で図２（Ａ）に示すように、基板１０上に下地膜３１を形成する。下地膜３１上に、ダイオードの半導体膜３２、ｐチャネル型ＴＦＴの半導体膜３３、ｎチャネル型ＴＦＴの半導体膜３４を形成する。

図１５（Ａ）および図１５（Ｂ）に示すように、第１導電膜を形成する前に、半導体膜３２全体をｎ型不純物とする。図１５に示すように、半導体膜３３、３４を覆うレジストＲ１１を形成し、半導体膜３２にｎ型不純物を添加し、ｎ型不純物領域７１を形成する。

レジストＲ１１を除去した後、絶縁膜３５をエッチングして、ｎ型不純物領域３２ｎに達するコンタクトホールを形成する。次に、図１６（Ａ）および図１６（Ｂ）に示すように、絶縁膜３５上に第１導電膜７６、３７、３８を形成する。第１導電膜７６は、後述するｐ型不純物の添加工程でマスクとして機能するように、ｎ型不純物領域３２ｎとなる部分を覆うような形状とされる。また、第１導電膜７６は１本のワード線を構成し、メモリセルアレイの一列ごとに１つずつ形成される。

次に、半導体膜３４を覆うレジストＲ１２を形成し、ｐ型不純物を半導体膜３２、３３に添加する。半導体膜３２は第１導電膜７６がマスクとなり自己整合的にｐ型不純物領域３２ｐが形成されると同時に、ｎ型不純物領域３２ｎが確定する。また、第１導電膜３７がマスクとなって、半導体膜３３にもｐ型高濃度不純物領域３３ａ、３３ｂ、チャネル形成領域３３ｃが自己整合的に形成される。

レジストＲ１２を除去する。図１７（Ａ）および図１７（Ｂ）に示すように、半導体膜３２を覆うレジストＲ１３と半導体膜３３を覆うレジストＲ１４を形成する。半導体膜３４にｎ型不純物を添加する。第１導電膜３８がマスクとなって、半導体膜３４には、ｎ型高濃度不純物領域３４ａ、３４ｂ、チャネル形成領域３４ｃが自己整合的に形成される。

図１８（Ａ）および図１８（Ｂ）に示すように、第１層間絶縁膜３９を形成する。第１層間絶縁膜３９にコンタクトホール形成した後、第２導電膜７７、４８〜５１を形成する。第２導電膜７７はメモリセルＭＣごとに１つずつ形成される。

図１９（Ａ）および図１９（Ｂ）に示すように、第１導電膜７７に達するコンタクトホール５４を有する第２層間絶縁膜５３を形成する。図２０（Ａ）および図２０（Ｂ）に示すように、第３導電膜５５を形成する。第３導電膜５５はメモリセルＭＣごとに１つずつ形成される。図２１（Ａ）および図２１（Ｂ）に示すように、開口部５７を有する第３層間絶縁膜５６を形成する。図１４（Ａ）および図１４（Ｂ）に示すように、有機化合物層５８、ビット線となる第４導電膜５９を形成する。以上により、基板１０上にメモリセルアレイと共に駆動回路が作製される。

［実施形態３］
本実施の形態では、実施形態１、２に示した記憶装置へのデータの書き込みおよびデータを読み込み方法について説明する。

データの書き込みを行う際の動作について図１１、図１２を用いて説明する。データの書き込みは、記憶素子ＭＤの有機化合物層に電気的な作用を与えることにより行われる。本実施形態では、有機化合物層に電圧を印加することにより抵抗値が低くなることを利用して、データの書き込みを行う例について説明する。メモリセルの初期状態（有機化合物層が抵抗値が高い状態）をデータ「０」、有機化合物層の抵抗値が低くなった状態を「１」とする。

（Ｗｈ、Ｂｋ）に配置されたメモリセルＭＣにデータ「１」を書き込むことを想定する。ワード線駆動回路１２およびビット線駆動回路１３によってメモリセルＭＣを選択する。ワード線駆動回路１２によって、メモリセルＭＣに接続されるワード線Ｗｈに所定の電圧Ｖ２を印加する。また、ビット線駆動回路１３において、メモリセルＭＣに接続されるビット線Ｂｋを選択し、選択したビット線Ｂｋを書き込み回路に接続する。そして、書き込み回路から選択したビット線Ｂｋへ書き込み電圧Ｖ１を出力する。こうして、記憶素子ＭＤを構成する一対の導電層の間には電圧Ｖ_ｗ＝Ｖ_１−Ｖ_２が印加される。電圧Ｖ_ｗを適切に選ぶことで、一対の導電層の間に設けられた有機化合物層が物理的もしくは電気的に変化し、その抵抗値が減少するため、データ「１」の書き込みが行われる。

データ「１」の状態の第１の導電層と第２の導電層の間の電気抵抗が、初期状態（データ「０」の状態）よりも大幅に小さくなるように、各電圧Ｖ_１、Ｖ_２、Ｖ_ｗの値を決定する。例えば、Ｖ_１＝０Ｖ、５Ｖ≦Ｖ_２≦１５Ｖとすることができる。また、図１２とはダイオードの向きが逆の場合は、３Ｖ≦Ｖ_１≦５Ｖ、−１２Ｖ≦Ｖ_２≦−２Ｖとすることができる。また、電圧Ｖ_ｗは、ダイオードの向きに応じて、５Ｖ≦Ｖ_ｗ≦１５Ｖ、または−５Ｖ≦Ｖ_ｗ≦−１５Ｖとすればよい。

非選択のワード線および非選択のビット線には、所定の電圧（例えば、（Ｖ_１＋Ｖ_２）／２）を印加することで、非選択のメモリセルＭＣにデータ「１」が書き込まれないように制御することができる。すなわち、製造時以外にもメモリセルＭＣにデータを書き込むことができる。また、記憶素子ＭＥにダイオードを直列に接続しているため、データを書き込む記憶素子ＭＥの選択性に優れている。

メモリセルＭＣにデータ「０」を書き込む場合は、メモリセルＭＣに電気的作用を加えなければよい。回路の動作は、例えば、「１」を書き込む場合と同様に、ワード線駆動回路１２およびビット線駆動回路１３によって、所定のワード線Ｗｈ、ビット線Ｂｋを選択する。ビット線駆動回路１３において、書き込み回路からビット線Ｂｋへの出力電位を、選択されたワード線Ｗｈの電位あるいは非選択ワード線の電位と同程度とし、記憶素子ＭＤを構成する第１の導電層と第２の導電層の間に、記憶素子ＭＤの抵抗値を変化させない程度の電圧（例えば、−５Ｖ以上５Ｖ以下の電圧）を印加する。
メモリセルＭＣのデータを読み出す場合は、ワード線駆動回路１２により行が選択される。一方、ビット線駆動回路１３において、セレクタにより列が選択され、選択された列のビット線が読み出し回路に接続される。記憶素子ＭＥにダイオードを直列に接続しているため、任意の記憶素子ＭＥを選択し、その記憶素子ＭＥからデータを読み出すことが可能になる。そして、選択された列のビット線に流れる電流値から、メモリセルＭＣに流れる電流の値を検出することで、メモリセルＭＣに書き込まれたデータが「０」か「１」かを判断することができる。

［実施形態４］
実施形態１および２のようにメモリセルＭＣにダイオードを設けることで、高集積化を実現することができる。本実施形態では、ＴＦＴを設けたメモリセルと本発明のダイオードを設けたメモリセルの大きさを比較することで、本発明により、記憶装置の高集積化が実現できることを説明する。

図２２および図２３を用いてメモリセルの設計例を説明する。図２２および図２３に図示されている値は、製造装置のマージンを考慮して設計した値である。基板の位置合わせマージン（アライメントマージン）を１μｍとし、露光装置のマージンを３μｍとしている。露光装置は、液晶表示装置の製造に一般的に使用されているミラープロジェクション・マスクアライナー（略称、ＭＰＡ）を想定している。

図２２（Ａ）は、図６（Ｂ）に対応する。図２２（Ａ）に示すように、半導体膜３２は３μｍ×８μｍ角の矩形である。コンタクトホール４１、４０の大きさ（底面における大きさ）は１μｍ×１μｍ角であり、コンタクトホール４１とコンタクトホール４０の間隔は４μｍである。半導体膜３２の端部からコンタクトホール４０、４１までの距離は１μｍである。

図２２（Ｂ）は図８（Ｂ）に対応する。図２２（Ｂ）に示すように、ワード線を構成する第２導電膜４６の幅は３μｍである。最終的なメモリセルの大きさは第３導電膜５５の大きさで決まるため、第２導電膜４６の幅はメモリセルの大きさに影響しない。そのため、抵抗値などを考慮して３μｍよりも太くすることができる。第２導電膜４６の端部からコンタクトホール４０までの距離は１μｍである。

第２導電膜４７は９μｍ×９μｍ角である。コンタクトホール５４は３μｍ×３μｍ角であり、第２導電膜４７の端部からコンタクトホール５４までの距離は３μｍであり、コンタクトホール４１までの距離は１μｍである。第２導電膜４６と第２導電膜４７の間隔は２μｍである。

図２２（Ｃ）は図９（Ｂ）の上面図に対応する。図２２（Ｃ）に示すように、記憶素子の一方の電極を構成する第３導電膜５５の寸法は１６μｍ×２２μｍ角である。第３導電膜５５の端部からコンタクトホール５４までの距離は３μｍである。また、メモリセルＭＣのサイズは、第３導電膜５５の端部から１μｍのマージンを見込み、１８μｍ×２４μｍとなる。

図２３は図１（Ｂ）の上面図に対応する。記憶素子の大きさを決定する開口部５７は１０μｍ×１０μｍ角である。第３導電膜５５の端部から開口部５７までの距離は３μｍである。コンタクトホール５４と開口部５７の間隔は３μｍである。

なお、本実施形態では、本発明のメモリセルとして実施形態１のメモリセルについて説明したが、実施形態２のメモリセルのサイズも１６μｍ×２２μｍ角となる。

図２４（Ａ）は比較例のメモリセルの上面図である。比較例では、メモリセルにダイオードの代わりにＴＦＴを設けている。ＴＦＴの断面構造は図１に示したＴＦＴと同じである。ダイオードの場合と同様、基板の位置合わせのマージン（アライメントマージン）を１μｍに、露光装置のマージンを３μｍに想定し、設計している。

ＴＦＴはチャネル長（ゲート長）Ｌ＝６μｍ、チャネル幅Ｗ＝２０μｍである。ゲート配線となる第１導電膜８１の幅は３μｍである。ワード線となる第２導電膜８２の幅も３μｍである。第２導電膜８３は記憶素子とＴＦＴを接続するための電極である。第１導電膜８１と第２導電膜８２、８３の間隔は１μｍである。第２導電膜８２、８３とＴＦＴとを接続するために第１層間絶縁膜３９と絶縁膜３５に設けられるコンタクトホール８４〜８７の大きさは３μｍ×３μｍである。

記憶素子の一方の電極となる第３導電膜８８の大きさは３０μｍ×３０μｍである。第３導電膜８８の大きさでメモリセルの大きさが決定する。第３導電膜８８と第２導電膜９３を接続するために、第２層間絶縁膜５３に形成されるコンタクトホール８９、９０の大きさは３μｍである。コンタクトホール８４と８５の間隔、コンタクトホール８６、８７、８９、９０の間隔は４μｍである。

図２４（Ｂ）に、図２４（Ａ）と同じ縮尺で図２３の上面図を示した。図２４（Ａ）と図２４（Ｂ）を比較するとわかるように、記憶素子の面積（開口部の面積）を双方共に１０μｍ×１０μｍ角としているが、本発明のメモリセルの面積は１８μｍ×２４μｍ＝４３２μｍ^２であり、他方、比較例の面積は３０μｍ×３０μｍ＝９００μｍ２である。本発明のメモリセルのサイズは比較例のメモリセルの半分以下の４８％である。

メモリセルのスイッチング素子にＴＦＴには、確実に記憶素子に書き込み電圧を印加できるようにするため、ＴＦＴのチャネル長およびチャネル幅を比較的大きくする必要がある。そのためゲート長が広くなり、コンタクトホールも複数形成する必要が生じるため、ＴＦＴの占有する部分の面積が大きくなる。

他方、ダイオードはゲート電極がなく、２端子の素子である。よって、図２２（Ａ）に示すように、ダイオードをワード線に接続するためのコンタクトホール４０、４１が形成できるようなマージンのみ考慮すればよい。その結果、メモリセルにおける、ダイオードの占有面積が小さくなり、記憶素子のサイズを変えずにメモリセルのサイズを小さくすることができる。このように、メモリセルにダイオードを設けることで、大容量化が可能である。

本実施例では、本発明の記憶装置を、非接触でデータの入出力が可能である半導体装置に適用した例を説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によって、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップとも呼ばれる。

図２５は、本実施例の半導体装置２００の構成例を示すブロック図である。半導体装置２００は、非接触でデータを交信するためのアンテナ２１０を有する。さらに、アンテナにより受信された信号を処理して、送信するための信号をアンテナ供給する信号処理回路として、共振回路２１２、電源回路２１３、リセット回路２１４、クロック発生回路２１５、データ復調回路２１６、データ変調回路２１７、他の回路の制御を行う制御回路２２０、およびメモリ部２３０を有している。

共振回路２１２はコンデンサとコイルが並列接続された回路であり、アンテナ２１０より信号を受信して、データ変調回路２１７より受信した信号をアンテナ２１０から出力する回路である。電源回路２１３は受信信号から電源電位を生成する回路である。リセット回路２１４はリセット信号を生成する回路である。クロック発生回路２１５はアンテナ２１０から入力された受信信号を基に各種クロック信号を生成する回路である。データ復調回路２１６は受信信号を復調して制御回路２２０に出力する回路である。データ変調回路２１７は制御回路２２０から受信した信号を変調する回路である。

メモリ部２３０の構成は実施形態１、２と同様である。すなわち、図１１に示すように、メモリセルアレイと、駆動回路でなる。また、図１２に示すようにメモリセルアレイはダイオードと記憶素子が直接接続されたメモリセルで構成されている。

制御回路２２０としては、例えばコード抽出回路２２１、コード判定回路２２２、ＣＲＣ判定回路２２３および出力ユニット回路２２４が設けられている。なお、コード抽出回路２２１は制御回路２２０に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路２２２は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ判定回路２２３は判定されたコードに基づいて送信エラー等の有無を検出する回路である。

次に、半導体装置２００の動作の一例について説明する。アンテナ２１０により無線信号が受信されると、無線信号は共振回路２１２を介して電源回路２１３に送られ、高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置２００が有する各回路に供給される。また、共振回路２１２を介してデータ復調回路２１６に送られた信号は、復調される（以下、復調された信号を復調信号という。）。さらに、共振回路２１２を介してリセット回路２１４およびクロック発生回路２１５を通った信号、および復調信号は制御回路２２０に送られる。制御回路２２０に送られた信号は、コード抽出回路２２１、コード判定回路２２２およびＣＲＣ判定回路２２３等によって解析される。そして、解析された信号にしたがって、メモリ部２３０内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路２２４を通って符号化される。さらに、符号化された半導体装置２００の情報はデータ変調回路２１７を通って、アンテナ２１０により無線信号に載せて送信される。なお、半導体装置２００を構成する複数の回路においては、低電源電位（以下、ＶＳＳ）は共通であり、ＶＳＳはＧＮＤとすることができる。また、上記実施の形態で示す記憶回路をメモリ部２３０に適用することができる。

このように、リーダ／ライタから半導体装置２００に信号を送り、当該半導体装置２００から送られてきた信号をリーダ／ライタで受信することによって、半導体装置のデータを読み取ることが可能となる。

半導体装置２００は、電源（バッテリー）を搭載せず、電磁波により各回路への電源電圧の供給を行う構造とすることができる。電源（バッテリー）を搭載して、電磁波と電源（バッテリー）により各回路に電源電圧を供給する構造とすることもできる。

次に、図面を用いて、上記半導体装置の構造の一例を説明する。図２６（Ａ）に半導体装置２００の上面構造の一例を示す。また、図２６（Ｂ）に断面構造の一例を示す。

図２６（Ａ）に示すように、半導体装置２００はメモリ部２３０、集積回路部２４０、アンテナ２１０が設けられている。なお、集積回路部２４０は図２５に示すアンテナ２１０およびメモリ部２３０以外の回路に相当する。

なお、アンテナ２１０は、メモリ部２３０に対して、重なって設けてもよいし、重ならずに周囲に設ける構造でもよい。また重なる場合も全面が重なってもよいし、一部が重なっている構造でもよい。

半導体装置２００の無線による信号の伝送方式は、電磁結合方式、電磁誘導方式またはマイクロ波方式等を用いることができる。伝送方式は、実施者が使用用途を考慮して適宜選択すればよく、伝送方式に伴って最適なアンテナを設ければよい。

電磁結合方式または電磁誘導方式（例えば１３．５６ＭＨｚ帯）を用いる場合には、磁界密度の変化による電磁誘導を利用するため、アンテナとして機能する導電層を輪状（例えば、ループアンテナ）、らせん状（例えば、スパイラルアンテナ）に形成する。

また、マイクロ波方式（例えば、ＵＨＦ帯（８６０〜９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を用いる場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電層の長さ等の形状を適宜設定すればよい。例えば、アンテナとして機能する導電層を線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）またはリボン型の形状に形成することができる。アンテナとして機能する導電層の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。

本実施例の半導体装置２００は、曲げたり、撓めたりできるフレキシブルな装置であることを特徴とする。半導体装置２００において、図２５に示した回路を製造するときに使用した基板ではなく、他の可撓性基板にアンテナや回路が固定されている。図２６（Ｂ）に示すように、下地絶縁層２４９、下地絶縁層２４９上に形成された素子形成層２５０が、可撓性基板２５１と可撓性基板２５２により封止されている。素子形成層２５０は、アンテナ２１０、メモリ部２３０および集積回路部２４０に相当する、素子形成層２５０の一方の面（製造時の基板の上方側の面に相当する）には、アンテナ２１０を保護するための保護絶縁層２５３が設けられている。

保護絶縁層２５３には樹脂材料が好ましい。それは、低温で形成できること、および保護絶縁層２５３はアンテナ２１０の凹凸を緩和するために形成しており、塗布法により組成物を塗布し、乾燥・焼成をして形成することができるからである。保護絶縁層２５３として、エポキシ樹脂層を用いて形成する。可撓性基板２５１は接着材２５５によって下地絶縁層２４９に固着されている。可撓性基板２５２は接着材２５６によって保護絶縁層２５３に固着されている。

後述するように、素子形成層２５０には、メモリ部２３０、集積回路部２４０を構成するダイオード、ＴＦＴ、コンデンサ、抵抗素子などが形成される。これらの素子は、後述するように、同一基板上に形成されている。

図２７に、素子形成層２５０の模式的な断面構造を示す。断面構造の図示の仕方は図１（Ａ）と同様である。図２７の中央にメモリ部２３０のメモリセルの断面を示した。メモリセルはダイオード上に記憶素子が積層されている。また、図面の左側にメモリ部２３０の駆動回路の断面の一部として、ｐチャネル型ＴＦＴ（「ｐｃｈ−ＴＦＴ」とも表記する。）、ｎチャネル型ＴＦＴ（「Ｎｃｈ−ＴＦＴ」とも表記する。）の断面を示す。図面の右側にアンテナ２１０の一部の断面と共に、集積回路部２４０の断面の一部として、共振回路２１２のコンデンサ、電源回路２１３の高耐圧型のｎチャネル型ＴＦＴを示した。なお、集積回路部２４０にも、高耐圧型のＴＦＴの他、図面の左側の駆動回路と同様のｐチャネル型ＴＦＴおよびｎチャネル型ＴＦＴが形成されることはいうまでもない。また、メモリ部２３０および集積回路部２４０は、図２７に図示されたＴＦＴやコンデンサを複数することはいうまでもない。

基板２６０は素子形成層２５０を製造するときに使用される基板である。本実施例ではガラス基板を用いる。基板２６０上には、素子形成層２５０から基板２６０を除去するために用いる剥離層２６１が形成されている。基板２６０上に剥離層２６１を形成してから、下地絶縁層２４９を形成し、下地絶縁層２４９上にＴＦＴなどでなる素子形成層２５０を形成する。以下、図２８〜図３２および図２７に図示する断面図（Ｓ１）〜（Ｓ２１）を用いて、素子形成層２５０の形成方法を説明する。

基板２６０にガラス基板を用いる。図（Ｓ１）に示すように、基板２６０上に３層２６１ａ〜２６１ｃでなる剥離層２６１を形成する（図２８参照）。第１層２６１ａは、平行平板型プラズマＣＶＤ装置により、原料ガスにＳｉＨ_４、Ｎ_２Ｏを用いて酸化窒化シリコン膜（ＳｉＯ_ｘＮ_ｙ、ｘ＞ｙ）を厚さ１００ｎｍ形成する。第２層２６１ｂとして、厚さ３０ｎｍのタングステン膜をスパッタリング装置で成膜する。第３層２６１ｃとして、厚さ２００ｎｍの酸化シリコン膜をスパッタリング装置で成膜する。

第３層２６１ｃ（酸化シリコン）を成膜することで、第２層２６１ｂ（タングステン）の表面が酸化され、界面にタングステン酸化物が形成される。タングステン酸化物が形成されることで、のちに素子形成層２５０を他の基板に転載するときに、基板２６０を分離しやすくなる。第１層２６１ａは、素子形成層２５０を作製している間、第２層２６１ｂの密着性を維持するための層である。

第２層２６１ｂには、タングステン（Ｗ）他、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）などの金属膜や、これらの金属の化合物膜が好ましい。また、第２層２６１ｂの厚さは２０ｎｍ以上４０ｎｍ以下とすることができる。

図（Ｓ２）に示すように、剥離層２６１上に、２層構造の下地絶縁層２４９を形成する（図２８参照）。第１層２４９ａとして、プラズマＣＶＤ装置により原料ガスにＳｉＨ_４、Ｎ_２Ｏ、ＮＨ_３、Ｈ_２を用いて酸化窒化シリコン（ＳｉＯ_ｘＮ_ｙ、ｘ＜ｙ）を厚さ５０ｎｍ形成する。第１層２４９ａの窒素の組成比が４０％以上となるようにしてバリア性を高めた。第２層２４９ｂは、プラズマＣＶＤ装置によりＳｉＨ_４、Ｎ_２Ｏを原料ガスに用いて、酸化窒化シリコン（ＳｉＯ_ｘＮ_ｙ、ｘ＞ｙ）を厚さ１００ｎｍ成膜する。第２層２４９ｂの窒素の組成比は０．５％以下とする。

図（Ｓ３）に示すように、下地絶縁層２４９上に、結晶性シリコン膜２７１を形成する（図２８参照）。結晶性シリコン膜２７１は次の方法で作製する。プラズマＣＶＤ装置により、原料ガスにＳｉＨ_４およびＨ_２を用い、厚さ６６ｎｍの非晶質シリコン膜を形成する。非晶質シリコン膜にレーザを照射して結晶化させることで、結晶性シリコン膜２７１とする。レーザ照射方法の一例を示す。ＬＤ励起のＹＶＯ_４レーザの第２高調波（波長５３２ｎｍ）を照射する。特に第２高調波に限定する必要はないが、第２高調波はエネルギー効率の点で３次以上の高次の高調波より優れている。照射面において、光学系によりビームの形状が長さ５００μｍ、幅２０μｍ程度の線状となるように、またその強度が１０〜２０Ｗとなるようにする。またビームを基板に対して相対的に１０〜５０ｃｍ／ｓｅｃの速度で移動する。

図（Ｓ４）に示すように、結晶性シリコン膜２７１にｐ型不純物を添加する（図２８参照）。ここでは、イオンドーピング装置において、ドーピングガスに水素で希釈したジボラン（Ｂ_２Ｈ_６）を用い、ボロンを結晶性シリコン膜２７１の全体に添加する。非晶質シリコンを結晶化した結晶性シリコンは不対結合を有するため、理想的な真性シリコンではなく、弱いｎ型の導電性を示す。そのため、ｐ型不純物を微量添加することにより、結晶性シリコン膜２７１が真性シリコンとなるようにする効果がある。図（Ｓ４）の工程は必要に応じて行えばよい。

図（Ｓ５）に示すように、結晶性シリコン膜２７１を素子ごとに分割し、半導体層２７２〜２７６を形成する（図２８参照）。半導体層２７２にメモリセルのダイオードのｐｎ接合が形成される半導体膜である。半導体層２７３〜２７５は、それぞれ、ＴＦＴのチャネル形成領域、ソース領域およびドレイン領域が形成される半導体膜である。半導体層２７６はＭＩＳ型コンデンサの電極を構成する。結晶性シリコン膜２７１を加工する方法の一例を示す。フォトリソグラフィ工程によりレジストを結晶性シリコン膜２７１上に形成し、レジストをマスクにして、ドライエッチング装置により、エッチングガスにＳＦ_６、Ｏ_２を用いて結晶性シリコン膜２７１をエッチングすることで、所定の形状の半導体層２７２〜２７６を形成する。

図（Ｓ６）に示すように、フォトリソグラフィ工程によりレジストＲ３１を形成し、ｎチャネル型ＴＦＴの半導体層２７４および２７５にｐ型不純物を微量添加する（図２９参照）。ここでは、ドーピングガスに水素で希釈したジボラン（Ｂ_２Ｈ_６）を用い、イオンドーピング装置により半導体層２７４、２７５にボロンをドーピングする。ドーピングが終了したらレジストＲ３１を除去する。

図（Ｓ６）の工程は、ｎチャネル型ＴＦＴのしきい値電圧が負の電圧にならないようすることを目的とする。ｎチャネル型ＴＦＴの半導体層２７４、２７５に５×１０^１５ａｔｏｍｓ／ｃｍ^３以上１×１０^１７ａｔｏｍｓ／ｃｍ^３以下の濃度でボロンを添加すればよい。図（Ｓ６）の工程は必要に応じて行えばよい。また、メモリセルの半導体層２７２にｐ型不純物を添加してもよい。

図（Ｓ７）に示すように、基板２６０全体に絶縁膜２７７を形成する（図２９参照）。絶縁膜２７７はＴＦＴのゲート絶縁膜、コンデンサの誘電体となる。ここでは、プラズマＣＶＤ装置により、プラズマＣＶＤ装置により原料ガスＳｉＨ_４、Ｎ_２Ｏを用いて酸化窒化シリコン膜（ＳｉＯ_ｘＮ_ｙ、ｘ＞ｙ）を厚さ２０〜４０ｎｍ形成する。

図（Ｓ８）に示すように、フォトリソグラフィ工程によりレジストＲ３２を形成し、メモリセルの半導体層２７２およびコンデンサの半導体層２７６にｎ型不純物を添加する（図２９参照）。この工程により、半導体層２７２のｎ型不純物領域とコンデンサの一方の電極として機能するｎ型不純物領域のｎ型不純物の濃度が決定される。ドーピングガスに水素で希釈したホスフィン（ＰＨ_３）を用いて、イオンドーピング装置により半導体層２７２、２７６にリンをドーピングする。よって、半導体層２７２全体がｎ型不純物領域２７８となり、半導体層２７６全体がｎ型不純物領域２７９となる。ドーピング工程が終了したら、レジストＲ３２を除去する。

図（Ｓ９）に示すように、絶縁膜２７７上に導電膜２８１を形成する（図２９参照）。導電膜２８１は、ＴＦＴのゲート電極などを構成する。ここでは、導電膜２８１を２層の多層構造とする。１層目は厚さ３０ｎｍのタンタル窒化物（ＴａＮ）、２層目は厚さ３７０ｎｍのタングステン（Ｗ）とする。タンタル窒化物、タングステンはそれぞれスパッタリング装置で成膜する。

導電膜２８１上にフォトリソグラフィ工程によりレジストを形成し、エッチング装置により導電膜２８１をエッチングして、図（Ｓ１０）に示すように、第１導電膜２８３〜２８６を半導体層２７３〜２７６上に形成する（図３０参照）。第１導電膜２８３〜２８６はＴＦＴのゲート電極またはゲート配線となる。高耐圧型のｎチャネル型ＴＦＴでは、他のＴＦＴよりもゲート幅（チャネル長）が広くなるように、導電膜２８５を形成している。第１導電膜２８６はコンデンサの一方の電極を構成する。

導電膜２８１はドライエッチング法によりエッチングする。エッチング装置にＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング装置法を用いる。エッチングガスとしては、はじめにタングステンをエッチングするためＣｌ_２、ＳＦ_６、Ｏ_２の混合ガスを用い、次に、処理室に導入するエッチングガスをＣｌ２ガスのみに変更し、タンタル窒化物をエッチングする。

図（Ｓ１１）に示すように、フォトリソグラフィ工程によりレジストＲ３３を形成する。ｎチャネル型ＴＦＴの半導体層２７４と２７５にｎ型不純物を添加する。第１導電膜２８４がマスクとなり半導体層２７４にｎ型低濃度不純物領域２８８、２８９が自己整合的に形成され、第１導電膜２８５がマスクとなり半導体層２７５にｎ型低濃度不純物領域２９０、２９１が自己整合的に形成される（図３０参照）。本実施例では、水素で希釈したホスフィン（ＰＨ_３）をドーピングガスに用い、イオンドーピング装置により半導体層２７４、２７５にリンを添加する。図（Ｓ１１）の工程は、ｎチャネル型ＴＦＴにＬＤＤ領域を形成するための工程である。ｎ型低濃度不純物領域２８８、２８９のｎ型不純物が、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上５×１０^１８ａｔｏｍｓ／ｃｍ^３以下の範囲で含まれるようにする。

図（Ｓ１２）に示すように、フォトリソグラフィ工程によりレジストＲ３４を形成する。メモリセルの半導体層２７２、およびｐチャネル型ＴＦＴの半導体層２７３にｐ型不純物を添加する。半導体層２７２は、ｎ型不純物領域２７２ｎとして残す部分がレジストＲ３４に覆われているため、露出している領域２７２ｐがｐ型不純物領域となる。この不純物添加工程により、半導体層２７２には、ｐｎ接合を構成するｎ型不純物領域２７２ｎとｐ型不純物領域２７２ｐが形成される。半導体層２７２は予めｎ型不純物領域２７８とされているため、領域２７２ｐがｐ型の導電性を示すように、予め添加されているｎ型不純物よりも高濃度にｐ型不純物を添加する。

第１導電膜２８３がマスクとなり半導体層２７３にｐ型高濃度不純物領域２７３ａ、２７３ｂが自己整合的に形成される。また第１導電膜２８３で覆われている領域２７３ｃがチャネル形成領域として自己整合的に形成される。

ｐ型不純物領域の添加は、ドーピングガスに水素で希釈したジボラン（Ｂ_２Ｈ_６）を用いて、イオンドーピング装置により半導体層２７４、２７５にボロンをドーピングする。ドーピングが終了したらレジストＲ３４を除去する。

図（Ｓ１３）に示すように、第１導電膜２８３〜２８６の周囲に絶縁層２９３〜２９６を形成する（図３０参照）。絶縁層２９３〜２９６はサイドウォール、側壁と呼ばれるものである。まず、原料ガスにＳｉＨ_４、Ｎ_２Ｏを用いて、プラズマＣＶＤ装置により酸化窒化シリコン膜（ＳｉＯ_ｘＮ_ｙ、ｘ＞ｙ）を１００ｎｍの厚さに形成する。次に、原料ガスにＳｉＨ_４、Ｎ_２Ｏを用いて、ＬＰＣＶＤ装置により酸化シリコン膜を２００ｎｍの厚さに形成する。上層の酸化シリコン膜と下層の窒化酸化シリコン膜ドライエッチング処理をすることで、絶縁層２９３〜２９６が形成される。この一連の工程で、酸化窒化シリコンでなる絶縁膜２７７もエッチングされ、絶縁膜２７７は第１導電膜２８３〜２８６と絶縁層２９３〜２９６の下部のみ残る。

図（Ｓ１４）に示すように、フォトリソグラフィ工程によりレジストＲ３５を形成する。ｎチャネル型ＴＦＴの半導体層２７４、２７５とコンデンサの半導体層２７６にｎ型不純物を添加し、ｎ型高濃度不純物領域を形成する（図３１参照）。半導体層２７４は、第１導電膜２８４、絶縁層２９４がマスクとなり、ｎ型低濃度不純物領域２８８、２９９（図３０（Ｓ１１）参照）にさらにｎ型不純物が添加され、ｎ型高濃度不純物領域２７４ａ、２７４ｂが自己整合的に形成される。第１導電膜２８４と重なる領域２７４ｃがチャネル形成領域として自己整合的に確定する。また、ｎ型低濃度不純物領域２８８、２９９において絶縁層２９４と重なる領域は、そのままｎ型低濃度不純物領域２７４ｅ、２７４ｄとして確定する。

半導体層２７５も半導体層２７４と同様、ｎ型高濃度不純物領域２７５ａ、２７５ｂ、チャネル形成領域２７５ｃ、ｎ型低濃度不純物領域２７５ｅ、２７５ｄが形成される。

このとき、半導体層２７６全体はｎ型不純物領域２７９が形成されている（図２９（Ｓ８）参照）。第１導電膜２８６および絶縁層２９６がマスクとなり、ｎ型不純物領域２７９にさらにｎ型不純物が添加され、ｎ型高濃度不純物領域２７６ａ、２７６ｂが自己整合的に形成される。半導体層２７６の第１導電膜２８６および絶縁層２９６と重なる領域がｎ型不純物領域２７６ｃとして確定する。

ｎ型不純物の添加工程は、上述したとおり、イオンドーピング装置を使用し、ドーピングガスに水素で希釈したホスフィン（ＰＨ_３）を用いればよい。ｎチャネル型ＴＦＴのｎ型高濃度不純物領域２７４ａ、２７４ｂ、２７５ａ、２７５ｂには、リンの濃度が１×１０^２０ａｔｏｍｓ／ｃｍ^３以上２×１０^２１ａｔｏｍｓ／ｃｍ^３以下の範囲になるように、リンがドーピングされる。

上述したように、本実施例では、薄膜トランジスタおよびコンデンサの半導体膜に不純物を添加する一連の工程において、メモリセルのｎ型不純物領域２７２ｎ、ｐ型不純物領域２７２ｐが形成される。本実施例では、ｎ型不純物領域２７２ｎとコンデンサのｎ型高濃度不純物領域２７６ａ、２７６ｂとは、ｎ型不純物およびｐ型不純物の濃度が同じになる。よって、同じシート抵抗を示すこととなる。ｐ型不純物領域２７２ｐは、ｐチャネル型薄膜トランジスタのｐ型高濃度不純物領域２７３ａ、２７３ｂとｐ型不純物の濃度が同じになるが、ｎ型不純物の濃度は高い。また、ｐ型不純物領域２７２ｐは、コンデンサのｎ型不純物領域２７６ｃとｎ型不純物の濃度が同じになる。

レジストＲ３５を除去し、図（Ｓ１５）に示すように、キャップ絶縁膜２９８を形成する（図３１参照）。キャップ絶縁膜２９８として、プラズマＣＶＤ装置により酸化窒化シリコン膜（ＳｉＯ_ｘＮ_ｙ、ｘ＞ｙ）を５０ｎｍの厚さに形成する。酸化窒化シリコン膜の原料ガスには、ＳｉＨ_４、Ｎ_２Ｏを用いる。キャップ絶縁膜２９８を成膜した後、窒素雰囲気中で５５０℃の加熱処理を行い、半導体層２７２〜２７６に添加したｎ型不純物およびｐ型不純物を活性化する。

図（Ｓ１６）に示すように、第１層間絶縁膜２９９、３００を形成する。１層目の第１層間絶縁膜２９９として、プラズマＣＶＤ装置により原料ガスにＳｉＨ_４、Ｎ_２Ｏを用いて、酸化窒化シリコン（ＳｉＯ_ｘＮ_ｙ、ｘ＜ｙ）を１００ｎｍの厚さに形成する。２層目の第１層間絶縁膜３００には、プラズマＣＶＤ装置により原料ガスにＳｉＨ_４、Ｎ_２Ｏ、ＮＨ_３、Ｈ_２を用いて、酸化窒化シリコン（ＳｉＯ_ｘＮ_ｙ、ｘ＞ｙ）を６００ｎｍの厚さに形成する。

フォトリソグラフィ工程とドライエッチング工程により、第１層間絶縁膜２９９、３００およびキャップ絶縁膜２９８を除去し、コンタクトホールを形成する。第１層間絶縁膜３００上に導電膜を形成する。ここでは、導電膜を４層構造とする。下から、厚さ６０ｎｍのＴｉ、４０ｎｍのＴｉＮ、５００ｎｍの純アルミニウム、１００ｎｍのＴｉの順に積層する。それぞれの層はスパッタリング装置で成膜する。フォトリソグラフィ工程とドライエッチング工程により導電膜を所定の形状に加工し、第２導電膜３０１〜３１４を形成する。

なお、第２導電膜と第１導電膜が接続されることを説明するため、図面では、第２導電膜と第１導電膜が半導体層上で接続するように示しているが、実際には、第２導電膜と第１導電膜とのコンタクト部分は半導体層と重ならないように形成されている。

メモリセルの第２導電膜３０１はワード線を形成する。第２導電膜３０２はダイオードと記憶素子を接続するための電極であり、メモリセルごとに分割されている。第２導電膜３１２によりｎ型高濃度不純物領域２７６ａと２７６ｂが接続されている。よって、ｎ型不純物領域２７６ｃ、絶縁膜２７７、第１導電膜２８６でなる積層構造のＭＩＳ型コンデンサが形成される。第２導電膜３１４は集積回路部２４０の端子であり、アンテナ２１０が接続される。

図（Ｓ１７）に示すように、第２層間絶縁膜３１６を形成する。第２層間絶縁膜３１６には、第２導電膜３０２、３１６に達するコンタクトホール３１７、３１８を形成する（図３１）。第２層間絶縁膜３１６を感光性ポリイミドで形成する例を示す。スピナーを用いて１．５μｍの厚さでポリイミドを塗布する。フォトリソグラフィ工程を用いて、ポリイミドを露光し、現像することでコンタクトホール３１７、３１８が形成されたポリイミドが形成される。現像後、ポリイミドを焼成する。

図（Ｓ１８）に示すように、第２層間絶縁膜３１６上に導電膜を形成する。フォトリソグラフィ工程とエッチング工程により、この導電膜を所定の形状に加工し、第３導電膜３１９、３２０を形成する（図３２参照）。第３導電膜３１９、３２０を構成する導電膜として、厚さ１００ｎｍのＴｉをスパッタリング装置で成膜する。第３導電膜３１９は、記憶素子ＭＥの下部電極であり、メモリセルごとに分割されて形成される。第３導電膜３２０はアンテナ２１０を集積回路部２４０の端子（第２導電膜３１４）と接続するためのアンテナのバンプである。

図（Ｓ１９）に示すように、開口部３２２、３２３が形成された第３層間絶縁膜３２１を形成する。ここでは、第２層間絶縁膜３１６と同様の方法で、第３層間絶縁膜３２１を感光性ポリイミドで形成する。開口部３２２によって、記憶素子の位置、面積、形状が決定される。開口部３２３はアンテナ２１０を形成する領域に形成される。

図（Ｓ２０）に示すように、開口部３２３にアンテナ２１０として機能する導電膜３２６を形成する。蒸着装置により、メタルマスクを用いてアルミニウムを蒸着し、所定の形状の導電膜３２６を開口部３２３に形成する。

図（Ｓ２１）に示すように、開口部３２２に有機化合物層３２７、第４導電膜３２８を形成し、記憶素子を形成する（図２７参照）。蒸着装置により、有機化合物層３２７、第４導電膜３２８共にメタルマスクを用いて蒸着する。第４導電膜３２８はメモリセルのビット線を構成する。図（Ｓ１）〜（Ｓ２１）に示す工程を経て、基板２６０上に素子形成層２５０が形成される。

なお、コンデンサの半導体層２７６の不純物領域をｎ型としたが、ｐ型とすることもできる。この場合、図２９（Ｓ８）の工程でｐ型の不純物領域を添加する。図２９（Ｓ８）の工程でメモリセルの半導体層２７２全体がｐ型不純物領域とされる。そのため、図３０（Ｓ１２）の工程で、半導体層２７２にｐ型不純物を添加しない。そして図３１（Ｓ１４）の工程で半導体層２７２の所定の領域にｎ型不純物を添加する。

次に、図２６（Ｂ）に示すように素子形成層２５０を可撓性基板２５１と２５２の中に封止する工程を説明する。

アンテナ２１０、記憶素子を保護するための保護絶縁層２５３を形成する。フォトリソグラフィ工程とエッチング工程を行う、またはレーザ光を照射することにより、保護絶縁層２５３と共に素子形成層２５０に積層された絶縁膜を除去し、剥離層２６１に達する開口部を形成する。基板２６０上には、１つの半導体装置２００の素子形成層２５０だけでなく、同じ素子形成層２５０が多数形成されている。開口部は素子形成層２５０を１つずつ分割するために形成される。

次に、保護絶縁層２５３上面に転載用の基板を一時的に固定した後、基板２６０を剥離する。剥離層２６１の第２層２６１ｂと第３層２６１ｃの界面の接合が弱くなっているため、物理的に力を加えることで開口部の端部から剥離が進行し、素子形成層２５０から基板２６０を剥がすことできる。基板２６０が剥がれた下地絶縁層２４９に可撓性基板２５１を接着材２５５により固定する。そして、転載用の基板を取り外す。保護絶縁層２５３に他方の可撓性基板２５２を接着材２５６により固定する。そして、基板２５１と基板２５２の外側から圧力を加えながら、加熱処理をすることにより、可撓性基板２５１と可撓性基板２５２で素子形成層２５０を封止する。

本実施例では、集積回路部２４０と共にアンテナ２１０を形成する例について説明したが、アンテナ２１０を形成することを省略することもできる。この場合は、可撓性基板にアンテナを形成し、素子形成層２５０の集積回路部２４０と電気的に接続するように、貼り合わせればよい。

また、本実施例では作製時に使用した基板２６０を素子形成層２５０から剥離する例を示したが、作製時に使用した基板を残すこともできる。この場合、基板が撓むように、基板を研磨する又は研削することで、基板を薄くすればよい。

本実施例の半導体装置２００は、無線チップとして機能し、小型、薄型、軽量であると共に、フレキシブルである。よって半導体装置２００を物品に取り付けても、外観、美観、品質を損なわないようにすることができる。実施例２に半導体装置２００の使用方法について説明する。

図３３を用いて、実施例１で説明した無線チップとして機能する半導体装置２００の使用方法を説明する。無線チップの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図３３（Ａ）参照）、包装用容器類（包装紙やボトル等、図３３（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図３３（Ｂ）参照）、乗り物類（自転車等、図３３（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、電子機器等の商品や荷物の荷札（図３３（Ｅ）、図３３（Ｆ）参照）等の物品に設けて使用することができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）及び携帯電話等を指す。

本発明の半導体装置２００は、本発明の記憶素子を有し、プリント基板に実装したり、表面に貼ったり、埋め込んだりすることにより、物品に固定される。例えば、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりして各物品に固定される。本発明の半導体装置２００は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置２００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。

（Ａ）記憶装置の一部の断面構成を示す図であり、図１（Ｂ）のｘ−ｘ’断面、図、（Ｂ）メモリセルＭＣの上面図、（Ｃ）図１（Ｂ）のメモリセルの等価回路図（実施形態１） （Ａ）記憶装置の作製方法を説明するための記憶装置一部の断面構成を示す図、（Ｂ）記憶装置の作製方法を説明するためのメモリセルの上面構成を示す図（実施形態１） （Ａ）記憶装置の作製方法を説明するための記憶装置一部の断面構成を示す図、（Ｂ）記憶装置の作製方法を説明するためのメモリセルの上面構成を示す図（実施形態１） （Ａ）記憶装置の作製方法を説明するための記憶装置一部の断面構成を示す図、（Ｂ）記憶装置の作製方法を説明するためのメモリセルの上面構成を示す図（実施形態１） （Ａ）記憶装置の作製方法を説明するための記憶装置一部の断面構成を示す図、（Ｂ）記憶装置の作製方法を説明するためのメモリセルの上面構成を示す図（実施形態１） （Ａ）記憶装置の作製方法を説明するための記憶装置一部の断面構成を示す図、（Ｂ）記憶装置の作製方法を説明するためのメモリセルの上面構成を示す図（実施形態１） （Ａ）記憶装置の作製方法を説明するための記憶装置一部の断面構成を示す図、（Ｂ）記憶装置の作製方法を説明するためのメモリセルの上面構成を示す図（実施形態１） （Ａ）記憶装置の作製方法を説明するための、記憶装置一部の断面構成を示す図、（Ｂ）記憶装置の作製方法を説明するためのメモリセルの上面構成を示す図（実施形態１） （Ａ）記憶装置の作製方法を説明するための、記憶装置一部の断面構成を示す図、Ｂ）記憶装置の作製方法を説明するためのメモリセルの上面構成を示す図（実施形態１） （Ａ）記憶装置の作製方法を説明するための、記憶装置一部の断面構成を示す図、（Ｂ）記憶装置の作製方法を説明するためのメモリセルの上面構成を示す図（実施形態１） 記憶装置の構成を示すブロック図（実施形態１） メモリセルアレイの等価回路図（実施形態１） 記憶素子の断面構成を示す図（実施形態１） （Ａ）記憶装置の一部の断面構成を示す図であり、図１（Ｂ）のｘ−ｘ’断面、図、（Ｂ）メモリセルＭＣの上面図、（Ｃ）図１（Ｂ）のメモリセルの等価回路図（実施形態２） （Ａ）記憶装置の作製方法を説明するための記憶装置一部の断面構成を示す図、（Ｂ）記憶装置の作製方法を説明するためのメモリセルの上面構成を示す図（実施形態２） （Ａ）記憶装置の作製方法を説明するための記憶装置一部の断面構成を示す図、（Ｂ）記憶装置の作製方法を説明するためのメモリセルの上面構成を示す図（実施形態２） （Ａ）記憶装置の作製方法を説明するための記憶装置一部の断面構成を示す図、（Ｂ）記憶装置の作製方法を説明するためのメモリセルの上面構成を示す図（実施形態２） （Ａ）記憶装置の作製方法を説明するための記憶装置一部の断面構成を示す図、（Ｂ）記憶装置の作製方法を説明するためのメモリセルの上面構成を示す図（実施形態２） （Ａ）記憶装置の作製方法を説明するための記憶装置一部の断面構成を示す図、（Ｂ）記憶装置の作製方法を説明するためのメモリセルの上面構成を示す図（実施形態２） （Ａ）記憶装置の作製方法を説明するための記憶装置一部の断面構成を示す図、（Ｂ）記憶装置の作製方法を説明するためのメモリセルの上面構成を示す図（実施形態２） （Ａ）記憶装置の作製方法を説明するための記憶装置一部の断面構成を示す図、（Ｂ）記憶装置の作製方法を説明するためのメモリセルの上面構成を示す図（実施形態２） （Ａ）〜（Ｃ）本発明のメモリセルの設計例を示す図（実施形態４） 本発明のメモリセルの設計例を示す図（実施形態４） （Ａ）比較例のメモリセルの寸法の設計例を示す図、（Ｂ）図２３を図２４（Ａ）と同じ縮尺にした上面図（実施形態４） 半導体装置の構成例を示すブロック図（実施例１） （Ａ）半導体装置の上面構造を説明するための図、（Ｂ）断面構造を説明するための図（実施例１） 半導体装置の素子形成層の断面図（実施例１） （Ｓ１）〜（Ｓ５）半導体装置の素子形成層の作製工程を説明するための断面図（実施例１） （Ｓ６）〜（Ｓ９）半導体装置の素子形成層の作製工程を説明するための断面図（実施例１） （Ｓ１０）〜（Ｓ１３）半導体装置の素子形成層の作製工程を説明するための断面図（実施例１） （Ｓ１４）〜（Ｓ１７）半導体装置の素子形成層の作製工程を説明するための断面図（実施例１） （Ｓ１８）〜（Ｓ２０）半導体装置の素子形成層の作製工程を説明するための断面図（実施例１） 半導体装置の使用方法を説明するための図（Ａ）証書類の例、（Ｂ）記録媒体の例、（Ｃ）包装用容器類の例、（Ｄ）乗り物類の例、（Ｅ）身の回り品の例、（Ｆ）身の回り品の例（実施例２）

符号の説明

Ｂ ビット線
Ｗ ワード線
ＭＣ メモリセル
ＭＤ 記憶素子
ＤＩ ダイオード
Ｒ１〜Ｒ１、Ｒ１１〜Ｒ１４、Ｒ３１〜Ｒ３５ レジスト
１０ 基板
１１ メモリセルアレイ
１２ ビット線駆動回路
１３ ワード線駆動回路
２１ 導電層
２２ 導電層
２３ 有機化合物層
３１ 下地膜
３２ 半導体膜
３２ｎ ｎ型不純物領域
３２ｐ ｐ型不純物領域
３３ 半導体膜
３３ａ、３３ｂ ｐ型高濃度不純物領域
３３ｃ チャネル形成領域
３４ 半導体膜
３４ａ、３４ｂ ｎ型高濃度不純物領域
３４ｃ チャネル形成領域
３５ 絶縁膜
３７、３８ 第１導電膜
３９ 第１層間絶縁膜
４０、４１ コンタクトホール
４６〜５１ 第２導電膜
５３ 第２層間絶縁膜
５４ コンタクトホール
５５ 第３導電膜
５６ 第３層間絶縁膜
５７ 開口部
５８ 有機化合物層
５９ 第４導電膜
６１ ｎ型不純物領域
７１ ｎ型不純物領域
７６ 導電膜
７７ 導電膜
８１ 導電膜
８２ 導電膜
８３ 導電膜
８４ コンタクトホール
８６ コンタクトホール
８８ 導電膜
８９ コンタクトホール
９３ 導電膜
２００ 半導体装置
２１０ アンテナ
２１２ 共振回路
２１３ 電源回路
２１４ リセット回路
２１５ クロック発生回路
２１６ データ復調回路
２１７ データ変調回路
２２０ 制御回路
２２１ コード抽出回路
２２２ コード判定回路
２２３ ＣＲＣ判定回路
２２４ 出力ユニット回路
２３０ メモリ部
２４０ 集積回路部
２４９ 下地絶縁層
２４９ａ 第１層
２４９ｂ 第２層
２５０ 素子形成層
２５１ 可撓性基板
２５２ 可撓性基板
２５３ 保護絶縁層
２５５、２５６ 接着材
２６０ 基板
２６１ 剥離層
２６１ａ 第１層
２６１ｂ 第２層
２６１ｃ 第３層
２７１ 結晶性シリコン膜
２７２半導体層
２７２ｎ ｎ型不純物領域
２７２ｐ ｐ型不純物領域
２７３半導体層
２７３ａ、２７３ｂ ｐ型高濃度不純物領域
２７３ｃ チャネル形成領域
２７４半導体層
２７４ａ、２７４ｂ ｎ型高濃度不純物領域
２７４ｃ チャネル形成領域
２７４ｅ、２７４ｄ ｎ型低濃度不純物領域
２７５半導体層
２７５ａ、２７５ｂ ｎ型高濃度不純物領域
２７５ｃ チャネル形成領域
２７５ｅ、２７５ｄ ｎ型低濃度不純物領域
２７６半導体層
２７６ａ、２７６ｂ ｎ型高濃度不純物領域
２７６ｃ ｎ型不純物領域
２７７ 絶縁膜
２７８、２７９ ｎ型不純物領域
２８１ 導電膜
２８３〜２８６ 第１導電膜
２８８〜２９１ ｎ型低濃度不純物領域
２９３〜２９６ 絶縁層
２９８ キャップ絶縁膜
２９９、３００ 第１層間絶縁膜
３０１〜３１４ 第２導電膜
３１６ 第２層間絶縁膜
３１７、３１８ コンタクトホール
３１９、３２０ 第３導電膜
３２１ 層間絶縁膜
３２２、３２３ 開口部
３２６ 導電膜
３２７ 有機化合物層
３２８ 第４導電膜

Claims (1)

1. 第１乃至第３の半導体層を形成し、
   前記第１乃至第３の半導体層上に第１の絶縁層を形成し、
   前記第１の絶縁層上の前記第２の半導体層と重なる位置に第１のゲート電極を形成し、前記第１の絶縁層上の前記第３の半導体層と重なる位置に第２のゲート電極を形成し、
   前記第２の半導体層の全体と第３の半導体層の全体とを覆う第１のレジストを形成し、
   前記第１の半導体層の全体に第１のｎ型不純物を添加し、
   前記第１のレジストを除去し、
   前記第１の半導体層の第１の領域を覆う第２のレジストと前記第３の半導体層の全体を覆う第３のレジストを形成し、
   前記第１の半導体層の第２の領域にｐ型不純物を添加するとともに、前記第１のゲート電極をマスクとして自己整合的に前記第２の半導体層に前記ｐ型不純物を添加し、
   前記第２及び第３のレジストを除去し、
   前記第１の半導体層の全体を覆う第４のレジストと前記第２の半導体層の全体を覆う第５のレジストとを形成し、
   前記第２のゲート電極をマスクとして自己整合的に前記第３の半導体層に第２のｎ型不純物を添加し、
   前記第４及び第５のレジストを除去し、
   前記第１の絶縁層及び前記第１及び第２のゲート電極を覆う第２の絶縁層を形成し、
   前記第２の絶縁層に第１のコンタクトホールを形成し、
   前記第２の絶縁層上に第１の配線を形成し、
   前記第１の配線を覆う第３の絶縁層を形成し、
   前記第３の絶縁層に第２のコンタクトホールを形成し、
   前記第３の絶縁層上に第１の電極を形成し、
   前記第１の電極を覆う第４の絶縁層を形成し、
   前記第４の絶縁層に前記第１の電極に達する開口部を形成し、
   前記開口部において露出した前記第１の電極上及び前記第４の絶縁層上に有機化合物層を形成し、
   前記有機化合物層上に第２の電極を形成することを特徴とする半導体装置の作製方法。
   

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