JP5204959B2 - 半導体装置の作製方法 - Google Patents

半導体装置の作製方法 Download PDF

Info

Publication number
JP5204959B2
JP5204959B2 JP2006175611A JP2006175611A JP5204959B2 JP 5204959 B2 JP5204959 B2 JP 5204959B2 JP 2006175611 A JP2006175611 A JP 2006175611A JP 2006175611 A JP2006175611 A JP 2006175611A JP 5204959 B2 JP5204959 B2 JP 5204959B2
Authority
JP
Japan
Prior art keywords
layer
semiconductor device
film
semiconductor
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006175611A
Other languages
English (en)
Other versions
JP2008004893A (ja
JP2008004893A5 (ja
Inventor
芳隆 道前
智幸 青木
秀和 高橋
大幹 山田
栄二 杉山
香 荻田
直人 楠本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2006175611A priority Critical patent/JP5204959B2/ja
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to US11/812,813 priority patent/US7851886B2/en
Priority to TW096122935A priority patent/TWI407508B/zh
Priority to KR1020070062172A priority patent/KR101517525B1/ko
Publication of JP2008004893A publication Critical patent/JP2008004893A/ja
Publication of JP2008004893A5 publication Critical patent/JP2008004893A5/ja
Priority to US12/854,060 priority patent/US8039353B2/en
Priority to US13/271,469 priority patent/US8432018B2/en
Priority to US13/865,365 priority patent/US8648439B2/en
Application granted granted Critical
Publication of JP5204959B2 publication Critical patent/JP5204959B2/ja
Priority to KR1020130073305A priority patent/KR101517943B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/40—Encapsulations, e.g. protective coatings characterised by their materials
    • H10W74/47—Encapsulations, e.g. protective coatings characterised by their materials comprising organic materials, e.g. plastics or resins
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/80—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple passive components, e.g. resistors, capacitors or inductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W44/00—Electrical arrangements for controlling or matching impedance
    • H10W44/20—Electrical arrangements for controlling or matching impedance at high-frequency [HF] or radio frequency [RF]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/699—Insulating or insulated package substrates; Interposers; Redistribution layers for flat cards, e.g. credit cards
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/20—Inductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0214—Manufacture or treatment of multiple TFTs using temporary substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/451—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by the compositions or shapes of the interlayer dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W44/00—Electrical arrangements for controlling or matching impedance
    • H10W44/20—Electrical arrangements for controlling or matching impedance at high-frequency [HF] or radio frequency [RF]
    • H10W44/241—Electrical arrangements for controlling or matching impedance at high-frequency [HF] or radio frequency [RF] for passive devices or passive elements
    • H10W44/248—Electrical arrangements for controlling or matching impedance at high-frequency [HF] or radio frequency [RF] for passive devices or passive elements for antennas

Landscapes

  • Thin Film Transistor (AREA)
  • Credit Cards Or The Like (AREA)

Description

本発明は、回路素子を有する半導体装置及びその作製方法に関する。また本発明は、無線通信によりデータの交信を行うことのできる半導体装置に関する。
現在、無線チップ、センサー等、各種装置の薄型化が製品小型化の上で重要な要素となっており、その技術や使用範囲が急速に広まっている。これらの薄型化された各種装置はある程度フレキシブルなため湾曲したものに設置して使用することが可能である。また、フレキシブル基板上に集積回路が形成されたＩＣチップなども提案されている（例えば、特許文献１）。
特開２００６−１９７１７号公報
しかしながら、従来の技術では、装置を保護するためにある程度固い基板によって装置表面を覆う必要があった。該基板は、フレキシブルであるものの、膜厚がある程度厚く固いため、装置自体が厚くなり、装置の湾曲が妨げられる要因となっていた。従って、例えば、該装置を物品に設けた場合には違和感を感じるものであり、従来はフレキシブルな基板を用いていることを十分に活かした装置は提供されていない状況であった。そこで、本発明において、より薄く湾曲しやすい半導体装置及びその作製方法を提案する。
本発明の半導体装置は、少なくとも片面を保護用の基板として機能する絶縁層（保護膜）により覆われており、アンテナとして機能する導電層の膜厚に対する前記導電層を覆わない部分の前記絶縁層の膜厚の比の値は少なくとも１．２以上であり、前記導電層の膜厚に対する前記導電層上の前記絶縁層の膜厚の比の値は少なくとも０．２以上であるように、前記導電層上に前記絶縁層を形成する。つまり、アンテナとして機能する導電膜の膜厚と前記導電膜を覆わない部分の前記絶縁層の膜厚との比は１：１．２であり、前記導電層の膜厚と前記導電層上の前記絶縁層の膜厚との比は少なくとも１：０．２であるように、前記導電層上に前記絶縁層を形成する。また、半導体装置の側面において導電膜が露出せず、ＴＦＴや導電膜を覆う絶縁膜が露出するように形成することを特徴とする。また、本発明の半導体装置において素子形成層側を覆う基板として、作製工程において表面に支持体を有する基板を用いることを特徴とする。
本発明の半導体装置は、基板上に形成された素子形成層と、前記素子形成層上に形成された記憶素子部と、前記素子形成層上に形成されたアンテナとして機能する導電層と、前記素子形成層、前記記憶素子部及び前記アンテナとして機能する導電層上に形成された樹脂層と、を有し、前記導電層の膜厚に対する前記導電層を覆わない部分の前記絶縁層の膜厚の比の値は少なくとも１．２以上であり、前記導電層の膜厚に対する前記導電層上の前記絶縁層の膜厚の比の値は少なくとも０．２以上であることを特徴とする。
本発明の半導体装置は、基板上に形成された素子形成層と、前記素子形成層上に形成された記憶素子部と、前記素子形成層上に形成されたアンテナとして機能する導電層と、前記素子形成層、前記記憶素子部及び前記アンテナとして機能する導電層上に形成された保護膜と、を有し、前記導電層の膜厚に対する前記導電層を覆わない部分の前記絶縁層の膜厚の比の値は少なくとも１．２以上であり、前記導電層の膜厚に対する前記導電層上の前記絶縁層の膜厚の比の値は少なくとも０．２以上であることを特徴とする。
本発明の半導体装置は、基板上に形成された素子形成層と、前記素子形成層上に形成された記憶素子部と、前記素子形成層上に形成されたアンテナとして機能する導電層と、前記素子形成層、前記記憶素子部及び前記アンテナとして機能する導電層上に形成された樹脂層と、を有し、前記素子形成層は、前記記憶素子部にデータを書き込み、かつ前記記憶素子部からデータを読み出すための回路と、接合したｎ型不純物領域とｐ型不純物領域を有する第１の半導体膜と、を有し、前記回路は、複数の薄膜トランジスタを有し、前記第１の半導体膜は、前記薄膜トランジスタの第２の半導体膜と同じ絶縁表面上に形成され、前記導電層の膜厚に対する前記導電層を覆わない部分の前記絶縁層の膜厚の比の値は少なくとも１．２以上であり、前記導電層の膜厚に対する前記導電層上の前記絶縁層の膜厚の比の値は少なくとも０．２以上であることを特徴とする。
本発明の半導体装置は、基板上に形成された素子形成層と、前記素子形成層上に形成された記憶素子部と、前記素子形成層上に形成されたアンテナとして機能する導電層と、前記素子形成層、前記記憶素子部及び前記アンテナとして機能する導電層上に形成された保護膜と、を有し、前記素子形成層は、前記記憶素子部にデータを書き込み、かつ前記記憶素子部からデータを読み出すための回路と、接合したｎ型不純物領域とｐ型不純物領域を有する第１の半導体膜と、を有し、前記回路は、複数の薄膜トランジスタを有し、前記第１の半導体膜は、前記薄膜トランジスタの第２の半導体膜と同じ絶縁表面上に形成され、前記導電層の膜厚に対する前記導電層を覆わない部分の前記絶縁層の膜厚の比の値は少なくとも１．２以上であり、前記導電層の膜厚に対する前記導電層上の前記絶縁層の膜厚の比の値は少なくとも０．２以上であることを特徴とする。
本発明の半導体装置において、前記樹脂層は、エポキシ樹脂からなることを特徴とする。
本発明の半導体装置おいて、前記保護膜は、エポキシ樹脂からなることを特徴とする。
本発明の半導体装置において、前記基板は、膜厚が２μｍ以上２０μｍ以下であることを特徴とする。
本発明の半導体装置において、前記素子形成層は、接着層を介して前記基板上に設けられていることを特徴とする。
本発明の半導体装置の作製方法は、第１の基板上に剥離層を形成し、前記剥離層上に素子形成層を形成し、前記素子形成層上に記憶素子部及びアンテナとして機能する導電層を形成し、前記素子形成層、前記記憶素子部及び前記アンテナとして機能する導電層上に保護膜を形成し、前記保護膜上に第２の基板を設けて、前記第２の基板を利用して前記第１の基板と前記素子形成層とを分離し、前記素子形成層を接着層を介して支持体を有する第３の基板と接するように形成し、前記第２の基板及び前記支持体を除去することを特徴とする。
本発明の半導体装置おいて、前記第２の基板は、膜厚が２μｍ以上２０μｍ以下であることを特徴とする。
本発明の半導体装置において、前記樹脂層は、エポキシ樹脂であることを特徴とする。
本発明の半導体装置は、少なくとも片面を樹脂により覆われているため、樹脂層の下層の記憶素子部や素子形成層をほこり等から保護し、かつ半導体装置の機械的強度を保つことが可能である。また、本発明の半導体装置において、少なくとも片面を覆う基板として樹脂層を用いるため、薄く湾曲しやすい半導体装置を提供することが可能となる。
本発明の半導体装置において、アンテナとして機能する導電層の膜厚に対する該導電層を覆わない部分の絶縁層の膜厚の比の値は少なくとも１．２以上であり、該導電層の膜厚に対する該導電層上の該絶縁層の膜厚の比の値は少なくとも０．２以上であるように、該導電層上に該絶縁層を形成するため、該絶縁層の表面は半導体装置の作製工程において素子形成層への損傷を低減するのに十分な平坦性を有し、また、記憶素子部や素子形成層を保護するために十分な機械的強度を有する半導体装置を得ることが可能となる。
また、本発明の半導体装置は、半導体装置の側面において導電膜が露出せず、ＴＦＴや導電膜を覆う絶縁膜が露出するように形成するため、アンテナとして機能する導電膜を覆う絶縁層のみでＴＦＴ等の素子やアンテナをほこり等から保護することができ、劣化しずらい半導体装置を提供することが可能となる。
また、本発明の半導体装置において素子形成層側を覆う基板として、作製工程において表面に支持体を有する基板を用いるため、２μｍ以上２０μｍ以下程度の基板を容易に取り扱うことができる。よって、薄く湾曲しやすい半導体装置を容易に作製することが可能となる。
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。また、以下に示す実施の形態１〜４は自由に組み合わせて用いることができる。つまり、実施の形態１〜４に示した材料や形成方法は自由に組み合わせて利用することができる。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
（実施の形態１）
本実施の形態において、本発明の半導体装置の一例に関して図面を参照して説明する。
本実施の形態で示す半導体装置を図１に示す。なお、図１（Ａ）は本実施の形態で示す半導体装置の上面構造の一例を示し、図１（Ａ）の断面構造の一部を図１（Ｂ）に示している。
本実施の形態において、半導体装置２００は集積回路部２０１、メモリ部２０２、アンテナ２０３を有している（図１（Ａ））。なお、図１（Ｂ）において、領域２０４は図１（Ａ）の集積回路部２０１の断面構造の一部に対応し、領域２０５は図１（Ａ）のメモリ部２０２の断面構造の一部に対応し、領域２０６は図１（Ａ）のアンテナ２０３の断面構造の一部に対応している。
本実施の形態の半導体装置は、図１（Ｂ）に示すように基板７７８上に絶縁層７０３を介して設けられた薄膜トランジスタ（ＴＦＴ）７４４〜７４８と、薄膜トランジスタ７４４〜７４８上に設けられた絶縁膜７５０と、当該絶縁膜７５０上に設けられたソース電極又はドレイン電極として機能する導電膜７５２〜７６１とを有する。なお、本実施の形態において、絶縁層７０３は、接着層を介して基板７７８上に設けられている。また、本実施の形態において、基板７７８の材料は特に限定されるものではないが、膜厚が２μｍ〜２０μｍ程度の基板を用いる。
また、本実施の形態の半導体装置は、絶縁膜７５０及び導電膜７５２〜７６１上に設けられた絶縁膜７６２と、絶縁膜７６２上に設けられた導電膜７６３〜７６５と、絶縁膜７６２及び導電膜７６３〜７６５の一部を覆うように設けられた絶縁膜７６６と、絶縁膜７６６上に設けられた記憶素子部７８９、７９０と、導電膜７６５上に設けられたアンテナとして機能する導電層７８６と、絶縁膜７６６、導電膜７７１及びアンテナとして機能する導電層７８６を覆うように設けられた絶縁膜７７２とを有している。
本実施の形態において絶縁膜７７２は、好ましくは樹脂（より好ましくはエポキシ樹脂）により形成する。絶縁層７７２としてエポキシ樹脂を用いることにより、絶縁層７７２表面の平坦性が向上し、かつ絶縁層７７２の下層の記憶素子部や素子形成層をほこり等から保護し、かつ半導体装置の機械的強度を保つことが可能である。また、本実施の形態の半導体装置において、アンテナとして機能する導電層を覆う基板として絶縁層７７２を用いることが可能となるため、薄く湾曲しやすい半導体装置を提供することが可能となる。また、本実施の形態において、アンテナとして機能する導電層７８６の膜厚に対する該導電層７８６を覆わない部分の該絶縁層７７２の膜厚の比の値は少なくとも１．２以上であり、該導電層７８６の膜厚に対する該導電層７８６上の該絶縁層７７２の膜厚の比の値は少なくとも０．２以上であるように、絶縁層７７２を形成するとよい。そうすることにより、絶縁層７７２の表面は半導体装置の作製工程において素子形成層への損傷を低減するのに十分な平坦性を有し、また、記憶素子部や素子形成層を保護するために十分な機械的強度を有する半導体装置を得ることが可能となる。なお、図１においてメモリ部および集積回路部はＴＦＴやコンデンサ等の素子を複数有することはいうまでもない。
なお、本実施の形態において、半導体装置の側面において導電膜が露出しないように形成するとよい。つまり、半導体装置の側面は、ＴＦＴや導電膜を覆う絶縁膜が露出するようにする。そのような構造とすることで、絶縁膜７７２のみでＴＦＴ等の素子やアンテナをほこり等から保護することができ、劣化しずらい半導体装置を提供することが可能となる。
次に、図１に示す半導体装置の作製工程の一例について説明する。
まず、第１の基板７０１の一表面に、剥離層７０２を形成する（図２（Ａ）参照）。第１の基板７０１は、絶縁表面を有する。第１の基板７０１がガラスからなる場合は、その面積や形状に大きな制限はない。そのため、第１の基板７０１として、例えば、１辺が１メートル以上であって、矩形状のものを用いれば、生産性を格段に向上させることができる。このような利点は、円形の単結晶シリコン基板を用いる場合と比較すると、大きな優位点である。また、基板７０１がプラスチックからなる場合、作製工程の処理温度に耐えうる耐熱性のプラスチックを用いる必要がある。なお、後述するが、好適には、ガラスからなる第１の基板７０１上に薄膜トランジスタを設けた後、当該薄膜トランジスタを剥離して、プラスチックからなる基板上に設けてもよい。
なお、本工程では、剥離層７０２は、第１の基板７０１の全面に設けているが、必要に応じて、基板７０１の全面に剥離層を設けた後に、フォトリソグラフィ法によりパターニングして選択的に設けてもよい。また、第１の基板７０１に接するように剥離層７０２を形成しているが、必要に応じて、第１の基板７０１に接するように下地となる絶縁層を形成し、当該絶縁層に接するように剥離層７０２を形成してもよい。
剥離層７０２は、スパッタリング法やプラズマＣＶＤ法等により、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、珪素（Ｓｉ）等から選択された元素または前記元素を主成分とする合金材料若しくは化合物材料からなる層を、単層又は積層して形成する。珪素を含む層の結晶構造は、非晶質、微結晶、多結晶のいずれの場合でもよい。
次に、剥離層７０２を覆うように、下地となる絶縁層７０３を形成する。絶縁層７０３は、スパッタリング法やプラズマＣＶＤ法等により、珪素の酸化物又は珪素の窒化物を含む層を、単層又は積層で形成する。珪素の酸化物材料とは、珪素（Ｓｉ）と酸素（Ｏ）を含む物質であり、酸化珪素、窒素を含む酸化珪素等が該当する。珪素の窒化物材料とは、珪素と窒素（Ｎ）を含む物質であり、窒化珪素、酸素を含む窒化珪素等が該当する。下地となる絶縁層は、第１の基板７０１からの不純物の侵入を防止するブロッキング膜として機能する。
次に、絶縁層７０３上に、非晶質半導体層７０４を形成する。非晶質半導体層７０４は、スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により形成する。続いて、非晶質半導体層７０４を結晶化法（レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とレーザ結晶化法を組み合わせた方法等）により結晶化して、結晶質半導体層を形成する。その後、得られた結晶質半導体層を所望の形状にパターニングして、結晶質半導体層７０６〜７１０を形成する（図２（Ｂ）参照）。
結晶質半導体層７０６〜７１０の作成工程の一例について、以下に説明する。まず、プラズマＣＶＤ法を用いて、非晶質半導体層を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体層上に保持させた後、非晶質半導体層に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を行って結晶質半導体層を形成する。その後、必要に応じてレーザ光を照射し、フォトリソグラフィ法を用いたパターニング処理によって結晶質半導体層７０６〜７１０を形成する。
レーザ結晶化法で結晶質半導体層を形成する場合、気体レーザ又は固体レーザを用いる。気体レーザと固体レーザは、連続発振又はパルス発振のどちらでもよい。例えば、Ａｒレーザ、Ｋｒレーザ、エキシマレーザなどの気体レーザ、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種から発振されたレーザビームを用いることができる。このようなレーザビームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。
なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、Ａｒイオンレーザ、またはＴｉ：サファイアレーザは、連続発振をさせることが可能であり、Ｑスイッチ動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。連続発振レーザ若しくは１０ＭＨｚ以上の周波数で発振するレーザビームを照射することで、結晶化された半導体膜の表面を平坦なものとすることができる。それにより、後の工程で形成するゲート絶縁膜を薄膜化することが可能であり、より薄型の半導体装置を作製することができる。また、ゲート絶縁膜の耐圧を向上させることに寄与することができる。
なお、結晶化を助長する金属元素を用いて非晶質半導体層の結晶化を行うと、低温で短時間の結晶化が可能となるうえ、結晶の方向が揃うという利点がある一方、金属元素が結晶質半導体層に残存するためにオフ電流が上昇し、特性が安定しないという欠点がある。そこで、結晶質半導体層上に、ゲッタリングサイトとして機能する非晶質半導体層を形成するとよい。ゲッタリングサイトとなる非晶質半導体層には、リンやアルゴンの不純物元素を含有させる必要があるため、好適には、アルゴンを高濃度に含有させることが可能なスパッタリング法で形成するとよい。その後、加熱処理（ＲＴＡ法やファーネスアニール炉を用いた熱アニール等）を行って、非晶質半導体層中に金属元素を拡散させ、続いて、当該金属元素を含む非晶質半導体層を除去する。そうすると、結晶質半導体層中の金属元素の含有量を低減又は除去することができる。
次に、結晶質半導体層７０６〜７１０を覆うゲート絶縁層７０５を形成する。ゲート絶縁層７０５は、プラズマＣＶＤ法やスパッタリング法により、珪素の酸化物又は珪素の窒化物を含む層を、単層又は積層して形成する。なお、ゲート絶縁層は、半導体膜７０６〜７１０に対し高密度プラズマ処理を行い、表面を酸化又は窒化することで形成しても良い。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素（ＮＯ２）、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波の導入により行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することができる。
このような高密度プラズマを用いた処理により、１〜２０ｎｍ、代表的には５〜１０ｎｍの絶縁膜が半導体膜に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度はきわめて低くすることができる。このような、高密度プラズマ処理は、半導体膜（結晶性シリコン、或いは多結晶シリコン）を直接酸化（若しくは窒化）するため、形成される絶縁膜の厚さは理想的には、ばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの結晶粒界でも酸化が強くされることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体膜の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。よって、より薄く特性のよい半導体装置を作製することが可能である。
ゲート絶縁層は、高密度プラズマ処理によって形成される絶縁膜のみを用いても良いし、それにプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁膜を堆積し、積層させても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁層の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。よって、より薄く特性のよい半導体装置を作製することが可能である。
また、半導体膜の結晶化の際に半導体膜に対し、連続発振レーザ若しくは１０ＭＨｚ以上の周波数で発振するレーザビームを照射しながら一方向に走査して結晶化させて得られた半導体膜７０６〜７１０は、そのビームの走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置し、上記ゲート絶縁層を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高いトランジスタ（ＴＦＴ）を得ることができる。
次に、ゲート絶縁層７０５上に、第１の導電層と第２の導電層を積層して形成する。第１の導電層は、プラズマＣＶＤ法やスパッタリング法により、２０〜１００ｎｍの厚さで形成する。第２の導電層は、公知の手段により、１００ｎｍ〜４００ｎｍの厚さで形成する。第１の導電層と第２の導電層は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。または、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成する。第１の導電層と第２の導電層の組み合わせの例を挙げると、窒化タンタルからなる層とタングステンからなる層、窒化タングステンからなる層とタングステンからなる層、窒化モリブデンからなる層とモリブデンからなる層等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電層と第２の導電層を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層構造ではなく、３層構造の場合は、モリブデンからなる層とアルミニウムからなる層とモリブデンからなる層の積層構造を採用するとよい。
次に、フォトリソグラフィ法により、レジストからなるマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、ゲート電極として機能する導電層７１６〜７２５を形成する。
次に、フォトリソグラフィ法により、レジストからなるマスクを形成し、結晶質半導体層７０６、７０８〜７１０に、イオンドープ法又はイオン注入法により、Ｎ型を付与する不純物元素を低濃度に添加して、不純物領域７１１、７１３〜７１５とチャネル形成領域７８０、７８２〜７８４を形成する。Ｎ型を付与する不純物元素は、１５族に属する元素を用いれば良く、例えばリン（Ｐ）、砒素（Ａｓ）を用いる。
次に、フォトリソグラフィ法により、レジストからなるマスクを形成し、結晶質半導体層７０７に、Ｐ型を付与する不純物元素を添加して、不純物領域７１２とチャネル形成領域７８１を形成する。Ｐ型を付与する不純物元素は、例えばボロン（Ｂ）を用いる。
次に、ゲート絶縁層７０５と導電層７１６〜７２５を覆うように、絶縁層を形成する。絶縁層は、プラズマＣＶＤ法やスパッタリング法により、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む層や、有機樹脂などの有機材料を含む層を、単層又は積層して形成する。次に、絶縁層を垂直方向を主体とした異方性エッチングにより選択的にエッチングして、導電層７１６〜７２５の側面に接する絶縁層（サイドウォールともよぶ）７３９〜７４３を形成する（図２（Ｃ）参照）。また、絶縁層７３９〜７４３の作成と同時に、絶縁層７０５をエッチングして、絶縁層７３４〜７３８を形成する。絶縁層７３９〜７４３は、後にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。
次に、フォトリソグラフィ法により、レジストからなるマスクを形成し、そのレジストマスクと絶縁層７３９〜７４３をマスクとして用いて、結晶質半導体層７０６、７０８〜７１０にＮ型を付与する不純物元素を添加して、第１の不純物領域（ＬＤＤ領域ともよぶ）７２７、７２９、７３１、７３３と、第２の不純物領域７２６、７２８、７３０、７３２とを形成する。第１の不純物領域７２７、７２９、７３１、７３３の不純物元素の濃度は、第２の不純物領域７２６、７２８、７３０、７３２の不純物元素の濃度よりも低い。上記工程を経て、Ｎチャネル型の薄膜トランジスタ７４４、７４６〜７４８と、Ｐチャネル型の薄膜トランジスタ７４５が完成する。
続いて、薄膜トランジスタ７４４〜７４８を覆うように、絶縁層を単層又は積層で形成する（図３（Ａ）参照）。薄膜トランジスタ７４４〜７４８を覆う絶縁層は、ＳＯＧ法、液滴吐出法等により、珪素の酸化物や珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ、シロキサン等の有機材料等により、単層又は積層で形成する。シロキサンとは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。また、置換基として、フルオロ基を用いてもよい。
例えば、薄膜トランジスタ７４４〜７４８を覆う絶縁層が３層構造の場合、１層目の絶縁層７４９として酸化珪素を含む層を形成し、２層目の絶縁層７５０として樹脂を含む層を形成し、３層目の絶縁層７５１として窒化珪素を含む層を形成するとよい。
なお、絶縁層７４９〜７５１を形成する前、又は絶縁層７４９〜７５１のうちの１つ又は複数を形成した後に、半導体層の結晶性の回復や半導体層に添加された不純物元素の活性化、半導体層の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール、レーザアニール法又はＲＴＡ法などを適用するとよい。
次に、フォトリソグラフィ法により、絶縁層７４９〜７５１をエッチングして、第２の不純物領域７２６、７２８、７３０、７３２、不純物領域７８５を露出させる開口部を形成し、図３（Ａ）に示すように開口部を充填するように、導電層を形成し、当該導電層をパターン加工して、ソース配線又はドレイン配線等として機能する導電層７５２〜７６１を形成する。
導電層７５２〜７６１は、プラズマＣＶＤ法やスパッタリング法により、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ネオジウム（Ｎｄ）等から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、アルミニウムを主成分とし珪素を含む材料、アルミニウムを主成分とし、ニッケル、炭素及び珪素から選択された１種又は複数種とを含む材料に相当する。導電層７５２〜７６１は、例えば、バリア層と珪素を含むアルミニウム層とバリア層の積層構造、バリア層と珪素を含むアルミニウム層と窒化チタン層とバリア層の積層構造を採用するとよい。なお、アルミニウムシリコンが含むシリコンは、０．１ｗｔ％〜５ｗｔ％とする。また、バリア層とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムや珪素を含むアルミニウムは、抵抗値が低く、安価であるため、導電層７５２〜７６１を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムや珪素を含むアルミニウムのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア層を形成すると、結晶質半導体層上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元するため、結晶質半導体層とバリア層の接続不良の発生を抑制することができる。
次に、導電層７５２〜７６１を覆うように、保護膜として機能する絶縁層７６２を形成する（図３（Ｂ）参照）。絶縁膜７６２は、ＳＯＧ法、液滴吐出法等を用いて、無機材料又は有機材料（好ましくはエポキシ樹脂）により、単層又は積層で形成する。絶縁層７６２は、好適には、０．７５μｍ〜３μｍの厚さで形成する。
続いて、フォトリソグラフィ法により、絶縁層７６２をエッチングして、導電層７５７、７５９、７６１を露出させる開口部を形成する。続いて、該開口部を充填するように、導電層を形成する。導電層は、プラズマＣＶＤ法やスパッタリング法を用いて、導電性材料により形成する。次に、導電層をパターン加工して、導電層７５７、７５９、７６１とそれぞれ電気的に接続する導電層７６３〜７６５を形成する。なお、導電層７６３、７６４は、記憶素子部が含む一対の導電層のうちの一方の導電層となる。従って、好適には、導電層７６３〜７６５は、チタン、又はチタンを主成分とする合金材料若しくは化合物材料により、単層又は積層で形成するとよい。チタンは、抵抗値が低いため、記憶素子部のサイズの縮小につながり、高集積化を実現することができる。また、導電層７６３〜７６５を形成するためのフォトリソグラフィ工程においては、下層の薄膜トランジスタ７４４〜７４８にダメージを与えないために、ウエットエッチング加工を行うとよく、エッチング剤にはフッ化水素又はアンモニア過水を用いるとよい。
次に、導電層７６３〜７６５を覆うように、絶縁層７６６を形成する。絶縁層７６６は、ＳＯＧ法、液滴吐出法等を用いて、無機材料又は有機材料により、単層又は積層で形成する。また、絶縁層７６６は、好適には、０．７５μｍ〜３μｍの厚さで形成する。続いて、フォトリソグラフィ法により、絶縁層７６６をエッチングして、導電層７６３〜７６５を露出させる開口部７６７〜７６９を形成する。
次に、導電層７６５に接し、アンテナとして機能する導電層７８６を形成する（図４（Ａ）参照）。導電層７８６は、プラズマＣＶＤ法、スパッタリング法、印刷法、液滴吐出法を用いて、導電性材料により形成する。好ましくは、導電層７８６は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。具体的には、導電層７８６は、スパッタリング法によりアルミニウム層を形成し、当該アルミニウム層をパターン加工することにより形成する。アルミニウム層のパターン加工は、ウエットエッチング加工を用いるとよく、ウエットエッチング加工後は２００〜３００℃の加熱処理を行うとよい。
次に、導電層７６３、７６４に接するように有機化合物を含む層７８７を形成する（図４（Ｂ）参照）。有機化合物を含む層７８７は、液滴吐出法や蒸着法等により形成する。続いて、有機化合物を含む層７８７に接するように、導電層７７１を形成する。導電層７７１は、スパッタリング法や蒸着法等により形成する。
有機化合物を含む層に用いる有機材料としては、例えば、４、４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：α−ＮＰＤ）や４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：ＴＰＤ）や４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニル−アミノ）−トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−トリフェニルアミン（略称：ＭＴＤＡＴＡ）や４，４’−ビス（Ｎ−（４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル）−Ｎ−フェニルアミノ）ビフェニル（略称：ＤＮＴＰＤ）などの芳香族アミン系（即ち、ベンゼン環−窒素の結合を有する）の化合物、ポリビニルカルバゾール（略称：ＰＶＫ）やフタロシアニン（略称：Ｈ２Ｐｃ）、銅フタロシアニン（略称：ＣｕＰｃ）、バナジルフタロシアニン（略称：ＶＯＰｃ）等のフタロシアニン化合物等を用いることができる。これら材料は、正孔輸送性の高い物質である。
また、他にも有機材料として、例えばトリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ３）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ２）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等キノリン骨格またはベンゾキノリン骨格を有する金属錯体等からなる材料や、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）２）、ビス［２−（２−ヒドロキシフェニル）ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）２）などのオキサゾール系、チアゾール系配位子を有する金属錯体などの材料も用いることができる。これら材料は、電子輸送性が高い物質である。
さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ｐ−ＥｔＴＡＺ）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュプロイン（略称：ＢＣＰ）等の化合物等を用いることができる。
またメモリ材料層は単層構造であっても、積層構造であってもよい。積層構造の場合、上記材料から選び、積層構造することができる。また上記有機材料と、発光材料とを積層してもよい。発光材料として、４−ジシアノメチレン−２−メチル−６−（１，１，７，７−テトラメチルジュロリジル−９−エニル）−４Ｈ−ピラン（略称：ＤＣＪＴ）、４−ジシアノメチレン−２−ｔ−ブチル−６−（１，１，７，７−テトラメチルジュロリジル−９−エニル）−４Ｈ−ピラン、ペリフランテン、２，５−ジシアノ−１，４−ビス（１０−メトキシ−１，１，７，７−テトラメチルジュロリジル−９−エニル）ベンゼン、Ｎ，Ｎ’−ジメチルキナクリドン（略称：ＤＭＱｄ）、クマリン６、クマリン５４５Ｔ、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、９，９’−ビアントリル、９，１０−ジフェニルアントラセン（略称：ＤＰＡ）や９，１０−ビス（２−ナフチル）アントラセン（略称：ＤＮＡ）、２，５，８，１１−テトラ−ｔ−ブチルペリレン（略称：ＴＢＰ）等がある。
また、上記発光材料を分散してなる層を用いてもよい。発光材料分散してなる層において、母体となる材料としては、９，１０−ジ（２−ナフチル）−２−ｔｅｒｔ−ブチルアントラセン（略称：ｔ−ＢｕＤＮＡ）等のアントラセン誘導体、４，４’−ビス（Ｎ−カルバゾリル）ビフェニル（略称：ＣＢＰ）等のカルバゾール誘導体、ビス［２−（２−ヒドロキシフェニル）ピリジナト］亜鉛（略称：Ｚｎｐｐ２）、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：ＺｎＢＯＸ）などの金属錯体等を用いることができる。また、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、９，１０−ビス（２−ナフチル）アントラセン（略称：ＤＮＡ）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等を用いることができる。
このような有機材料は、熱的作用等によりその性質を変化させるため、ガラス転移温度（Ｔｇ）が５０℃から３００℃、好ましくは８０℃から１２０℃であるとよい。
また、有機材料や発光材料に金属酸化物を混在させた材料を用いてもよい。なお金属酸化物を混在させた材料とは、上記有機材料又は発酵材料と、金属酸化物とが混合した状態、又は積層された状態を含む。具体的には複数の蒸着源を用いた共蒸着法により形成された状態を指す。このような材料を有機無機複合材料と呼ぶことができる。
例えば正孔輸送性の高い物質と、金属酸化物を混在させる場合、当該金属酸化物にはバナジウム酸化物、モリブデン酸化物、ニオブ酸化物、レニウム酸化物、タングステン酸化物、ルテニウム酸化物、チタン酸化物、クロム酸化物、ジルコニウム酸化物、ハフニウム酸化物、タンタル酸化物を用いると好ましい。
また電子輸送性の高い物質と、金属酸化物を混在させる場合、当該金属酸化物にはリチウム酸化物、カルシウム酸化物、ナトリウム酸化物、カリウム酸化物、マグネシウム酸化物を用いると好ましい。
メモリ材料層には、電気的作用、光学的作用又は熱的作用により、その性質が変化する材料を用いればよいため、例えば光を吸収することによって酸を発生する化合物（光酸発生剤）をドープした共役高分子を用いることもできる。共役高分子として、ポリアセチレン類、ポリフェニレンビニレン類、ポリチオフェン類、ポリアニリン類、ポリフェニレンエチニレン類等を用いることができる。また、光酸発生剤としては、アリールスルホニウム塩、アリールヨードニウム塩、ｏ−ニトロベンジルトシレート、アリールスルホン酸ｐ−ニトロベンジルエステル、スルホニルアセトフェノン類、Ｆｅ−アレン錯体ＰＦ６塩等を用いることができる。
なお、ここでは、記憶素子部７８９、７９０として、有機化合物材料を用いた例を示したが、これに限られない。例えば、結晶状態と非晶質状態の間で可逆的に変化する材料や第１の結晶状態と第２の結晶状態の間で可逆的に変化する材料等の相変化材料を用いることができる。また、非晶質状態から結晶状態にのみ変化する材料を用いることも可能である。
結晶状態と非晶質状態の間で可逆的に変化する材料とは、ゲルマニウム（Ｇｅ）、テルル（Ｔｅ）、アンチモン（Ｓｂ）、硫黄（Ｓ）、酸化テルル（ＴｅＯｘ）、Ｓｎ（スズ）、金（Ａｕ）、ガリウム（Ｇａ）、セレン（Ｓｅ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）、Ｃｏ（コバルト）及び銀（Ａｇ）から選択された複数を有する材料であり、例えば、Ｇｅ−Ｔｅ−Ｓｂ−Ｓ、Ｔｅ−ＴｅＯ２−Ｇｅ−Ｓｎ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｇｅ−Ｔｅ−Ｓｎ、Ｓｎ−Ｓｅ−Ｔｅ、Ｓｂ−Ｓｅ−Ｔｅ、Ｓｂ−Ｓｅ、Ｇａ−Ｓｅ−Ｔｅ、Ｇａ−Ｓｅ−Ｔｅ−Ｇｅ、Ｉｎ−Ｓｅ、Ｉｎ−Ｓｅ−Ｔｌ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｅ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ系材料が挙げられる。また、第１の結晶状態と第２の結晶状態の間で可逆的に変化する材料とは、銀（Ａｇ）、亜鉛（Ｚｎ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、インジウム（Ｉｎ）、アンチモン（Ｓｂ）、セレン（Ｓｅ）及びテルル（Ｔｅ）から選択された複数を有する材料であり、例えば、Ｔｅ−ＴｅＯ２、Ｔｅ−ＴｅＯ２−Ｐｄ、Ｓｂ２Ｓｅ３／Ｂｉ２Ｔｅ３が挙げられる。この材料の場合、相変化は２つの異なる結晶状態の間で行われる。また、非晶質状態から結晶状態にのみ変化する材料とは、テルル（Ｔｅ）、酸化テルル（ＴｅＯｘ）、アンチモン（Ｓｂ）、セレン（Ｓｅ）及びビスマス（Ｂｉ）から選択された複数を有する材料であり、例えば、Ａｇ−Ｚｎ、Ｃｕ−Ａｌ−Ｎｉ、Ｉｎ−Ｓｂ、Ｉｎ−Ｓｂ−Ｓｅ、Ｉｎ−Ｓｂ−Ｔｅが挙げられる。
以上の工程を経て、導電層７６３、有機化合物を含む層７８７及び導電層７７１の積層体からなる記憶素子部７８９と、導電層７６４、有機化合物を含む層７８７及び導電層７７１の積層体からなる記憶素子部７９０が完成する（図４（Ｂ））。
次に、記憶素子部７８９、７９０、アンテナとして機能する導電層７８６を覆うように、保護用の基板として機能する絶縁層７７２を形成する（図４（Ｂ））。絶縁層７７２は、後に記載する剥離工程においてＴＦＴを含む層への損傷を抑える機能を有する材料であれば特に制限されるものではないが、好ましくは樹脂（より好ましくはエポキシ樹脂）により形成する。絶縁層７７２としてエポキシ樹脂を用いることにより、絶縁層７７２表面の平坦性が向上し、後の剥離工程においてＴＦＴを含む層への損傷を低減し、かつ絶縁層７７２の下層の記憶素子部や素子形成層をほこり等から保護し、半導体装置の機械的強度を保つことが可能である。また、本実施の形態の半導体装置において、アンテナとして機能する導電層７８６を覆う基板として絶縁層７７２を用いることができるため、薄く湾曲しやすい半導体装置を提供することが可能となる。なお、本実施の形態において、アンテナとして機能する導電層７８６の膜厚に対する該導電層７８６を覆わない部分の該絶縁層７７２の膜厚の比の値は少なくとも１．２以上であり、該導電層７８６の膜厚に対する該導電層７８６上の該絶縁層７７２の膜厚の比の値は少なくとも０．２以上であるように、絶縁層７７２を形成するとよい。そうすることにより、絶縁層７７２の表面は半導体装置の作製工程において素子形成層への損傷を低減するのに十分な平坦性を有し、また、記憶素子部や素子形成層を保護するために十分な機械的強度を有する半導体装置を得ることが可能となる。
なお、本実施の形態では、薄膜トランジスタ７４４〜７４８、導電層７５２〜７６１を含む層を素子形成層７９１、記憶素子部７８９、７９０、アンテナとして機能する導電層７８６を含む層を領域７９２とよぶ。また、基板７０１を除くアンテナとして機能する導電膜７８６の下層部分の厚さは、５μｍ以下、好ましくは０．１μｍ〜３μｍの厚さを有するように形成するとよい。なお、ここでは図示しないが、素子形成層７９１には、メモリ部２０２、集積回路部２０１を構成するダイオード、ＴＦＴ、コンデンサ、抵抗素子などが形成される。
次に、剥離層７０２の表面の一部が露出するように、ダイサー、レーザー、ワイヤソーなどにより、絶縁層７０３、７４９、７５０、７５１、７７２をエッチングして開口部７７３、７７４を形成する（図５（Ａ）参照）。
次に、開口部７７３、７７４にエッチング剤を導入して、剥離層７０２を除去する（図５（Ａ）参照）。エッチング剤は、フッ化ハロゲンを含む気体又は液体を使用する。例えば、三フッ化塩素（ＣｌＦ３）、三フッ化窒素（ＮＦ３）、三フッ化臭素（ＢｒＦ３）、フッ化水素（ＨＦ）がある。なお、エッチング剤として、フッ化水素を使用する場合は、剥離層７０２として、酸化珪素からなる層を用いる。そして、薄膜トランジスタ７４４〜７４８を含む層を第１の基板７０１から剥離する。
なお、薄膜トランジスタ７４４〜７４８を含む素子形成層７９１が剥離された第１の基板７０１は、コストの削減のために、再利用するとよい。また、絶縁層７７２は、剥離層７０２を除去した後に、素子形成層７９１が飛散しないように設けたものである。素子形成層７９１は小さく薄く軽いために、剥離層７０２を除去した後は、第１の基板７０１に密着していないために飛散しやすい。しかしながら、素子形成層７９１上に絶縁層７７２を形成することで、素子形成層７９１に重みが付き、第１の基板７０１からの飛散を防止することができる。また、素子形成層７９１単体では薄くて軽いが、絶縁層７７２を形成することで、巻かれた形状になることがなく、ある程度の強度を確保することができる。
次に、絶縁層７７２をシート材７７６に接着させて、第１の基板７０１から完全に剥離する（図４（Ｂ）参照）。ここで、シート材７７６は、通常の状態ではその接着力が強く、熱を加えたり、光を照射することによりその接着力が弱くなる性質を有するものを用いるとよい。例えば、加熱することにより接着力が弱くなる熱剥離テープや、紫外光を照射することにより接着力が弱くなるＵＶ剥離テープ等を用いるとよい。また、通常の状態で接着力が弱い弱粘性テープ等を用いてもよい。
次に、絶縁層７０３上に第２の基板７７８を固定する。ここで、第２の基板７７８は、ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなるフィルム、繊維質な材料からなる紙、基材フィルム（ポリエステル、ポリアミド、無機蒸着フィルム、紙類等）と接着性合成樹脂フィルム（アクリル系合成樹脂、エポキシ系合成樹脂等）との積層フィルムなどを用いることができる。なお、第２の基板７７８は膜厚が２μｍ以上２０μ以下程度であることが好ましい。第２の基板７７８がプラスチックからなる場合、薄型、軽量で、曲げることが可能であるためデザイン性に優れ、フレキシブルな形状への加工が容易である。また、耐衝撃性に優れ、様々な物品に貼り付けたり、埋め込んだりすることが容易であり、多種多様な分野で活用することができる。
また、本実施の形態において、第２の基板７７８の絶縁層７０３側の表面には接着層が設けられている。接着層は、熱硬化樹脂、紫外線硬化樹脂、酢酸ビニル樹脂系接着剤、ビニル共重合樹脂系接着剤、エポキシ樹脂系接着剤、ウレタン樹脂系接着剤、ゴム系接着剤、アクリル樹脂系接着剤等の接着剤を含む層に相当する。
また、本実施の形態において、第２の基板７７８の絶縁層７０３側ではない表面に第２の基板７７８よりも膜厚が厚い支持体７７９を有する。本実施の形態において、第２の基板７７８は、２μｍ〜２０μｍ程度と薄いため取り扱いが困難であるが、支持体７７９を有することにより第２の基板７７８の取り扱いが容易となる。なお、支持体７７９は工程の最後に除去される。本実施の形態において、第２の基板７７８が支持体７７９を有することによって、第２の基板７７８として非常に膜厚の薄いものを用いることが可能となった。
なお、第２の基板７７８の表面は、二酸化珪素（シリカ）の粉末により、コーティングされていてもよい。コーティングにより、高温で高湿度の環境下においても防水性を保つことができる。また、その表面は、インジウム錫酸化物等の導電性材料によりコーティングされていてもよい。コーティングした材料が静電気をチャージし、薄膜集積回路を静電気から保護することができる。また、その表面は、炭素を主成分とする材料（例えば、ダイヤモンドライクカーボン）によりコーティングされていてもよい。コーティングにより強度が増し、半導体装置の劣化や破壊を抑制することができる。
次に、素子形成層７９１を有する基板７７８とシート材７７６とを分離する。ここでは、シート材７７６としてＵＶ剥離テープを用いる場合を説明する。まず、シート材７７６と絶縁層７７２との接着力を弱めるためにシート材７７６に紫外光を照射する（図６（Ａ））。次に、シート材７７６を絶縁層７７２から分離する。続いて、第２の基板７７８に設けられた支持体７７９を第２の基板７７８から分離する。
以上の工程により、図１（Ｂ）に示すような半導体装置を作製することができる。
なお、図１においてアンテナ２０３は、メモリ部２０２に対して、重なるように設けてもよいし、重ならずに周囲に設ける構造でもよい。また重なる場合も全面が重なってもよいし、一部が重なっている構造でもよい。
半導体装置２００の無線による信号の伝送方式は、電磁結合方式、電磁誘導方式またはマイクロ波方式等を用いることができる。伝送方式は、実施者が使用用途を考慮して適宜選択すればよく、伝送方式に伴って最適なアンテナを設ければよい。
電磁結合方式または電磁誘導方式（例えば１３．５６ＭＨｚ帯）を用いる場合には、磁界密度の変化による電磁誘導を利用するため、アンテナとして機能する導電層を輪状（例えば、ループアンテナ）、らせん状（例えば、スパイラルアンテナ）に形成する。
また、マイクロ波方式（例えば、ＵＨＦ帯（８６０〜９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を用いる場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電層の長さ等の形状を適宜設定すればよい。例えば、アンテナとして機能する導電層を線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）またはリボン型の形状に形成することができる。アンテナとして機能する導電層の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
また、ＴＦＴはチャネル形成領域が一つ形成されるシングルゲート構造でもよいし、二つ形成されるダブルゲート構造または三つ形成されるトリプルゲート構造であってもよい。つまり、チャネル形成領域を複数有するマルチゲート構造のＴＦＴにも適用することができる。また、周辺駆動回路領域の薄膜トランジスタも、シングルゲート構造、ダブルゲート構造またはトリプルゲート構造などのマルチゲート構造であってもよい。
また、本実施の形態で示したＴＦＴの作製方法に限らず、トップゲート型（プレーナー型）、ボトムゲート型（逆スタガ型）、あるいはチャネル領域の上下にゲート絶縁膜を介して配置された２つのゲート電極を有する、デュアルゲート型やその他の構造においても本発明を適用することができる。
本発明の半導体装置は、少なくとも片面を樹脂により覆われているため、樹脂層の下層の記憶素子部や素子形成層をほこり等から保護し、かつ半導体装置の機械的強度を保つことが可能である。また、本発明の半導体装置において、少なくとも片面を覆う基板として樹脂層を用いるため、薄く湾曲しやすい半導体装置を提供することが可能となる。また、アンテナとして機能する導電層の膜厚に対する該導電層を覆わない部分の該絶縁層の膜厚の比の値は少なくとも１．２以上であり、該導電層の膜厚に対する該導電層上の該絶縁層の膜厚の比の値は少なくとも０．２以上であるように、該導電層上に該絶縁層を形成するため、該絶縁層の表面は半導体装置の作製工程において素子形成層への損傷を低減するのに十分な平坦性を有し、また、記憶素子部や素子形成層を保護するために十分な機械的強度を有する半導体装置を得ることが可能となる。また、本発明の半導体装置は、半導体装置の側面において導電膜が露出せず、ＴＦＴや導電膜を覆う絶縁膜が露出するように形成してもよい。それにより、アンテナとして機能する導電膜を覆う絶縁層のみでＴＦＴ等の素子やアンテナをほこり等から保護することができ、劣化しずらい半導体装置を提供することが可能となる。また、本発明の半導体装置において素子形成層側を覆う基板として、作製工程において表面に支持体を有する基板を用いるため、２μｍ以上２０μｍ以下程度の基板を容易に取り扱うことができる。よって、薄く湾曲しやすい半導体装置を容易に作製することが可能となる。
（実施の形態２）
本実施の形態において、実施の形態１と異なる半導体装置の作製工程について説明する。具体的には、メモリセルのｐｎ接合と該メモリセルを制御するロジック部の薄膜トランジスタとを同時に形成する工程について説明する。
図７に、本実施の形態の半導体装置の模式的な断面構造を示す。本実施の形態の半導体装置は、アンテナ、メモリ部、集積回路部を有している。図７において、図面の真ん中の領域にメモリ部の一部としてダイオード上に記憶素子部が積層されたメモリセルの断面を示す。また、図面の左側の領域にメモリ部のロジック回路の断面の一部として、ｐチャネル型ＴＦＴ（「ｐｃｈ−ＴＦＴ」とも表記する。）、ｎチャネル型ＴＦＴ（「Ｎｃｈ−ＴＦＴ」とも表記する。）の断面を示す。また、図面の右側の領域にアンテナの一部の断面と共に、集積回路部の断面の一部として、共振回路２１２のコンデンサ、電源回路２１３の高耐圧型のｎチャネル型ＴＦＴを示す。なお、集積回路部にも、高耐圧型のＴＦＴの他、図面の左側のロジック回路と同様のｐチャネル型ＴＦＴおよびｎチャネル型ＴＦＴが形成されることはいうまでもない。また、メモリ部および集積回路部は、図７に図示されたＴＦＴやコンデンサを複数有することはいうまでもない。
次に、基板２６０は素子形成層２５０を製造するときに使用される基板である。本実施例ではガラス基板を用いる。基板２６０上には、素子形成層２５０から基板２６０を除去するために用いる剥離層２６１が形成されている。基板２６０上に剥離層２６１を形成してから、下地絶縁層２４９を形成し、下地絶縁層２４９上にＴＦＴななどでなる素子形成層２５０を形成する。以下、図７〜図１１を用いて本実施の形態の半導体装置の形成方法を説明する。
基板２６０にガラス基板２６０を用いる。図８（Ｓ１）に示すように、基板２６０上に３層２６１ａ〜２６１ｃでなる剥離層２６１を形成する。第１層２６１ａは、平行平板型プラズマＣＶＤ装置により、原料ガスにＳｉＨ４、Ｎ２Ｏを用いて酸化窒化シリコン膜（ＳｉＯｘＮｙ、ｘ＞ｙ）を厚さ１００ｎｍ形成する。第２層２６１ｂとして、厚さ３０ｎｍのタングステン膜をスパッタリング装置で成膜する。第３層２６１ｃとして、厚さ２００ｎｍの酸化シリコン膜をスパッタリング装置で成膜する。
第３層２６１ｃ（酸化シリコン）を成膜することで、第２層２６１ｂ（タングステン）の表面が酸化され、界面にタングステン酸化物が形成される。タングステン酸化物が形成されることで、のちに素子形成層２５０を他の基板に転載するときに、基板２６０を分離しやすくなる。第１層２６１ａは、素子形成層２５０を作製している間、第２層２６１ｂの密着性を維持するための層である。
第２層２６１ｂには、タングステン（Ｗ）他、モリブデン（ＭＯ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（ＣＯ）、ジルコニウム（Ｚｒ）、亜鉛（ＺＮ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）の金属膜や、これらの金属の化合物が好ましい。また、第２層２６１ｂの厚さは２０ｎｍ以上４０ｎｍ以下とすることができる。
図８（Ｓ２）に示すように、剥離層２６１上に、２層構造の下地絶縁層２４９を形成する。第１層２４９ａとして、プラズマＣＶＤ装置により原料ガスにＳｉＨ４、Ｎ２Ｏ、ＮＨ３、Ｈ２を用いて酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＜ｙ）を厚さ５０ｎｍ形成する。第１層２４９ａの窒素の組成比が４０％以上となるようにしてバリア性を高めた。第２層２４９ｂは、プラズマＣＶＤ装置によりＳｉＨ４、Ｎ２Ｏを原料ガスに用いて、酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＞ｙ）を厚さ１００ｎｍ成膜する。第２層２４９ｂの窒素の組成比は０．５％以下とする。
図８（Ｓ３）に示すように、下地絶縁層２４９上に、結晶性シリコン膜２７１を形成する。結晶性シリコン膜２７１は次の方法で作製する。プラズマＣＶＤ装置により、原料ガスにＳｉＨ４およびＨ２を用い、厚さ６６ｎｍの非晶質シリコン膜を形成する。非晶質シリコン膜にレーザを照射して結晶化させることで、結晶性シリコン膜２７１とする。レーザ照射方法の一例を示す。ＬＤ励起のＹＶＯ４レーザの第２高調波（波長５３２ｎｍ）を照射する。特に第２高調波に限定する必要はないが、第２高調波はエネルギー効率の点で３次以上の高次の高調波より優れている。照射面において、光学系によりビームの形状が長さ５００μｍ、幅２０μｍ程度の線状となるように、またその強度が１０〜２０Ｗとなるようにする。またビームを基板に対して相対的に１０〜５０ｃｍ／ｓｅｃの速度で移動する。
図８（Ｓ４）に示すように、結晶性シリコン膜２７１にｐ型不純物を添加する。ここでは、イオンドーピング装置において、ドーピングガスに水素で希釈したジボラン（Ｂ２Ｈ６）を用い、ボロンを結晶性シリコン膜２７１の全体に添加する。非晶質シリコンを結晶化した結晶性シリコンは不対結合を有するため、理想的な真性シリコンではなく、弱いｎ型の導電性を示す。そのため、ｐ型不純物を微量添加することにより、結晶性シリコン膜２７１が真性シリコンとなるようにする効果がある。図８（Ｓ４）の工程は必要に応じて行えばよい。
図８（Ｓ５）に示すように、結晶性シリコン膜２７１を素子ごとに分割し、半導体層２７２〜２７６を形成する。半導体層２７２にメモリセルのダイオードが形成される。半導体層２７３〜２７５は、それぞれ、ＴＦＴのチャネル形成領域、ソース領域およびドレイン領域が形成される。半導体層２７６はＭＩＳ型コンデンサの電極を構成する。結晶性シリコン膜２７１を加工する方法の一例を示す。フォトリソグラフィ工程によりレジストを結晶性シリコン膜２７１上に形成し、レジストをマスクにして、ドライエッチング装置により、エッチング剤にＳＦ６、Ｏ２を用いて結晶性シリコン膜２７１をエッチングすることで、所定の形状の半導体層２７２〜２７６を形成する。
図９（Ｓ６）に示すように、フォトリソグラフィ工程によりレジスＲト３１を形成し、ｎチャネル型ＴＦＴの半導体層２７４および２７５にｐ型不純物を微量添加する。ここでは、ドーピングガスに水素で希釈したジボラン（Ｂ２Ｈ６）を用い、イオンドーピング装置により半導体層２７４、２７５にボロンをドーピングする。ドーピングが終了したらレジストＲ３１を除去する。
図９（Ｓ６）の工程は、ｎチャネル型ＴＦＴのしきい値電圧が負の電圧にならないようすることを目的とする。ｎチャネル型ＴＦＴの半導体層２７４、２７５に５×１０１５ａｔｏｍｓ／ｃｍ３以上１×１０１７ａｔｏｍｓ／ｃｍ３以下の濃度でボロンを添加すればよい。図９（Ｓ６）の工程は必要に応じて行えばよい。また、メモリセルの半導体層２７２にｐ型不純物を添加してもよい。
図９（Ｓ７）に示すように、基板２６０全体に絶縁膜２７７を形成する。絶縁膜２７７はＴＦＴのゲート絶縁膜、コンデンサの誘電体となる。ここでは、プラズマＣＶＤ装置により、プラズマＣＶＤ装置により原料ガスＳｉＨ４、Ｎ２Ｏを用いて酸化窒化シリコン膜（ＳｉＯｘＮｙ、ｘ＞ｙ）を厚さ２０〜４０ｎｍ程度で形成する。
図９（Ｓ８）に示すように、フォトリソグラフィ工程によりレジストＲ３２を形成し、メモリセルの半導体層２７２およびコンデンサの半導体層２７６にｎ型不純物を添加する。この工程により、半導体層２７２のｎ型不純物領域とコンデンサの一方の電極として機能するｎ型不純物領域のｎ型不純物の濃度が決定される。ドーピングガスに水素で希釈したホスフィン（ＰＨ３）を用いて、イオンドーピング装置により半導体層２７２、２７６にリンをドーピングする。よって、半導体層２７２全体がｎ型不純物領域２７８となり、半導体層２７６全体がｎ型不純物領域２７９となる。ドーピング工程が終了したら、レジストＲ３２を除去する。
図９（Ｓ９）に示すように、絶縁膜２７７上に導電膜２８１を形成する。導電膜２８１は、ＴＦＴのゲート電極などを構成する。ここでは、導電膜２８１を２層の多層構造とする。１層目は厚さ３０ｎｍのタンタル窒化物（ＴａＮ）、２層目は厚さ３７０ｎｍのタングステン（Ｗ）とする。タンタル窒化物、タングステンはそれぞれスパッタリング装置で成膜する。
導電膜２８１上にフォトリソグラフィ工程によりレジストを形成し、エッチング装置により導電膜２８１をエッチングして、図１０（Ｓ１０）に示すように、第１導電膜２８３〜２８５を半導体層２７３〜２７５上に形成する。第１導電膜２８３〜２８５はＴＦＴのゲート電極またはゲート配線となる。高耐圧型のｎチャネル型ＴＦＴでは、他のＴＦＴよりもゲート幅（チャネル長）が広くなるように、導電膜２８５を形成している。第１導電膜２８６はコンデンサの一方の電極を構成する。
導電膜２８１はドライエッチング法によりエッチングする。エッチング装置にＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング装置法を用いる。エッチング剤としては、はじめにタングステンをエッチングするためＣｌ２、ＳＦ６、Ｏ２の混合ガスを用い、つぎに、処理室に導入するエッチング剤をＣｌ２ガスのみに変更し、タンタル窒化物をエッチングする。
図１０（Ｓ１１）に示すように、フォトリソグラフィ工程によりレジストＲ３３を形成する。ｎチャネル型ＴＦＴの半導体層２７４と２７５にｎ型不純物を添加する。第１導電膜２８４がマスクとなり半導体層２７４にｎ型低濃度不純物領域２８８、２８９が自己整合的に形成され、第１導電膜２８５がマスクとなり半導体層２７５にｎ型低濃度不純物領域２９０、２９１が自己整合的に形成される。本実施例では、水素で希釈したホスフィン（ＰＨ３）をドーピングガスに用い、イオンドーピング装置により半導体層２７４、２７５にリンを添加する。図１０（Ｓ１１）の工程は、ｎチャネル型ＴＦＴにＬＤＤ領域を形成するための工程である。ｎ型低濃度不純物領域２８８、２８９のｎ型不純物が、１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下の範囲で含まれるようにする。
図１０（Ｓ１２）に示すように、フォトリソグラフィ工程によりレジストＲ３４を形成する。メモリセルの半導体層２７２、およびｐチャネル型ＴＦＴの半導体層２７３にｐ型不純物を添加する。半導体層２７２は、ｎ型不純物領域２７２ｎとして残す部分がレジストＲ３４に覆われているため、露出している領域２７２ｐがｐ型不純物領域となる。この不純物添加工程により、半導体層２７２には、ｐｎ接合を構成するｎ型不純物領域２７２ｎとｐ型不純物領域２７２ｐが形成される。半導体層２７２は予めｎ型不純物領域２７８とされているため、領域２７２ｐがｐ型の導電性を示すように、予め添加されているｎ型不純物よりも高濃度にｐ型不純物を添加する。
第１導電膜２８３がマスクとなり半導体層２７３にｐ型高濃度不純物領域２７３ａ、２７３ｂが自己整合的に形成される。また第１導電膜２８３で覆われている領域２７３ｃがチャネル形成領域として自己整合的に形成される。
ｐ型不純物領域の添加は、ドーピングガスに水素で希釈したジボラン（Ｂ２Ｈ６）を用いて、イオンドーピング装置により半導体層２７４、２７５にボロンをドーピングする。ドーピングが終了したらレジストＲ３４を除去する。
図１０（Ｓ１３）に示すように、第１導電膜２８３〜２８５の周囲に絶縁層２９３〜２９６を形成する。絶縁層２９３〜２９５はサイドウォール、側壁と呼ばれるものである。まず、原料ガスにＳｉＨ４、Ｎ２Ｏを用いて、プラズマＣＶＤ装置により酸化窒化シリコン膜（ＳｉＯｘＮｙ、ｘ＞ｙ）を１００ｎｍの厚さに形成する。次に、原料ガスにＳｉＨ４、Ｎ２Ｏを用いて、ＬＰＣＶＤ装置により酸化シリコン膜を２００ｎｍの厚さに形成する。フォトリソグラフィ工程によりレジスト形成する。このレジストを用いて、まず、上層の酸化シリコン膜をバッファードフッ酸でウェットエッチング処理する。次に、レジストを除去し、下層の窒化酸化シリコン膜ドライエッチング処理をすることで、絶縁層２９３〜２９６が形成される。この一連の工程で、酸化窒化シリコンでなる絶縁膜２７７もエッチングされ、絶縁膜２７７は第１導電膜２８３〜２８５と絶縁層２９３〜２９６の下部のみ残る。
図１１（Ｓ１４）に示すように、フォトリソグラフィ工程によりレジストＲ３５を形成する。ｎチャネル型ＴＦＴの半導体層２７４、２７５とコンデンサの半導体層にｎ型不純物を添加し、ｎ型高濃度不純物領域を形成する。半導体層２７４は、第１導電膜２８４、絶縁層２９４がマスクとなり、ｎ型低濃度不純物領域２８８、２９９（図１０（Ｓ１１）参照）にさらにｎ型不純物が添加され、ｎ型高濃度不純物領域２７４ａ、２７４ｂが自己整合的に形成される。第１導電膜２８４と重なる領域２７４ｃがチャネル形成領域として自己整合的に確定する。また、ｎ型低濃度不純物領域２８８、２９９において絶縁層２９４と重なる領域２７４ｅ、２７４ｄは、そのままｎ型低濃度不純物領域として確定する。
半導体層２７５も半導体層２７４と同様、ｎ型高濃度不純物領域２７５ａ、２７５ｂ、チャネル形成領域２７５ｃ、ｎ型低濃度不純物領域２７５ｅ、２７５ｄが形成される。
このとき、半導体層２７６全体はｎ型不純物領域２７９が形成されている（図９（Ｓ８）参照）。第１導電膜２８６および絶縁層２９６がマスクとなり、ｎ型不純物領域２７９にさらにｎ型不純物が添加され、ｎ型高濃度不純物領域２７６ａ、２７６ｂが自己整合的に形成される。半導体層２７６の第１導電膜２８６および絶縁層２９６と重なる領域がｎ型不純物領域２７６ｃとして確定する。
ｎ型不純物の添加工程は、上述したとおり、イオンドーピング装置を使用し、ドーピングガスに水素で希釈したホスフィン（ＰＨ３）を用いればよい。ｎチャネル型ＴＦＴのｎ型高濃度不純物領域２７４ａ、２７４ｂ、２７５ａ、２７５ｂには、リンの濃度が１×１０２０ａｔｏｍｓ／ｃｍ３以上２×１０２１ａｔｏｍｓ／ｃｍ３以下の範囲になるように、リンがドーピングされる。
上述したように、本実施形態では、薄膜トランジスタおよびコンデンサの半導体膜に不純物を添加する一連の工程において、メモリセルのｎ型不純物領域２７２ｎ、ｐ型不純物領域２７２ｐが形成される。本実施形態では、ｎ型不純物領域２７２ｎとコンデンサのｎ型不純物領域２７６ｃとは、ｎ型不純物およびｐ型不純物の濃度が同じになる。よって、同じシート抵抗を示すこととなる。ｐ型不純物領域２７２ｐは、ｐチャネル型薄膜トランジスタのｐ型高濃度不純物領域２７３ａ、２７３ｂとｐ型不純物の濃度が同じになるが、ｎ型不純物の濃度は高い。また、ｐ型不純物領域２７２ｐは、コンデンサのｎ型不純物領域２７６ｃとｎ型不純物の濃度が同じになる。
レジストＲ３５を除去し、図１１（Ｓ１５）に示すように、キャップ絶縁膜２９８を形成する。キャップ絶縁膜２９８として、プラズマＣＶＤ装置により、プラズマＣＶＤ装置により酸化窒化シリコン膜（ＳｉＯｘＮｙ、ｘ＞ｙ）を５０ｎｍの厚さに形成する。酸化窒化シリコン膜の原料ガスには、ＳｉＨ４、Ｎ２Ｏを用いる。キャップ絶縁膜２９８を成膜した後、窒素雰囲気中で５５０℃の加熱処理を行い、半導体層２７２〜２７６に添加したｎ型不純物およびｐ型不純物を活性化する。
図１１（Ｓ１６）に示すように、第１層間絶縁膜２９９、３００を形成する。１層目の第１層間絶縁膜２９９として、プラズマＣＶＤ装置により原料ガスにＳｉＨ４、Ｎ２Ｏを用いて、酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＜ｙ）を１００ｎｍの厚さに形成する。２層目の第１層間絶縁膜３００には、プラズマＣＶＤ装置により原料ガスにＳｉＨ４、Ｎ２Ｏ、ＮＨ３、Ｈ２を用いて、酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＞ｙ）を６００ｎｍの厚さに形成する。
フォトリソグラフィ工程とドライエッチング工程により、第１層間絶縁膜２９９、３００およびキャップ絶縁膜２９８を除去し、コンタクトホールを形成する。第１層間絶縁膜３００上に導電膜を形成する。ここでは、導電膜を４層構造とする。下から、厚さ６０ｎｍのＴｉ、４０ｎｍのＴｉＮ、５００ｎｍの純アルミニウム、１００ｎｍのＴｉＮの順に積層する。それぞれの層はスパッタリング装置で成膜する。フォトリソグラフィ工程とドライエッチング工程により導電膜を所定の形状に加工し、第２導電膜３０１〜３１４を形成する。
なお、第２導電膜と第１導電膜が接続されることを説明するため、図面では、第２導電膜と第１導電膜が半導体層上で接続するように示しているが、実際には、第２導電膜と第１導電膜とのコンタクト部分は半導体層上をさけて形成されている。
メモリセルの第２導電膜３０１はワード線を形成する。第２導電膜３０２はダイオードと記憶素子を接続するための電極であり、メモリセルごとに分割されている。第２導電膜３１２によりｎ型高濃度不純物領域２７６ａと２７６ｂが接続されている。よって、ｎ型不純物領域２７６ｃ、絶縁膜２７７、第１導電膜２９６でなる積層構造のＭＩＳ型コンデンサが形成される。第２導電膜３１４は集積回路部２４０の端子であり、アンテナ２１０が接続される。
続いて、実施の形態１と同様の工程を経ることにより、図７に示すような半導体装置を得ることができる。つまり、第２の導電膜３０１〜３１４上に絶縁層７６２が形成され、絶縁膜７６２上にコンタクトホールを介して導電層７６４、７６５が形成され導電層７６４、７６５上に絶縁層７６２が形成され、絶縁層７６２及び導電層７６４の一部を覆うように有機化合物を含む層７８７が形成され、有機化合物を含む層７８７上に導電層７７１が形成され、導電層７６５上にアンテナとして機能する導電層７８６が形成され、導電層７７１及び導電層７８６上に絶縁層７７２が形成された構造を得ることができる。
なお、コンデンサの半導体層２７６の不純物領域をｎ型としたが、ｐ型とすることもできる。この場合、図９（Ｓ８）の工程でｐ型の不純物領域を添加する。図９（Ｓ８）の工程でメモリセルの半導体層２７２全体がｐ型不純物領域とされる。そのため、図１０（Ｓ１２）の工程で、半導体層２７２にｐ型不純物を添加しない。そして図１１（Ｓ１４）の工程で半導体層２７２の所定の領域にｎ型不純物を添加する。
本発明の半導体装置は、少なくとも片面を樹脂により覆われているため、樹脂層の下層の記憶素子部や素子形成層をほこり等から保護し、かつ半導体装置の機械的強度を保つことが可能である。また、本発明の半導体装置において、少なくとも片面を覆う基板として樹脂層を用いるため、薄く湾曲しやすい半導体装置を提供することが可能となる。また、アンテナとして機能する導電層の膜厚に対する該導電層を覆わない部分の絶縁層の膜厚の比の値は少なくとも１．２以上であり、該導電層の膜厚に対する該導電層上の該絶縁層の膜厚の比の値は少なくとも０．２以上であるように、該導電層上に該絶縁層を形成するため、該絶縁層の表面は半導体装置の作製工程において素子形成層への損傷を低減するのに十分な平坦性を有し、また、記憶素子部や素子形成層を保護するために十分な機械的強度を有する半導体装置を得ることが可能となる。また、本発明の半導体装置は、半導体装置の側面において導電膜が露出せず、ＴＦＴや導電膜を覆う絶縁膜が露出するように形成してもよい。それにより、アンテナとして機能する導電膜を覆う絶縁層のみでＴＦＴ等の素子やアンテナをほこり等から保護することができ、劣化しずらい半導体装置を提供することが可能となる。また、本発明の半導体装置において素子形成層側を覆う基板として、作製工程において表面に支持体を有する基板を用いるため、２μｍ以上２０μｍ以下程度の基板を容易に取り扱うことができる。よって、薄く湾曲しやすい半導体装置を容易に作製することが可能となる。
さらに、本実施の形態の半導体装置は、メモリセルにｐｎ接合を設けたことで、有機材料を用いた記憶素子部に製造時以外にもデータを書き込むことが可能になる。よって、本実施の形態に示した半導体装置を無線チップのような高付加価値の半導体装置に適用した場合に低価格化が可能になる。
また、本実施の形態で示したメモリセルのｐｎ接合は、メモリセルを制御するロジック回路の薄膜トランジスタと同時に形成できるだけでなく、薄膜トランジスタの製造工程に特殊な工程を追加することなく、製造できる。よって、薄膜トランジスタを製造するための従来の資産をそのまま使用できるため、工業上、非常に有用である。
（実施の形態３）
本実施例では、本発明の半導体装置を非接触でデータの入出力が可能である半導体装置に適用した例に関して図面を参照して説明する。なお、非接触でデータの入出力が可能である半導体装置は利用の形態によっては、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）、無線タグ、電子タグまたは無線チップともよばれる。
図１２は、本実施の形態における半導体装置の構成例を示すブロック図である。半導体装置２００は、非接触でデータを交信するためのアンテナ２１０を有する。さらに、アンテナにより受信された信号を処理して、送信するための信号をアンテナ供給する信号処理回路として、共振回路２１２、電源回路２１３、リセット回路２１４、クロック発生回路２１５、データ復調回路２１６、データ変調回路２１７、他の回路の制御を行う制御回路２２０、およびメモリ部２３０を有している。
共振回路２１２はコンデンサとコイルが並列接続された回路であり、アンテナ２１０より信号を受信して、データ変調回路２１７より受信した信号をアンテナ２１０から出力する回路である。電源回路２１３は受信信号から電源電位を生成する回路である。リセット回路２１４はリセット信号を生成する回路である。クロック発生回路２１５はアンテナ２１０から入力された受信信号を基に各種クロック信号を生成する回路である。データ復調回路２１６は受信信号を復調して制御回路２２０に出力する回路である。データ変調回路２１７は制御回路２２０から受信した信号を変調する回路である。
メモリ部２３０は、例えば図１３（Ａ）に示すような構成をとることができる。本実施の形態で示すメモリ部２３０は、基板１０上に、メモリセルがマトリクス状に配置されたメモリセルアレイ１１、デコーダ１２、１３、セレクタ１４、読み出し／書き込み回路１５を有する。メモリセルアレイ１１は、ｎ行×ｍ列のメモリセルが配置されている、デコーダ１３はＮ本のワード線Ｗｈ（ｈ＝１、２、．．．、ｎ）により、メモリセルアレイ１１と接続され、セレクタ１４はｍ本のビット線Ｂｋ（ｋ＝１、２、．．．、ｍ）によりメモリセルアレイ１１に接続されている。なお、図１３（Ａ）に示したメモリ部の構成はあくまで一例であり、基板１０上にセンスアンプ、出力回路、バッファ等の他の回路を有していてもよい。
図１３（Ｂ）に、メモリセルアレイ１１に配置されたメモリセルＭＣの等価回路図の一例を示す。図１３（Ｂ）には、３行×３列のメモリセルＭＣが記載されている。本実施の形態において、各メモリセルＭＣは、記憶素子部ＭＤと、記憶素子部ＭＤに直列に接続されたダイオードＤＩを有する構成とする。記憶素子部ＭＤはビット線Ｂｋに接続され、ダイオードＤＩはワード線Ｗに接続されている。なお、ダイオードＤＩの接続する向き、図１３（Ｂ）に示す端子と逆側の端子で記憶素子部ＭＤに接続することができる。また、ビット線Ｂとワード線Ｗの関係を入れ替えてもよい。なお、メモリ部２３０の構成は図１３に示すものに限定されるものではない。
制御回路２２０としては、例えばコード抽出回路２２１、コード判定回路２２２、ＣＲＣ判定回路２２３および出力ユニット回路２２４が設けられている。なお、コード抽出回路２２１は制御回路２２０に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路２２２は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ判定回路２２３は判定されたコードに基づいて送信エラー等の有無を検出する回路である。
次に、半導体装置２００の動作の一例について説明する。アンテナ２１０により無線信号が受信されると、無線信号は共振回路２１２を介して電源回路２１３に送られ、高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置２００が有する各回路に供給される。また、共振回路２１２を介してデータ復調回路２１６に送られた信号は復調される（以下、復調信号）。さらに、共振回路２１２を介してリセット回路２１４およびクロック発生回路２１５を通った信号および復調信号は制御回路２２０に送られる。制御回路２２０に送られた信号は、コード抽出回路２２１、コード判定回路２２２およびＣＲＣ判定回路２２３等によって解析される。そして、解析された信号にしたがって、メモリ部２３０内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路２２４を通って符号化される。さらに、符号化された半導体装置２００の情報はデータ変調回路２１７を通って、アンテナ２１０により無線信号に載せて送信される。なお、半導体装置２００を構成する複数の回路においては、低電源電位（以下、ＶＳＳ）は共通であり、ＶＳＳはＧＮＤとすることができる。
このように、リーダ／ライタから半導体装置２００に信号を送り、当該半導体装置２００から送られてきた信号をリーダ／ライタで受信することによって、半導体装置のデータを読み取ることが可能となる。
半導体装置２００は、電源（バッテリー）を搭載せず、電磁波により各回路への電源電圧の供給を行う構造とすることができる。電源（バッテリー）を搭載して、電磁波と電源（バッテリー）により各回路に電源電圧を供給する構造とすることもできる。
次に、非接触でデータの入出力が可能である半導体装置の使用形態の一例について図１４を用いて説明する。表示部３２１を含む携帯端末の側面には、リーダ／ライタ３２０が設けられ、品物３２２の側面にはＲＦＩＤタグ３２３が設けられる（図１４（Ｂ））。品物３２２が含むＲＦＩＤタグ３２３にリーダ／ライタ３２０をかざすと、表示部３２１に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品３２６をベルトコンベアにより搬送する際に、リーダ／ライタ３２０と、商品３２６に設けられたＲＦＩＤタグ３２５を用いて、該商品３２６の検品を行うことができる（図１４（Ｃ））。このように、システムにＲＦＩＤタグを活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。
上記実施の形態で示した半導体装置を非接触でデータの入出力が可能である半導体装置に用いることで、より薄型の非接触でデータの入出力が可能である半導体装置を容易に作製することが可能である。
（実施の形態４）
本発明の半導体装置は、例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。これらの例に関して図１５、図１６を用いて説明する。
図１５（Ａ）は、本発明に係るＩＤラベルの完成品の状態の一例である。ラベル台紙（セパレート紙）１１８上に、ＩＣチップ１１０を内蔵した複数のＩＤラベル２０が形成されている。ＩＤラベル２０は、ボックス１１９内に収納されている。また、ＩＤラベル上には、その商品や役務に関する情報（商品名、ブランド、商標、商標権者、販売者、製造者等）が記されており、一方、内蔵されているＩＣチップには、その商品（又は商品の種類）固有のＩＤナンバーが付されており、偽造や、商標権、特許権等の知的財産権侵害、不正競争等の不法行為を容易に把握することができる。また、ＩＣチップ内には、商品の容器やラベルに明記しきれない多大な情報、例えば、商品の産地、販売地、品質、原材料、効能、用途、数量、形状、価格、生産方法、使用方法、生産時期、使用時期、賞味期限、取扱説明、商品に関する知的財産情報等を入力しておくことができ、取引者や消費者は、簡易なリーダによって、それらの情報にアクセスすることができる。また、生産者側からは容易に書換え、消去等も可能であるが、取引者、消費者側からは書換え、消去等ができない仕組みになっている。
図１５（Ｂ）は、ＩＣチップを内蔵したＩＤタグ１２０を示している。ＩＤタグを商品に備え付けることにより、商品管理が容易になる。例えば、商品が盗難された場合に、商品の経路を辿ることによって、その犯人を迅速に把握することができる。このように、ＩＤタグを備えることにより、所謂トレーサビリティ（ｔｒａｃｅａｂｌｉｔｙ；複雑化した製造、流通の各段階で問題が生じた場合に、経路を遡ることによって、その原因を迅速に把握できる態勢を整えること。）に優れた商品を流通させることができる。
図１５（Ｃ）は、本発明に係るＩＤカード４１の完成品の状態の一例である。上記ＩＤカードとしては、キャッシュカード、クレジットカード、プリペイドカード、電子乗車券、電子マネー、テレフォンカード、会員カード等のあらゆるカード類が含まれる。
図１５（Ｄ）は、本発明に係る無記名債券１２２の完成品の状態の一例である。上記無記名債券類には、切手、切符、チケット、入場券、商品券、図書券、文具券、ビール券、おこめ券、各種ギフト券、各種サービス券等が含まれるが、勿論これらに限定されるものではない。また、無記名債権に限らず小切手、証券、約束手形等の有価証券類、運転免許証、住民票等の証書類等に設けることもできる。
図１５（Ｅ）は、ＩＣチップ１１０を内蔵した商品を包装するための包装用フィルム類１２７を示している。包装用フィルム類１２７は、例えば、下層フィルム上に、ＩＣチップを任意にばらまき、上層フィルムで覆うことによって作製することができる。包装用フィルム類１２７は、ボックス１２９に収納されており、所望の量だけカッター１２８で切り離して利用することができる。なお、包装用フィルム類１２７としての素材は特に制限されない。例えば、薄膜樹脂、アルミ箔、紙等を用いることができる。
図１６（Ａ）、（Ｂ）は、本発明に係るＩＤラベル２０を貼付した書籍１２３、ペットボトル１２４を示している。なお、もちろんこれらに限定されず、お弁当等の包装紙等の包装用容器類、ＤＶＤソフト、ビデオテープ等の記録媒体、自転車等の車両、船舶等の乗物類、鞄、眼鏡等の身の回り品、食料品、飲料等の食品類、衣服、履物等の衣類、医療器具、健康器具等の保健用品類、家具、照明器具等の生活用品類、医薬品、農薬等の薬品類、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話等の電子機器等様々な物品に設けることができる。本発明に用いられるＩＣチップは非常に薄いため、上記書籍等の物品に薄膜集積回路を搭載しても、機能、デザイン性を損ねることがない。更に、非接触型薄膜集積回路装置の場合、アンテナをチップとを一体形成でき、曲面を有する商品に直接転写することが容易になる。
図１６（Ｃ）は、果物類１３１の生鮮食品に、直接ＩＤラベル２０を貼り付けた状態を示している。また、図１６（Ｄ）は、包装用フィルム類によって、野菜類１３０の生鮮食品を包装した一例を示している。また、なお、ＩＤラベルを商品に貼り付けた場合、剥がされる可能性があるが、包装用フィルム類によって商品をくるんだ場合、包装用フィルム類を剥がすのは困難であるため、防犯対策上多少のメリットはある。
紙幣、硬貨、有価証券類、証書類、無記名債券類等にＲＦＩＤを設けることにより、偽造を防止することができる。また、包装用容器類、書籍類、記録媒体等、身の回り品、食品類、生活用品類、電子機器等にＲＦＩＤを設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。乗物類、保健用品類、薬品類等にＲＦＩＤを設けることにより、偽造や盗難の防止、薬品類ならば、薬の服用の間違いを防止することができる。ＲＦＩＤの設け方としては、物品の表面に貼ったり、物品に埋め込んだりして設ける。例えば、本ならば紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりするとよい。
このように、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等にＲＦＩＤを設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。また乗物類にＲＦＩＤを設けることにより、偽造や盗難を防止することができる。また、本発明の半導体装置は薄いため、動物等の生き物に容易に埋め込むことが可能であり、個々の生き物の識別を容易に行うことができる。例えば、家畜等の生き物にＲＦＩＤを埋め込むことによって、生まれた年や性別または種類等を容易に識別することが可能となる。
以上のように、本発明の半導体装置は物品あればどのようなものにでも設けて使用することができる。本発明の半導体装置は、より薄く湾曲しやすいため、物品に貼り付けた際に違和感を感じることなく用いることができる。なお、本実施の形態は、他の実施の形態、実施例と自由に組み合わせて行うことができる。
本発明の半導体装置の作製工程を説明する図。 本発明の半導体装置の作製工程を説明する図。 本発明の半導体装置の作製工程を説明する図。 本発明の半導体装置の作製工程を説明する図。 本発明の半導体装置の作製工程を説明する図。 本発明の半導体装置の作製工程を説明する図。 本発明の半導体装置の作製工程を説明する図。 本発明の半導体装置の作製工程を説明する図。 本発明の半導体装置の作製工程を説明する図。 本発明の半導体装置の作製工程を説明する図。 本発明の半導体装置の作製工程を説明する図。 本発明の半導体装置を説明する図。 本発明の半導体装置を説明する図。 本発明の半導体装置の使用形態を説明する図。 本発明の半導体装置の使用形態を説明する図。 本発明の半導体装置の使用形態を説明する図。
符号の説明
７０１ 基板
７０３ 絶縁層
７０５ ゲート絶縁層
７１６ 導電層
７３４ 絶縁層
７３９ 絶縁層
７４４ 薄膜トランジスタ
７４５ 薄膜トランジスタ
７４９ 絶縁層
７５０ 絶縁膜
７５１ 絶縁層
７５２ 導電膜
７５７ 導電層
７６２ 絶縁膜
７６３ 導電膜
７６４ 導電層
７６５ 導電膜
７６６ 絶縁膜
７７１ 導電膜
７７２ 絶縁膜
７７８ 基板
７８６ 導電層
７８７ 層
７８９ 記憶素子部
７９０ 記憶素子部
７９１ 素子形成層

Claims (6)

  1. 第１の基板上に、剥離層を形成し、
    前記剥離層上に、第１の絶縁層を形成し、
    前記第１の絶縁層上に、第１乃至第３の半導体層を形成し、
    前記第１乃至第３の半導体層上に、第２の絶縁層を形成し、
    前記第１の半導体層及び前記第２の半導体層に、一導電型を付与する第１の不純物を添加し、
    前記第２の絶縁層上に、前記第２の半導体層と重なる領域を有する第１の電極と、前記第３の半導体層と重なる領域を有する第２の電極と、を形成し、
    前記第１の半導体層及び前記第３の半導体層に、前記一導電型と逆の導電型を付与する第２の不純物を添加し、
    前記第２の絶縁層、前記第１の電極、前記第２の電極上に、第３の絶縁層を形成し、
    前記第３の絶縁層上に、導電層及び記憶素子部を形成し、
    前記導電層及び前記記憶素子部上に、樹脂を有する層を形成し、
    前記第１の基板を前記第１の絶縁層から剥離し、
    第２の基板の一方の表面と前記第１の絶縁層とを接着する半導体装置の作製方法であって、
    前記第１の半導体層は、前記第２の不純物が添加された第１の領域と、前記第２の不純物が添加されていない第２の領域を有し、
    前記第１の領域又は前記第２の領域は、前記記憶素子部と電気的に接続され、
    前記導電層の膜厚に対する、前記樹脂を有する層の前記導電層と重ならない領域の膜厚の比は、１．２以上であることを特徴とする半導体装置の作製方法。
  2. 請求項１において、
    前記第２の基板の膜厚は２μｍ以上２０μｍ以下であり、
    前記第２の基板の他方の表面には、支持体が設けられていることを特徴とする半導体装置の作製方法。
  3. 請求項１又は２において、
    前記第１の半導体層は、前記記憶素子部の少なくとも一部と重なる領域を有することを特徴とする半導体装置の作製方法。
  4. 請求項１乃至３のいずれか一項において、
    前記第２の基板の表面は、二酸化珪素、インジウム錫酸化物、又は炭素を主成分とする材料によりコーティングされていることを特徴とする半導体装置の作製方法。
  5. 請求項１乃至４のいずれか一項において、
    前記樹脂を有する層は、エポキシ樹脂を有することを特徴とする半導体装置の作製方法。
  6. 請求項１乃至５のいずれか一項において、
    前記第２の基板は、ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル若しくは塩化ビニルを有するフィルム、繊維質材料を有する紙、又は基材フィルムと接着性合成樹脂フィルムを有する積層フィルムであることを特徴とする半導体装置の作製方法。
JP2006175611A 2006-06-26 2006-06-26 半導体装置の作製方法 Expired - Fee Related JP5204959B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2006175611A JP5204959B2 (ja) 2006-06-26 2006-06-26 半導体装置の作製方法
US11/812,813 US7851886B2 (en) 2006-06-26 2007-06-21 Semiconductor device and manufacturing method of semiconductor device
TW096122935A TWI407508B (zh) 2006-06-26 2007-06-25 半導體裝置及半導體裝置的製造方法
KR1020070062172A KR101517525B1 (ko) 2006-06-26 2007-06-25 반도체장치 및 반도체장치 제조방법
US12/854,060 US8039353B2 (en) 2006-06-26 2010-08-10 Semiconductor device and manufacturing method of semiconductor device
US13/271,469 US8432018B2 (en) 2006-06-26 2011-10-12 Semiconductor device and manufacturing method of semiconductor device
US13/865,365 US8648439B2 (en) 2006-06-26 2013-04-18 Semiconductor device and manufacturing method of semiconductor device
KR1020130073305A KR101517943B1 (ko) 2006-06-26 2013-06-25 반도체장치 및 반도체장치 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006175611A JP5204959B2 (ja) 2006-06-26 2006-06-26 半導体装置の作製方法

Publications (3)

Publication Number Publication Date
JP2008004893A JP2008004893A (ja) 2008-01-10
JP2008004893A5 JP2008004893A5 (ja) 2009-07-30
JP5204959B2 true JP5204959B2 (ja) 2013-06-05

Family

ID=38872782

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006175611A Expired - Fee Related JP5204959B2 (ja) 2006-06-26 2006-06-26 半導体装置の作製方法

Country Status (4)

Country Link
US (4) US7851886B2 (ja)
JP (1) JP5204959B2 (ja)
KR (2) KR101517525B1 (ja)
TW (1) TWI407508B (ja)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6850080B2 (en) * 2001-03-19 2005-02-01 Semiconductor Energy Laboratory Co., Ltd. Inspection method and inspection apparatus
JPWO2006085466A1 (ja) * 2005-02-14 2008-06-26 松下電器産業株式会社 アンテナ内蔵半導体メモリモジュール
US20070183184A1 (en) * 2006-02-03 2007-08-09 Semiconductor Energy Laboratory Ltd. Apparatus and method for manufacturing semiconductor device
JP5029605B2 (ja) * 2006-04-03 2012-09-19 パナソニック株式会社 アンテナ内蔵半導体メモリモジュール
JP5204959B2 (ja) 2006-06-26 2013-06-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101350207B1 (ko) * 2006-06-26 2014-01-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 포함하는 용지 및 그 제조 방법
WO2009131132A1 (en) * 2008-04-25 2009-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2010032602A1 (en) 2008-09-18 2010-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8441007B2 (en) * 2008-12-25 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
KR101481399B1 (ko) 2009-12-18 2015-01-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101823500B1 (ko) * 2011-07-11 2018-01-31 삼성전자주식회사 상변화 메모리 장치의 제조 방법
TWI453677B (zh) * 2011-12-01 2014-09-21 Mutual Pak Technology Co Ltd 射頻識別標籤與具有其之衣物
US8763912B1 (en) * 2013-03-29 2014-07-01 Identive Group, Inc. Dual interface module and dual interface card having a dual interface module
US20150138699A1 (en) 2013-11-15 2015-05-21 Semiconductor Energy Laboratory Co., Ltd. Electronic device
DE102013113283A1 (de) 2013-11-29 2015-06-03 Leonhard Kurz Stiftung & Co. Kg Mehrschichtkörper und Verfahren zu dessen Herstellung
US9184143B2 (en) * 2013-12-05 2015-11-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device with bump adjustment and manufacturing method thereof
JP6065848B2 (ja) * 2014-01-07 2017-01-25 株式会社Sumco 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法
US10586954B2 (en) 2014-05-23 2020-03-10 Semiconductor Energy Laboratory Co., Ltd. Electronic device including secondary battery
JP6419132B2 (ja) * 2016-11-22 2018-11-07 東洋アルミエコープロダクツ株式会社 パルプモールド構造体の製造方法及びパルプモールド構造体
WO2019048981A1 (ja) 2017-09-06 2019-03-14 株式会社半導体エネルギー研究所 半導体装置、バッテリーユニット、バッテリーモジュール
CN110082976B (zh) * 2019-05-14 2022-08-02 上海天马微电子有限公司 显示模组和显示装置
IL292568A (en) * 2020-02-26 2022-06-01 Showa Denko Kk A dry etching method, a semiconductor element manufacturing method, and a cleaning method
KR102308784B1 (ko) * 2020-02-28 2021-10-01 한양대학교 산학협력단 텔루륨 산화물 및 이를 채널층으로 구비하는 박막트랜지스터
US11267629B2 (en) 2020-07-02 2022-03-08 Universal Trim Supply Co., Ltd. Storage bag with easy flipping feature
US20260040600A1 (en) * 2022-08-11 2026-02-05 POSTECH Research and Business Development Foundation Semiconductor containing amorphous tellurium oxide, thin film transistor including same, and fabrication method therefor

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5599046A (en) 1994-06-22 1997-02-04 Scientific Games Inc. Lottery ticket structure with circuit elements
DE69739376D1 (de) * 1996-08-27 2009-06-04 Seiko Epson Corp Ablösungsverfahren und Verfahren zum Übertragen eines Dünnfilm-Bauelements
US20050280155A1 (en) * 2004-06-21 2005-12-22 Sang-Yun Lee Semiconductor bonding and layer transfer method
NL1008929C2 (nl) 1998-04-20 1999-10-21 Vhp Ugchelen Bv Uit papier vervaardigd substraat voorzien van een geïntegreerde schakeling.
DE59911151D1 (de) 1998-07-27 2004-12-30 Joergen Brosow Sicherheitspapier sowie verfahren und vorrichtung zur prüfung der echtheit darauf aufgezeichneter urkunden
JP4350253B2 (ja) 2000-02-18 2009-10-21 株式会社日立製作所 電子回路チップ内蔵物の製造方法
JP3625196B2 (ja) * 2000-12-28 2005-03-02 セイコーエプソン株式会社 Ｒｆｉｄタグの形成方法、ｒｆｉｄタグの形成装置、スピーカの形成方法、およびスピーカの形成装置
JP2002298118A (ja) 2001-04-02 2002-10-11 Dainippon Printing Co Ltd 非接触方式のタグ部材が漉き込まれてなる用紙
JP3925101B2 (ja) 2001-04-19 2007-06-06 特種製紙株式会社 偽造防止用シート状物の製造方法
JP4244120B2 (ja) * 2001-06-20 2009-03-25 株式会社半導体エネルギー研究所 発光装置及びその作製方法
US7211828B2 (en) 2001-06-20 2007-05-01 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and electronic apparatus
TW548860B (en) 2001-06-20 2003-08-21 Semiconductor Energy Lab Light emitting device and method of manufacturing the same
JP4823705B2 (ja) * 2003-02-24 2011-11-24 株式会社半導体エネルギー研究所 薄膜集積回路の作製方法及びｉｃラベルの作製方法
US7973313B2 (en) 2003-02-24 2011-07-05 Semiconductor Energy Laboratory Co., Ltd. Thin film integrated circuit device, IC label, container comprising the thin film integrated circuit, manufacturing method of the thin film integrated circuit device, manufacturing method of the container, and management method of product having the container
US8999736B2 (en) * 2003-07-04 2015-04-07 Epistar Corporation Optoelectronic system
US7566001B2 (en) * 2003-08-29 2009-07-28 Semiconductor Energy Laboratory Co., Ltd. IC card
US7508305B2 (en) 2003-12-26 2009-03-24 Semiconductor Energy Laboratory Co., Ltd. Packing material, tag, certificate, paper money, and securities
US7975926B2 (en) 2003-12-26 2011-07-12 Semiconductor Energy Laboratory Co., Ltd. Paper money, coin, valuable instrument, certificates, tag, label, card, packing containers, documents, respectively installed with integrated circuit
TWI457835B (zh) * 2004-02-04 2014-10-21 Semiconductor Energy Lab 攜帶薄膜積體電路的物品
JP2005259984A (ja) * 2004-03-11 2005-09-22 Seiko Epson Corp 転写方法、半導体装置の製造方法及び電子機器
JP4865248B2 (ja) * 2004-04-02 2012-02-01 株式会社半導体エネルギー研究所 半導体装置
WO2005096380A1 (en) 2004-04-02 2005-10-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method of the same
DE102004018081A1 (de) 2004-04-08 2005-10-27 Giesecke & Devrient Gmbh Sicherheitspapier
US8123896B2 (en) 2004-06-02 2012-02-28 Semiconductor Energy Laboratory Co., Ltd. Laminating system
WO2005121908A1 (en) 2004-06-14 2005-12-22 Semiconductor Energy Laboratory Co., Ltd. Copy machine with copy control function, scanner and facsimile, and piece of paper and film each installed with semiconductor device
KR101139713B1 (ko) 2004-06-24 2012-04-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 집적 회로를 제조하는 방법
JP4912627B2 (ja) * 2004-06-24 2012-04-11 株式会社半導体エネルギー研究所 薄膜集積回路の作製方法
JP5041681B2 (ja) 2004-06-29 2012-10-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7452786B2 (en) * 2004-06-29 2008-11-18 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing thin film integrated circuit, and element substrate
US7591863B2 (en) 2004-07-16 2009-09-22 Semiconductor Energy Laboratory Co., Ltd. Laminating system, IC sheet, roll of IC sheet, and method for manufacturing IC chip
JP4749062B2 (ja) 2004-07-16 2011-08-17 株式会社半導体エネルギー研究所 薄膜集積回路を封止する装置及びｉｃチップの作製方法
US7259106B2 (en) * 2004-09-10 2007-08-21 Versatilis Llc Method of making a microelectronic and/or optoelectronic circuitry sheet
JP4801337B2 (ja) 2004-09-21 2011-10-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5072210B2 (ja) 2004-10-05 2012-11-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7935958B2 (en) 2004-10-22 2011-05-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2006148088A (ja) * 2004-10-22 2006-06-08 Semiconductor Energy Lab Co Ltd 半導体装置
JP2006165535A (ja) * 2004-11-11 2006-06-22 Semiconductor Energy Lab Co Ltd 半導体装置
US7816721B2 (en) 2004-11-11 2010-10-19 Semiconductor Energy Laboratory Co., Ltd. Transmission/reception semiconductor device with memory element and antenna on same side of conductive adhesive
KR101169262B1 (ko) * 2004-12-03 2012-08-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US7482248B2 (en) * 2004-12-03 2009-01-27 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR100574521B1 (ko) * 2004-12-14 2006-04-27 삼성전자주식회사 화상형성장치
US7449372B2 (en) * 2004-12-17 2008-11-11 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of substrate having conductive layer and manufacturing method of semiconductor device
FR2881252A1 (fr) 2005-01-24 2006-07-28 Ask Sa Dispositif d'idenfication radiofrequence resistant aux milieux et son procede de fabrication
US7466233B2 (en) 2005-05-04 2008-12-16 Adalis Corporation Substrates including tape and radio frequency identification devices, and methods and apparatus for making the same
US7566971B2 (en) * 2005-05-27 2009-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7297613B1 (en) * 2005-06-09 2007-11-20 The United States Of America As Represented By The National Security Agency Method of fabricating and integrating high quality decoupling capacitors
US7166520B1 (en) * 2005-08-08 2007-01-23 Silicon Genesis Corporation Thin handle substrate method and structure for fabricating devices using one or more films provided by a layer transfer process
US20070083381A1 (en) 2005-10-12 2007-04-12 David Farrell Method and system for creating receipt on paper with embedded RFID tags therein
KR101350207B1 (ko) 2006-06-26 2014-01-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 포함하는 용지 및 그 제조 방법
JP5204959B2 (ja) * 2006-06-26 2013-06-05 株式会社半導体エネルギー研究所 半導体装置の作製方法

Also Published As

Publication number Publication date
JP2008004893A (ja) 2008-01-10
US7851886B2 (en) 2010-12-14
US8648439B2 (en) 2014-02-11
KR20130083880A (ko) 2013-07-23
US20110039373A1 (en) 2011-02-17
US8432018B2 (en) 2013-04-30
KR20070122395A (ko) 2007-12-31
KR101517525B1 (ko) 2015-05-04
US20120080810A1 (en) 2012-04-05
US20130228885A1 (en) 2013-09-05
US20070296037A1 (en) 2007-12-27
US8039353B2 (en) 2011-10-18
KR101517943B1 (ko) 2015-05-06
TW200814191A (en) 2008-03-16
TWI407508B (zh) 2013-09-01

Similar Documents

Publication Publication Date Title
JP5204959B2 (ja) 半導体装置の作製方法
US8357567B2 (en) Manufacturing method of semiconductor device
US8295104B2 (en) Semiconductor device
US8227851B2 (en) Semiconductor device
JP5475947B2 (ja) 紙及び半導体装置
JP5063066B2 (ja) 半導体装置の作製方法
JP4704959B2 (ja) 商品の管理方法および危険物の管理方法
JP5297584B2 (ja) 半導体装置、半導体装置を用いた温度センサー及び半導体装置の作製方法
JP4954537B2 (ja) 半導体装置
JP2007043121A (ja) 半導体装置の作製方法
JP4974621B2 (ja) 半導体装置及びその作製方法
JP2006179882A (ja) 半導体装置およびその作製方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090612

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090612

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120424

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120426

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120621

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121225

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130124

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130212

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130218

R150 Certificate of patent or registration of utility model

Ref document number: 5204959

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160222

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160222

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees