KR101517943B1 - 반도체장치 및 반도체장치 제조방법 - Google Patents

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Abstract

가요성 기판을 사용하고 있는 것을 충분히 살린 보다 얇고 만곡하기 쉬운 반도체장치 및 그의 제조방법을 제안한다. 적어도 한쪽 면을 보호용 기판으로서 기능하는 절연층에 의해 덮고 있고, 안테나로서 기능하는 도전층의 막 두께에 대한 이 도전층을 덮지 않는 부분의 이 절연층의 막 두께의 비의 값은 적어도 1.2 이상이고, 이 도전층의 막 두께에 대한 이 도전층 위의 이 절연층의 막 두께의 비의 값은 적어도 0.2 이상이 되도록, 이 도전층 위에 이 절연층을 형성한다. 또한, 반도체장치의 측면에서 도전막이 노출하지 않고, TFT나 도전막을 덮는 절연막이 노출하도록 형성한다. 또한, 소자 형성층측을 덮는 기판으로서, 제조 공정에서 표면에 지지체를 가지는 기판을 사용한다.

Description

반도체장치 및 반도체장치 제조방법{Semiconductor device and method of manufacturing a semiconductor device}
본 발명은 회로 소자를 가지는 반도체장치 및 그의 제조방법에 관한 것이다. 또한, 본 발명은 무선 통신에 의해 데이터의 교신을 행할 수 있는 반도체장치에 관한 것이다.
현재, 무선 칩, 센서 등, 각종 장치의 박형화가 제품 소형화에 있어서 중요한 요소가 되고 있고, 그 기술이나 사용 범위가 급속히 넓어지고 있다. 이들 박형화된 각종 장치는 어느 정도 가요성이 있기 때문에 만곡한 것에 설치하여 사용하는 것이 가능하다. 또한, 가요성 기판 위에 집적회로가 형성된 IC 칩 등도 제안되어 있다(예를 들어, 일본국 공개특허공고 2006-19717호 공보)
일본국 공개특허공고 2006-19717호 공보
그러나, 종래의 기술에서는, 장치를 보호하기 위해 어느 정도 단단한 기판에 의해 장치 표면을 덮을 필요가 있었다. 이 기판은 가요성이 있지만, 막 두께가 어느 정도 두껍고 단단하기 때문에, 장치 자체가 두껍게 되어, 장치의 만곡을 방해할 수 있는 요인이 되고 있었다. 따라서, 예를 들어, 이 장치를 물품에 설치한 경우에는 위화감을 느끼고, 종래는 가요성 기판을 사용하고 있는 것을 충분히 살린 장치는 제안되어 있지 않은 상황이었다. 그래서, 본 발명에서, 보다 얇고 만곡하기 쉬운 반도체장치 및 그의 제조방법을 제안한다.
본 발명의 반도체장치는, 적어도 한쪽 면을 보호용 기판으로서 기능하는 절연층(보호막)에 의해 덮고 있고, 안테나로서 기능하는 도전층의 막 두께에 대한 상기 도전층을 덮지 않는 부분의 상기 절연층의 막 두께의 비의 값은 적어도 1.2 이상이고, 상기 도전층의 막 두께에 대한 상기 도전층 상의 상기 절연층의 막 두께의 비의 값은 적어도 0.2 이상이 되도록, 상기 도전층 위에 상기 절연층을 형성한다. 즉, 안테나로서 기능하는 도전막의 막 두께와 상기 도전막을 덮지 않는 부분의 상기 절연층의 막 두께와의 비는 1 : 1.2이고, 상기 도전층의 막 두께와 상기 도전층 상의 상기 절연층의 막 두께와의 비는 적어도 1 : 0.2가 되도록, 상기 도전층 위에 상기 절연층을 형성한다. 또한, 반도체장치의 측면에서 도전막이 노출하지 않고, TFT나 도전막을 덮는 절연막이 노출하도록 형성하는 것을 특징으로 한다. 또한, 본 발명의 반도체장치에서 소자 형성층측을 덮는 기판으로서, 제조 공정에서 표면에 지지체를 가지는 기판을 사용하는 것을 특징으로 한다.
본 발명의 반도체장치는, 기판 위에 형성된 소자 형성층과, 상기 소자 형성층 위에 형성된 기억 소자부와, 상기 소자 형성층 위에 형성된 안테나로서 기능하는 도전층과, 상기 소자 형성층, 상기 기억 소자부 및 상기 안테나로서 기능하는 도전층 위에 형성된 수지 층을 가지고, 상기 도전층의 막 두께에 대한 상기 도전층을 덮지 않는 부분의 상기 수지 층의 막 두께의 비의 값은 적어도 1.2 이상이고, 상기 도전층의 막 두께에 대한 상기 도전층 위의 상기 수지 층의 막 두께의 비의 값은 적어도 0.2 이상인 것을 특징으로 한다.
본 발명의 반도체장치는, 기판 위에 형성된 소자 형성층과, 상기 소자 형성층 위에 형성된 기억 소자부와, 상기 소자 형성층 위에 형성된 안테나로서 기능하는 도전층과, 상기 소자 형성층, 상기 기억 소자부 및 상기 안테나로서 기능하는 도전층 위에 형성된 보호막을 가지고, 상기 도전층의 막 두께에 대한 상기 도전층을 덮지 않는 부분의 상기 보호막의 막 두께의 비의 값은 적어도 1.2 이상이고, 상기 도전층의 막 두께에 대한 상기 도전층 위의 상기 보호막의 막 두께의 비의 값은 적어도 0.2 이상인 것을 특징으로 한다.
본 발명의 반도체장치는, 기판 위에 형성된 소자 형성층과, 상기 소자 형성층 위에 형성된 기억 소자부와, 상기 소자 형성층 위에 형성된 안테나로서 기능하는 도전층과, 상기 소자 형성층, 상기 기억 소자부 및 상기 안테나로서 기능하는 도전층 위에 형성된 수지 층을 가지고, 상기 소자 형성층은 상기 기억 소자부에 데이터를 기입하고, 또한, 상기 기억 소자부로부터 데이터를 읽어내기 위한 회로와, 접합된 n형 불순물 영역과 p형 불순물 영역을 가지는 제1 반도체막을 가지고, 상기 회로는 복수의 박막트랜지스터를 가지고, 상기 제1 반도체막은 상기 박막트랜지스터의 제2 반도체막과 같은 절연 표면 위에 형성되고, 상기 도전층의 막 두께에 대한 상기 도전층을 덮지 않는 부분의 상기 수지 층의 막 두께의 비의 값은 적어도 1.2 이상이고, 상기 도전층의 막 두께에 대한 상기 도전층 위의 상기 수지 층의 막 두께의 비의 값은 적어도 0.2 이상인 것을 특징으로 한다.
본 발명의 반도체장치는, 기판 위에 형성된 소자 형성층과, 상기 소자 형성층 위에 형성된 기억 소자부와, 상기 소자 형성층 위에 형성된 안테나로서 기능하는 도전층과, 상기 소자 형성층, 상기 기억 소자부 및 상기 안테나로서 기능하는 도전층 위에 형성된 보호막을 가지고, 상기 소자 형성층은 상기 기억 소자부에 데이터를 기입하고, 또한, 상기 기억 소자부로부터 데이터를 읽어내기 위한 회로와, 접합된 n형 불순물 영역과 p형 불순물 영역을 가지는 제1 반도체막을 가지고, 상기 회로는 복수의 박막트랜지스터를 가지고, 상기 제1 반도체막은 상기 박막트랜지스터의 제2 반도체막과 같은 절연 표면 위에 형성되고, 상기 도전층의 막 두께에 대한 상기 도전층을 덮지 않는 부분의 상기 보호막의 막 두께의 비의 값은 적어도 1.2 이상이고, 상기 도전층의 막 두께에 대한 상기 도전층 위의 상기 보호막의 막 두께의 비의 값은 적어도 0.2 이상인 것을 특징으로 한다.
본 발명의 반도체장치에서, 상기 수지 층은 에폭시 수지로 이루어지는 것을 특징으로 한다.
본 발명의 반도체장치에서, 상기 보호막은 에폭시 수지로 이루어지는 것을 특징으로 한다.
본 발명의 반도체장치에서, 상기 기판은 두께가 2 ㎛ 이상 20 ㎛ 이하인 것을 특징으로 한다.
본 발명의 반도체장치에서, 상기 소자 형성층은 접착층을 사이에 두고 상기 기판 위에 형성되어 있는 것을 특징으로 한다.
본 발명의 반도체장치 제조방법은, 제1 기판 위에 박리층을 형성하고, 상기 박리층 위에 소자 형성층을 형성하고, 상기 소자 형성층 위에 기억 소자부 및 안테나로서 기능하는 도전층을 형성하고, 상기 소자 형성층, 상기 기억 소자부 및 상기 안테나로서 기능하는 도전층 위에 보호막을 형성하고, 상기 보호막 위에 제2 기판을 형성하고, 상기 제2 기판을 이용하여 상기 제1 기판과 상기 소자 형성층을 분리하고, 상기 소자 형성층을 접착층을 사이에 두고 지지체를 가진 제3 기판과 접하도록 형성하고, 상기 제2 기판 및 상기 지지체를 제거하는 것을 특징으로 한다.
본 발명의 반도체장치 제조방법에서, 상기 제2 기판은 두께가 2 ㎛ 이상 20 ㎛ 이하인 것을 특징으로 한다.
본 발명의 반도체장치 제조방법에서, 상기 수지 층은 에폭시 수지인 것을 특징으로 한다.
본 발명의 실시형태에 대하여 도면을 사용하여 상세히 설명한다. 그러나, 본 발명은 이하의 설명에 한정되는 것은 아니고, 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그의 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 나타내는 실시형태 1∼4는 자유롭게 조합하여 사용할 수 있다. 즉, 실시형태 1∼4에 나타낸 재료나 형성 방법은 자유롭게 조합하여 이용할 수 있다. 또한, 이하에 설명하는 본 발명의 구성에서, 같은 것을 가리키는 부호는 다른 도면 사이에 공통하여 사용한다.
본 발명의 반도체장치는, 적어도 한쪽 면을 수지에 의해 덮고 있기 때문에, 수지 층의 하층의 기억 소자부나 소자 형성층을 먼지 등으로부터 보호하고, 또한, 반도체장치의 기계적 강도를 유지하는 것이 가능하다. 또한, 본 발명의 반도체장치에서, 적어도 한쪽 면을 덮는 기판으로서 수지 층을 사용하기 때문에, 얇고 만곡하기 쉬운 반도체장치를 제공하는 것이 가능하게 된다.
본 발명의 반도체장치에서, 안테나로서 기능하는 도전층의 막 두께에 대한 이 도전층을 덮지 않는 부분의 절연층의 막 두께의 비의 값은 적어도 1.2 이상이고, 도전층의 막 두께에 대한 이 도전층 위의 절연층의 막 두께의 비의 값은 적어도 0.2 이상이 되도록, 이 도전층 위에 절연층을 형성하기 때문에, 이 절연층의 표면은 반도체장치의 제조 공정에서 소자 형성층에의 손상을 저감하는데 충분한 평탄성을 가지고, 또한, 기억 소자부나 소자 형성층을 보호하기 위해 충분한 기계적 강도를 가지는 반도체장치를 얻는 것이 가능하게 된다.
또한, 본 발명의 반도체장치는, 반도체장치의 측면에서 도전막이 노출하지 않고, TFT나 도전막을 덮는 절연막이 노출하도록 형성하기 때문에, 안테나로서 기능하는 도전막을 덮는 절연층만으로 TFT 등의 소자나 안테나를 먼지 등으로부터 보호할 수가 있어, 열화(劣化)하기 어려운 반도체장치를 제공하는 것이 가능하게 된다.
또한, 본 발명의 반도체장치에서 소자 형성층측을 덮는 기판으로서, 제조 공정에서 표면에 지지체를 가지는 기판을 사용하기 때문에, 2 ㎛ 이상 20 ㎛ 이하 정도의 기판을 용이하게 취급할 수 있다. 따라서, 얇고 만곡하기 쉬운 반도체장치를 용이하게 제조하는 것이 가능하게 된다.
도 1은 본 발명의 반도체장치의 제조 공정을 설명하는 도면.
도 2는 본 발명의 반도체장치의 제조 공정을 설명하는 도면.
도 3은 본 발명의 반도체장치의 제조 공정을 설명하는 도면.
도 4는 본 발명의 반도체장치의 제조 공정을 설명하는 도면.
도 5는 본 발명의 반도체장치의 제조 공정을 설명하는 도면.
도 6은 본 발명의 반도체장치의 제조 공정을 설명하는 도면.
도 7은 본 발명의 반도체장치의 제조 공정을 설명하는 도면.
도 8은 본 발명의 반도체장치의 제조 공정을 설명하는 도면.
도 9는 본 발명의 반도체장치의 제조 공정을 설명하는 도면.
도 10은 본 발명의 반도체장치의 제조 공정을 설명하는 도면.
도 11은 본 발명의 반도체장치의 제조 공정을 설명하는 도면.
도 12는 본 발명의 반도체장치를 설명하는 도면.
도 13은 본 발명의 반도체장치를 설명하는 도면.
도 14는 본 발명의 반도체장치의 사용 형태를 설명하는 도면.
도 15는 본 발명의 반도체장치의 사용 형태를 설명하는 도면.
도 16은 본 발명의 반도체장치의 사용 형태를 설명하는 도면.
[실시형태 1]
본 실시형태에서, 본 발명의 반도체장치의 일례에 대하여 도면을 참조하여 설명한다.
본 실시형태에서 나타내는 반도체장치를 도 1에 나타낸다. 또한, 도 1(A)는 본 실시형태에서 나타내는 반도체장치의 상면 구조의 일례를 나타내고, 도 1(A)의 단면 구조의 일부를 도 1(B)에 나타내고 있다.
본 실시형태에서, 반도체장치(200)는 집적회로부(201), 메모리부(202), 안테나(203)를 가지고 있다(도 1(A)). 또한, 도 1(B)에서, 영역(204)은 도 1(A)의 집적회로부(201)의 단면 구조의 일부에 대응하고, 영역(205)은 도 1(A)의 메모리부(202)의 단면 구조의 일부에 대응하고, 영역(206)은 도 1(A)의 안테나(203)의 단면 구조의 일부에 대응하고 있다.
본 실시형태의 반도체장치는, 도 1(B)에 나타내는 바와 같이, 기판(778) 위에 절연층(703)을 사이에 두고 형성된 박막트랜지스터(TFT)(744∼748)와, 박막트랜지스터(744∼748) 위에 형성된 절연막(750)과, 이 절연막(750) 위에 형성된 소스 전극 또는 드레인 전극으로서 기능하는 도전막(752∼761)을 가진다. 또한, 본 실시형태에서, 절연층(703)은 접착층을 사이에 두고 기판(778) 위에 형성되어 있다. 또한, 본 실시형태에서, 기판(778)의 재료는 특별히 한정되는 것은 아니지만, 두께가 2 ㎛∼20 ㎛ 정도인 기판을 사용한다.
또한, 본 실시형태의 반도체장치는 절연막(750) 및 도전막(752∼761) 위에 형성된 절연막(762)과, 이 절연막(762) 위에 형성된 도전막(763∼765)과, 절연막(762) 및 도전막(763∼765)의 일부를 덮도록 형성된 절연막(766)과, 절연막(762) 위에 형성된 기억 소자부(789, 790)와, 도전막(765) 위에 형성된 안테나로서 기능하는 도전층(786)과, 상기 절연막(766), 도전막(771) 및 안테나로서 기능하는 도전층(786)을 덮도록 형성된 절연막(772)을 가지고 있다.
본 실시형태에서, 절연막(772)은 바람직하게는 수지(더 바람직하게는 에폭시 수지)로 형성한다. 절연막(772)으로서 에폭시 수지를 사용함으로써, 절연막(772) 표면의 평탄성이 향상되고, 또한, 절연막(772)의 하층의 기억 소자부나 소자 형성층을 먼지 등으로부터 보호하고, 또한, 반도체장치의 기계적 강도를 유지하는 것이 가능하다. 또한, 본 실시형태의 반도체장치에서, 안테나로서 기능하는 도전층을 덮는 기판으로서 절연막(772)을 사용하는 것이 가능하게 되기 때문에, 얇고 만곡하기 쉬운 반도체장치를 제공하는 것이 가능하게 된다. 또한, 본 실시형태에서, 안테나로서 기능하는 도전층(786)의 막 두께에 대한 이 도전층(786)을 덮지 않는 부분의 절연막(772)의 막 두께의 비의 값은 적어도 1.2 이상이고, 이 도전층(786)의 막 두께에 대한 이 도전층(786) 위의 절연막(772)의 막 두께의 비의 값은 적어도 0.2 이상이 되도록 절연막(772)을 형성하면 좋다. 그렇게 함으로써, 절연막(772)의 표면은 반도체장치의 제조 공정에서 소자 형성층에의 손상을 저감하기에 충분한 평탄성을 가지고, 또한, 기억 소자부나 소자 형성층을 보호하기 위하여 충분한 기계적 강도를 가지는 반도체장치를 얻는 것이 가능하게 된다. 또한, 도 1에서, 메모리부 및 집적회로부는 TFT나 콘덴서 등의 소자를 복수 가지는 것은 말할 필요도 없다.
또한, 본 실시형태에서, 반도체장치의 측면에서 도전막이 노출하지 않도록 형성하면 좋다. 즉, 반도체장치의 측면은 TFT나 도전막을 덮는 절연막이 노출하도록 한다. 그와 같은 구조로 함으로써, 절연막(772)만으로 TFT 등의 소자나 안테나를 먼지 등으로부터 보호할 수가 있고, 열화(劣化)하기 어려운 반도체장치를 제공하는 것이 가능하게 된다.
다음에, 도 1에 나타내는 반도체장치의 제조 공정의 일례에 대하여 설명한다.
먼저, 제1 기판(701)의 일 표면에 박리층(702)을 형성한다(도 2(A) 참조). 제1 기판(701)은 절연 표면을 가진다. 제1 기판(701)이 유리로 이루어지는 경우는 그의 면적이나 형상에 큰 제한은 없다. 따라서, 제1 기판(701)으로서, 예를 들어, 한 변이 1 미터 이상이고, 사각형 형상의 것을 사용하면, 생산성을 현격히 향상시킬 수 있다. 이와 같은 이점은 원형의 단결정 실리콘 기판을 이용하는 경우와 비교하면 큰 우위점이다. 또한, 기판(701)이 플라스틱으로 이루어지는 경우, 제조 공정의 처리 온도에 견딜 수 있는 내열성의 플라스틱을 사용할 필요가 있다. 또한, 후술하겠지만, 바람직하게는, 유리로 이루어지는 제1 기판(701) 위에 박막트랜지스터를 형성한 후, 이 박막트랜지스터를 박리하여, 플라스틱으로 이루어진 기판 위에 제공하여도 좋다.
또한, 본 공정에서는, 박리층(702)은 제1 기판(701)의 전면에 형성되어 있지만, 필요에 따라, 기판(701)의 전면에 박리층을 형성한 후, 포토리소그래피법에 의해 패터닝하여 선택적으로 형성하여도 좋다. 또한, 제1 기판(701)에 접하도록 박리층(702)을 형성하고 있지만, 필요에 따라, 제1 기판(701)에 접하도록 하지(下地)가 되는 절연층을 형성하고, 이 절연층에 접하도록 박리층(702)을 형성하여도 좋다.
*박리층(702)은 스퍼터링법이나 플라즈마 CVD법 등에 의해, 텅스텐(W), 몰리브덴(Mo), 티탄(Ti), 탄탈(Ta), 니오브(Nb), 니켈(Ni), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 규소(Si) 등으로부터 선택된 원소 또는 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 이루어지는 층을 단층 또는 적층하여 형성한다. 규소를 포함하는 층의 결정 구조는 비정질, 미(微)결정, 다결정의 어느 경우이어도 좋다.
다음에, 박리층(702)을 덮도록, 하지가 되는 절연층(703)을 형성한다. 절연층(703)은, 스퍼터링법이나 플라즈마 CVD법 등에 의해, 규소의 산화물 또는 규소의 질화물을 포함하는 층을 단층 또는 적층으로 형성한다. 규소의 산화물 재료란 규소(Si)와 산소(O)를 함유하는 물질이고, 산화규소, 질소를 함유하는 산화규소 등이 해당한다. 규소의 질화물 재료란 규소와 질소(N)를 함유하는 물질이고, 질화규소, 산소를 함유하는 질화규소 등이 해당한다. 하지가 되는 절연층은 제1 기판(701)으로부터의 불순물의 침입을 방지하는 블로킹막으로서 기능한다.
다음에, 절연층(703) 위에 비정질 반도체층(704)을 형성한다. 비정질 반도체층(704)은 스퍼터링법, LPCVD법, 플라즈마 CVD법 등에 의해 형성한다. 계속하여, 비정질 반도체층(704)을 결정화법(레이저 결정화법, RTA 또는 퍼니스 어닐로를 사용하는 열 결정화법, 결정화를 조장하는 금속 원소를 사용하는 열 결정화법, 결정화를 조장하는 금속 원소를 사용하는 열 결정화법과 레이저 결정화법을 조합한 방법 등)에 의해 결정화하여, 결정질 반도체층을 형성한다. 그 후, 얻어진 결정질 반도체층을 소망의 형상으로 패터닝하여, 결정질 반도체층(706∼710)을 형성한다(도 2(B) 참조).
결정질 반도체층(706∼710)의 형성 공정의 일례에 대하여 이하에 설명한다. 먼저, 플라즈마 CVD법을 사용하여, 비정질 반도체층을 형성한다. 다음에, 결정화를 조장하는 금속 원소인 니켈을 함유하는 용액을 비정질 반도체층 위에 보유시킨 후, 비정질 반도체층에 탈수소화 처리(500℃, 1시간)와 열 결정화 처리(550℃, 4시간)를 행하여 결정질 반도체층을 형성한다. 그 후, 필요에 따라 레이저광을 조사하고, 포토리소그래피법을 사용한 패터닝 처리에 의해 결정질 반도체층(706∼710)을 형성한다.
레이저 결정화법으로 결정질 반도체층을 형성하는 경우, 기체 레이저 또는 고체 레이저를 사용한다. 기체 레이저와 고체 레이저는 연속 발진 또는 펄스 발진의 어느 것이어도 좋다. 예를 들어, Ar 레이저, Kr 레이저, 엑시머 레이저 등의 기체 레이저, 단결정의 YAG, YVO4, 고토감람석(forsterite)(Mg2SiO4), YAlO3, GdVO4, 또는 다결정(세라믹)의 YAG, Y2O3, YVO4, YAlO3, GdVO4에 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta 중 1종 또는 복수 종이 첨가되어 있는 것을 매질로 하는 레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, 구리 증기 레이저 또는 금 증기 레이저 중 1종 또는 복수 종으로부터 발진된 레이저 빔을 사용할 수 있다. 이와 같은 레이저 빔의 기본파, 및 이들 기본파의 제2 고조파 내지 제4 고조파의 레이저 빔을 조사함으로써, 대립경의 결정을 얻을 수 있다.
또한, 단결정의 YAG, YVO4, 고토감람석(Mg2SiO4), YAlO3, GdVO4, 또는 다결정(세라믹)의 YAG, Y2O3, YVO4, YAlO3, GdVO4에 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta 중 1종 또는 복수 종이 첨가되어 있는 것을 매질로 하는 레이저, Ar 이온 레이저, 또는 Ti:사파이어 레이저는 연속 발진을 시키는 것이 가능하고, Q 스위치 동작이나 모드 동기(同期) 등을 행함으로써 10 MHz 이상의 발진 주파수로 펄스 발진시키는 것도 가능하다. 연속 발진 레이저 또는 10 MHz 이상의 주파수로 발진하는 레이저 빔을 조사함으로써, 결정화된 반도체막의 표면을 평탄한 것으로 할 수 있다. 그것에 의해, 후의 공정에서 형성하는 게이트 절연막을 박막화하는 것이 가능하고, 보다 박형의 반도체장치를 제조할 수 있다. 또한, 게이트 절연막의 내압을 향상시키는 것에 기여할 수 있다.
또한, 결정화를 조장하는 금속 원소를 사용하여 비정질 반도체층의 결정화를 행하면, 저온으로 단시간의 결정화가 가능하게 되고, 결정의 방향이 정렬된다는 이점이 있는 한편, 금속 원소가 결정질 반도체층에 잔존하기 때문에 오프 전류가 상승하고, 특성이 안정되지 않는다는 결점이 있다. 그래서, 결정질 반도체층 위에 게터링 사이트로서 기능하는 비정질 반도체층을 형성하면 좋다. 게터링 사이트가 되는 비정질 반도체층에는 인이나 아르곤의 불순물 원소를 함유시킬 필요가 있기 때문에, 바람직하게는, 아르곤을 고농도로 함유시키는 것이 가능한 스퍼터링법으로 형성하면 좋다. 그 후, 가열 처리(RTA법이나 퍼니스 어닐로를 사용한 열 어닐 등)를 행하여, 비정질 반도체층 중으로 금속 원소를 확산시키고, 계속하여, 이 금속 원소를 포함하는 비정질 반도체층을 제거한다. 그렇게 하면, 결정질 반도체층 중의 금속 원소의 함유량을 저감 또는 제거할 수 있다.
다음에, 결정질 반도체층(706∼710)을 덮는 게이트 절연층(705)을 형성한다. 게이트 절연층(705)은 플라즈마 CVD법이나 스퍼터링법에 의해, 규소의 산화물 또는 규소의 질화물을 포함하는 층을 단층 또는 적층하여 형성한다. 또한, 게이트 절연층은 반도체막(706∼710)에 대하여 고밀도 플라즈마 처리를 행하여, 표면을 산화 또는 질화함으로써 형성하여도 좋다. 예를 들어, He, Ar, Kr, Xe 등의 희가스와 산소, 산화질소(NO2), 암모니아, 질소, 수소 등의 혼합 가스를 도입한 플라즈마 처리로 형성한다. 이 경우의 플라즈마의 여기는, 마이크로파의 도입에 의해 행하면, 낮은 전자 온도로 고밀도의 플라즈마를 생성할 수 있다. 이 고밀도 플라즈마로 생성된 산소 라디칼(OH 라디칼을 포함하는 경우도 있다)이나 질소 라디칼(NH 라디칼을 포함하는 경우도 있다)에 의해 반도체막의 표면을 산화 또는 질화할 수 있다.
이와 같은 고밀도 플라즈마를 사용한 처리에 의해, 1∼20 nm, 대표적으로는 5∼10 nm의 절연막이 반도체막에 형성된다. 이 경우의 반응은 고상 반응이기 때문에, 이 절연막과 반도체막과의 계면 준위 밀도는 극히 낮게 할 수 있다. 이와 같은 고밀도 플라즈마 처리는 반도체층(결정성 실리콘, 또는 다결정 실리콘)을 직접 산화(또는 질화)하기 때문에, 형성되는 절연막의 두께는 이상적으로는 편차를 극히 작게 할 수 있다. 또한, 결정성 실리콘의 결정립계에서도 산화가 강하게 되는 일이 없기 때문에, 매우 바람직한 상태가 된다. 즉, 여기서 나타내는 고밀도 플라즈마 처리로 반도체막의 표면을 고상 산화함으로써, 결정립계에서 비정상적으로 산화반응을 시키는 일 없이, 균일성이 좋고 계면 준위 밀도가 낮은 절연막을 형성할 수 있다. 따라서, 보다 얇고 특성이 좋은 반도체장치를 제조하는 것이 가능하다.
게이트 절연층은 고밀도 플라즈마 처리에 의해 형성되는 절연막만을 사용하여도 좋고, 그것에 플라즈마나 열 반응을 이용한 CVD법으로 산화규소, 산질화규소, 질화규소 등의 절연막을 퇴적하여 적층시켜도 좋다. 어쨌든, 고밀도 플라즈마로 형성한 절연막을 게이트 절연층의 일부 또는 전부에 포함하여 형성되는 트랜지스터는 특성 편차를 작게 할 수 있다. 따라서, 보다 얇고 특성이 좋은 반도체장치를 제조하는 것이 가능하다.
또한, 반도체막의 결정화 시에 반도체막에 대하여, 연속 발진 레이저 또는 10 MHz 이상의 주파수로 발진하는 레이저 빔을 조사하면서 한 방향으로 주사하여 결정화시켜 얻어진 반도체막(706∼710)은, 그 빔의 주사 방향으로 결정이 성장하는 특성이 있다. 그 주사 방향을 채널 길이 방향(채널 형성 영역이 형성되었을 때 캐리어가 흐르는 방향)에 맞추어 트랜지스터를 배치하고, 상기 게이트 절연층을 조합함으로써, 특성 편차가 작고, 또한, 전계효과 이동도가 높은 트랜지스터(TFT)를 얻을 수 있다.
다음에, 게이트 절연층(705) 위에 제1 도전층과 제2 도전층을 적층하여 형성한다. 제1 도전층은 플라즈마 CVD법이나 스퍼터링법에 의해 20∼100 nm의 두께로 형성된다. 제2 도전층은 공지의 수단에 의해 100 nm∼400 nm의 두께로 형성된다. 제1 도전층과 제2 도전층은 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr) 등으로부터 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성된다. 또는, 인 등의 불순물 원소를 도핑한 다결정 규소로 대표되는 반도체 재료에 의해 형성한다. 제1 도전층과 제2 도전층의 조합의 예를 들면, 질화탄탈로 이루어지는 층과 텅스텐으로 이루어지는 층, 질화텅스텐으로 이루어지는 층과 텅스텐으로 이루어지는 층, 질화몰리브덴으로 이루어지는 층과 몰리브덴으로 이루어지는 층 등을 들 수 있다. 텅스텐이나 질화탄탈은 내열성이 높기 때문에, 제1 도전층과 제2 도전층을 형성한 후에, 열 활성화를 목적으로 한 가열 처리를 행할 수 있다. 또한, 2층 구조가 아니라 3층 구조인 경우에는, 몰리브덴으로 이루어지는 층과 알루미늄으로 이루어지는 층과 몰리브덴으로 이루어지는 층의 적층 구조를 채용하면 좋다.
다음에, 포토리소그래피법에 의해 레지스트로 된 마스크를 형성하고, 게이트 전극과 게이트선을 형성하기 위한 에칭 처리를 행하여, 게이트 전극으로서 기능하는 도전층(716∼725)을 형성한다.
다음에, 포토리소그래피법에 의해 레지스트로 된 마스크를 형성하고, 결정질 반도체층(706, 708∼710)에 이온 도핑법 또는 이온 주입법에 의해, N형을 부여하는 불순물 원소를 저농도로 첨가하여, 불순물 영역(711, 713∼715)과 채널 형성 영역(780, 782∼784)을 형성한다. N형을 부여하는 불순물 원소는 주기율표의 15족에 속하는 원소를 사용하면 좋고, 예를 들어, 인(P), 비소(As)를 사용한다.
다음에, 포토리소그래피법에 의해 레지스트로 된 마스크를 형성하고, 결정질 반도체층(707)에 P형을 부여하는 불순물 원소를 첨가하여, 불순물 영역(712)과 채널 형성 영역(781)을 형성한다. P형을 부여하는 불순물 원소는, 예를 들어, 붕소(B)를 사용한다.
다음에, 게이트 절연층(705)과 도전층(716∼725)을 덮도록 절연층을 형성한다. 이 절연층은 플라즈마 CVD법이나 스퍼터링법에 의해, 규소, 규소의 산화물 또는 규소의 질화물의 무기 재료를 포함하는 층이나, 유기 수지 등의 유기 재료를 포함하는 층을 단층 또는 적층하여 형성한다. 다음에, 이 절연층을, 수직 방향을 주체로 한 이방성 에칭에 의해 선택적으로 에칭하여, 도전층(716∼725)의 측면에 접하는 절연층(사이드월(sidewall)이라고도 부른다)(739∼743)을 형성한다(도 2(C) 참조). 또한, 절연층(739∼743)의 형성과 동시에 절연층(705)을 에칭하여 절연층(734∼738)을 형성한다. 이 절연층(739∼743)은 후에 LDD(Lightly Doped drain) 영역을 형성할 때의 도핑용 마스크로서 사용된다.
다음에, 포토리소그래피법에 의해 레지스트로 된 마스크를 형성하고, 그 레지스트 마스크와 절연층(739∼743)을 마스크로 사용하여 결정질 반도체층(706, 708∼710)에 N형을 부여하는 불순물 원소를 첨가하여, 제1 불순물 영역(LDD 영역이라고도 부른다)(727, 729, 731, 733)과 제2 불순물 영역(726, 728, 730, 732)을 형성한다. 제1 불순물 영역(727, 729, 731, 733)의 불순물 원소의 농도는 제2 불순물 영역(726, 728, 730, 732)의 불순물 원소의 농도보다 낮다. 상기 공정을 거쳐 N채널형 박막트랜지스터(744, 746∼748)와 P채널형 박막트랜지스터(745)가 완성된다.
계속하여, 박막트랜지스터(744∼748)를 덮도록 절연층을 단층 또는 적층으로 형성한다(도 3(A) 참조). 박막트랜지스터(744∼748)를 덮는 절연층은 SOG법, 액적 토출법 등에 의해 규소의 산화물이나 규소의 질화물 등의 무기 재료, 폴리이미드, 폴리아미드, 벤조시클로부텐, 아크릴, 에폭시, 실록산 등의 유기 재료 등에 의해 단층 또는 적층으로 형성된다. 실록산이란, Si-O-Si 결합을 함유하는 수지에 상당한다. 실록산은 규소(Si)와 산소(O)와의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 함유하는 유기기(예를 들어, 알킬기, 방향족 탄화수소)가 이용된다. 또는, 치환기로서, 플루오로기를 사용하여도 좋다.
예를 들어, 박막트랜지스터(744∼748)를 덮는 절연층이 3층 구조인 경우, 제1 층의 절연층(749)으로서 산화규소를 함유하는 층을 형성하고, 제2 층의 절연층(750)으로서 수지를 함유하는 층을 형성하고, 제3 층의 절연층(751)으로서 질화규소를 함유하는 층을 형성하면 좋다.
또한, 절연층(749∼751)을 형성하기 전, 또는 절연층(749∼751) 중 하나 또는 복수를 형성한 후에, 반도체층의 결정성의 회복이나 반도체층에 첨가된 불순물 원소의 활성화, 반도체층의 수소화를 목적으로 한 가열 처리를 행하면 좋다. 이 가열 처리에는 열 어닐, 레이저 어닐법 또는 RTA법 등을 적용하면 좋다.
다음에, 포토리소그래피법에 의해 절연층(749∼751)을 에칭하여, 제2 불순물 영역(726, 728, 730, 732), 불순물 영역(785)을 노출시키는 개구부를 형성하고, 도 3(A)에 나타내는 바와 같이 그 개구부를 충전하도록 도전층을 형성하고, 이 도전층을 패턴 가공하여, 소스 배선 또는 드레인 배선 등으로서 기능하는 도전층(752∼761)을 형성한다.
도전층(752∼761)은 플라즈마 CVD법이나 스퍼터링법에 의해, 티탄(Ti), 알루미늄(Al), 네오디뮴(Nd) 등으로부터 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 단층 또는 적층으로 형성한다. 알루미늄을 주성분으로 하는 합금 재료란, 예를 들어, 알루미늄을 주성분으로 하고 니켈을 함유하는 재료, 알루미늄을 주성분으로 하고 규소를 함유하는 재료, 알루미늄을 주성분으로 하고 니켈과, 탄소와 규소로부터 선택된 1종 또는 복수 종을 함유하는 재료에 상당한다. 도전층(752∼761)은, 예를 들어, 배리어층과 규소를 함유하는 알루미늄층과 배리어층의 적층 구조, 배리어층과 규소를 함유하는 알루미늄층과 질화티탄층과 배리어층의 적층 구조를 채용하면 좋다. 또한, 알루미늄 실리콘이 포함하는 실리콘은 0.1 wt%∼5 wt%로 한다. 또한, 배리어층은 티탄, 티탄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물로 이루어지는 박막에 상당한다. 알루미늄이나 규소를 함유하는 알루미늄은 저항값이 낮고 저렴하기 때문에, 도전층(752∼761)을 형성하는 재료로서 최적이다. 또한, 상층과 하층의 배리어층을 형성하면, 알루미늄이나 규소를 함유하는 알루미늄의 힐록의 발생을 방지할 수 있다. 또한, 환원성이 높은 원소인 티탄으로 된 배리어층을 형성하면, 결정질 반도체층 위에 얇은 자연산화막이 생겨 있었다고 하여도, 이 자연산화막을 환원하기 때문에, 결정질 반도체층과 배리어층의 접속 불량의 발생을 억제할 수 있다.
다음에, 도전층(752∼761)을 덮도록 보호막으로서 기능하는 절연층(762)을 형성한다(도 3(B) 참조). 이 절연막(762)은 SOG법, 액적 토출법 등을 이용하여 무기 재료 또는 유기 재료(바람직하게는 에폭시 수지)에 의해 단층 또는 적층으로 형성된다. 절연층(762)은 바람직하게는 0.75 ㎛∼3 ㎛의 두께로 형성된다.
계속하여, 포토리소그래피법에 의해 절연층(762)을 에칭하여, 도전층(757, 759, 761)을 노출시키는 개구부를 형성한다. 계속하여, 이 개구부를 충전하도록 도전층을 형성한다. 이 도전층은 플라즈마 CVD법이나 스퍼터링법을 사용하여 도전성 재료로 형성된다. 다음에, 도전층을 패턴 가공하여, 도전층(757, 759, 761)과 각각 전기적으로 접속하는 도전층(763∼765)을 형성한다. 또한, 도전층(763, 764)은 기억 소자부가 포함하는 한 쌍의 도전층 중 한쪽의 도전층이 된다. 따라서, 바람직하게는 도전층(763∼765)은 티탄, 또는 티탄을 주성분으로 하는 합금 재료 또는 화합물 재료에 의해 단층 또는 적층으로 형성하면 좋다. 티탄은 저항값이 낮기 때문에, 기억 소자부의 사이즈의 축소로 이어져 고집적화를 실현할 수 있다. 또한, 도전층(763∼765)을 형성하기 위한 포토리소그래피 공정에서는, 하층의 박막트랜지스터(744∼748)에 손상을 주지 않기 위하여, 습식 에칭 가공을 행하면 좋고, 에칭제로는 불화수소 또는 암모니아 과산화물 용액을 사용하면 좋다.
다음에, 도전층(763∼765)을 덮도록 절연층(766)을 형성한다. 이 절연층(766)은 SOG법, 액적 토출법 등을 사용하여 무기 재료 또는 유기 재료에 의해 단층 또는 적층으로 형성된다. 또한, 절연층(766)은 바람직하게는 0.75 ㎛∼3 ㎛의 두께로 형성한다. 계속하여, 포토리소그래피법에 의해 절연층(766)을 에칭하여, 도전층(763∼765)을 노출시키는 개구부(767∼769)를 형성한다.
다음에, 도전층(765)에 접하여, 안테나로서 기능하는 도전층(786)을 형성한다(도 4(A) 참조). 이 도전층(786)은 플라즈마 CVD법, 스퍼터링법, 인쇄법, 액적 토출법을 사용하여 도전성 재료로 형성된다. 바람직하게는, 도전층(786)은 알루미늄(Al), 티탄(Ti), 은(Ag), 구리(Cu)로부터 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 단층 또는 적층으로 형성된다. 구체적으로는, 도전층(786)은, 스퍼터링법에 의해 알루미늄층을 형성하고, 이 알루미늄층을 패턴 가공함으로써 형성된다. 알루미늄층의 패턴 가공은 습식 에칭 가공을 사용하면 좋고, 습식 에칭 가공 후에는 200∼300℃의 가열 처리를 행하면 좋다.
다음에, 도전층(763, 764)에 접하도록 유기 화합물을 함유하는 층(787)을 형성한다(도 4(B) 참조). 유기 화합물을 함유하는 층(787)은 액적 토출법이나 증착법 등에 의해 형성된다. 계속하여, 유기 화합물을 함유하는 층(787)에 접하도록 도전층(771)을 형성한다. 이 도전층(771)은 스퍼터링법이나 증착법 등에 의해 형성된다.
유기 화합물을 함유하는 층에 사용하는 유기 재료로서는, 예를 들어, 4,4＇-비스[N-(1-나프틸)-N-페닐아미노]비페닐(약칭 : α-NPD), 4,4＇-비스[N-(3-메틸페닐)-N-페닐아미노]비페닐(약칭 : TPD), 4,4＇,4＇＇-트리스(N,N-디페닐아미노)트리페닐아민(약칭 : TDATA), 4,4＇,4＇＇-트리스[N-(3-메틸페닐)-N-페닐아미노]트리페닐아민(약칭 : MTDATA), 4,4＇-비스(N-{4-[N'-(3-메틸페닐)-N'-페닐아미노]페닐}-N-페닐아미노)비페닐(약칭 : DNTPD) 등의 방향족 아민계(즉, 벤젠환-질소의 결합을 가진다)의 화합물, 폴리비닐 카르바졸(약칭 : PVK), 프탈로시아닌(약칭 : H2Pc), 구리 프탈로시아닌(약칭 : CuPc), 바나딜 프탈로시아닌(약칭 : VOPc) 등의 프탈로시아닌 화합물 등을 사용할 수 있다. 이들 재료는 정공 수송성이 높은 물질이다.
또한, 그 외에도, 유기 재료로서, 예를 들어, 트리스(8-퀴놀리놀라토)알루미늄(약칭 : Alq3), 트리스(4-메틸-8-퀴놀리놀라토)알루미늄(약칭 : Almq3), 비스(10-하이드록시벤조[h]-퀴놀리나토)베릴륨(약칭 : BeBq2), 비스(2-메틸-8-퀴놀리놀라토)-4-페닐페놀라토-알루미늄(약칭 : BAlq) 등, 퀴놀린 골격 또는 벤조퀴놀린 골격을 가지는 금속 착체 등으로 이루어지는 재료나, 비스[2-(2-하이드록시페닐)벤조옥사졸라토]아연(약칭 : Zn(BOX)2), 비스[2-(2-하이드록시페닐)벤조티아졸라토]아연(약칭 : Zn(BTZ)2) 등의 옥사졸계 또는 티아졸계 배위자를 가지는 금속 착체 등의 재료도 사용할 수 있다. 이들 재료는 전자 수송성이 높은 물질이다.
또한, 금속 착체 이외에도, 2-(4-비페닐릴)-5-(4-tert-부틸페닐)-1,3,4-옥사디아졸(약칭 : PBD), 1,3-비스[5-(p-tert-부틸페닐)-1,3,4-옥사디아졸-2-일]벤젠(약칭 : OXD-7), 3-(4-tert-부틸페닐)-4-페닐-5-(4-비페닐릴)-1,2,4-트리아졸(약칭 : TAZ), 3-(4-tert-부틸페닐)-4-(4-에틸페닐)-5-(4-비페닐릴)-1,2,4-트리아졸(약칭 : p-EtTAZ), 바소페난트롤린(약칭 : BPhen), 바소큐프로인(약칭 : BCP) 등의 화합물 등을 사용할 수 있다.
또한, 메모리 재료층은 단층 구조이어도 적층 구조이어도 좋다. 적층 구조의 경우, 상기 재료로부터 선택하여 적층 구조로 할 수 있다. 또한, 상기 유기 재료와 발광 재료를 적층하여도 좋다. 발광 재료로서, 4-디시아노메틸렌-2-메틸-6-[2-(1,1,7,7-테트라메틸-2,3,6,7-테트라하이드로-1H,5H-벤조[ij]퀴놀리진-9-일)에테닐]-4H-피란(약칭 : DCJT), 4-디시아노메틸렌-2-t-부틸-6-(1,1,7,7-테트라메틸주롤리딜-9-일)-4H-피란, 페리프란텐, 2,5-디시아노-1,4-비스[2-(10-메톡시-1,1,7,7-테트라메틸주롤리딘-9-일)에테닐]벤젠, N,N＇-디메틸퀴나크리돈(약칭 : DMQd), 쿠마린 6, 쿠마린 545 T, 트리스(8-퀴놀리놀라토)알루미늄(약칭 : Alq3), 9,9＇-비안트릴, 9,10-디페닐안트라센(약칭 : DPA), 9,10-비스(2-나프틸)안트라센(약칭 : DNA), 2,5,8,11-테트라-t-부틸페릴렌(약칭 : TBP) 등이 있다.
또한, 상기 발광 재료를 분산하여 이루어지는 층을 사용하여도 좋다. 발광 재료를 분산하여 이루어지는 층에서 모체가 되는 재료로서는, 9,10-디(2-나프틸)-2-tert-부틸안트라센(약칭 : t-BuDNA) 등의 안트라센 유도체, 4,4＇-비스(N-카르바졸릴)비페닐(약칭 : CBP) 등의 카르바졸 유도체, 비스[2-(2-하이드록시페닐)피리디나토]아연(약칭 : Znpp2), 비스[2-(2-하이드록시페닐)벤조옥사졸라토]아연(약칭 : ZnBOX) 등의 금속 착체 등을 사용할 수 있다. 또한, 트리스(8-퀴놀리놀라토) 알루미늄(약칭 : Alq3), 9,10-비스(2-나프틸) 안트라센(약칭 : DNA), 비스(2-메틸-8-퀴놀리놀라토)-4-페닐페놀라토-알루미늄(약칭 : BAlq) 등을 사용할 수 있다.
이와 같은 유기 재료는 열적 작용 등에 의해 그의 성질을 변화시키기 때문에, 유리 전이 온도(Tg)가 50℃ 내지 300℃, 바람직하게는 80℃ 내지 120℃이면 좋다.
또한, 유기 재료나 발광 재료에 금속 산화물을 혼재시킨 재료를 사용하여도 좋다. 금속 산화물을 혼재시킨 재료란, 상기 유기 재료 또는 발광 재료와 금속 산화물이 혼합된 상태 또는 적층된 상태를 포함한다. 구체적으로는, 복수의 증착원을 이용한 공증착법에 의해 형성된 상태를 가리킨다. 이와 같은 재료를 유기 무기 복합 재료라고 부를 수 있다.
예를 들어, 정공 수송성이 높은 물질과 금속 산화물을 혼재시키는 경우, 이 금속 산화물에는 바나듐 산화물, 몰리브덴 산화물, 니오브 산화물, 레늄 산화물, 텅스텐 산화물, 루테늄 산화물, 티탄 산화물, 크롬 산화물, 지르코늄 산화물, 하프늄 산화물, 탄탈 산화물을 사용하면 바람직하다.
또한, 전자 수송성이 높은 물질과 금속 산화물을 혼재시키는 경우, 이 금속 산화물에는 리튬 산화물, 칼슘 산화물, 나트륨 산화물, 칼륨 산화물, 마그네슘 산화물을 사용하면 바람직하다.
메모리 재료층에는, 전기적 작용, 광학적 작용 또는 열적 작용에 의해 그의 성질이 변화하는 재료를 사용하면 좋기 때문에, 예를 들어, 광을 흡수함으로써 산을 발생하는 화합물(광산(photoacid) 발생제)을 도핑한 공역 고분자를 사용할 수도 있다. 공역 고분자로서, 폴리아세틸렌류, 폴리페닐렌비닐렌류, 폴리티오펜류, 폴리아닐린류, 폴리페닐렌에틸렌류 등을 사용할 수 있다. 또한, 광산 발생제로서는, 아릴술포늄염, 아릴요오드늄염, o-니트로벤질트실레이트, 아릴술폰산 p-니트로벤질에스테르, 술포닐아세트페논류, Fe-알렌착체 PF6염 등을 사용할 수 있다.
또한, 여기서는, 기억 소자부(789, 790)로서 유기 화합물 재료를 사용한 예를 나타냈지만, 이것에 한정되는 것은 아니다. 예를 들어, 결정 상태와 비정질 상태 사이에서 가역적으로 변화하는 재료나 제1 결정 상태와 제2 결정 상태 사이에서 가역적으로 변화하는 재료 등의 상(相)변화 재료를 사용할 수가 있다. 또한, 비정질 상태로부터 결정 상태로만 변화하는 재료를 사용하는 것도 가능하다.
결정 상태와 비정질 상태 사이에서 가역적으로 변화하는 재료란, 게르마늄(Ge), 텔루르(Te), 안티몬(Sb), 유황(S), 산화 텔루르(TeOx), 주석(Sn), 금(Au), 갈륨(Ga), 셀렌(Se), 인듐(In), 탈륨(Tl), 코발트(Co) 및 은(Ag)으로부터 선택된 복수를 가지는 재료이고, 예를 들어, Ge-Te-Sb-S, Te-TeO2-Ge-Sn, Te-Ge-Sn-Au, Ge-Te-Sn, Sn-Se-Te, Sb-Se-Te, Sb-Se, Ga-Se-Te, Ga-Se-Te-Ge, In-Se, In-Se-Tl-Co, Ge-Sb-Te, In-Se-Te, Ag-In-Sb-Te계 재료가 있다. 또한, 제1 결정 상태와 제2 결정 상태 사이에서 가역적으로 변화하는 재료는 은(Ag), 아연(Zn), 구리(Cu), 알루미늄(Al), 니켈(Ni), 인듐(In), 안티몬(Sb), 셀렌(Se) 및 텔루르(Te)로부터 선택된 복수를 가지는 재료이고, 예를 들어, Ag-Zn, Cu-Al-Ni, In-Sb, In-Sb-Se, In-Sb-Te가 있다. 이 재료의 경우, 상 변화는 2개의 다른 결정 상태 사이에서 행해진다. 또한, 비정질 상태로부터 결정 상태로만 변화하는 재료는 텔루르(Te), 산화 텔루르(TeOx), 팔라듐(Pd), 안티몬(Sb), 셀렌(Se) 및 비스무트(Bi)로부터 선택된 복수를 가지는 재료이고, 예를 들어, Te-TeO2, Te-TeO2-Pd, Sb2Se3/Bi2Te3가 있다.
이상의 공정을 거쳐, 도전층(763), 유기 화합물을 함유하는 층(787) 및 도전층(771)의 적층체로 이루어지는 기억 소자부(789)와, 도전층(764), 유기 화합물을 함유하는 층(787) 및 도전층(771)의 적층체로 이루어지는 기억 소자부(790)가 완성된다(도 4(B)).
다음에, 기억 소자부(789, 790), 안테나로서 기능하는 도전층(786)을 덮도록, 보호용 기판으로서 기능하는 절연막(772)을 형성한다(도 4(B)). 이 절연막(772)은 후에 기재하는 박리 공정에서 TFT를 포함하는 층에의 손상을 억제하는 기능을 가지는 재료라면 특별히 제한되는 것은 아니지만, 바람직하게는, 수지(더 바람직하게는 에폭시 수지)로 형성된다. 절연막(772)으로서 에폭시 수지를 사용함으로써, 절연막(772)의 표면의 평탄성이 향상되고, 후의 박리 공정에서 TFT를 포함하는 층에의 손상을 저감하고, 또한, 절연막(772)의 하층의 기억 소자부나 소자 형성층을 먼지 등으로부터 보호하고, 반도체장치의 기계적 강도를 유지하는 것이 가능하다. 또한, 본 실시형태의 반도체장치에서, 안테나로서 기능하는 도전층(786)을 덮는 기판으로서 절연막(772)을 사용할 수가 있기 때문에, 얇고 만곡하기 쉬운 반도체장치를 제공하는 것이 가능하게 된다. 또한, 본 실시형태에서, 안테나로서 기능하는 도전층(786)의 막 두께에 대한 이 도전층(786)을 덮지 않는 부분의 절연막(772)의 막 두께의 비의 값은 적어도 1.2 이상이고, 이 도전층(786)의 막 두께에 대한 이 도전층(786) 위의 절연막(772)의 막 두께의 비의 값은 적어도 0.2 이상이 되도록, 절연막(772)을 형성하면 좋다. 그렇게 함으로써, 절연막(772)의 표면은 반도체장치의 제조 공정에서 소자 형성층에의 손상을 저감하는데 충분한 평탄성을 가지고, 또한, 기억 소자부나 소자 형성층을 보호하기 위해 충분한 기계적 강도를 가지는 반도체장치를 얻는 것이 가능하게 된다.
또한, 본 실시형태에서는, 박막트랜지스터(744∼748), 도전층(752∼761)을 포함하는 층을, 소자 형성층(791), 기억 소자부(789, 790), 안테나로서 기능하는 도전층(786)을 포함하는 층을 영역(792)이라고 부른다. 또한, 기판(701)을 제외한 안테나로서 기능하는 도전막(786)의 하층 부분의 두께는 5 ㎛ 이하, 바람직하게는 0.1 ㎛∼3 ㎛의 두께를 가지도록 형성하면 좋다. 또한, 여기서는 도시하지 않았지만, 소자 형성층(791)에는, 메모리부(202), 집적회로부(201)를 구성하는 다이오드, TFT, 콘덴서, 저항 소자 등이 형성된다.
다음에, 박리층(702)의 표면의 일부가 노출하도록, 다이서(dicer), 레이저, 와이어 톱(wire saw) 등에 의해 절연막(703, 749, 750, 751, 772)을 에칭하여 개구부(773, 774)를 형성한다(도 5(A) 참조).
다음에, 개구부(773, 774)에 에칭제를 도입하여 박리층(702)을 제거한다(도 5(A) 참조). 에칭제는, 불화할로겐을 함유하는 기체 또는 액체를 사용한다. 예를 들어, 삼불화염소(ClF3), 삼불화질소(NF3), 삼불화취소(BrF3), 불화수소(HF)가 있다. 또한, 에칭제로서 불화수소를 사용하는 경우에는, 박리층(702)으로서 산화규소로 이루어지는 층을 사용한다. 그리고, 박막트랜지스터(744∼748)를 포함하는 층을 제1 기판(701)으로부터 박리한다.
또한, 박막트랜지스터(744∼748)를 포함하는 소자 형성층(791)이 박리된 제1 기판(701)은 비용의 삭감을 위해 재이용하면 좋다. 또한, 절연막(772)은 박리층(702)을 제거한 후에 소자 형성층(791)이 비산하지 않게 형성한 것이다. 소자 형성층(791)은 작고 얇고 가볍기 때문에, 박리층(702)을 제거한 후에는, 제1 기판(701)에 밀착하여 있지 않기 때문에 비산하기 쉽다. 그러나, 소자 형성층(791) 위에 절연막(772)을 형성함으로써, 소자 형성층(791)에 무게가 붙어, 제1 기판(701)으로부터의 비산을 방지할 수 있다. 또한, 소자 형성층(791) 단체(單體)에서는 얇고 가볍지만, 절연막(772)을 형성함으로써, 감겨진 형상으로 되는 일이 없고, 어느 정도의 강도를 확보할 수 있다.
다음에, 절연막(772)을 시트(sheet)재(776)에 접착시켜, 제1 기판(701)으로부터 완전히 박리한다(도 5(B) 참조). 여기서, 시트재(776)는 통상의 상태에서는 그의 접착력이 강하고, 열을 가하거나 광을 조사함으로써 그의 접착력이 약해지는 성질을 가지는 것을 사용하면 좋다. 예를 들어, 가열함으로써 접착력이 약해지는 열 박리 테이프나, 자외광을 조사함으로써 접착력이 약해지는 UV 박리 테이프 등을 사용하면 좋다. 또한, 통상의 상태에서 접착력이 약한 약점성 테이프 등을 사용하여도 좋다.
다음에, 절연층(703) 위에 제2 기판(778)을 고정한다. 여기서, 제2 기판(778)은, 폴리프로필렌, 폴리에스터, 비닐, 폴리불화비닐, 염화비닐 등으로 이루어지는 필름, 섬유질 재료로 이루어지는 종이, 기재 필름(폴리에스터, 폴리아미드, 무기 증착 필름, 종이류 등)과 접착성 합성수지 필름(아크릴계 합성수지, 에폭시계 합성수지 등)과의 적층 필름 등을 사용할 수 있다. 또한, 제2 기판(778)은 막 두께가 2 ㎛ 이상 20 ㎛ 정도인 것이 바람직하다. 제2 기판(778)이 플라스틱으로 이루어지는 경우, 박형, 경량으로, 구부리는 것이 가능하기 때문에 디자인성이 뛰어나고, 유연한 형상에의 가공이 용이하다. 또한, 내충격성이 뛰어나고, 다양한 물품에 부착하거나 묻거나 하는 것이 용이하여, 다종 다양한 분야에서 활용할 수 있다.
또한, 본 실시형태에서, 제2 기판(778)의 절연층(703)측의 표면에는 접착층이 형성되어 있다. 이 접착층은 열 경화 수지, 자외선 경화 수지, 초산 비닐 수지계 접착제, 비닐 공중합 수지계 접착제, 에폭시 수지계 접착제, 우레탄 수지계 접착제, 고무계 접착제, 아크릴 수지계 접착제 등의 접착제를 함유하는 층에 상당한다.
또한, 본 실시형태에서, 제2 기판(778)의 절연층(703)측이 아닌 표면에 제2 기판(778)보다 막 두께가 두꺼운 지지체(779)를 가진다. 본 실시형태에서, 제2 기판(778)은 2 ㎛∼20 ㎛ 정도로 얇기 때문에 취급이 곤란하지만, 지지체(779)를 가짐으로써 제2 기판(778)의 취급이 용이하게 된다. 또한, 지지체(779)는 공정의 마지막에 제거된다. 본 실시형태에서, 제2 기판(778)이 지지체(779)를 가짐으로써, 제2 기판(778)으로서 막 두께가 매우 얇은 것을 사용하는 것이 가능하게 되었다.
또한, 제2 기판(778)의 표면은 이산화규소(실리카)의 분말에 의해 코팅되어 있어도 좋다. 코팅에 의해, 고온, 고습도의 환경 하에서도 방수성을 유지할 수 있다. 또한, 그의 표면은 인듐 주석 산화물 등의 도전성 재료에 의해 코팅되어 있어도 좋다. 코팅한 재료가 정전기를 차지(charge)하여 박막 집적회로를 정전기로부터 보호할 수 있다. 또한, 그의 표면은 탄소를 주성분으로 하는 재료(예를 들어, DLC(diamond-like carbon))에 의해 코팅되어 있어도 좋다. 코팅에 의해 강도가 증가하여, 반도체장치의 열화나 파괴를 억제할 수 있다.
다음에, 소자 형성층(791)을 가지는 기판(778)과 시트재(776)를 분리한다. 여기서는, 시트재(776)로서 UV 박리 테이프를 사용하는 경우를 설명한다. 먼저, 시트재(776)와 절연막(772)과의 접착력을 약하게 하기 위해 시트재(776)에 자외광을 조사한다(도 6). 다음에, 시트재(776)를 절연막(772)으로부터 분리한다. 계속하여, 제2 기판(778)에 제공된 지지체(779)를 제2 기판(778)으로부터 분리한다.
이상의 공정에 의해, 도 1(B)에 나타내는 바와 같은 반도체장치를 제조할 수 있다.
또한, 도 1에서, 안테나(203)는 메모리부(202)에 대하여 겹치도록 형성하여도 좋고, 겹치지 않고 주위에 제공되는 구조이어도 좋다. 또한, 겹치는 경우도, 전면(全面)이 겹쳐도 좋고, 일부가 겹치는 구조이어도 좋다.
반도체장치(200)의 무선에 의한 신호의 전송 방식은 전자(電磁) 결합 방식, 전자 유도 방식 또는 마이크로파 방식 등을 이용할 수 있다. 전송 방식은 실시자가 사용 용도를 고려하여 적절히 선택하면 좋고, 전송 방식에 따라 최적의 안테나를 형성하면 좋다.
전자 결합 방식 또는 전자 유도 방식(예를 들어, 13.56 MHz대)을 사용하는 경우에는, 자계 밀도의 변화에 의한 전자 유도를 이용하기 때문에, 안테나로서 기능하는 도전층을 바퀴 형상(예를 들어, 루프 안테나), 나선 형상(예를 들어, 스파이럴 안테나)으로 형성한다.
또한, 마이크로파 방식(예를 들어, UHF대(860∼960 MHz대), 2.45 GHz대 등)을 사용하는 경우에는, 신호의 전송에 사용하는 전자파의 파장을 고려하여 안테나로서 기능하는 도전층의 길이 등의 형상을 적절히 설정하면 좋다. 예를 들어, 안테나로서 기능하는 도전층을 선 형상(예를 들어, 다이폴 안테나), 평탄한 형상(예를 들어, 패치 안테나) 또는 리본형의 형상으로 형성할 수 있다. 안테나로서 기능하는 도전층의 형상은 선 형상에 한정되지 않고, 전자파의 파장을 고려하여 곡선 형상이나 사행(蛇行) 형상 또는 이것들을 조합한 형상으로 형성하여도 좋다.
또한, TFT는 채널 형성 영역이 1개 형성되는 싱글 게이트 구조이어도 좋고, 2개 형성되는 더블 게이트 구조 또는 3개 형성되는 트리플 게이트 구조이어도 좋다. 즉, 채널 형성 영역을 복수 가지는 멀티게이트 구조의 TFT에도 적용할 수 있다. 또한, 주변 구동회로 영역의 박막트랜지스터도 싱글 게이트 구조, 더블 게이트 구조 또는 트리플 게이트 구조 등의 멀티게이트 구조이어도 좋다.
또한, 본 실시형태에서 나타낸 TFT의 제조방법에 한정되지 않고, 탑 게이트형(플레이너형), 보텀 게이트형(역스태거형), 또는 채널 영역의 상하에 게이트 절연막을 사이에 두고 배치된 2개의 게이트 전극을 가지는 듀얼 게이트형이나 그 외의 구조에서도 본 발명을 적용할 수 있다.
본 발명의 반도체장치는, 적어도 한쪽 면을 수지에 의해 덮고 있기 때문에, 수지 층의 하층의 기억 소자부나 소자 형성층을 먼지 등으로부터 보호하고, 또한 반도체장치의 기계적 강도를 유지하는 것이 가능하다. 또한, 본 발명의 반도체장치에서, 적어도 한쪽 면을 덮는 기판으로서 수지 층을 사용하기 때문에, 얇고 만곡하기 쉬운 반도체장치를 제공하는 것이 가능하게 된다. 또한, 안테나로서 기능하는 도전층의 막 두께에 대한 이 도전층을 덮지 않는 부분의 절연층의 막 두께의 비의 값은 적어도 1.2 이상이고, 이 도전층의 막 두께에 대한 이 도전층 위의 절연층의 막 두께의 비의 값은 적어도 0.2 이상이 되도록, 이 도전층 위에 절연층을 형성하기 때문에, 절연층의 표면은 반도체장치의 제조 공정에서 소자 형성층에의 손상을 저감하는데 충분한 평탄성을 가지고, 또한, 기억 소자부나 소자 형성층을 보호하기 위해 충분한 기계적 강도를 가지는 반도체장치를 얻는 것이 가능하게 된다. 또한, 본 발명의 반도체장치는 반도체장치의 측면에서 도전막이 노출하지 않고, TFT나 도전막을 덮는 절연막이 노출하도록 형성하여도 좋다. 그것에 의해, 안테나로서 기능하는 도전막을 덮는 절연층만으로 TFT 등의 소자나 안테나를 먼지 등으로부터 보호할 수 있어, 열화(劣化)하기 어려운 반도체장치를 제공하는 것이 가능하게 된다. 또한, 본 발명의 반도체장치에서 소자 형성층측을 덮는 기판으로서 제조 공정에서 표면에 지지체를 가지는 기판을 사용하기 때문에, 2 ㎛ 이상 20 ㎛ 이하 정도의 기판을 용이하게 취급할 수 있다. 따라서, 얇고 만곡하기 쉬운 반도체장치를 용이하게 제조하는 것이 가능하게 된다.
[실시형태 2]
본 실시형태에서는, 실시형태 1과 다른 반도체장치의 제조 공정에 대하여 설명한다. 구체적으로는, 메모리 셀의 pn 접합과 이 메모리 셀을 제어하는 논리부의 박막트랜지스터를 동시에 형성하는 공정에 대하여 설명한다.
도 7에 본 실시형태의 반도체장치의 모식적인 단면 구조를 나타낸다. 본 실시형태의 반도체장치는 안테나, 메모리부, 집적회로부를 가지고 있다. 도 7에서, 도면의 중앙 영역에 메모리부의 일부로서 다이오드 위에 기억 소자부가 적층된 메모리 셀의 단면을 나타낸다. 또한, 도면의 좌측의 영역에 메모리부의 논리 회로의 단면의 일부로서 p채널형 TFT("pch-TFT"라고도 표기한다), n채널형 TFT("nch-TFT"라고도 표기한다)의 단면을 나타낸다. 또한, 도 7의 우측의 영역에 도 12의 안테나(210)의 일부의 단면과 함께, 집적회로부의 단면의 일부로서, 도 12의 공진 회로(212)의 콘덴서, 도 12의 전원 회로(213)의 고내압형의 n채널형 TFT를 나타낸다. 또한, 집적회로부에도 고내압형의 TFT 외에, 도면의 좌측의 논리 회로와 같은 p채널형 TFT 및 n채널형 TFT가 형성된다는 것은 말할 필요도 없다. 또한, 메모리부 및 집적회로부는 도 7에 도시된 TFT나 콘덴서를 복수 가진다는 것은 말할 필요도 없다.
다음에, 기판(260)은 소자 형성층(250)을 제조할 때 사용되는 기판이다. 본 실시형태에서는 유리 기판을 사용한다. 기판(260) 위에는, 소자 형성층(250)으로부터 기판(260)을 제거하기 위해 사용하는 박리층(261)이 형성되어 있다. 기판(260) 위에 박리층(261)을 형성하고 나서, 하지 절연층(249)을 형성하고, 이 하지 절연층(249) 위에 TFT 등으로 이루어지는 소자 형성층(250)을 형성한다. 이하, 도 7∼도 11을 사용하여 본 실시형태의 반도체장치의 형성 방법을 설명한다.
기판(260)에 유리 기판을 사용한다. 도 8(A)에 나타내는 바와 같이, 기판(260) 위에 3층(261a∼261c)로 이루어지는 박리층(261)을 형성한다. 제1 층(261a)은, 평행 평판형 플라즈마 CVD 장치에 의해, 원료 가스에 SiH4, N2O를 사용하여 산화질화규소막(SiOxNy, x＞y)을 100 nm의 두께로 형성한다. 제2 층(261b)으로서 두께 30 nm의 텅스텐막을 스퍼터링 장치로 성막한다. 제3 층(261c)으로서 두께 200 nm의 산화규소막을 스퍼터링 장치로 성막한다.
제3 층(261c)(산화규소)을 성막함으로써, 제2 층(261b)(텅스텐)의 표면이 산화되어, 계면에 텅스텐 산화물이 형성된다. 텅스텐 산화물이 형성됨으로써, 후에 소자 형성층(250)을 다른 기판에 전재(轉載)할 때, 기판(260)을 분리하기 쉽게 된다. 제1 층(261a)은 소자 형성층(250)을 제조하고 있는 동안 제2 층(261b)의 밀착성을 유지하기 위한 층이다.
제2 층(261b)에는, 텅스텐(W) 외에, 몰리브덴(Mo), 티탄(Ti), 탄탈(Ta), 니오브(Nb), 니켈(Ni), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir)의 금속막이나, 이들 금속의 화합물이 바람직하다. 또한, 제2 층(261b)의 두께는 20 nm 이상 40 nm 이하로 할 수 있다.
도 8(B)에 나타내는 바와 같이, 박리층(261) 위에 2층 구조의 하지 절연층(249)을 형성한다. 제1 층(249a)으로서, 플라즈마 CVD 장치에 의해 원료 가스에 SiH4, N2O, NH3, H2를 사용하여 산화질화규소(SiOxNy, x＜y)을 50 nm의 두께로 형성한다. 제1 층(249a)의 질소의 조성비가 40% 이상이 되도록 하여 배리어성을 높였다. 제2 층(249b)은, 플라즈마 CVD 장치에 의해 SiH4, N2O를 원료 가스로 사용하여, 산화질화규소(SiOxNy, x＞y)을 100 nm의 두께로 성막한다. 제2 층(249b)의 질소의 조성비는 0.5% 이하로 한다.
도 8(C)에 나타내는 바와 같이, 하지 절연층(249) 위에 결정성 규소막(271)을 형성한다. 결정성 규소막(271)은 다음의 방법으로 제조한다. 플라즈마 CVD 장치에 의해, 원료 가스에 SiH4 및 H2를 사용하여 두께 66 nm의 비정질 규소막을 형성한다. 이 비정질 규소막에 레이저를 조사하여 결정화시킴으로써 결정성 규소막(271)으로 한다. 레이저 조사 방법의 일례를 나타낸다. LD 여기의 YVO4 레이저의 제2 고조파(파장 532 nm)를 조사한다. 특별히 제2 고조파에 한정할 필요는 없지만, 제2 고조파는 에너지 효율의 점에서 3차 이상의 고차의 고조파보다 우수하다. 조사면에서, 광학계에 의해 빔의 형상이 길이 500 ㎛, 폭 20 ㎛ 정도의 선 형상이 되도록, 그리고, 그의 강도가 10∼20 W가 되도록 한다. 또한, 빔을 기판에 대하여 상대적으로 10∼50 cm/sec의 속도로 이동시킨다.
도 8(D)에 나타내는 바와 같이, 결정성 규소막(271)에 p형 불순물을 첨가한다. 여기서는, 이온 도핑 장치에서, 도핑 가스에 수소로 희석한 디보란(B2H6)을 사용하여 붕소를 결정성 규소막(271)의 전체에 첨가한다. 비정질 규소를 결정화한 결정성 규소는 짝짓지 않은 결합을 가지기 때문에, 이상적인 진성 실리콘이 아니고, 약한 n형의 도전성을 나타낸다. 따라서, p형 불순물을 미량 첨가함으로써, 결정성 규소막(271)이 진성 실리콘이 되도록 하는 효과가 있다. 도 8(D)의 공정은 필요에 따라 행하면 좋다.
도 8(E)에 나타내는 바와 같이, 결정성 규소막(271)을 소자마다 분할하여, 반도체층(272∼276)을 형성한다. 반도체층(272)에 메모리 셀의 다이오드가 형성된다. 반도체층(273∼275)은 각각, TFT의 채널 형성 영역, 소스 영역 및 드레인 영역이 형성된다. 반도체층(276)은 MIS형 콘덴서의 전극을 구성한다. 결정성 규소막(271)을 가공하는 방법의 일례를 나타낸다. 포토리소그래피 공정에 의해 레지스트를 결정성 규소막(271) 위에 형성하고, 레지스트를 마스크로 하여, 건식 에칭 장치에 의해, 에칭제로 SF6, O2를 사용하여 결정성 규소막(271)을 에칭함으로써, 소정의 형상의 반도체층(272∼276)을 형성한다.
도 9(A)에 나타내는 바와 같이, 포토리소그래피 공정에 의해 레지스트(R31)를 형성하고, n채널형 TFT의 반도체층(274, 275)에 p형 불순물을 미량 첨가한다. 여기서는, 도핑 가스에 수소로 희석한 디보란(B2H6)을 사용하고, 이온 도핑 장치에 의해 반도체층(274, 275)에 붕소를 도핑한다. 도핑이 종료되면 레지스트(R31)를 제거한다.
도 9(A)의 공정은, n채널형 TFT의 스레시홀드 전압이 부(負)의 전압으로 되지 않도록 하는 것을 목적으로 한다. n채널형 TFT의 반도체층(274, 275)에 5×1015 atoms/cm3 이상 1×1017 atoms/cm3 이하의 농도로 붕소를 첨가하면 좋다. 도 9(A)의 공정은 필요에 따라 행하면 좋다. 또한, 메모리 셀의 반도체층(272)에 p형 불순물을 첨가하여도 좋다.
도 9(B)에 나타내는 바와 같이, 기판(260) 전체에 절연막(277)을 형성한다. 이 절연막(277)은 TFT의 게이트 절연막, 콘덴서의 유전체가 된다. 여기서는, 플라즈마 CVD 장치에 의해, 원료 가스에 SiH4, N2O를 사용하여 산화질화규소막(SiOxNy, x＞y)을 20∼40 nm 정도의 두께로 형성한다.
도 9(C)에 나타내는 바와 같이, 포토리소그래피 공정에 의해 레지스트(R32)를 형성하고, 메모리 셀의 반도체층(272) 및 콘덴서의 반도체층(276)에 n형 불순물을 첨가한다. 이 공정에 의해, 반도체층(272)의 n형 불순물 영역과 콘덴서의 한쪽 전극으로서 기능하는 n형 불순물 영역의 n형 불순물의 농도가 결정된다. 도핑 가스에 수소로 희석한 포스핀(PH3)을 사용하여, 이온 도핑 장치에 의해 반도체층(272, 276)에 인을 도핑한다. 따라서, 반도체층(272) 전체가 n형 불순물 영역(278)이 되고, 반도체층(276) 전체가 n형 불순물 영역(279)이 된다. 도핑 공정이 종료되면, 레지스트(R32)를 제거한다.
도 9(D)에 나타내는 바와 같이, 절연막(277) 위에 도전막(281)을 형성한다. 이 도전막(281)은 TFT의 게이트 전극 등을 구성한다. 여기서는, 도전막(281)을 2층의 다층 구조로 한다. 제1 층은 두께 30 nm의 탄탈 질화물(TaN), 제2 층은 두께 370 nm의 텅스텐(W)으로 한다. 탄탈 질화물, 텅스텐은 각각 스퍼터링 장치로 성막한다.
도전막(281) 위에 포토리소그래피 공정에 의해 레지스트를 형성하고, 에칭 장치에 의해 도전막(281)을 에칭하여, 도 10(A)에 나타내는 바와 같이, 제1 도전막(283∼286)을 반도체층(273∼275, 279) 위에 형성한다. 제1 도전막(283∼286)은 TFT의 게이트 전극 또는 게이트 배선이 된다. 고내압형의 n채널형 TFT에서는, 다른 TFT보다 게이트폭(채널 길이)이 넓게 되도록 도전막(285)을 형성하고 있다. 제1 도전막(286)은 콘덴서의 한쪽 전극을 구성한다.
도전막(281)은 건식 에칭법에 의해 에칭된다. 에칭 장치에 ICP(Inductively Coupled Plasma : 유도 결합형 플라즈마) 에칭 장치를 사용한다. 에칭제로서는, 처음에 텅스텐을 에칭하기 위해 Cl2, SF6, O2의 혼합 가스를 사용하고, 다음에, 처리실에 도입하는 에칭제를 Cl2 가스만으로 변경하여, 탄탈 질화물을 에칭한다.
도 10(B)에 나타내는 바와 같이, 포토리소그래피 공정에 의해 레지스트(R33)를 형성한다. n채널형 TFT의 반도체층(274, 275)에 n형 불순물을 첨가한다. 제1 도전막(284)이 마스크가 되어 반도체층(274)에 n형 저농도 불순물 영역(288, 289)이 자기정합적으로 형성되고, 제1 도전막(285)이 마스크가 되어 반도체층(275)에 n형 저농도 불순물 영역(290, 291)이 자기정합적으로 형성된다. 본 실시형태에서는, 수소로 희석한 포스핀(PH3)을 도핑 가스에 사용하고, 이온 도핑 장치에 의해 반도체층(274, 275)에 인을 첨가한다. 도 10(B)의 공정은, n채널형 TFT에 LDD 영역을 형성하기 위한 공정이다. n형 저농도 불순물 영역(288, 289)의 n형 불순물이 1×1016 atoms/cm3 이상 5×1018 atoms/cm3 이하의 범위로 포함되게 한다.
도 10(C)에 나타내는 바와 같이, 포토리소그래피 공정에 의해 레지스트(R34)를 형성한다. 메모리 셀의 반도체층(278), 및 p채널형 TFT의 반도체층(273)에 p형 불순물을 첨가한다. 반도체층(278)은, n형 불순물 영역(278n)으로서 남는 부분이 레지스트(R34)로 덮여 있기 때문에, 노출하고 있는 영역(278p)이 p형 불순물 영역이 된다. 이 불순물 첨가 공정에 의해, 반도체층(278)에는, pn접합을 구성하는 n형 불순물 영역(278n)과 p형 불순물 영역(278p)이 형성된다. 반도체층(278)은 이미 n형 불순물 영역(278)으로 되어 있기 때문에, 영역(278p)이 p형의 도전성을 나타내도록, 이미 첨가되어 있는 n형 불순물보다 고농도로 p형 불순물을 첨가한다.
제1 도전막(283)이 마스크가 되어 반도체층(273)에 p형 고농도 불순물 영역(273a, 273b)이 자기정합적으로 형성된다. 또한, 제1 도전막(283)으로 덮여 있는 영역(273c)이 채널 형성 영역으로서 자기정합적으로 형성된다.
p형 불순물 영역의 첨가는 도핑 가스에 수소로 희석한 디보란(B2H6)을 사용하여, 이온 도핑 장치에 의해 반도체층(274, 275)에 붕소를 도핑한다. 도핑이 종료하면 레지스트(R34)를 제거한다.
도 10(D)에 나타내는 바와 같이, 제1 도전막(283∼286)의 주위에 절연층(293∼296)을 형성한다. 이 절연층(293∼296)은 사이드월 또는 측벽이라 불리는 것이다. 먼저, 원료 가스에 SiH4, N2O를 사용하여, 플라즈마 CVD 장치에 의해 산화질화규소막(SiOxNy, x＞y)을 100 nm의 두께로 형성한다. 다음에, 원료 가스에 SiH4, N2O를 사용하여, LPCVD 장치에 의해 산화규소막을 200 nm의 두께로 형성한다. 포토리소그래피 공정에 의해 레지스트를 형성한다. 이 레지스트를 사용하여, 먼저, 상층의 산화규소막을 버퍼 불산으로 습식 에칭 처리한다. 다음에, 레지스트를 제거하고, 하층의 질화산화규소막에 건식 에칭 처리를 함으로써, 절연층(293∼296)이 형성된다. 이 일련의 공정으로, 산화질화규소으로 이루어지는 절연막(277)도 에칭되고, 절연막(277)은 제1 도전막(283∼286)과 절연층(293∼296)의 하부만 남는다.
도 11(A)에 나타내는 바와 같이, 포토리소그래피 공정에 의해 레지스트(R35)를 형성한다. n채널형 TFT의 반도체층(274, 275)과 콘덴서의 반도체층에 n형 불순물을 첨가하여, n형 고농도 불순물 영역을 형성한다. 반도체층(274)은 제1 도전막(284), 절연층(294)이 마스크가 되어, n형 저농도 불순물 영역(288, 289)(도 10(B) 참조)에 n형 불순물이 더 첨가되어, n형 고농도 불순물 영역(274a, 274b)이 자기정합적으로 형성된다. 제1 도전막(284)과 겹치는 영역(274c)이 채널 형성 영역으로서 자기정합적으로 확정된다. 또한, n형 저농도 불순물 영역(288, 289)에서 절연층(294)과 겹치는 영역(274e, 274d)은 그대로 n형 저농도 불순물 영역으로서 확정된다.
반도체층(275)도 반도체층(274)과 마찬가지로, n형 고농도 불순물 영역(275a, 275b), 채널 형성 영역(275c), n형 저농도 불순물 영역(275e, 275d)이 형성된다.
이때, 반도체층(279) 전체에는 n형 불순물 영역이 형성되어 있다(도 9(C) 참조). 제1 도전막(286) 및 절연층(296)이 마스크가 되어, n형 불순물 영역(279)에 n형 불순물이 더 첨가되어, n형 고농도 불순물 영역(279a, 279b)이 자기정합적으로 형성된다. 반도체층(279)의 제1 도전막(286) 및 절연층(296)과 겹치는 영역이 n형 불순물 영역(279c)으로서 확정된다.
n형 불순물의 첨가 공정은, 상술한 바와 같이, 이온 도핑 장치를 사용하고, 도핑 가스에 수소로 희석한 포스핀(PH3)을 사용하면 좋다. n채널형 TFT의 n형 고농도 불순물 영역(274a, 274b, 275a, 275b)에는, 인의 농도가 1×1020 atoms/cm3 이상 2×1021 atoms/cm3 이하의 범위가 되도록, 인이 도핑된다.
상술한 바와 같이, 본 실시형태에서는, 박막트랜지스터 및 콘덴서의 반도체막에 불순물을 첨가하는 일련의 공정에서, 메모리 셀의 n형 불순물 영역(278n) 및 p형 불순물 영역(278p)이 형성된다. 본 실시형태에서는, n형 불순물 영역(278n)과 콘덴서의 n형 불순물 영역(279c)은 n형 불순물 및 p형 불순물의 농도가 같게 된다. 따라서, 같은 시트 저항을 나타내게 된다. p형 불순물 영역(278p)은, p채널형 박막트랜지스터의 p형 고농도 불순물 영역(273a, 273b)과 p형 불순물의 농도가 같게 되지만, n형 불순물의 농도는 높다. 또한, p형 불순물 영역(278p)은, 콘덴서의 n형 불순물 영역(279c)과 n형 불순물의 농도가 같게 된다.
레지스트(R35)를 제거하고, 도 11(B)에 나타내는 바와 같이, 캡 절연막(298)을 형성한다. 캡 절연막(298)으로서, 플라즈마 CVD 장치에 의해, 산화질화규소막(SiOxNy, x＞y)을 50 nm의 두께로 형성한다. 산화질화규소막의 원료 가스에는, SiH4, N2O를 사용한다. 캡 절연막(298)을 성막한 후, 질소 분위기 중에서 550℃의 가열 처리를 행하여, 반도체층(273∼275, 278∼279)에 첨가한 n형 불순물 및 p형 불순물을 활성화한다.
도 11(C)에 나타내는 바와 같이, 제1 층간절연막(299, 300)을 형성한다. 첫번째 층의 제1 층간절연막(299)으로서, 플라즈마 CVD 장치에 의해 원료 가스에 SiH4, N2O를 사용하여, 산화질화규소(SiOxNy, x＜y)을 100 nm의 두께로 형성한다. 두번째 층의 제1 층간절연막(300)에는, 플라즈마 CVD 장치에 의해 원료 가스에 SiH4, N2O, NH3, H2를 사용하여, 산화질화규소(SiOxNy, x＞y)을 600 nm의 두께로 형성한다.
포토리소그래피 공정과 건식 에칭 공정에 의해, 제1 층간절연막(299, 300) 및 캡 절연막(298)을 제거하여, 콘택트 홀을 형성한다. 제1 층간절연막(300) 위에 도전막을 형성한다. 여기서는, 도전막을 4층 구조로 한다. 밑에서부터, 두께 60 nm의 Ti, 40 nm의 TiN, 500 nm의 순(純)알루미늄, 100 nm의 TiN의 순으로 적층한다. 각각의 층은 스퍼터링 장치로 성막한다. 포토리소그래피 공정과 건식 에칭 공정에 의해 도전막을 소정의 형상으로 가공하여, 제2 도전막(301∼314)을 형성한다.
또한, 제2 도전막과 제1 도전막이 접속되는 것을 설명하기 위하여, 도면에서는, 제2 도전막과 제1 도전막이 반도체층 위에서 접속하도록 나타내고 있지만, 실제로는, 제2 도전막과 제1 도전막과의 콘택트 부분은 반도체층 위를 피하여 형성되어 있다.
메모리 셀의 제2 도전막(301)은 워드선을 형성한다. 제2 도전막(302)은 다이오드와 기억 소자를 접속하기 위한 전극이고, 메모리 셀마다 분할되어 있다. 제2 도전막(312)에 의해 n형 고농도 불순물 영역(279a, 279b)들이 접속되어 있다. 따라서, n형 불순물 영역(279c), 절연막(277), 제1 도전막(296)으로 이루어지는 적층 구조의 MIS형 콘덴서가 형성된다. 제2 도전막(314)은 집적회로부(240)의 단자이고, 안테나(210)가 접속된다.
계속하여, 실시형태 1과 같은 공정을 거침으로써, 도 7에 나타내는 바와 같은 반도체장치를 얻을 수 있다. 즉, 제2 도전막(301∼315) 위에 절연층(762)이 형성되고, 이 절연층(762) 위에 콘택트 홀을 통하여 도전층(764, 765)이 형성되고, 이 도전층(764, 765) 위에 절연층(766)이 형성되고, 이 절연층(766) 및 도전층(764)의 일부를 덮도록 유기 화합물을 함유하는 층(787)이 형성되고, 이 유기 화합물을 함유하는 층(787) 위에 도전층(771)이 형성되고, 이 도전층(765) 위에 안테나로서 기능하는 도전층(786)이 형성되고, 도전층(771) 및 도전층(786) 위에 절연막(772)이 형성된 구조를 얻을 수 있다.
또한, 콘덴서의 반도체층(276)의 불순물 영역을 n형으로 하였지만, p형으로할 수도 있다. 이 경우, 도 9(C)의 공정에서 p형의 불순물 영역을 첨가한다. 도 9(C)의 공정에서 메모리 셀의 반도체층(278) 전체가 p형 불순물 영역으로 된다. 따라서, 도 10(C)의 공정에서, 반도체층(278)에 p형 불순물을 첨가하지 않는다. 그리고, 도 11(A)의 공정에서 반도체층(278)의 소정의 영역에 n형 불순물을 첨가한다.
본 발명의 반도체장치는, 적어도 한쪽 면을 수지에 의해 덮고 있기 때문에, 수지 층의 하층의 기억 소자부나 소자 형성층을 먼지 등으로부터 보호하고, 또한, 반도체장치의 기계적 강도를 유지하는 것이 가능하다. 또한, 본 발명의 반도체장치에서, 적어도 한쪽 면을 덮는 기판으로서 수지 층을 사용하기 때문에, 얇고 만곡하기 쉬운 반도체장치를 제공하는 것이 가능하게 된다. 또한, 안테나로서 기능하는 도전층의 막 두께에 대한 이 도전층을 덮지 않는 부분의 절연층의 막 두께의 비의 값은 적어도 1.2 이상이고, 이 도전층의 막 두께에 대한 이 도전층 위의 절연층의 막 두께의 비의 값은 적어도 0.2 이상이 되도록, 이 도전층 위에 절연층을 형성하기 때문에, 이 절연층의 표면은 반도체장치의 제조 공정에서 소자 형성층에의 손상을 저감하는데 충분한 평탄성을 가지고, 또한, 기억 소자부나 소자 형성층을 보호하기 위해 충분한 기계적 강도를 가지는 반도체장치를 얻는 것이 가능하게 된다. 또한, 본 발명의 반도체장치는, 반도체장치의 측면에서 도전막이 노출하지 않고, TFT나 도전막을 덮는 절연막이 노출하도록 형성하여도 좋다. 그것에 의해, 안테나로서 기능하는 도전막을 덮는 절연층만으로 TFT 등의 소자나 안테나를 먼지 등으로부터 보호할 수가 있어, 열화하기 어려운 반도체장치를 제공하는 것이 가능하게 된다. 또한, 본 발명의 반도체장치에서 소자 형성층측을 덮는 기판으로서 제조 공정에서 표면에 지지체를 가지는 기판을 사용하기 때문에, 2 ㎛ 이상 20 ㎛ 이하 정도의 기판을 용이하게 취급할 수가 있다. 따라서, 얇고 만곡하기 쉬운 반도체장치를 용이하게 제조하는 것이 가능하게 된다.
또한, 본 실시형태의 반도체장치는, 메모리 셀에 pn 접합을 형성함으로써, 유기 재료를 사용한 기억 소자부에 제조 시 이외에도 데이터를 기입하는 것이 가능하게 된다. 따라서, 본 실시형태에 나타낸 반도체장치를 무선 칩과 같은 고부가가치의 반도체장치에 적용한 경우에 저가격화가 가능하게 된다.
또한, 본 실시형태에서 나타낸 메모리 셀의 pn 접합은, 메모리 셀을 제어하는 논리 회로의 박막트랜지스터와 동시에 형성할 수 있을 뿐만 아니라, 박막트랜지스터의 제조 공정에 특수한 공정을 추가하는 일 없이 제조할 수 있다. 따라서, 박막트랜지스터를 제조하기 위한 종래의 자산을 그대로 사용할 수 있기 때문에, 공업상, 매우 유용하다.
[실시형태 3]
본 실시형태에서는, 본 발명의 반도체장치를 비접촉으로 데이터의 입출력이 가능한 반도체장치에 적용한 예에 관하여 도면을 참조하여 설명한다. 또한, 비접촉으로 데이터의 입출력이 가능한 반도체장치는 이용 형태에 따라서는, RFID(Radio Frequency Identification), ID 태그, IC 태그, IC 칩, RF(Radio Frequency) 태그, 무선 태그, 전자 태그 또는 무선 칩이라고도 불린다.
도 12는 본 실시형태에서의 반도체장치의 구성예를 나타내는 블록도이다. 반도체장치(200)는 비접촉으로 데이터를 교신하기 위한 안테나(210)를 가진다. 또한, 안테나에 의해 수신된 신호를 처리하여 송신하기 위한 신호를 안테나에 공급하는 신호 처리 회로로서, 공진 회로(212), 전원 회로(213), 리셋 회로(214), 클록 발생 회로(215), 데이터 복조 회로(216), 데이터 변조 회로(217), 다른 회로의 제어를 행하는 제어 회로(220), 및 메모리부(230)를 가지고 있다.
공진 회로(212)는 콘덴서와 코일이 병렬 접속된 회로이고, 안테나(210)로부터 신호를 수신하고, 데이터 변조 회로(217)로부터 수신한 신호를 안테나(210)로부터 출력하는 회로이다. 전원 회로(213)는 수신 신호로부터 전원 전위를 생성하는 회로이다. 리셋 회로(214)는 리셋 신호를 생성하는 회로이다. 클록 발생 회로(215)는 안테나(210)로부터 입력된 수신 신호를 기본으로 각종 클록 신호를 생성하는 회로이다. 데이터 복조 회로(216)는 수신 신호를 복조하여 제어 회로(220)에 출력하는 회로이다. 데이터 변조 회로(217)는 제어 회로(220)로부터 수신한 신호를 변조하는 회로이다.
메모리부(230)는, 예를 들어, 도 13(A)에 나타내는 바와 같은 구성을 취할 수 있다. 본 실시형태에서 나타내는 메모리부(230)는, 기판(10) 위에, 메모리 셀이 매트릭스 형상으로 배치된 메모리 셀 어레이(11), 디코더(12, 13), 셀렉터(14), 판독/기입 회로(15)를 가진다. 메모리 셀 어레이(11)는, n행×m열의 메모리 셀이 배치되어 있고, 디코더(13)는 N개의 워드선(Wh)(h = 1, 2, ‥‥, n)에 의해 메모리 셀 어레이(11)와 접속되고, 셀렉터(14)는 m개의 비트선(Bk)(k = 1, 2,‥‥, m)에 의해 메모리 셀 어레이(11)에 접속되어 있다. 또한, 도 13(A)에 나타낸 메모리부의 구성은 어디까지나 일례이고, 기판(10) 위에 센스 증폭기, 출력 회로, 버퍼 등의 다른 회로를 가지고 있어도 좋다.
도 13(B)에, 메모리 셀 어레이(11)에 배치된 메모리 셀(MC)의 등가회로도의 일례를 나타낸다. 도 13(B)에는, 3행×3열의 메모리 셀(MC)이 도시되어 있다. 본 실시형태에서, 각 메모리 셀(MC)은 기억 소자부(MD)와, 기억 소자부(MD)에 직렬로 접속된 다이오드(DI)를 가지는 구성으로 한다. 기억 소자부(MD)는 비트선(Bk)에 접속되고, 다이오드(DI)는 워드선(Wh)에 접속되어 있다. 또한, 다이오드(DI)는 반대방향으로 접속될 수 있다. 즉, 도 13(B)에 나타내는 단자와 반대측의 단자에 의해 기억 소자부(MD)에 접속될 수 있다. 또한, 비트선(B)과 워드선(W)의 관계를 바꾸어도 좋다. 또한, 메모리부(230)의 구성은 도 13에 나타내는 것에 한정되는 것은 아니다.
제어 회로(220)로서는, 예를 들어, 코드 추출 회로(221), 코드 판정 회로(222), CRC 판정 회로(223) 및 출력 유닛 회로(224)가 제공되어 있다. 또한, 코드 추출 회로(221)는 제어 회로(220)로 보내져 온 명령에 포함되는 복수의 코드를 각각 추출하는 회로이고, 코드 판정 회로(222)는 추출된 코드와 레퍼런스에 상당하는 코드를 비교하여 명령의 내용을 판정하는 회로이고, CRC 판정 회로(223)는 판정된 코드에 기초하여 송신 에러 등의 유무를 검출하는 회로이다.
다음에, 반도체장치(200)의 동작의 일례에 대하여 설명한다. 안테나(210)에 의해 무선 신호가 수신되면, 무선 신호는 공진 회로(212)를 거쳐 전원 회로(213)로 보내지고, 고전원 전위(이하, VDD라고 기재한다)가 생성된다. VDD는 반도체장치(200)가 가지는 각 회로에 공급된다. 또한, 공진 회로(212)를 거쳐 데이터 복조 회로(216)로 보내진 신호는 복조된다(이하, 복조 신호). 또한, 공진 회로(212)를 거쳐 리셋 회로(214) 및 클록 발생 회로(215)를 통과한 신호 및 복조 신호는 제어 회로(220)로 보내진다. 제어 회로(220)로 보내진 신호는 코드 추출 회로(221), 코드 판정 회로(222) 및 CRC 판정 회로(223) 등에 의해 해석된다. 그리고, 해석된 신호에 따라, 메모리부(230) 내에 기억되어 있는 반도체장치의 정보가 출력된다. 출력된 반도체장치의 정보는 출력 유닛 회로(224)를 통하여 부호화된다. 또한, 부호화된 반도체장치(200)의 정보는 데이터 변조 회로(217)를 통과하여, 안테나(210)에 의해 무선 신호에 실려 송신된다. 또한, 반도체장치(200)를 구성하는 복수의 회로에 있어서는, 저전원 전위(이하, VSS)는 공통이고, VSS는 GND로 할 수 있다.
이와 같이, 리더/라이터로부터 반도체장치(200)에 신호를 보내고, 이 반도체장치(200)로부터 보내져 온 신호를 리더/라이터로 수신함으로써, 반도체장치의 데이터를 읽어내는 것이 가능하게 된다.
반도체장치(200)는, 전원(배터리)을 탑재하지 않고 전자파에 의해 각 회로에의 전원 전압의 공급을 행하는 구조로 할 수 있다. 전원(배터리)을 탑재하여, 전자파와 전원(배터리)에 의해 각 회로에 전원 전압을 공급하는 구조로 할 수도 있다.
다음에, 비접촉으로 데이터의 입출력이 가능한 반도체장치의 사용 형태의 일례에 대하여 도 14를 사용하여 설명한다. 표시부(321)를 포함하는 휴대형 단말기의 측면에는 리더/라이터(320)가 설치되고, 물품(322)의 측면에는 RFID 태그(323)이 설치된다(도 14(A)). 물품(322)이 포함하는 RFID 태그(323)에 리더/라이터(320)를 보유시키면, 표시부(321)에 물품의 원재료나 원산지, 생산 공정마다의 검사 결과나 유통 과정의 이력 등, 상품의 설명 등의 상품에 관한 정보가 표시된다. 또한, 상품(326)을 컨베이어 벨트에 의해 반송할 때, 리더/라이터(320)와, 상품(326)에 설치된 RFID 태그(325)를 사용하여, 이 상품(326)의 검품을 행할 수가 있다(도 14(C)). 이와 같이, 시스템에 RFID 태그를 활용함으로써, 정보의 취득을 간단하게 행할 수가 있어 고기능화와 고부가가치화를 실현한다.
상기 실시형태에서 나타낸 반도체장치를 비접촉으로 데이터의 입출력이 가능한 반도체장치에 사용함으로써, 보다 박형의 비접촉으로 데이터의 입출력이 가능한 반도체장치를 용이하게 제조하는 것이 가능하다.
[실시형태 4]
본 발명의 반도체장치는, 예를 들어, 지폐, 경화, 유가증권류, 증서류, 무기명 채권류, 포장용 용기류, 서적류, 기록 매체, 신변용품, 탈 것류, 식품류, 의류, 보건용품류, 생활용품류, 약품류 및 전자기기 등에 설치하여 사용할 수 있다. 이들 예에 관하여 도 15 및 도 16을 사용하여 설명한다.
도 15(A)는, 본 발명에 관한 ID 라벨의 완성품의 상태의 일례이다. 라벨 대지(세퍼레이트지)(118) 위에, IC 칩(110)을 내장한 복수의 ID 라벨(20)이 형성되어 있다. ID 라벨(20)은 박스(119) 내에 수납되어 있다. 또한, ID 라벨 위에는, 그 상품이나 서비스에 관한 정보(상품명, 브랜드, 상표, 상표권자, 판매자, 제조자 등)가 기재되어 있고, 한편, 내장되어 있는 IC 칩에는, 그 상품(또는 상품의 종류) 고유의 ID 넘버가 부여 되어 있어, 위조나 상표권, 특허권 등의 지적재산권 침해, 부정 경쟁 등의 불법 행위를 용이하게 파악할 수 있다. 또한, IC 칩 내에는, 상품의 용기나 라벨에 명기할 수 없는 다대한 정보, 예를 들어, 상품의 산지, 판매지, 품질, 원재료, 효능, 용도, 수량, 형상, 가격, 생산 방법, 사용 방법, 생산 시기, 사용 시기, 유통기한, 취급 설명, 상품에 관한 지적 재산 정보 등을 입력해 둘 수가 있어, 거래자나 소비자는 간이한 리더에 의해, 그들의 정보에 액세스할 수 있다. 또한, 생산자측으로부터는 용이하게 재기입, 소거 등도 가능하지만, 거래자, 소비자측으로부터는 재기입, 소거 등을 할 수 없는 구조로 되어 있다.
도 15(B)는 IC 칩을 내장한 ID 태그(120)를 나타내고 있다. ID 태그를 상품에 부착함으로써, 상품 관리가 용이하게 된다. 예를 들어, 상품이 도난된 경우에, 상품의 경로를 추적함으로써, 그 범인을 신속하게 파악할 수 있다. 이와 같이, ID 태그를 구비함으로써, 소위 트레이서빌리티(traceablity : 복잡화한 제조, 유통의 각 단계에서 문제가 생겼을 때, 경로를 거슬러 올라감으로써, 그 원인을 신속히 파악할 수 있는 태세를 갖추는 것)가 우수한 상품을 유통시킬 수 있다.
도 15(C)는 본 발명에 관한 ID 카드(41)의 완성품의 상태의 일례이다. 상기 ID 카드로서는, 현금 카드, 신용 카드, 선불 카드, 전자 승차권, 전자 머니, 전화 카드, 회원 카드 등의 모든 카드류가 포함된다.
도 15(D)는 본 발명에 관한 무기명 채권(122)의 완성품의 상태의 일례이다. 상기 무기명 채권류에는, 우표, 표, 티켓, 입장권, 상품권, 도서권, 문구권, 맥주권, 식권, 각종 상품권, 각종 서비스권 등이 포함되지만, 물론 이들에 한정되는 것은 아니다. 또한, 무기명 채권에 한정되지 않고 수표, 증권, 약속어음 등의 유가증권류, 운전 면허증, 주민등록증 등의 증서류 등에 형성할 수도 있다.
도 15(E)는 IC 칩(110)을 내장한 상품을 포장하기 위한 포장용 필름류(127)를 나타내고 있다. 포장용 필름류(127)는, 예를 들어, 하층 필름 위에 IC 칩을 임의로 뿌리고, 상층 필름으로 덮음으로써 제조할 수 있다. 포장용 필름류(127)는 박스(129)에 수납되어 있고, 소망의 양만큼 커터(128)로 잘라내어 사용할 수 있다. 또한, 포장용 필름류(127)로서의 소재는 특별히 제한되지 않는다. 예를 들어, 박막 수지, 알루미늄 포일, 종이 등을 사용할 수 있다.
도 16(A) 및 도 16(B)는 본 발명에 관한 ID 라벨(20)을 부착한 서적(123), 패트병(124)을 나타내고 있다. 물론, 이것들에 한정되지 않고, 도시락 등의 포장지 등의 포장용 용기류, DVD 소프트웨어, 비디오 테이프 등의 기록 매체, 자전거 등의 차량, 선박 등의 탈 것류, 가방, 안경 등의 신변용품, 식료품, 음료 등의 식품류, 의복, 신발 등의 의류, 의료 기구, 건강 기구 등의 보건용품류, 가구, 조명기구 등의 생활용품류, 의약품, 농약 등의 약품류, 액정 표시장치, EL 표시장치, 텔레비전 장치(텔레비전 수상기, 박형 TV 수상기), 휴대 전화기 등의 전자기기 등 다양한 물품에 제공할 수 있다. 본 발명에 사용되는 IC 칩은 매우 얇기 때문에, 상기 서적 등의 물품에 박막 집적회로를 탑재하여도, 기능 및 디자인성을 해치는 일이 없다. 또한, 비접촉형 박막 집적회로 장치의 경우, 안테나를 칩과 일체로 형성할 수 있어, 곡면을 가지는 상품에 직접 전사(轉寫)하는 것이 용이하게 된다.
도 16(C)는 과일류(131)의 신선 식품에 직접 ID 라벨(20)을 부착한 상태를 나타내고 있다. 또한, 도 16(D)는 포장용 필름류에 의해 야채류(130)의 신선 식품을 포장한 일례를 나타내고 있다. 또한, ID 라벨을 상품에 부착한 경우, 벗겨질 가능성이 있지만, 포장용 필름류에 의해 상품을 둘러싼 경우, 포장용 필름류를 벗기는 것은 곤란하기 때문에, 방범 대책 상 다소의 메리트는 있다.
지폐, 경화, 유가증권류, 증서류, 무기명 채권류 등에 RFID를 제공함으로써, 위조를 방지할 수 있다. 또한, 포장용 용기류, 서적류, 기록 매체 등, 신변용품, 식품류, 생활용품류, 전자기기 등에 RFID를 제공함으로써, 검품 시스템이나 대여점의 시스템 등의 효율화를 도모할 수 있다. 탈 것류, 보건용품류, 약품류 등에 RFID를 제공함으로써, 위조나 도난의 방지, 약품류라면 약의 오용을 방지할 수 있다. RFID의 설치 방법으로서는, 물품의 표면에 붙이거나 물품에 묻거나 하여 설치한다. 예를 들어, 책이라면 종이에 묻거나 유기 수지로 된 패키지라면 이 유기 수지에 묻거나 하면 좋다.
이와 같이, 포장용 용기류, 기록 매체, 신변용품, 식품류, 의류, 생활용품류, 전자기기 등에 RFID를 제공함으로써, 검품 시스템이나 대여점의 시스템 등의 효율화를 도모할 수 있다. 또한 탈 것류에 RFID를 제공함으로써, 위조나 도난을 방지할 수 있다. 또한, 본 발명의 반도체장치는 얇기 때문에, 동물 등의 생물에 용이하게 묻는 것이 가능하고, 개개의 생물의 식별을 용이하게 행할 수가 있다. 예를 들어, 가축 등의 생물에 RFID를 묻음으로써, 태어난 해나 성별 또는 종류 등을 용이하게 식별하는 것이 가능하게 된다.
이상과 같이, 본 발명의 반도체장치는 물품이라면, 어떠한 것에도 제공하여 사용할 수 있다. 본 발명의 반도체장치는, 보다 얇고 만곡하기 쉽기 때문에, 물품에 붙였을 때 위화감을 느끼지 않고 사용할 수가 있다. 또한, 본 실시형태는 다른 실시형태 및 실시예와 자유롭게 조합하여 행할 수가 있다.

Claims (14)

  1. 반도체장치로서,
    가요성 기판;
    상기 가요성 기판 위의 소자 형성층;
    상기 소자 형성층 위의, 상기 소자 형성층에 전기적으로 접속된 도전층;
    상기 도전층 상의 안테나;
    상기 도전층을 노출시키는 개구부를 포함하고, 상기 소자 형성층 위에 있는 절연층; 및
    상기 소자 형성층, 상기 절연층, 및 상기 안테나 위의 보호막을 포함하고,
    상기 소자 형성층은 복수의 회로를 포함하고,
    전자파가 상기 복수의 회로 각각에 전원 전압을 공급하고,
    상기 안테나의 두께에 대한, 상기 안테나를 덮지 않는 부분에서의 상기 보호막의 두께 비의 값은 적어도 1.2인, 반도체장치.
  2. 반도체장치로서,
    가요성 기판;
    상기 가요성 기판 위의 소자 형성층;
    상기 소자 형성층 위의, 상기 소자 형성층에 전기적으로 접속된 도전층;
    상기 도전층 상의 안테나;
    상기 도전층을 노출시키는 개구부를 포함하고, 상기 소자 형성층 위에 있는 절연층;
    상기 절연층 위의 기억 소자부; 및
    상기 절연층, 상기 기억 소자부, 및 상기 안테나 위의 보호막을 포함하고,
    상기 소자 형성층은, 상기 기억 소자부에 데이터를 기입하고 상기 기억 소자부로부터 데이터를 읽어내기 위한 회로를 포함하고,
    상기 소자 형성층은 복수의 회로를 포함하고,
    전자파가 상기 복수의 회로 각각에 전원 전압을 공급하고,
    상기 안테나의 두께에 대한, 상기 안테나를 덮지 않는 부분에서의 상기 보호막의 두께 비의 값은 적어도 1.2인, 반도체장치.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 보호막은 에폭시 수지를 포함하는, 반도체장치.
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 가요성 기판은 2 ㎛∼20 ㎛의 두께를 가지는, 반도체장치.
  13. 제 1 항 또는 제 2 항에 있어서,
    상기 가요성 기판과 상기 소자 형성층 사이에 접착층이 제공되는, 반도체장치.
  14. 제 1 항 또는 제 2 항에 있어서,
    전자(電磁) 결합 방식, 전자 유도 방식 또는 마이크로파 방식에 의해 무선으로 신호를 전송하는, 반도체장치.
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