KR101823500B1 - 상변화 메모리 장치의 제조 방법 - Google Patents

상변화 메모리 장치의 제조 방법 Download PDF

Info

Publication number
KR101823500B1
KR101823500B1 KR1020110068279A KR20110068279A KR101823500B1 KR 101823500 B1 KR101823500 B1 KR 101823500B1 KR 1020110068279 A KR1020110068279 A KR 1020110068279A KR 20110068279 A KR20110068279 A KR 20110068279A KR 101823500 B1 KR101823500 B1 KR 101823500B1
Authority
KR
South Korea
Prior art keywords
phase change
material layer
change material
interlayer insulating
film
Prior art date
Application number
KR1020110068279A
Other languages
English (en)
Other versions
KR20130007759A (ko
Inventor
박정희
박순오
박정환
오진호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020110068279A priority Critical patent/KR101823500B1/ko
Priority to US13/543,905 priority patent/US8865558B2/en
Publication of KR20130007759A publication Critical patent/KR20130007759A/ko
Application granted granted Critical
Publication of KR101823500B1 publication Critical patent/KR101823500B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20Multistable switching devices, e.g. memristors
    • H10N70/231Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011Manufacture or treatment of multistable switching devices
    • H10N70/041Modification of switching materials after formation, e.g. doping
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011Manufacture or treatment of multistable switching devices
    • H10N70/061Shaping switching materials
    • H10N70/066Shaping switching materials by filling of openings, e.g. damascene method
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • H10N70/821Device geometry
    • H10N70/826Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • H10N70/881Switching materials
    • H10N70/882Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • H10N70/881Switching materials
    • H10N70/882Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828Tellurides, e.g. GeSbTe

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

상변화 물질층 패턴 형성 방법에서, 층간 절연막 내부에 형성된 개구를 부분적으로 매립하는 상변화 물질층을 형성한다. 상기 상변화 물질층 상에 플라즈마 처리를 수행함으로써 상기 상변화 물질층 표면에 형성되는 산화막을 제거한다. 상기 상변화 물질층이 상기 개구를 충분히 매립하도록 상기 상변화 물질층에 열처리 공정을 수행한다. 상기 상변화 물질층 패턴의 형성 방법은 매립 특성이 우수하다.

Description

상변화 메모리 장치의 제조 방법{METHOD OF MANUFACTURING A PHASE CHANGE MEMORY DEVICE}
본 발명은 상변화 메모리 장치의 제조 방법에 관한 것이다.
상변화 메모리 장치는 상변화 물질층을 구성하는 칼코겐(chalcogenide) 화합물의 상전이에 따른 비정질 상태와 결정 상태 사이의 저항의 차이를 이용하여 데이터를 저장한다. 예를 들면, 저항이 큰 비정질 상태로의 전환에 요구되는 리셋 전류(reset current)와 저항이 작은 결정 상태로 바꾸는 셋 전류(set current)는 기판 상에 형성된 트랜지스터 혹은 다이오드로부터 하부 전극을 거쳐 상변화 물질층으로 전달되어 상변화 물질층의 상변화를 유발한다. 비정질 상태에서는 높은 저항을, 결정질 상태에서는 낮은 저항을 갖는 상변화 물질의 상변화에 의해 정보를 저장한다.
상변화 물질층은 층간 절연막 내에 형성된 개구 속에 실린더 형상으로 형성되는데, 이때 상변화 물질층으로 사용되는 재료는 스텝 커버리지 특성이 좋지 않아 개구를 채우기 어려운 문제가 있다. 따라서, 상변화 물질층을 형성한 후 열처리하여 상기 상변화 물질층을 리플로우(reflow)시키는 공정을 통해 개구 내에 상변화 물질층을 형성하는 방법이 연구되고 있다.
본 발명의 일 목적은 매립 특성이 좋은 상변화 메모리 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 상변화 메모리 장치의 제조 방법에서, 층간 절연막 내부에 형성된 개구를 부분적으로 매립하는 상변화 물질층을 형성한다. 상기 상변화 물질층 상에 플라즈마 처리를 수행함으로써 상기 상변화 물질층 표면에 형성되는 산화막을 제거한다. 상기 상변화 물질층이 상기 개구를 충분히 매립하도록 상기 상변화 물질층에 열처리 공정을 수행한다.
예시적인 실시예들에 따르면, 상기 산화막을 제거한 후 상기 열처리 공정을 수행하기 전에 상기 상변화 물질층에 미치는 압력이 1E-7 torr 이하로 유지되어, 상기 상변화 물질층 상에 산화막 생성이 억제될 수 있다.
예시적인 실시예들에 따르면, 상기 산화막 제거 단계 및 상기 열처리 공정 수행 단계는 서로 다른 챔버에서 수행될 수 있다.
예시적인 실시예들에 따르면, 상기 산화막 제거 단계 및 상기 열처리 공정 수행 단계는 동일한 챔버에서 수행될 수 있다.
예시적인 실시예들에 따르면, 상기 플라즈마 처리는 수소, 아르곤(Ar), 네온(Ne), 크립톤(Kr), 제논(Xe) 등의 가스를 사용하여 수행될 수 있다.
예시적인 실시예들에 따르면, 상기 열처리 공정을 수행하는 단계는 수소, 헬륨(He), 아르곤(Ar), 네온(Ne), 크립톤(Kr), 제논(Xe) 등의 불활성 기체를 사용하여 0.1 내지 10 토르(torr)의 압력 하에서 수행될 수 있다.
예시적인 실시예들에 따르면, 상기 열처리 공정을 수행하는 단계는 300 내지 400℃의 온도에서 수행될 수 있다.
예시적인 실시예들에 따르면, 상기 상변화 물질층은 텔레륨(Te), 셀렌(Se), 게르마늄(Ge), 안티몬(Sb), 비스무스(Bi), 납(Pb), 주석(Sn), 비소(As), 인듐(In), 황(S), 산소(O), 팔라듐(Pd), 백금(Pt), 금(Au) 등을 사용하여 사용하여 형성될 수 있다. 상기 물질들은 단독으로 혹은 조합하여 사용될 수 있다.
예시적인 실시예들에 따르면, 상기 상변화 물질층은 탄소(C), 질소(N), 실리콘(Si), 산소(O), 비스무트(Bi), 주석(Sn) 등의 불순물이 도핑될 수 있다. 상기 불순물들은 단독으로 혹은 조합하여 사용될 수 있다.
예시적인 실시예들에 따르면, 상기 열처리 공정을 수행하는 단계 이후에, 상기 층간 절연막이 노출될 때까지 상기 상변화 물질층 상부를 평탄화할 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 상변화 메모리 장치의 제조 방법에서, 기판 상에 하부 전극을 형성한다. 상기 하부 전극 상면을 노출시키는 개구를 갖는 절연막을 상기 기판 상에 형성한다. 상기 노출된 하부 전극 상에 상기 개구를 부분적으로 매립하는 상변화 물질층을 형성한다. 10-7torr 이하의 압력 하에서 상기 기판을 열처리 챔버로 이동시킨다. 상기 상변화 물질층이 상기 개구를 충분히 매립하도록 상기 상변화 물질층에 열처리 공정을 수행한다. 상기 상변화 물질층 상에 상부 전극을 형성한다.
예시적인 실시예들에 따르면, 상기 하부 전극을 형성하는 단계 이전에 상기 기판 상에 다이오드를 더 형성할 수 있고, 상기 하부 전극은 상기 다이오드에 전기적으로 연결될 수 있다.
예시적인 실시예들에 따르면, 상기 하부 전극을 형성하는 단계 이전에 상기 기판 상에 트랜지스터를 더 형성할 수 있고, 상기 하부 전극은 상기 트랜지스터에 전기적으로 연결될 수 있다.
예시적인 실시예들에 따르면, 상기 상부 전극에 전기적으로 연결되는 비트 라인을 더 형성하며, 상기 하부 전극에 전기적으로 연결되는 워드 라인을 더 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 상변화 물질층을 형성하는 단계 이후에, 상기 상변화 물질층 상에 플라즈마 처리를 수행함으로써 상기 상변화 물질층 표면에 형성되는 산화막을 제거할 수 있다.
전술한 바와 같이 본 발명의 실시예들에 따르면, 상변화 물질층 표면에 형성되는 산화막을 플라즈마 처리를 통해 제거하고 고진공 상태로 유지하여 추가 산화막 형성을 억제함으로써, 높은 온도에서 열처리하지 않아도 상변화 물질층의 응축 및 증발을 통한 보이드(void) 혹은 심(seam)의 제거가 가능하다. 따라서, 보이드 또는 심이 없는 상변화 물질층 패턴을 용이하게 형성할 수 있다.
도 1 내지 도 8은 예시적인 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 9는 예시적인 실시예들에 따른 상변화 메모리 장치를 설명하기 위한 단면도이다.
도 10 내지 도 15는 다른 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 16 내지 도 23은 다른 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 상변화 메모리 장치의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1 내지 도 8은 예시적인 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(100)의 소정 부분에 제1 도전형을 갖는 제1 불순물들을 도핑하여 불순물 영역(105)을 형성한다. 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-on-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등 반도체 기판을 포함할 수 있다. 또한, 기판(100)에는 n형 혹은 p형 불순물이 도핑될 수 있다.
불순물 영역(105)을 덮으면서 기판(100) 상에 제1 층간 절연막(110)을 형성한다. 제1 층간 절연막(110)은 실리콘 산화물을 사용하여 형성할 수 있다. 예를 들어, 제1 층간 절연막(110)은 비피에스지(BPSG), 유에스지(USG), 에스오지(SOG), 피에스지(PSG), 테오스(TEOS), 피테오스(PE-TEOS) 등과 같은 실리콘 산화물을 사용하여 형성할 수 있다. 제1 층간 절연막(110)은 화학 기상 증착(CVD) 공정, 저압 화학 기상 증착(LPCVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정, 물리 기상 증착(PVD) 공정 등을 통해 형성할 수 있다.
이후, 제1 층간 절연막(110) 상에 불순물 영역(105)을 노출하는 제1 개구(115)를 형성한다. 구체적으로, 제1 층간 절연막(110) 상에 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 제1 층간 절연막(110)을 부분적으로 식각함으로써 불순물 영역(105)을 노출하는 제1 개구(115)를 형성한다. 제1 개구(115)의 형성 후에, 상기 포토레지스트 패턴은 애싱 공정 및/또는 스트리핑 공정을 이용하여 제거될 수 있다.
도 2를 참조하면, 제1 개구(115)에 의해 노출되는 불순물 영역(105)을 시드로 이용하는 선택적 에피택시얼 성장(SEG) 공정을 수행하여, 제1 개구(115)를 매립하는 실리콘막을 형성한다. 상기 실리콘막은 단결정 실리콘, 비정질 실리콘, 폴리실리콘 등을 포함할 수 있다. 상기 실리콘막은 제1 개구(115)를 부분적으로 채울 수 있다.
상기 실리콘막의 상부 및 하부에 각각 불순물들을 주입하여 상부 도전막 패턴(122) 및 하부 도전막 패턴(124)을 포함하는 도전성 구조물(120)을 형성한다. 예를 들면, 도전성 구조물(120)은 다이오드일 수 있다. 예시적인 실시예들에 있어서, 제2 불순물들을 고농도로 상기 실리콘막의 상부에 주입하여 상부 도전막 패턴(122)을 형성하고, 제3 불순물들을 저농도로 상기 실리콘막 패턴의 하부에 주입하여 하부 도전막 패턴(124)을 형성할 수 있다. 상부 도전막 패턴(122)은 불순물 영역(105)의 상기 제1 도전형과 상이한 제2 도전형을 가질 수 있으며, 하부 도전막 패턴(124)은 상기 제1 도전형과 동일한 제3 도전형을 가질 수 있다. 예를 들면, 상기 제1 불순물들이 n형의 도전형을 가지는 경우, 상기 제2 불순물들은 p형의 도전형을 가질 수 있고, 상기 제3 불순물들은 n형의 도전형을 가질 수 있다.
도 3을 참조하면, 도전성 구조물(120) 상에 오믹층(130)을 형성한다. 구체적으로는, 도전성 구조물(120)의 상부 도전막 패턴(122) 상에 오믹층(130)을 형성한다. 오믹층(130)은 텅스텐 실리사이드, 티타늄 실리사이드, 알루미늄 실리사이드, 탄탈륨 실리사이드, 코발트 실리사이드 등의 금속 실리사이드를 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 오믹층(130)은 원자층 적층 공정, 화학 기상 증착 공정, 스퍼터링 공정 등을 이용하여 금속층을 도전성 구조물(120) 상에 형성한 후, 상기 금속층에 대해 실리사이데이션 공정을 수행하여 형성될 수 있다.
이후, 오믹층(130) 및 제1 층간 절연막(110) 상에 제1 개구(115)의 나머지 부분을 채우는 하부 전극막을 형성한 후, 제1 층간 절연막(110)의 상면이 노출될 때까지 상기 하부 전극막을 평탄화함으로써 하부 전극(140)을 형성한다. 상기 하부 전극막은 금속, 도전성 금속 질화물 혹은 도전성 실리콘 질화물을 사용하여 원자층 적층(ALD) 공정, 화학 기상 증착 공정, 스퍼터링 공정 등을 통하여 형성될 수 있다. 다른 실시예에 따르면, 상기 하부 전극막은 금속막/금속 질화막 혹은 금속막/금속 실리콘 질화막의 복합막 구조를 갖도록 형성될 수도 있다.
도 4를 참조하면, 하부 전극(140) 및 제1 층간 절연막(110) 상에 제2 층간 절연막(150)을 형성한다. 제2 층간 절연막(150)은 비피에스지(BPSG), 유에스지(USG), 에스오지(SOG), 피에스지(PSG), 테오스(TEOS), 피테오스(PE-TEOS) 등과 같은 실리콘 산화물을 사용하여 형성할 수 있다.
이후, 제2 층간 절연막(150) 상에 하부 전극(140)을 노출하는 제2 개구(155)를 형성하고, 하부 전극(140) 및 제2 층간 절연막(150) 상에 제2 개구(155)를 매립하는 상변화 물질층(160)을 형성한다. 상변화 물질층(160)은 칼코게나이드(chalcogenide) 화합물을 사용하여 화학 기상 증착 공정, 저압 화학 기상 증착(LPCVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정, 원자층 적층(ALD) 공정, 스퍼터링 공정 등을 통해 형성될 수 있다. 상기 칼코게나이드 화합물은 텔레륨(Te), 셀렌(Se), 게르마늄(Ge), 안티몬(Sb), 비스무스(Bi), 납(Pb), 주석(Sn), 비소(As), 인듐(In), 황(S), 산소(O), 팔라듐(Pd), 백금(Pt), 금(Au) 또는 이들의 조합으로 형성될 수 있다. 예를 들면, Ge-Te, Ge-Sb-Te, Ge-Te-Se, Ge-Te-As, Ge-Te-Sn, Ge-Te-Ti, Ge-Bi-Te, Ge-Sn-Sb-Te, Ge-Sb-Se-Te, Ge-Sb-Te-S, Ge-Te-Sn-O, Ge-Te-Sn-Au, Ge-Te-Sn-Pd, Sb-Te, Se-Te-Sn, Sb-Se-Bi, In-Se, In-Sb-Te 등이 상기 칼코게나이드 화합물로 사용될 수 있다.
예시적인 실시예들에 따르면, 상변화 물질층(160)에 불순물이 도핑될 수 있다. 상기 불순물은 탄소(C), 질소(N), 실리콘(Si), 산소(O), 비스무트(Bi) 또는 주석(Sn) 및 이들의 조합일 수 있다. 예를 들어, 상변화 물질층(160)은 질소 및 탄소가 도핑된 Ge-Sb-Te 물질을 사용하여 형성될 수 있다. 상기 불순물의 도핑은 상변화 물질층 재료를 증착하는 동시에 인시츄(in-situ)로 수행될 수 있다.
한편, 상변화 물질층(160)에 사용되는 물질들은 스텝 커버리지 특성이 우수하지 못하여 층간 절연막의 개구 내에 증착할 때, 보이드(void) 혹은 심(seam)이 형성될 수 있다.
또한, 상변화 물질층(160)의 표면에 상변화 물질층이 산화된 산화막(165)이 형성될 수 있다. 예를 들면, 상변화 물질층(160)이 게르마늄-안티몬-텔레륨(Ge-Sb-Te: GST)을 포함하는 경우, 챔버 내에 잔류하는 산소와 상변화 물질층(160)의 반응에 의하여 게르마늄 산화물(GeO) 또는 안티몬 산화물(SbO) 등을 포함하는 산화막(165)이 상변화 물질층(160) 상에 형성될 수 있다. 산화막(165)은 상변화 물질층(160)을 증착하는 챔버 내의 진공도가 낮은 조건에서, 혹은 상변화 물질층(160)을 형성한 이후 열처리 챔버로 이동하는 과정에서 상변화 물질층이 산화되어 형성될 수 있다.
도 5를 참조하면, 상변화 물질층(160)에 플라즈마 처리 공정을 수행함으로써 산화막(165)을 제거할 수 있다.
상기 플라즈마 처리 공정은 수소 및 아르곤(Ar), 네온(Ne), 크립톤(Kr), 제논(Xe) 등의 불활성 기체를 사용한 RF 플라즈마 공정일 수 있다. 예시적인 실시예들에 따르면, 상기 RF 플라즈마 공정은 300W 이하의 RF 바이어스 및 100 내지 600W의 플라즈마 전력을 사용하여 수행할 수 있다. 예를 들면, 상기 RF 플라즈마 공정은 수소 및 아르곤 가스를 사용하여 1mtorr 내지 100mtorr의 압력 하에서 수행될 수 있다.
도 6을 참조하면, 상변화 물질층(160)에 열처리 공정을 수행함으로써 보이드를 제거하고 제2 개구(155)를 매립할 수 있다. 예시적인 실시예들에 따르면, 상기 열처리 공정은 급속 열처리 공정(rapid thermal process: RTP), 급속 열질화 공정(rapid thermal nitridation process: RTN)일 수 있다. 상기 열처리 공정은 수소, 헬륨(He), 아르곤(Ar), 네온(Ne), 크립톤(Kr), 제논(Xe) 등의 불활성 가스를 사용하여 0.1 내지 10 torr의 압력 하에서 300 내지 400℃의 온도에서 수행할 수 있다.
상변화 물질층 표면에 게르마늄 산화물(GeO) 또는 안티몬 산화물(SbO) 등의 산화막이 형성되어 있는 경우, 상기 산화막은 안정하여 상변화 물질층의 리플로우(reflow)가 용이하지 않다. 따라서, 높은 온도에서 열처리 공정을 수행하더라도 보이드를 제거하기 용이하지 않다. 그러나, 본 발명의 실시예와 같이 플라즈마 처리에 의하여 상변화 물질층 표면의 산화막을 제거하는 경우, 상변화 물질층 표면에서 증발 및 응축에 의한 상변화 물질층의 물질 이동이 용이하게 발생할 수 있다. 따라서, 높은 온도에서 열처리하지 않더라도 보이드를 제거하고 개구를 매립하는 것이 용이하다. 또한, 불활성 가스의 압력이 높은 조건에서 열처리함으로써 상변화 물질층 전체에 균일하게 열을 전달하여 효과적으로 상변화 물질층이 리플로우할 수 있다.
예시적인 실시예들에 따르면, 상기 플라즈마 처리 공정 이후 기판(100)을 약 10-7torr 압력의 고진공 상태를 유지한 채 열처리 챔버로 이동하여 열처리 공정을 수행할 수 있다. 이에 따라, 상변화 물질층(160)이 대기 또는 챔버 내에 존재하는 산소와 반응하여 자연 산화막이 추가로 형성되는 것을 방지할 수 있다.
다른 실시예에 따르면, 상기 열처리 공정은 상기 플라즈마 처리 공정과 동일한 챔버 내에서 수행될 수 있다. 이 경우, 상기 플라즈마 처리 공정에 의하여 상변화 물질층 표면의 산화막이 제거된 후 바로 열처리됨으로써 자연 산화막이 추가로 형성되는 것을 방지할 수 있다.
도 7을 참조하면, 제2 층간 절연막(150)의 상면이 노출될 때까지 상변화 물질층(160)을 평탄화함으로써 상변화 물질층 패턴(170)을 형성한다. 상기 평탄화 공정은 기계 화학적 연마 공정, 에치 백 공정 등을 통해 수행될 수 있다.
도 8을 참조하면, 제2 층간 절연막(150) 및 상변화 물질층 패턴(170) 상에 도전막을 형성하고, 상기 도전막을 패터닝함으로써 상변화 물질층 패턴(170)에 전기적으로 연결되는 상부 전극(180)을 형성한다. 상기 도전막은 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 니오븀 질화물, 티타늄 실리콘 질화물, 티타늄 알루미늄 질화물, 티타늄 보론 질화물, 지르코늄 실리콘 질화물, 텅스텐, 텅스텐 질화물, 도전성 카본, 탄소 질화물, 텅스텐 실리콘 질화물, 텅스텐 보론 질화물, 지르코늄 알루미늄 질화물, 몰리브덴 실리콘 질화물, 몰리브덴 알루미늄 질화물, 탄탈륨 실리콘 질화물, 탄탈륨 알루미늄 질화물, 티타늄 산질화물, 티타늄 알루미늄 산질화물, 텅스텐 산질화물, 탄탈륨 산질화물 등을 사용하여 형성될 수 있다. 상기 도전막은 화학 기상 증착 공정, 물리 기상 증착 공정, 원자층 적층 공정 등을 사용하여 형성될 수 있다.
전술한 공정들을 수행하여 상변화 메모리 장치가 형성될 수 있다.
상기 상변화 메모리 장치의 제조 방법에서, 상변화 물질층 표면에 형성되는 산화막을 플라즈마 처리를 통해 제거하고 고진공 상태로 유지하여 추가 산화막 형성을 억제함으로써, 높은 온도에서 열처리하지 않아도 상변화 물질층의 표면 응축을 통한 보이드 혹은 심의 제거가 가능하다. 따라서, 보이드 또는 심이 없는 상변화 물질층 패턴을 용이하게 형성할 수 있다.
도 9는 예시적인 실시예들에 따른 상변화 메모리 장치를 설명하기 위한 단면도이다.
도 9를 참조하면, 상기 상변화 메모리 장치는 기판(200) 상에 순차적으로 형성된 도전성 구조물(220), 하부 전극(240), 상변화 물질층 패턴(270), 상부 전극(280) 및 제1 및 제2 배선들(300, 330)을 포함한다.
기판(200)은 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판, SOI 기판, GOI 기판 등과 같은 반도체 기판으로 이루어질 수 있다. 기판(200)에는 제1 방향으로 연장되며 제1 불순물들이 도핑된 불순물 영역(205)이 형성된다. 예를 들면, 불순물 영역(205)은 N형의 제1 도전형을 가질 수 있다. 예시적인 실시예들에 따르면, 불순물 영역(205)은 상기 제1 방향에 수직한 제2 방향을 따라 복수 개로 형성될 수 있다.
도전성 구조물(220)은 제2 불순물들이 고농도로 도핑된 상부 도전막 패턴(222) 및 제3 불순물들이 저농도로 도핑된 하부 도전막 패턴(224)을 포함한다. 본 발명의 실시예들에 따르면, 상기 제2 불순물들은 P형의 제2 도전형을 가질 수 있으며, 상기 제3 불순물들은 N형의 제3 도전형을 가질 수 있다.
기판(200) 상에는 불순물 영역(205)을 노출시키는 제1 개구를 갖는 제1 층간 절연막(210)이 형성되며, 도전성 구조물(220)은 상기 제1 개구의 하부를 채우면서 불순물 영역(205) 상에 형성된다. 제1 층간 절연막(210)은 실리콘 산화물 등의 산화물을 포함할 수 있다.
하부 전극(240)은 상기 제1 개구의 나머지 부분을 채우며 도전성 구조물(220) 상에 형성된다. 하부 전극(240)은 금속, 금속 질화물 또는 금속 실리콘 질화물을 포함할 수 있다. 하부전극(240)은 적어도 하나의 금속막, 적어도 하나의 금속 질화막 및/또는 적어도 하나의 금속실리콘 질화막을 포함하는 복합막 구조를 가질 수도 있다. 한편, 도전성 구조물(220)과 하부 전극(240) 사이에는 오믹층이 더 형성될 수도 있다.
제1 층간 절연막(210) 상에는 하부 전극(240)을 노출시키는 제2 개구를 갖는 제2 층간 절연막(250)이 형성된다. 제2 층간 절연막(250)은 제1 층간 절연막(210)에 대해 식각 선택비를 갖는 물질을 포함하거나, 제1 층간 절연막(210)과 실질적으로 동일한 물질을 포함할 수 있다. 예를 들면, 제2 층간 절연막(250)은 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물 등을 포함할 수 있다.
상기 제2 개구 내에 하부 전극(240)과 접촉하는 상변화 물질층 패턴(270)이 형성된다. 상변화 물질층 패턴(270)은 칼코게나이드 화합물을 포함할 수 있다. 예를 들면, 상변화 물질층 패턴(270)은 게르마늄-안티몬-텔레륨을 포함하는 GST 화합물로 구성되거나, 탄소, 질소 및/또는 금속이 도핑된 GST 화합물을 포함할 수 있다. 상변화 물질층 패턴(270)은 내부에 보이드 또는 심이 형성되어 있지 않아 우수한 전기적 특성을 가질 수 있다.
상부 전극(280)은 상변화 물질층 패턴(270) 상에 형성되며, 금속 및/또는 금속 질화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 상부 전극(280)은 상변화 물질층 패턴(270) 상에 순차적으로 형성된 제1 상부 전극막 패턴(도시하지 않음)과 제2 상부 전극막 패턴(도시하지 않음)을 포함할 수 있다. 이 경우, 상기 제1 상부 전극막 패턴은 금속을 포함할 수 있으며, 상기 제2 상부 전극막 패턴은 도전성 금속 질화물을 포함할 수 있다.
제2 층간 절연막(250) 상에는 제3 층간 절연막(290)이 형성되어 상부 전극(280)을 덮는다. 제3 층간 절연막(290)은 BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS) 또는 HDP-CVD 산화물과 같은 실리콘 산화물을 포함할 수 있다.
상부 전극(280)은 제3 층간 절연막(290)을 관통하는 제1 플러그(295)를 통해 제1 배선(300)과 전기적으로 연결될 수 있다. 제1 배선(300)은 상기 제2 방향을 따라 연장될 수 있다. 제1 배선(300) 및 제1 플러그(295)는 금속, 도전성 금속 질화물 또는 불순물로 도핑된 폴리실리콘 등을 포함할 수 있다. 예시적인 실시예들에 따르면, 제1 배선(300)은 비트 라인을 포함할 수 있다.
제3 층간 절연막(290) 상에는 제1 배선(300)을 덮는 제4 층간 절연막(310)이 형성된다. 제4 층간 절연막(310)은 BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS) 또는 HDP-CVD 산화물과 같은 실리콘 산화물을 포함할 수 있다.
제2 배선(320)은 제4 층간 절연막(310) 상에 형성되며, 제2 플러그(320)를 통해 기판(200)의 소정 영역에 전기적으로 연결된다. 제2 플러그(320)는 제1 내지 제4 층간 절연막(210, 250, 290, 310)을 관통하여 기판(200)에 접촉된다. 제2 배선(330)은 상기 제1 방향을 따라 연장될 수 있다. 제2 배선(330) 및 제2 플러그(320)는 불순물로 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 제2 배선(330)은 워드 라인을 포함한다.
상기 상변화 메모리 장치는, 보이드 또는 심이 없는 상변화 물질층 패턴(270)을 포함하며, 이에 따라 우수한 전기적 특성을 가질 수 있다.
도 10 내지 도 15는 다른 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로, 상기 제조 방법은 도 9에 도시된 상변화 메모리 장치를 제조하는 방법으로서, 도 1 내지 도 8을 참조로 설명한 상변화 메모리 장치의 제조 방법에 기초한다. 이에 따라, 중복되는 공정에 대해서는 간단히 설명하도록 한다.
도 10을 참조하면, 기판(200)의 소정 영역에 제1 불순물들을 도핑하여 불순물 영역(205)을 형성한 다음, 불순물 영역(205)을 덮으면서 기판(200) 상에 제1 층간 절연막(210)을 형성한다. 예시적인 실시예들에 따르면, 불순물 영역(205)은 제1 방향으로 연장되며, 상기 제1 방향에 수직한 제2 방향을 따라 복수 개로 형성된다.
제1 층간 절연막(210)을 부분적으로 식각하여, 불순물 영역(205)을 부분적으로 노출시키는 제1 개구를 형성한다.
이후, 상기 제1 개구를 통해 노출되는 불순물 영역(205)을 시드로 이용하는 선택적 에피택시얼 성장 공정을 수행하여, 상기 제1 개구를 매립하는 실리콘막을 형성한다.
상기 실리콘막의 상부를 제거하여, 상기 제1 개구를 부분적으로 매립하는 실리콘막 패턴(도시되지 않음)을 형성한다. 제2 불순물들을 상기 실리콘막 패턴의 상부에 주입하여 상부 도전막 패턴(222)을 형성하고, 제3 불순물들을 상기 실리콘막 패턴의 하부에 주입하여 하부 도전막 패턴(224)을 형성한다. 이에 따라, 상기 제1 개구의 하부를 채우는 도전성 구조물(220)이 형성된다.
이후, 제1 층간 절연막(210) 상에 상기 제1 개구의 상부를 채우는 하부 전극막(도시되지 않음)을 형성하고, 제1 층간 절연막(210)의 상면이 노출될 때까지 상기 하부 전극막을 평탄화함으로써 상기 제1 개구의 상부를 채우는 하부 전극(240)을 형성한다.
도 11을 참조하면, 제1 층간 절연막(210) 상에 하부 전극(240)을 노출하는 제2 개구를 갖는 제2 층간 절연막(250)을 형성한다.
이후, 제2 층간 절연막(250) 상에 상기 제2 개구를 매립하는 상변화 물질층(260)을 형성한다. 상변화 물질층(260)은 칼코게나이드 화합물을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 상변화 물질층(260)에 탄소, 질소, 실리콘, 산소, 비스무트 또는 주석 등의 불순물이 도핑될 수 있다. 상기 불순물의 도핑은 상변화 물질층(260)의 형성과 동시에 인시츄(in-situ)로 수행될 수 있다.
예시적인 실시예들에 따르면, 상변화 물질층(260)을 형성하기 전에 챔버의 압력을 10-7torr 이하의 고진공 상태로 유지하여 상기 챔버 내의 잔류 산소를 제거할 수 있다. 챔버 내의 잔류 산소를 제거한 후 상변화 물질층(260)을 형성함으로써, 상변화 물질층(260) 표면에 게르마늄 산화물 또는 안티몬 산화물 등의 산화막 생성을 방지할 수 있다.
한편, 상변화 물질층(260)으로 사용되는 물질들은 스텝 커버리지 특성이 우수하지 못하여 제2 층간 절연막(250)의 상기 제2 개구 내에 형성될 때, 보이드(void) 혹은 심(seam)이 형성될 수 있다.
도 12를 참조하면, 상변화 물질층(260)에 열처리 공정을 수행함으로써 상기 보이드를 제거하고 상기 제2 개구를 매립할 수 있다. 예시적인 실시예들에 따르면, 상기 열처리 공정은 수소, 헬륨(He), 아르곤(Ar), 네온(Ne), 크립톤(Kr), 제논(Xe) 등의 불활성 가스를 사용하여 0.1 내지 10 torr의 압력 하에서 300 내지 400℃의 온도에서 수행할 수 있다.
한편, 도 5를 참조로 설명한 공정과 유사하게, 상변화 물질층(160)에 플라즈마 처리 공정을 더 수행함으로써 생성된 산화막(165)을 제거할 수도 있다.
예시적인 실시예들에 따르면, 상변화 물질층(260)을 형성한 이후 약 10-7torr 이하의 고진공 상태를 유지하며 상기 열처리 공정을 위한 챔버로 기판(200)을 이동시킬 수 있다. 이에 따라, 상변화 물질층(260) 표면에 산화막이 생성되는 것을 방지할 수 있다.
다른 실시예들에 따르면, 상기 열처리 공정은 상변화 물질층(260) 형성 공정과 동일한 챔버 내에서 수행될 수 있다. 이에 따라, 상변화 물질층(260) 표면에 산화막이 생성되는 것을 방지할 수 있다.
도 13을 참조하면, 제2 층간 절연막(250)의 상면이 노출될 때까지 상변화 물질층(260)을 평탄화함으로써 상변화 물질층 패턴(270)을 형성한다. 상기 평탄화 공정은 기계 화학적 연마 공정, 에치 백 공정 등을 통해 수행될 수 있다.
이후, 제2 층간 절연막(250) 및 상변화 물질층 패턴(270) 상에 도전막을 형성하고, 상기 도전막을 패터닝함으로써 상부 전극(280)을 형성한다. 제2 층간 절연막(250) 상에 상부 전극(280)을 커버하면서 상부 전극(280)을 노출시키는 제3 개구를 갖는 제3 층간 절연막(290)을 형성하며, 상부 전극(280) 상에 상기 제3 개구를 채우는 제1 플러그(295)를 형성한다.
도 14를 참조하면, 제1 플러그(295) 및 제3 층간 절연막(290) 상에 제1 배선(300)을 형성한다. 예시적인 실시예들에 따르면, 제1 배선(300)은 상기 제2 방향으로 연장되도록 형성되어 비트 라인으로 사용될 수 있다.
이후, 제3 층간 절연막(290) 상에 제1 배선(300)을 커버하면서 기판(200)의 일부를 노출시키는 제4 개구(315)를 갖는 제4 층간 절연막(310)을 형성한다.
도 15를 참조하면, 기판(200) 상에 제4 개구(315)를 채우는 제2 플러그(320)를 형성한다. 이후, 제4 층간 절연막(310) 상에 제2 플러그(320)에 접촉되는 제2 배선(330)을 형성한다. 예시적인 실시예들에 따르면, 제2 배선(330)은 상기 제1 방향으로 연장되도록 형성되어 워드 라인으로 사용될 수 있다.
전술한 공정을 수행함으로써, 본 발명의 실시예들에 따른 상변화 메모리 장치가 완성된다.
상기 상변화 메모리 장치는 챔버 내의 잔류 산소를 제거하고 상변화 물질층을 형성함으로써 상변화 물질층 표면에 산화막이 생성되는 것을 억제하고, 고진공 상태를 유지한 채 열처리 챔버까지 이동시킨다. 이에 따라, 높은 온도에서 열처리하지 않아도 상변화 물질층의 표면 응축을 통한 보이드 혹은 심의 제거가 가능하다. 따라서, 보이드 또는 심이 없는 상변화 물질층 패턴(270)을 용이하게 형성할 수 있다
도 16 내지 도 23은 다른 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 16 내지 도 23을 참조로 설명하는 상기 제조 방법은 다이오드 대신 트랜지스터가 형성되는 것을 제외하면, 도 10 내지 도 15를 참조로 설명한 제조 방법과 실질적으로 동일하다. 이에 따라 전술한 차이점을 중심으로 설명한다.
도 16을 참조하면, 소자 분리 공정을 통해 기판(400)에 소자 분리막(402)을 형성함으로써, 기판(400)에 액티브 영역 및 필드 영역을 정의한다. 소자 분리막(402)은 STI 공정 또는 열산화 공정을 이용하여 형성될 수 있다.
이후, 기판(400) 상에 게이트 절연막, 게이트 도전막 및 게이트 마스크층을 순차적으로 형성한 다음, 상기 게이트 마스크층, 상기 게이트 도전막 및 상기 게이트 절연막을 패터닝하여 상기 액티브 영역 상에 게이트 구조물(410)을 형성한다. 게이트 구조물(410)은 게이트 절연막 패턴(412), 게이트 전극(414) 및 게이트 마스크(416)를 포함한다.
게이트 구조물(410)을 덮으면서 기판(400) 상에 질화막을 형성한 다음, 상기 질화막을 이방성 식각 공정으로 식각하여 게이트 구조물(410)의 측벽 상에 게이트 스페이서(418)를 형성한다.
게이트 구조물(410)을 이온 주입 마스크로 이용하는 이온 주입 공정을 수행하여 게이트 구조물(410)에 인접한 상기 액티브 영역에 제1 및 제2 불순물 영역(405, 407)을 형성한다. 이에 따라, 게이트 구조물(410)과 제1 및 제2 불순물 영역들(405, 407)을 포함하는 트랜지스터가 기판(400)의 상기 액티브 영역 상에 형성된다. 본 발명의 실시예들에 있어서, 상기 트랜지스터는 상기 상변화 메모리 유닛을 구동하기 위한 스위칭 소자의 기능을 수행할 수 있다.
도 17을 참조하면, 상기 트랜지스터들을 덮으면서 기판(400) 상에 제1 층간 절연막(420)을 형성한다. 제1 층간 절연막(420)은 비피에스지 유에스지, 에스오지, 피에스지, 테오스, 피테오스 등과 같은 실리콘 산화물을 사용하여 형성될 수 있다.
제1 층간 절연막(420)을 부분적으로 식각하여 제1 층간 절연막(420)에 제1 및 제2 콘택 홀을 형성한다. 상기 제1 및 제2 콘택홀은 각기 제1 및 제2 불순물 영역(405, 407)을 노출시킨다. 상기 제1 및 제2 콘택홀은 사진 식각 공정을 통해 형성될 수 있다.
이후, 상기 제1 및 제2 콘택 홀을 채우면서 제1 층간 절연막(420) 상에 제1 도전막을 형성한다. 상기 제1 도전막은 금속 및/또는 금속 질화물을 사용하여 형성될 수 있다. 제1 층간 절연막(420)이 노출될 때까지 상기 제1 도전막을 부분적으로 제거하여 상기 제1 및 제2 콘택 홀들을 채우는 제1 및 제2 콘택(432, 434)을 형성한다. 제1 및 제2 콘택(432, 434)은 각기 제1 및 제2 불순물 영역(405, 407) 상에 형성된다. 제1 및 제2 콘택(432, 434)은 화학 기계적 연마 공정 및/또는 에치 백 공정을 이용하여 형성될 수 있다.
제1 및 제2 콘택(432, 434)과 제1 층간 절연막(420) 상에 불순물로 도핑된 폴리실리콘, 금속 또는 금속 질화물을 사용하여 제2 도전막을 형성한다. 상기 제2 도전막을 패터닝하여, 제1 콘택(432) 및 제2 콘택(434) 상에 각기 패드(442) 및 제1 배선(444)을 형성한다. 제1 배선(444)은 비트 라인을 포함할 수 있다.
패드(442)와 제1 배선(444)을 덮으면서 제1 층간 절연막(420) 상에 제2 층간 절연막(450)을 형성한다. 제2 층간 절연막(450)은 비피에스지 유에스지, 에스오지, 피에스지, 테오스, 피테오스 등과 같은 실리콘 산화물을 사용하여 화학 기상 증착 공정, 원자층 적층 공정, 스퍼터링 등을 통하여 형성할 수 있다.
도 18을 참조하면, 제2 층간 절연막(450)을 부분적으로 식각하여 패드(442)를 노출시키는 제1 개구를 형성한다. 상기 제1 개구는 기판(400)의 상면과 수직한 제1 방향 및 제2 방향으로 이격되어 일정한 간격으로 형성될 수 있다.
노출된 패드(442), 상기 제1 개구의 내벽 및 제2 층간 절연막(450) 상에 하부 전극막(도시되지 않음)을 형성하여 상기 제1 개구를 채우고, 제2 층간 절연막(450)의 상면이 노출될 때까지 상기 하부 전극막을 평탄화함으로써 하부 전극(460)을 형성한다. 상기 하부 전극막은 도핑된 실리콘, 금속 또는 금속 질화물을 사용하여 형성될 수 있다.
한편, 패드(442) 및 하부 전극(460) 사이에 오믹층(도시되지 않음)이 더 형성될 수 있다. 상기 오믹층은 금속 실리사이드를 사용하여 형성될 수 있다. 예를 들어, 상기 오믹층은 텅스텐 실리사이드, 티타늄 실리사이드, 알루미늄 실리사이드, 탄탈륨 실리사이드, 코발트 실리사이드 등을 사용하여 형성될 수 있다.
도 19를 참조하면, 제2 층간 절연막(450) 및 하부 전극(460) 상에 제3 층간 절연막(470)을 형성하고, 제3 층간 절연막(470)을 부분적으로 식각하여 하부 전극(460)을 노출하는 제2 개구(475)를 형성한다.
이후, 제3 층간 절연막(470) 상에 제2 개구(475)를 매립하는 상변화 물질층(490)을 형성할 수 있다. 상변화 물질층(490)은 칼코게나이드 화합물을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 상변화 물질층(490)에 탄소, 질소, 실리콘, 산소, 비스무트 또는 주석 등의 불순물이 도핑될 수 있다. 상기 불순물의 도핑은 상변화 물질층(490)의 형성과 동시에 인시츄(in-situ)로 수행될 수 있다.
한편, 상변화 물질층(490)으로 사용되는 물질들은 스텝 커버리지 특성이 우수하지 못하여 제2 개구(475) 내에 형성될 때, 보이드(void) 혹은 심(seam)이 형성될 수 있다.
또한, 상변화 물질층(490)의 표면에 상변화 물질층이 산화된 산화막(495)이 형성될 수 있다. 예를 들면, 상변화 물질층(490)이 게르마늄-안티몬-텔레륨(Ge-Sb-Te: GST)을 포함하는 경우, 챔버 내에 잔류하는 산소와 상변화 물질층(490)의 반응에 의하여 게르마늄 산화물(GeO) 또는 안티몬 산화물(SbO) 등을 포함하는 산화막(495)이 상변화 물질층(490) 상에 형성될 수 있다. 산화막(495)은 상변화 물질층(490)을 증착하는 챔버 내의 진공도가 낮은 조건에서, 혹은 상변화 물질층(490)을 형성한 이후 열처리 챔버로 이동하는 과정에서 상변화 물질층이 산화되어 형성될 수 있다.
도 20을 참조하면, 상변화 물질층(490)에 플라즈마 처리 공정을 수행함으로써 산화막(495)을 제거할 수 있다. 상기 플라즈마 처리 공정은 수소 및 아르곤(Ar), 네온(Ne), 크립톤(Kr), 제논(Xe) 등의 불활성 기체를 사용한 RF 플라즈마 공정일 수 있다. 예시적인 실시예들에 따르면, 상기 RF 플라즈마 공정은 300W 이하의 RF 바이어스 및 100 내지 600W의 플라즈마 전력을 사용하여 수행할 수 있다. 예를 들면, 상기 RF 플라즈마 공정은 수소 및 아르곤 가스를 사용하여 1mtorr 내지 100mtorr의 압력 하에서 수행될 수 있다.
도 21을 참조하면, 상변화 물질층(490)에 열처리 공정을 수행함으로써 보이드를 제거하고 제2 개구(475)를 매립할 수 있다. 상기 열처리 공정에 의해 상변화 물질층(490) 전체에 열이 균일하게 확산될 수 있고, 상변화 물질층(490)의 표면에서 발생하는 증발 및 응축에 의해 제2 개구(475) 내에 형성된 상기 보이드를 제거할 수 있다. 상기 열처리 공정은 아르곤, 헬륨 등의 불활성 가스를 사용하여 0.1 내지 10 torr의 압력 하에서 300 내지 400℃의 온도에서 수행할 수 있다.
예시적인 실시예들에 따르면, 상기 플라즈마 처리 공정 이후 기판(400)을 약 10-7torr 압력의 고진공 상태를 유지한 채 열처리 챔버로 이동하여 열처리 공정을 수행할 수 있다. 이에 따라, 상변화 물질층(490)이 대기 또는 챔버 내에 존재하는 산소와 반응하여 자연 산화막이 추가로 형성되는 것을 방지할 수 있다.
다른 실시예에 따르면, 상기 열처리 공정은 상기 플라즈마 처리 공정과 동일한 챔버 내에서 수행될 수 있다. 이 경우, 상기 플라즈마 처리 공정에 의하여 상변화 물질층 표면의 산화막이 제거된 후 바로 열처리됨으로써 자연 산화막이 추가로 형성되는 것을 방지할 수 있다.
도 22를 참조하면, 제3 층간 절연막(470)의 상면이 노출될 때까지 상변화 물질층(490)을 평탄화함으로써 상변화 물질층 패턴(500)을 형성한다. 상기 평탄화 공정은 기계 화학적 연마 공정, 에치 백 공정 등을 통해 수행될 수 있다.
이후, 제3 층간 절연막(470) 및 상변화 물질층 패턴(500) 상에 상부 전극막을 형성하고, 상기 상부 전극막을 패터닝함으로써 상부 전극(510)을 형성한다. 상부 전극(510)은 상기 제1 방향으로 이격되고 상기 제2 방향을 따라 연장하는 라인 형상일 수 있다.
한편, 도시되지는 않았지만, 상변화 물질층 패턴(500) 및 상부 전극(510) 사이에 열 손실 방지막 및/또는 배리어막이 더 형성될 수도 있다. 예시적인 실시예들에 따르면, 상기 열 손실 방지막은 실리콘 질화물, 실리콘 산질화물 등을 사용하여 형성될 수 있고, 상변화 물질층 패턴(500)이 가열될 때, 열 소실(heat dissipation)을 방지하는 역할을 할 수 있다. 상기 배리어막은 티타늄, 탄탈륨, 몰리브덴, 텡스텐, 크롬, 니오븀, 알루미늄 등을 사용하여 형성될 수 있고, 상변화 물질층 패턴(500) 및 상부 전극(510) 사이의 물질 확산을 방지하는 막으로 작용할 수 있다.
제3 층간 절연막(470) 상에 상부 전극(510)을 커버하는 제4 층간 절연막(520)을 형성한다. 제4 층간 절연막(520)은 산화물, 질화물 및/또는 산질화물을 사용하여 화학 기상 증착 공정, 물리 기상 증착 공정, 원자층 적층 공정 등을 통해 제3 층간 절연막(470) 상에 형성될 수 있다.
도 19를 참조하면, 제4 층간 절연막(520) 상에 상부 전극(510)을 노출시키는 상부 콘택홀(도시되지 않음)을 형성한다. 상기 상부 콘택홀을 매우며 상부 전극(510)에 접촉하는 상부 콘택(530)을 형성한다.
이후, 제4 층간 절연막(520) 상에 상부 콘택(530)에 접촉하여 상기 제1 방향으로 연장하는 제2 배선(540)을 형성한다. 상부 콘택(530)과 제2 배선(540)은 금속, 도전성 금속 질화물 또는 도핑된 폴리실리콘을 사용하여 형성될 수 있다. 또한, 상부 콘택(530)과 제2 배선(540)은 화학 기상 증착 공정, 스퍼터링 공정, 원자층 적층 공정, 전자 빔 증착 공정, 펄스 레이저 증착 공정 등을 이용하여 형성될 수 있다.
전술한 공정을 수행함으로써 상기 상변화 메모리 장치가 완성된다.
100, 200, 400: 기판 105, 205 405, 407: 불순물 영역
110, 150, 210, 250, 290, 310, 420, 450, 470, 520: 층간 절연막
115, 155, 475: 개구 122, 222: 상부 도전막 패턴
124, 224: 하부 도전막 패턴 120, 220: 도전성 구조물
130: 오믹층 140, 240, 460: 하부 전극
160, 490: 상변화 물질층 165, 495: 산화막
170, 270, 500: 상변화 물질층 패턴
180, 280, 510: 상부 전극 295: 320:플러그
300, 330 444, 540: 배선 402: 소자 분리막
410: 게이트 구조물 412: 게이트 절연막 패턴
414: 게이트 전극 416: 게이트 마스크
418: 게이트 스페이서 432, 434: 콘택
442: 패드 530: 상부 콘택

Claims (10)

  1. 층간 절연막 내부에 형성된 개구를 부분적으로 매립하는 상변화 물질층을 형성하고, 상기 상변화 물질층 표면에 상기 상변화 물질층이 산화된 산화막을 형성하는 단계;
    상기 상변화 물질층 상에 플라즈마 처리를 수행함으로써 상기 상변화 물질층 표면에 형성된 상기 산화막을 제거하는 단계;
    상기 상변화 물질층이 상기 개구를 충분히 매립하고, 상기 상변화 물질층 내의 보이드가 제거되도록 상기 상변화 물질층에 열처리 공정을 수행하는 단계; 및
    상기 층간 절연막이 노출될 때까지 상기 상변화 물질층 상부를 평탄화하는 단계를 포함하는 상변화 물질층 패턴 형성 방법.
  2. 제1항에 있어서, 상기 산화막 제거 단계 및 상기 열처리 공정 수행 단계 사이에 상기 상변화 물질층에 미치는 압력이 1E-7 torr 이하로 유지되어, 상기 상변화 물질층 상에 산화막 생성이 억제되는 것을 특징으로 하는 상변화 물질층 패턴 형성 방법.
  3. 제2항에 있어서, 상기 산화막 제거 단계 및 상기 열처리 공정 수행 단계는 서로 다른 챔버에서 수행되는 것을 특징으로 하는 상변화 물질층 패턴 형성 방법.
  4. 제2항에 있어서, 상기 산화막 제거 단계 및 상기 열처리 공정 수행 단계는 동일한 챔버에서 수행되는 것을 특징으로 하는 상변화 물질층 패턴 형성 방법.
  5. 제1항에 있어서, 상기 플라즈마 처리는 수소, 아르곤(Ar), 네온(Ne), 크립톤(Kr) 및 제논(Xe)을 포함하는 군으로부터 선택된 하나 이상의 가스를 사용하여 수행하는 것을 특징으로 하는 상변화 물질층 패턴 형성 방법.
  6. 제1항에 있어서, 상기 열처리 공정을 수행하는 단계는 수소, 헬륨(He), 아르곤(Ar), 네온(Ne), 크립톤(Kr), 제논(Xe) 등의 불활성 기체를 사용하여 0.1 내지 10 토르(torr)의 압력 하에서 수행되는 것을 특징으로 하는 상변화 물질층 패턴 형성 방법.
  7. 제1항에 있어서, 상기 열처리 공정을 수행하는 단계는 300 내지 400℃의 온도에서 수행되는 것을 특징으로 하는 상변화 물질층 패턴 형성 방법.
  8. 제1항에 있어서, 상기 상변화 물질층은 텔레륨(Te), 셀렌(Se), 게르마늄(Ge), 안티몬(Sb), 비스무스(Bi), 납(Pb), 주석(Sn), 비소(As), 인듐(In), 황(S), 산소(O), 팔라듐(Pd), 백금(Pt) 및 금(Au)으로 구성된 군으로부터 선택된 적어도 하나 이상인 것을 특징으로 하는 상변화 물질층 패턴 형성 방법.
  9. 제8항에 있어서, 상기 상변화 물질층은 탄소(C), 질소(N), 실리콘(Si), 산소(O), 비스무트(Bi) 및 주석(Sn)으로 구성된 군으로부터 선택되는 하나 이상의 불순물이 도핑된 것을 특징으로 하는 상변화 물질층 패턴 형성 방법.
  10. 삭제
KR1020110068279A 2011-07-11 2011-07-11 상변화 메모리 장치의 제조 방법 KR101823500B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110068279A KR101823500B1 (ko) 2011-07-11 2011-07-11 상변화 메모리 장치의 제조 방법
US13/543,905 US8865558B2 (en) 2011-07-11 2012-07-09 Method of forming a phase change material layer pattern and method of manufacturing a phase change memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110068279A KR101823500B1 (ko) 2011-07-11 2011-07-11 상변화 메모리 장치의 제조 방법

Publications (2)

Publication Number Publication Date
KR20130007759A KR20130007759A (ko) 2013-01-21
KR101823500B1 true KR101823500B1 (ko) 2018-01-31

Family

ID=47519138

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110068279A KR101823500B1 (ko) 2011-07-11 2011-07-11 상변화 메모리 장치의 제조 방법

Country Status (2)

Country Link
US (1) US8865558B2 (ko)
KR (1) KR101823500B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9054295B2 (en) * 2011-08-23 2015-06-09 Micron Technology, Inc. Phase change memory cells including nitrogenated carbon materials, methods of forming the same, and phase change memory devices including nitrogenated carbon materials
KR20140026157A (ko) * 2012-08-24 2014-03-05 에스케이하이닉스 주식회사 저항변화 메모리 소자 및 제조 방법, 이를 포함하는 메모리 장치 및 데이터 처리 시스템
KR101994449B1 (ko) * 2012-11-08 2019-06-28 삼성전자주식회사 상변화 메모리 소자 및 그 제조방법
KR101727960B1 (ko) * 2016-06-28 2017-04-19 주식회사 비에스피 레이저를 이용한 상변화 메모리 제조방법
US10566530B2 (en) 2018-03-15 2020-02-18 Samsung Electronics Co., Ltd. Method of fabricating semiconductor devices
KR102578801B1 (ko) 2018-08-29 2023-09-18 삼성전자주식회사 가변 저항 메모리 장치
US10930849B2 (en) * 2019-06-28 2021-02-23 Micron Technology, Inc. Techniques for forming memory structures
KR20210041149A (ko) 2019-10-04 2021-04-15 삼성전자주식회사 가변 저항 메모리 소자의 제조 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002501284A (ja) * 1998-01-09 2002-01-15 イー・アイ・デュポン・ドウ・ヌムール・アンド・カンパニー 電子放出材の製造のためのプラズマ処理法
US7402851B2 (en) * 2003-02-24 2008-07-22 Samsung Electronics Co., Ltd. Phase changeable memory devices including nitrogen and/or silicon and methods for fabricating the same
KR100632948B1 (ko) * 2004-08-06 2006-10-11 삼성전자주식회사 칼코겐화합물 스퍼터링 형성 방법 및 이를 이용한 상변화 기억 소자 형성 방법
KR100653701B1 (ko) * 2004-08-20 2006-12-04 삼성전자주식회사 반도체 소자의 작은 비아 구조체 형성방법 및 이를 사용한상변화 기억 소자의 제조방법
KR100729361B1 (ko) 2006-04-24 2007-06-15 삼성전자주식회사 갭필 방법 및 이를 이용한 반도체 메모리 장치의 형성 방법
JP5204959B2 (ja) * 2006-06-26 2013-06-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8610098B2 (en) * 2007-04-06 2013-12-17 Macronix International Co., Ltd. Phase change memory bridge cell with diode isolation device
KR20090013419A (ko) * 2007-08-01 2009-02-05 삼성전자주식회사 상변화 기억 소자 및 그 형성 방법
KR101429071B1 (ko) 2008-04-18 2014-08-13 주식회사 원익아이피에스 Ge-Sb-Te 화합물 박막 형성방법
KR100976203B1 (ko) 2008-07-01 2010-08-20 여승동 습식 공기청정기
KR101525588B1 (ko) 2008-09-30 2015-06-03 삼성전자주식회사 반도체 소자의 제조방법
KR20100063937A (ko) * 2008-12-04 2010-06-14 삼성전자주식회사 상변화 메모리 유닛, 이의 형성 방법 및 상변화 메모리 소자의 제조 방법
US8729545B2 (en) * 2011-04-28 2014-05-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device

Also Published As

Publication number Publication date
KR20130007759A (ko) 2013-01-21
US8865558B2 (en) 2014-10-21
US20130017663A1 (en) 2013-01-17

Similar Documents

Publication Publication Date Title
KR101823500B1 (ko) 상변화 메모리 장치의 제조 방법
US7541252B2 (en) Methods of fabricating a semiconductor device including a self-aligned cell diode
KR100881055B1 (ko) 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는상변화 메모리 장치 및 그 제조 방법
KR100911473B1 (ko) 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는상변화 메모리 장치 및 그 제조 방법
KR100896180B1 (ko) 선택적으로 성장된 상변화층을 구비하는 상변화 메모리소자 및 그 제조방법
US8148193B2 (en) Semiconductor device and method of fabricating the same
US8049196B2 (en) Phase-change memory device
US7419881B2 (en) Phase changeable memory device and method of formation thereof
KR100827661B1 (ko) 이중의 하부 전극을 갖는 상변화 기억소자 및 그 제조방법
KR101872949B1 (ko) 상변화 메모리 장치 및 이의 제조 방법
KR20150127367A (ko) 개구 매립 방법 및 이를 이용한 상변화 메모리 소자의 제조 방법
KR20080070510A (ko) 상변화 메모리 소자 및 그 제조방법
EP1965427A1 (en) Array of vertical bipolar junction transistors, in particular selectors in a phase change memory device
US8053750B2 (en) Phase change memory device having heat sinks formed under heaters and method for manufacturing the same
KR101298258B1 (ko) 상변화 메모리 장치의 제조 방법
KR20100077535A (ko) 콘택 구조체, 그것의 제조방법, 그것을 구비한 상변화 메모리 장치 및 그 제조방법
KR100548583B1 (ko) 상변환기억 소자의 형성방법
KR20090108479A (ko) 상변화 메모리 유닛의 형성 방법, 이를 이용한 상변화메모리 장치의 제조 방법 및 이에 따라 형성된 상변화메모리 장치
KR102212377B1 (ko) 상변화 메모리 소자의 제조 방법
CN108123035B (zh) 相变化记忆体
TW202141823A (zh) 記憶單元
KR20100000927A (ko) 상변화 메모리 장치의 제조 방법
KR100615583B1 (ko) 노드 절연막 패턴에 구속된 상전이막 패턴을 갖는 피이.램의 형성방법들
CN101989547B (zh) 电阻式存储体结晶二极管制造方法
KR100558491B1 (ko) 상 변화 기억소자 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant