KR100558491B1 - 상 변화 기억소자 및 그 제조방법 - Google Patents

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Abstract

상변화 기억소자 및 그 제조방법을 제공한다. 상기 상변화 기억소자는 하지층 상에 배치된 기억 저장층을 포함한다. 또한, 상기 기억저장층을 덮는 캐핑층 및 상기 기억 저장층 상부의 상기 캐핑층의 소정영역을 관통하여 상기 기억저장층의 상부면과 접촉하는 도전영역을 포함한다. 상기 도전영역을 갖는 결과물의 전면을 덮는 상부 층간 절연막 및 상기 상부 층간절연막 내에 배치되고 상기 도전영역의 상부면을 노출시키는 상부전극 콘택홀을 포함한다. 상기 상부 전극 콘택홀을 채우고 상기 도전영역의 상부면과 접촉하는 상부전극을 포함한다. 상기 상변화 기억소자의 제조방법은 상기 캐핑층 내에 상기 캐핑층을 관통하되 그 하부면과 상부면이 각각 상기 기억저장층의 상부면 및 상부전극의 하부면과 접촉하는 도전영역을 형성하는 것을 포함한다.
phase change memory, chalcogenide, amorphous silicon

Description

상 변화 기억소자 및 그 제조방법{phase change memory device and method of fabricating the same}
도 1은 종래의 상변화 기억소자를 나타낸 단면도이다.
도 2는 본 발명의 바람직한 실시예에 의한 상변화 기억소자를 나타낸 단면도이다.
도 3 내지 도 7은 본 발명의 제1 실시예에 의한 상변화 기억소자의 제조방법을 설명하기 위하여 나타낸 단면도들이다.
도 8 및 도 9는 본 발명의 제2 실시예에 의한 상변화 기억소자의 제조방법을 설명하기 위하여 나타낸 단면도들이다.
도 10 및 도 11은 본 발명의 제3 실시예에 의한 상변화 기억소자의 제조방법을 설명하기 위하여 나타낸 단면도들이다.
본 발명은 반도체 기억소자 및 그 제조방법에 관한 것으로 특히 상변화 기억 소자(phase change memory device) 및 그 제조방법에 관한 것이다.
전기적으로 기록 및 소거가 가능한 상변화 재료를 반도체 기억소자에 이용하는 일반적 개념에 대하여는 오브신스키(Ovshinsky)에 의하여 미국특허 제3,271,591호에 개시되어 있다.
상기 상변화 기억소자는 전기적인 신호에 의하여 상변화를 일으키는 재료를 기억저장 공간(memory storage)으로 사용한다. 상기 상변화 재료는 일반적으로 칼코게나이드 합금(chalcogenide alloy)을 사용한다. 상기 칼코게나이드 합금은 텔루리움(Te), 안티모니(Sb) 및 게르마늄(Ge)의 합금인 것이 일반적이며 그 외에 셀레니움(Se), 비스무스(Bi), 스트론튬(Sr), 인(P)등이 합금 재료로 사용되기도 한다. 상기 상변화 재료는 전기적 신호에 의하여 비결정 상태(amorphous state)에서 결정상태(crystalline state)로 또는 그 반대로 전환된다. 이러한 상 변화는 완전 결정상태 및 완전 비결정 상태간의 전환일 필요는 없으며 완전 결정상태 및 완전 비결정 상태의 전체 스펙트럼(spectrum) 중 국부적 배열(local order)을 갖는 검출가능한 서로 다른 두 상태간의 전환을 의미한다. 상기 상변화 재료는 그 상태에 따라 다른 전기적 특성을 나타낸다. 즉 비결정 상태에서는 결정상태일 경우 보다 더 높은 저항값을 갖게 된다.
상기 상변화 기억소자에 있어서 문제로 되는 것 중의 하나는 검출가능한 상변화를 일으키기 위하여 큰 값의 프로그램 전류(programming current)를 필요로 한다는 것이다. 상기 큰 양의 프로그램 전류를 감안할때 각 셀에 이를 전달하기 위한 어드레스 라인(address line) 및 선택 트랜지스터(selective transistor )의 크 기를 축소시키는 데 한계가 있으며 이는 상기 상변화 기억소자의 집적화에 장애가 되고 있다.
도 1은 종래의 상변화 기억소자를 나타낸 단면도이다.
도 1을 참조하면, 하지층(100) 상에 하부 층간절연막(102)이 배치된다. 상기 하부 층간절연막(102) 내에 상기 하부 층간절연막(102)을 관통하여 상기 하지층(100)에 접촉하는 하부전극(104)이 배치된다. 상기 하부 층간절연막(102) 상에 기억 저장층(memory storage layer;106)이 배치되며 상기 기억 저장층(106)은 상기 하부전극(104)의 상부면과 접촉한다. 상기 기억 저장층(106) 상에 휘발방지막(108)이 배치된다. 상기 휘발 방지막(108)은 Ti/TiN막으로 이루어 진다. 상기 기억 저장층(106) 및 상기 휘발 방지막(108)을 갖는 결과물을 덮는 콘포말한 캐핑층(capping layer;110)이 배치된다. 상기 캐핑층(108)을 갖는 결과물 상에 상부 층간절연막(112)이 배치되며 상기 상부 층간절연막(112)내에 상부전극(114)이 배치된다. 상기 상부전극(112)은 상기 상부 층간절연막(112) 및 상기 캐핑층(110)을 차례로 관통하여 상기 기억 저장층(106)의 상부면과 접촉한다.
상기 기억저장층(106)은 칼코게나이드 합금으로 이루어 진다. 상기 칼코게나이드 합금 특히, GST(Ge-Sb-Te)계열의 합금은 휘발성이 강한 물질로써 상기 상변화 기억소자의 제조 공정중 손실되기 싶다. 예를 들어, 상기 상부전극(114)과 상기 기억저장층(106)간의 콘택을 형성하기 위하여는 상기 상부 층간절연막(112)을 형성한후 상기 기억저장층(106)의 상부면을 노출시키는 콘택홀을 형성하여야 한다. 이 과정에서 상기 콘택홀에 의하여 노출된 부분의 상기 기억저장층(106)이 휘발되 어 손실되게 된다. 따라서 종래기술에서는 이를 방지하기 위하여 상기 기억저장층 (106) 상에 Ti/TiN막을 휘발방지막(108)으로써 형성한다.
상술한 바와 같은 상기 상변화 기억소자에 있어서 문제로 되고 있는 큰 양의 프로그램 전류는 기억저장층과 전극간의 콘택면적을 감소시켜 프로그램시 활성영역에서의 전류밀도를 증가시킴으로써 감소될 수 있다. 그러나, 종래에는 휘발 방지막(108)으로써 전도성막인 상기 Ti/TiN막을 사용함으로써 실질적으로는 상기 휘발 방지막(108)이 상기 상부전극(114)의 역할을 하게 된다. 그 결과 상기 상부전극 (114)의 콘택면적을 감소시키는 경우에도 프로그램 전류(A)가 도 1에 도시된 바와 같이 분산되어 프로그램 전류를 감소시킬 수 없게된다.
본 발명이 이루고자 하는 기술적 과제는 상부전극과 기억 저장층 간의 콘택면적을 실질적으로 감소시켜 기억저장층 내의 활성영역에서의 전류밀도를 증가시킴으로써 프로그램 전류를 감소시키고 고 집적화가 가능한 상변화 기억소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 상변화 기억소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 이루기 위하여 본 발명은 선택적인 도전영역을 갖는 캐핑층을 포함하는 상변화 기억소자를 제공한다. 상기 상변화 기억소자는 하지층 상에 배치된 기억 저장층을 포함한다. 또한, 상기 기억저장층을 덮는 캐핑층 및 상 기 기억 저장층 상부의 상기 캐핑층의 소정영역을 관통하여 상기 기억저장층의 상부면과 접촉하는 도전영역을 포함한다. 또한, 상기 도전영역을 갖는 결과물의 전면을 덮는 상부 층간 절연막 및 상기 상부 층간절연막 내에 배치되고 상기 도전영역의 상부면을 노출시키는 상부전극 콘택홀을 포함한다. 상기 상부 전극 콘택홀을 채우고 상기 도전영역의 상부면과 접촉하는 상부전극을 포함한다.
상기 다른 기술적 과제를 이루기 위하여 본 발명은 상기 상변화 기억소자의 제조방법을 제공한다. 이 방법은 먼저, 하지층 상에 기억 저장층을 형성한다. 상기 기억저장층을 갖는 결과물 상의 전면에 콘포말한 캐핑층을 형성한다. 상기 캐핑층을 갖는 결과물 상의 전면에 상부 층간절연막을 형성한다. 다음으로, 상기 상부 층간절연막을 패터닝하여 상기 기억 저장층 상부의 상기 캐핑층의 소정영역을 노출시키는 상부전극 콘택홀을 형성한다. 상기 상부전극 콘택홀에 의하여 노출된 영역의 상기 캐핑층 내에 상기 캐핑층을 관통하여 상기 기억저장층의 상부면과 접촉하는 도전영역을 형성한다. 상기 도전영역의 상부면과 접촉하고 상기 상부전극 콘택홀을 채우는 상부전극을 형성한다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명 하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동 일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 바람직한 실시예에 의한 상변화 기억소자를 나타낸 단면도이다.
도 2를 참조하면, 하지층(200) 상에 기억저장층(206)이 배치된다. 상기 하지층(200)은 도 2에 도시된 바와 같이 하부 층간절연막(202) 및 상기 하부 층간절연막(202)을 관통하여 상기 기억저장층(206)의 하부면과 접촉하는 하부전극(204)을 포함 할 수 있다. 또한, 도면에 도시하지는 않았지만 상기 하지층(200)은 선택 트랜지스터등의 구조물을 더 포함 할 수 있다. 상기 기억저장층(206)은 칼코게나이드 합금 일 수 있다. 예를 들어, 상기 기억저장층(206)은 텔루리움(Te), 안티모니(Sb) 및 게르마늄(Ge)의 합금일 수 있으며 그 외에 셀레니움(Se), 비스무스(Bi), 스트론튬(Sr), 인(P)등을 포함 할 수 도 있다. 상기 기억저장층(206)을 갖는 결과물 상의 전면에 콘포말한 캐핑층(208)이 배치된다. 상기 캐핑층(208)은 비전도성 물질 또는 낮은 전기 전도도를 갖는 물질로 이루어지는 것이 바람직하다. 본 발명의 실시예에서 상기 캐핑층(208)은 비정질 실리콘(amorphous silicon)층이다. 상기 캐핑층(208)의 소정영역을 관통하여 상기 기억저장층(206)의 상부면과 접촉하는 도전영역(210)이 배치된다. 상기 도전영역(210)은 금속 실리사이드층 이거나 불순물 확산영역일 수 있다. 상기 도전영역(210)이 금속 실리사이드층인 경우에 상기 도전영역(210)은 티타늄 실리사이드(TiSi), 코발트 실리사이드(CoSi) 또는 니켈 실리사이드(NiSi)로 이루어질 수 있다. 상기 도전영역(210)을 갖는 결과물의 전면을 덮는 상부 층간절연막(212)이 배치된다. 상기 상부 층간절연막(212) 내에 상기 도 전영역(210)의 상부면을 노출시키는 상부전극 콘택홀(214)이 배치된다. 상기 상부전극 콘택홀(214)을 채우고 상기 도전영역(210)의 상부면과 접촉하는 상부전극 (216)이 배치된다. 상기 상부전극(216)은 텅스텐(W)등의 도전성 물질일 수 있다.
본 발명의 바람직한 실시예에 의한 경우 상기 상부전극(216)의 실질적 콘택 면적은 상기 도전영역(210)의 면적과 같게 된다. 그 결과 도 2에 도시된 바와 같이 프로그램 전류(B)의 집중효과를 얻을 수 있어 종래에 비해 작은 양의 프로그램 전류만으로도 상변화를 발생시킬 수 있게 된다. 또한, 프로그램 전류가 감소함에 따라 어드레스 라인 및 선택 트랜지스터의 크기를 감소시킬 수 있게 되어 상기 상변화 기억 소자의 고집적화를 달성 할 수 있다.
한편, 적어도 상기 상부전극 콘택홀(214)의 측벽 및 상기 상부전극(216) 사이에 장벽금속층(218)이 더 게재될 수 있다. 상기 장벽금속층(218)은 티타늄(Ti), 코발트(Co), 니켈(Ni) 등 실리콘과 반응하여 금속 실리사이드를 형성하는 금속인 것이 바람직하다. 또한 상기 도전영역(210)의 면적을 더욱 감소시키기 위하여는 상기 상부전극 콘택홀(214)의 측벽 및 상기 장벽금속층(218) 사이에 콘택 스페이서 (220)가 더 게재될 수 있다.
도 3 내지 도 7은 본 발명의 제1 실시예에 의한 상변화 기억소자의 제조방법을 설명하기 위하여 나타낸 단면도들이다.
도 3을 참조하면, 먼저 하지층(300) 상에 칼코게나이드 합금층을 형성한다. 상기 하지층(300)은 하부 층간절연막(302) 및 상기 하부 층간 절연막(302)을 관통하는 하부전극(304)을 포함할 수 있다. 이후, 상기 칼코게나이드 합금층을 패터닝 하여 기억저장층(306)을 형성한다. 상기 기억저장층(306)을 갖는 결과물 상의 전면에 콘포말한 캐핑층(308)을 형성한다. 상기 캐핑층(308)은 상술한 바와 같이 저온증착이 가능한 비정질 실리콘층으로 형성한다.
도 4를 참조하면, 상기 캐핑층(308)을 갖는 결과물 상의 전면에 상부 층간절연막(310)을 형성한다. 이후 상기 상부 층간절연막(310)을 패터닝하여 상기 기억저장층(306) 상부의 상기 캐핑층(308)의 소정영역을 노출시키는 상부 전극 콘택홀 (312)을 형성한다.
도 5를 참조하면, 상기 상부전극 콘택홀(312)을 갖는 결과물의 전면에 콘포말한 장벽금속층(314)을 형성한다. 이 후 열처리 공정을 수행하여 상기 장벽금속층(314)과 상기 캐핑층(308)을 반응시켜 상기 상부전극 콘택홀(312)에 의하여 노출된 영역의 상기 캐핑층(308) 내에 금속 실리사이드 영역(316)을 형성한다. 상술한 바와 같이 상기 금속 실리사이드 영역(316)은 티타늄 실리사이드, 코발트 실리사이드 또는 니켈 실리사이드 등으로 형성될 수 있다.
종래의 상변화 기억소자는 상부 전극 콘택홀 형성시 기억저장층을 구성하는 칼코게나이드 합금이 휘발되어 손실되는 것을 방지하기 위하여 상기 기억저장층 상에 도전성 휘발 방지막을 사용한다. 본발명에 의한 경우 비정질 실리콘과 같은 비전도성 물질을 사용하여 상기 기억저장층(306)을 덮는 캐핑층(308)을 형성한다. 이후 상기 상부전극 콘택홀(312) 형성과정에서 상기 기억저장층(306)을 노출시키지 않고도 상기 캐핑층(308) 내에 선택적으로 형성된 상기 금속 실리사이드 영역(316)을 통하여 상기 기억저장층(306)과 후속의 상부전극과의 콘택을 형성할 수 있게 된 다.
도 6을 참조하면, 상기 상부전극 콘택홀(312)을 채우도록 텅스텐(W)등의 도전성 물질을 형성한 후 상기 상부 층간절연막(310)의 상부면이 노출되도록 상기 도전성 물질을 평탄화한다. 그 결과 상기 상부전극 콘택홀(312) 내에 상기 금속 실리사이드 영역(316)의 상부면과 접촉하는 상부전극(318)이 형성된다.
도 7을 참조하면, 상술한 바와 같은 본 발명의 제1 실시예에 있어서 상기 금속 실리사이드 영역(316)의 면적을 더욱 감소시키기 위하여 상기 상부전극 콘택홀 (312)을 형성한 후에 상기 상부전극 콘택홀(312)의 측벽을 덮는 콘택 스페이서 (320)를 더 형성할 수 있다. 더욱 상세하게는 상기 상부전극 콘택홀(312)을 형성한 후에 상기 상부전극 콘택홀(312)을 갖는 결과물 상의 전면에 콘포말한 유전체막을 형성한다. 상기 유전체막은 실리콘 질화막으로 형성할 수 있다. 이어서 상기 유전체막을 이방성 식각하여 상기 상부전극 콘택홀(312)의 측벽을 덮는 콘택 스페이서(320)를 형성한다. 그 결과 도 7에 도시된 바와 같이 상기 금속실리사이드 영역(316)의 면적이 더욱 감소하게 된다.
도 8 및 도 9는 본 발명의 제2 실시예에 의한 상변화 기억소자의 제조방법을 설명하기 위하여 나타낸 단면도들이다.
도 8을 참조하면, 상기 본 발명의 제1 실시예에서와 같은 공정들을 수행하여 하지층(500), 기억저장층(506) 및 캐핑층(508)을 형성하고 상기 캐핑층(508)을 갖는 결과물 상의 전면에 상부 층간절연막(510)을 형성한다. 또한 상기 상부 층간절연막(510) 내에 상부전극 콘택홀(512)을 형성한다.
이어서 상기 상부 층간절연막(510)을 이온주입 마스크로 사용하여 상기 상부전극 콘택홀(512)을 갖는 결과물의 전면에 불순물 이온(514)을 주입한다. 그 결과 상기 상부전극 콘택홀(512)에 의하여 노출된 상기 캐핑층(508) 내에 불순물 확산 영역(516)이 형성된다. 상기 불순물 확산영역(516)은 N형 또는 P형 불순물 확산영역일 수 있다.
도 9를 참조하면, 상기 불순물 확산영역(516)을 형성 한 후 상기 본 발명의 제1 실시예에서와 같은 공정을 수행하여 상기 상부전극 콘택홀(512)을 채우고 상기 불순물 확산영역(516)과 접촉하는 상부전극(520)을 형성한다. 한편 상기 상부전극을 형성하기 전에 상기 불순물 확산영역(518)을 갖는 결과물 상의 전면에 콘포말한 장벽금속층(518)을 더 형성할 수 있다. 또한, 도면에 도시하지는 않았지만 상기 불순물 확산영역(516)의 면적을 더욱 감소시키기 위하여는 도 7에서 상술한 바와 같이 상기 상부전극 콘택홀(512)을 형성한 후 상기 상부전극 콘택홀(512)의 측벽을 덮는 콘택 스페이서를 더 형성할 수 있다.
도 10 및 도 11은 본 발명의 제3 실시예에 의한 상변화 기억소자의 제조방법을 설명하기 위하여 나타낸 단면도들이다.
도 10을 참조하면, 상기 제1 실시예 또는 제2 실시예에서와 같은 공정들을 수행하여 하지층(700), 기억저장층(706) 및 캐핑층(708)을 형성하고 상기 캐핑층 (708)을 갖는 결과물 상의 전면에 상부 층간절연막(710)을 형성한다. 이어서, 상기 상부 층간절연막(710) 상에 소정영역의 개구부를 갖는 포토레지스트막(도시하지 않음)을 형성한다. 상기 포토레지스트막을 식각마스크로 사용하여 상기 상부 층간 절연막(710)을 이방성 식각하여 상기 상부 층간절연막(710) 내에 예비 상부전극 콘택홀(712)을 형성한다. 상기 이방성 식각은 상기 상부 층간절연막(710)을 일정두께 남기고 종료한다.
도 11을 참조하면, 상기 포토레지스트막을 식각마스크로 사용하여 상기 기억저장층(706) 상부의 상기 캐핑층(708)이 노출될때 까지 상기 상부 층간절연막 (710)을 습식식각한다. 그 결과 도 11에 나타낸 바와 같이 상기 상부 층간절연막 (710) 내에 상부전극 콘택홀(712′)이 형성된다. 이후, 상기 포토레지스트막을 제거한 후 상기 본 발명의 제1 실시예 또는 상기 본 발명의 제2 실시예와 같은 공정을 각각 수행하여 상변화 기억소자를 제조한다. 본 발명의 제3 실시예에 의하면 상기 상부전극 콘택홀(712′) 형성시 이방성 식각 및 습식식각을 차례로 수행함으로써 상기 캐핑층(708)에 가해지는 식각 손상을 감소시킬 수 있게 된다. 그 결과 상기 캐핑층(708)의 두께를 더욱 감소시킬수 있게되어 후속의 금속실리시이드 영역 또는 불순물 확산영역을 더욱 용이하게 형성할 수 있게 된다.
상술한 바와 같이 본 발명에 따르면, 상변화 기억소자에 있어서 상부전극과 기억 저장층 간의 콘택면적을 실질적으로 감소시켜 기억저장층 내의 활성영역에서의 전류밀도를 증가시킬 수 있게 된다. 그 결과 상기 상변화 기억소자의 프로그램 전류를 감소시킬 수 있게되어 상기 상변화 기억소자의 고집적화가 가능하게 된다.

Claims (14)

  1. 하지층 상에 배치된 기억 저장층;
    상기 기억저장층을 덮는 캐핑층;
    상기 캐핑층의 소정영역을 관통하여 상기 기억저장층의 상부면과 접촉하는 도전영역;
    상기 도전영역을 갖는 결과물의 전면을 덮는 상부 층간 절연막;
    상기 상부 층간절연막 내에 배치되고 상기 도전영역의 상부면을 노출시키는 상부전극 콘택홀; 및
    상기 상부 전극 콘택홀을 채우고 상기 도전영역의 상부면과 접촉하는 상부전극을 포함하는 상변화 기억소자.
  2. 제 1 항에 있어서,
    상기 하지층은
    하부 층간 절연막; 및
    상기 하부 층간절연막을 관통하여 상기 기억저장층의 하부면과 접촉하는 하부전극을 포함하는 것을 특징으로 하는 상변화 기억소자.
  3. 제 1 항에 있어서,
    적어도 상기 상부 전극 콘택홀의 측벽 및 상기 상부전극 사이에 게재된 장벽 금속층을 더 포함하는 상변화 기억소자.
  4. 제 3 항에 있어서,
    상기 상부 전극 콘택홀의 측벽 및 상기 장벽금속층 사이에 게재된 콘택 스페이서를 더 포함하는 상변화 기억소자.
  5. 제 1 항에 있어서,
    상기 기억 저장층은 칼코게나이드계 물질인 것을 특징으로 하는 상변화 기억소자.
  6. 제 1 항에 있어서,
    상기 캐핑층은 비정질 실리콘인 것을 특징으로 하는 상변화 기억소자.
  7. 제 1 항에 있어서,
    상기 도전영역은 금속 실리사이드영역인 것을 특징으로 하는 상변화 기억소자.
  8. 제 1 항에 있어서,
    상기 도전영역은 불순물 확산영역인 것을 특징으로 하는 상변화 기억소자.
  9. 하지층 상에 기억 저장층을 형성하고,
    상기 기억저장층을 갖는 결과물 상의 전면에 콘포말한 캐핑층을 형성하고,
    상기 캐핑층을 갖는 결과물 상의 전면에 상부 층간절연막을 형성하고,
    상기 상부 층간절연막을 패터닝하여 상기 기억 저장층 상부의 상기 캐핑층의 소정영역을 노출시키는 상부전극 콘택홀을 형성하고,
    상기 상부전극 콘택홀에 의하여 노출된 상기 캐핑층 내에 상기 캐핑층을 관통하여 상기 기억저장층의 상부면과 접촉하는 도전영역을 형성하고,
    상기 도전영역의 상부면과 접촉하고 상기 상부전극 콘택홀을 채우는 상부전극을 형성하는 것을 포함하는 상변화 기억소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 도전영역을 형성하는 것은
    상기 상부전극 콘택홀을 갖는 결과물 상의 전면에 콘포말한 장벽금속층을 형성하고,
    상기 장벽금속층을 갖는 결과물을 열처리 하여 상기 장벽금속층과 캐핑층을 반응시켜 상기 상부전극 콘택홀에 의하여 노출된 영역의 상기 캐핑층 내에 금속실리사이드 영역을 형성하는 것을 포함하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  11. 제 9 항에 있어서,
    상기 도전영역을 형성하는 것은
    상기 상부전극 콘택홀을 형성한 후에 상부 층간절연막을 이온주입 마스크로 사용하여 상기 상부전극 콘택홀을 갖는 결과물의 전면에 불순물 이온을 주입하여 상기 상부전극 콘택홀에 의하여 노출된 상기 캐핑층 내에 불순물 확산영역을 형성하는 것을 포함하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 상부전극을 형성하기 전에 상기 불순물 확산영역을 갖는 결과물의 전면에 콘포말한 장벽금속층을 형성하는 것을 더 포함하는 상변화 기억소자의 제조방법.
  13. 제 9 항 내지 제 11 항중 어느 한 항에 있어서,
    상기 상부전극 콘택홀을 형성하는 것은
    상기 상부 층간절연막 상에 소정영역의 개구부를 갖는 포토레지스트막을 형성하고,
    상기 포토레지스트막을 식각마스크로 사용하여 상기 상부 층간절연막을 부분 이방성 식각하여 상기 상부 층간절연막 내에 예비 상부전극 콘택홀을 형성하고,
    상기 예비 상부전극 콘택홀을 갖는 상기 상부 층간절연막을 습식식각 하여 상기 캐핑층의 상부면을 노출시키는 것을 포함하는 것을 특징으로 하는 상 변화 기억소자의 제조방법.
  14. 제 9 항 내지 제 11 항중 어느 한 항에 있어서,
    상기 상부전극 콘택홀을 형성한 후에 상기 상부전극 콘택홀의 측벽을 덮는 콘택 스페이서를 형성하는 것을 더포함하는 상변화 기억소자의 제조방법.
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