KR20150034980A - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

본 기술에 따른 반도체 장치는 다수의 필라를 포함하는 반도체 기판, 각 필라의 측면 하부 둘레를 감싸도록 형성되어 필라의 상면보다 낮은 높이의 상면을 갖는 게이트 전극, 필라의 상면과 필라 상부의 측면 둘레를 감싸도록 형성되는 살리사이드막 및 살리사이드막의 상면과 측면을 감싸도록 형성되는 전극을 포함할 수 있다.

Description

반도체 장치 및 이의 제조 방법{SEMICONDUCTOR DEVIE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVIE}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 수직 트랜지스터를 갖는 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치의 집적도가 증가함에 따라 트랜지스터의 채널 길이가 점차 감소되고 있다. 그러나 채널 길이의 감소는 DIBL(Drain Induced Barrier Lowering)현상, 핫 캐리어 효과(Hot carrier effect) 및 펀치 쓰루(Punch through)와 같은 단채널 효과(Short channel effect)를 초래하게 된다.
이러한 문제점을 해결하기 위한 방법으로 접합 영역 길이를 감소시키거나 트랜지스터의 채널 영역에 리세스를 형성하여 채널 길이를 증가시키는 방법 등 다양한 방법이 제안되고 있다.
그러나 반도체 장치의 집적도가 기가 비트(Giga bit)를 육박함에 따라 게이트 전극 양측에 접합 영역이 형성되는 평판형 트랜지스터 구조로는 채널 길이를 스케일링 하더라도 요구되는 소자 면적을 만족시키기 어렵다. 따라서 상기의 문제를 해결하기 위해 제안된 기술이 수직 채널 트랜지스터이다.
한편, 도 4를 참조하여 종래의 수직 트랜지스터를 갖는 반도체 장치를 설명하면 다음과 같다.
종래의 반도체 장치는 반도체 기판(110)으로부터 수직 방향으로 연장되는 다수의 필라(115)와, 각 필라(115)의 측면을 둘러싸는 게이트 절연막(130)과, 게이트 절연막(130)에 둘러 쌓인 필라(115)를 지정된 높이로 둘러싸는 게이트 전극(140)을 포함한다. 그리고 필라(115)의 상면에는 실리사이드막(160)이 형성되고, 이러한 실리사이드막(160)의 상에는 전극(170)이 형성된다.
상기와 같은 수직 채널 트랜지스터를 갖는 반도체 장치 특히, 상변화 메모리 소자는 축소화(Shrink) 추세에 따라 공정 난이도가 매우 높아지고 있다. 특히, 20nm급 이하에서는 축소화 추세에 따라 나타나는 콘택 저항의 증가에 의해 온 전류(On Current)가 감소되는 문제점이 있다.
따라서 최근의 반도체 장치는 콘택 저항의 감소에 의한 온 전류를 증가시키는 방법이 요구되고 있다.
본 발명의 실시예는 반도체 장치 제조 시 콘택 저항의 감소에 의해 온 전류가 증가되는 반도체 장치 및 이의 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는, 다수의 필라를 포함하는 반도체 기판; 상기 각 필라의 측면 하부 둘레를 감싸도록 형성되어 상기 필라의 상면보다 낮은 높이의 상면을 갖는 게이트 전극; 상기 필라의 상면과 상기 필라 상부의 측면 둘레를 감싸도록 형성되는 살리사이드막; 및 상기 살리사이드막의 상면과 측면을 감싸도록 형성되는 전극;을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치의 제조방법은, 다수의 필라를 포함하는 반도체 기판을 제공하는 단계; 상기 필라의 하부 측면을 감싸는 도전물질을 형성하는 단계; 상기 도전물질 및 상기 필라의 단차를 따라 제1스페이서용 물질을 증착하는 단계; 상기 제1스페이서용 물질의 상면과 상기 제1스페이서용 물질의 상부 측면에 불순물을 도핑하는 단계; 상기 제1스페이서용 물질의 불순물이 도핑된 부분을 제거하는 단계; 상기 불순물이 도핑된 부분이 제거되어 노출된 상기 필라의 상면과 상기 필라의 상부 측면을 따라 살리사이드막을 형성하는 단계; 및 상기 살리사이드막을 감싸는 전극을 형성하는 단계;를 포함할 수 있다.
본 기술에 의하면, 수직형 트랜지스터와 전극과의 접촉면적이 증가되어 콘택 저항이 감소되고, 온 전류가 증가할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해 도시한 단면도이다.
도 3a 내지 도 3j는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해 도시한 단면도이다.
도 4는 종래의 반도체 장치를 도시한 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부 도면과 함께 상세하게 후술되는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지 본 실시예들은 본 발명의 개시가 완전해지도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 그리고 명세서 전반에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 발명의 실시예에 따른 반도체 장치는 상변화 메모리 소자(PRAM: Phase change Random Access Memory)를 이용하여 설명할 것이다. 그러나, 본 발명은 저항성 메모리 소자(RRAM: Resistive RAM), 강유전체 메모리 소자(FRAM:Ferroelectric RAM)과 같이 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 장치(상변화 메모리 소자)는 수직 트랜지스터 구조체를 포함한다.
수직 트랜지스터 구조체는 반도체 기판(10)으로부터 수직 방형으로 연장되는 다수의 필라(15)와, 각 필라(15)의 측면 하부를 둘러싸는 게이트 절연막(30)과, 게이트 절연막(30)에 둘러 쌓인 필라(15)를 지정된 높이로 둘러싸는 게이트 전극(40a)을 포함한다.
그리고 수직 트랜지스터 구조체의 상측 즉, 필라(15)의 상면 및 필라(15) 상부의 측면 둘레에는 도시된 바와 같이 살리사이드(Salicide;Self Aligned Silicide)막(60)이 형성된다. 이러한 살리사이드막(60)은 필라의 상면에만 형성되는 종래의 실리사이드막과 비교할 때 실질적인 표면적이 증가함을 알 수 있다.
그리고 살리사이드막(60)의 상면과 측면에는 이 살리사이드막(60)을 감싸도록 전극(70)이 형성된다.
미설명부호 50a, 50b는 전극(70)과 게이트 전극(40a) 사이의 필라(15) 측면 및 전극(70)의 측면을 감싸는 스페이서이다.
미설명부호 80은 셀간 절연막이다.
즉, 본 발명의 실시예에서 살리사이드막(60)은 종래와 비교할 때 필라(15) 상부의 측면 둘레 면적만큼 접촉면적이 증가되고, 이로 인해 전극(70)과의 콘택 저항이 감소된다. 그리고 전극(70)과의 콘택 저항이 감소됨에 따라 온 전류(On Current)가 증가된다.
한편, 본 발명의 실시예에 따른 반도체 장치의 제조 방법은 다음과 같다.
도 2a에 도시된 바와 같이, 반도체 기판(10) 상에 하드 마스크막(미도시)을 증착한다. 하드 마스크막은 반도체 기판(10)과 식각 선택비를 갖는 물질, 예를 들어, 실리콘 산화막으로 형성할 수 있다. 그리고 하드 마스크막의 상에 포토레지스트 패턴(미도시)을 공지의 방식으로 형성하고, 이 포토레지스트 패턴을 마스크로 하여 하드 마스크막을 식각하여 하드 마스크 패턴(20)을 형성한다.
다음으로, 도 2b에 도시된 바와 같이, 하드 마스크 패턴(20)을 마스크로 하여 반도체 기판(10)을 소정 깊이만큼 식각하여, 반도체 기판(10)에 다수의 필라(15)를 형성한다. 이러한 다수의 필라(15)는 반도체 기판(10)으로부터 수직 방향으로 연장하는 방향으로 형성된다.
그리고 다수의 필라(15)를 포함하는 반도체 기판(10) 즉, 노출된 필라(15)의 측면 및 필라(15) 사이의 반도체 기판(10) 표면에 게이트 절연막(30)을 형성한다. 예컨대, 게이트 절연막(30)은 실리콘 산화막(SiO2), 하프늄 산화막(HfO2), 탄탈륨 산화막(Ta2O5) 또는 ONO(Oxide/Nitride/Oxide)막이 이용될 수 있다.
그리고 필라(15) 및 게이트 절연막(30)이 형성된 반도체 기판(10)에 불순물을 도핑하여 소스 영역(미도시)을 형성할 수 있다.
이어서, 도 2c에 도시된 바와 같이, 도 2b에 도시된 반도체 기판 결과물 상부에 도전물질(40)을 갭필하고, 갭필된 도전물질(40)이 소정 높이를 갖도록 에치백(Etch back)한다.
다음으로, 도 2d에 도시된 바와 같이, 도 2c에 도시된 결과물 상부에 스페이서용 물질(50)을 증착한다. 스페이서용 물질(50)은 반도체 기판(10)과 식각 선택비를 갖는 막, 예를 들어, 질화물을 이용하여 형성할 수 있다.
이어서, 도 2e에 도시된 바와 같이, 스페이서용 물질(50)의 상부 및 하드 마스크 패턴(20)에 불순물을 도핑(Doping)한다. 상기의 불순물의 도핑은 경사 이온주입(Tilt implant)으로 수행될 수 있다.
즉, 본 발명의 실시예에서 스페이서용 물질(50)은 경사 이온주입의 각도에 따라 상면과 상부의 측면에서만 불순물이 도핑되고, 하부의 측면에서는 불순물이 도핑되지 않는다.
다시 말하면, 본 발명의 실시예에서 스페이서용 물질(50)은 경사 이온주입에 의해 불순물이 도핑된 상부 영역의 식각비가 상승됨에 따라, 상부와 하부가 서로 다른 식각비를 갖게 된다.
또, 본 발명의 실시예에서 하드 마스크 패턴(20)은 불순물의 도핑에 따라 물질의 결정도(Crystallinity)를 변형시키고, 후속 과정에서 변형된 물질의 결정도에 따라 식각 특성을 변화시킬 수 있다.
다음으로, 도 2f에 도시된 바와 같이, 상기의 과정에서 불순물이 도핑된 하드 마스크 패턴과 스페이서용 물질의 상부를 제거하여 필라(15) 상면과 필라(15) 상부의 측면을 노출시킨다. 여기서 제거된 불순물이 도핑된 스페이서용 물질의 상부와 하드 마스크 패턴의 제거는 건식 식각 또는 습식 식각으로 수행된다.
이때, 불순물이 도핑되지 않은 스페이서용 물질(50a)의 하부는 상기의 불순물이 도핑된 스페이서용 물질의 상부와 서로 다른 식각비를 가지므로, 건식 또는 습식 식각이 수행될 때 제거되지 않을 수 있다.
그리고 스페이서용 물질의 상부와 하드 마스크 패턴이 제거되어 노출된 필라(15)의 상부에는 다시 불순물이 도핑되어 드레인 영역(미도시)이 형성될 수 있다.
이어서 도 2g에 도시된 바와 같이, 상기의 과정을 통해 노출된 필라(15) 상면과 필라(15) 상부의 측면 둘레를 따라 살리사이드(Salicide;Self Aligned Silicide)막(60)을 형성한다.
구체적으로, 도 2f에 도시된 결과물에 살리사이드 형성물질을 증착한다. 이때의 살리사이드 형성물질은 코발트(Co), 티타늄(Ti), 니켈(Ni) 및 텅스텐(W)과 같은 전이 금속막이 이용될 수 있다.
그리고 필라(15)와 살리사이드 형성물질을 반응시키기 위해 열처리한다. 그러면 살리사이드 형성물질은 필라(15)와 직접 접촉한 부분에 반응이 일어나서 실리콘과 금속의 선택적 반응을 통해 자기 정렬된 실리사이드막 즉, 살리사이드막(60)으로 형성된다.
이후 살리사이드막(60)으로 반응되지 않은 살리사이드 형성물질은 공지의 방식으로 제거한다. 다시 말하면, 본 발명의 실시예에서 살리사이드막(60)은 필라(15) 상면과 필라(15) 상부의 측면 둘레를 감싸도록 형성된다.
다음으로 도 2h에 도시된 바와 같이, 살리사이드막(60)이 형성된 필라(15) 상에 전극(70)을 형성한다. 전극(70)은 살리사이드막(60)의 상면 및 측면 둘레를 감싸도록 마련될 수 있다.
여기서 전극(70)을 이루는 도전물질로는 TiN, TaN, WN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TaSiN, TaAlN, Ti, W, Mo, Ta, TiSi, TaSi, TiON, TiAlON, WON 또는 TaON 등과 같은 물질이 사용될 수 있다.
이어서 도 2i에 도시된 바와 같이, 앞선 도 2h에 도시된 결과물에 스페이서용 물질을 증착하고 이를 스페이서 식각하여 스페이서(50b)를 형성한다. 이러한 과정을 통해 전극(70)은 상면이 노출되고 스페이서(50b)에 의해 그 측면이 둘러 쌓이게 된다.
이후 스페이서(50a) 사이의 도전물질(40,도 2c 참조)을 식각하여, 게이트 전극(40a)이 필라(15) 하부를 둘러싸는 형태를 갖게 한다.
다음으로 도 2j에 도시된 바와 같이, 앞선 도 2i에 도시된 결과물에 절연물질을 갭필하고 이를 전극(70)의 상면이 노출될 때까지 평탄화하여 셀간 절연막(80)을 형성한다. 이후 전극(70)의 상측에 상변화막(미도시)과 다른 전극(미도시)을 형성하여 상변화 메모리 소자를 완성한다.
본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하면 다음과 같다.
도 3a에 도시된 바와 같이, 반도체 기판(10) 상에 하드 마스크 패턴(20)을 형성하고, 이 하드 마스크 패턴(20)을 마스크로 하여 반도체 기판(10)을 소정 깊이만큼 식각하여 다수의 필라(15)를 형성한다. 그리고 다수의 필라(15)를 포함하는 반도체 기판(10) 즉, 노출된 필라(15)의 측면 및 필라(15) 사이의 반도체 기판(10) 표면에 게이트 절연막(30)을 형성한다.
다음으로, 도 3b에 도시된 바와 같이, 도 3a에 도시된 결과물의 단차를 따라 도전물질(140)을 증착한다. 도전물질(140)은 상술한 바와 같이 TiN, TaN, WN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TaSiN, TaAlN, Ti, W, Mo, Ta, TiSi, TaSi, TiON, TiAlON, WON 또는 TaON 등과 같은 물질이 사용될 수 있다.
다음으로, 도 3c에 도시된 바와 같이, 도전물질(140, 도 3b 참조)을 스페이서 식각한다. 이로 인해 도전물질(140a)은 필라(15)의 측면을 감싸는 형태로 남게 된다.
다음으로, 도 3d에 도시된 바와 같이, 도 3c에 도시된 결과물에 절연물질을 갭필하고 이를 하드 마스크 패턴(20)의 상면이 노출될 때까지 평탄화하여 셀간 절연막(180)을 형성한다.
이어서, 도 3e에 도시된 바와 같이, 게이트 절연막과 게이트 전극 및 셀간 절연막을 리세스(Recess) 또는 에치백한다. 이로 인해 게이트 절연막(30)과 게이트 전극(40a) 및 셀간 절연막(180a)은 지정된 높이를 갖게 된다.
다음으로, 도 3f에 도시된 바와 같이, 도 3e에 도시된 결과물 상에 스페이서용 물질(50)을 증착한다. 스페이서용 물질(50)은 반도체 기판(10)과 식각 선택비를 갖는 물질, 예를 들면, 질화물을 이용하여 형성할 수 있다.
이어서, 도 3g에 도시된 바와 같이, 스페이서용 물질(50) 상부 및 하드 마스크 패턴(20)에 불순물을 도핑한다. 이때, 불순물의 도핑은 경사 이온주입으로 수행될 수 있다.
즉, 스페이서용 물질(50)은 경사 이온주입의 각도에 따라 상면과 상부의 측면에서만 불순물이 도핑되고, 하부의 측면에서는 불순물이 도핑되지 않는다. 이로 인해 본 발명의 실시예에서는 경사 이온주입에 의해 불순물이 도핑된 스페이서용 물질(50)의 식각비가 상승됨에 따라, 상부와 하부가 서로 다른 식각비를 갖게 된다.
또, 하드 마스크 패턴(20)은 불순물의 도핑에 따라 물질의 결정도(Crystallinity)가 변형되고, 이로 인해 본 발명의 실시예에서는 후속 과정에서 변형된 물질의 결정도에 따라 식각 특성을 변화시킬 수 있다.
다음으로, 도 3h에 도시된 바와 같이, 불순물이 도핑된 스페이서용 물질과 하드 마스크 패턴을 제거 하여 필라(15)의 상면과 필라(15) 상부의 측면을 노출시킨다. 여기서 스페이서용 물질과 하드 마스크 패턴의 제거는 건식 또는 습식 식각으로 수행될 수 있다.
상기의 과정에서 불순물이 도핑되지 않은 스페이서용 물질(50a)은 불순물이 도핑된 스페이서용 물질과 서로 다른 식각비를 가지므로, 건식 또는 습식 식각이 수행될 때 제거되지 않게 된다.
그리고 불순물이 도핑된 하드 마스크 패턴(20)은 결정도가 변형됨에 따라, 변형된 결정도에 맞게 식각을 수행하면 용이하게 제거될 수 있다.
또, 스페이서용 물질(50a)은 도면에 도시되지는 않았으나 스페이서 식각될 수도 있다.
다음으로, 도 3i에 도시된 바와 같이, 앞선 과정을 통해 노출된 필라(15)의 상면 및 상부의 측면 둘레를 따라 살리사이드막(60)을 형성하고, 살리사이드막(60)의 상면 및 측면 둘레를 감싸도록 전극(70)을 형성한다.
이어서, 도 3j에 도시된 바와 같이, 도 3i의 결과물 상에 절연물질을 갭필하고 전극(70)의 상면이 노출될 때까지 평탄화하여 셀간 절연막(180b)을 형성한다. 이러한 셀간 절연막(180b)은 앞선 셀간 절연막(180a)과 동일하거나 유사한 물질로 마련될 수 있다.
따라서 상기의 제조방법을 통해 제조되는 상변화 메모리 소자는 필라와 전극 사이의 살리사이드막이 필라의 상면과 팔라 상부의 측면 둘레를 따라 형성됨에 따라, 종래와 비교할 때 살리사이드막의 실질적인 표면적이 증가함을 알 수 있다. 이로 인해 본 발명의 실시예에 따른 살리사이드막은 전극과의 접촉면적의 증가에 따라 전극과의 콘택 저항이 감소된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 반도체 기판 15: 필라
20: 하드 마스크 패턴 30: 게이트 절연막
40: 도전물질 40a: 게이트 전극
50: 스페이서용 물질 50a,50b: 스페이서
60: 살리사이드막 70: 전극
80: 셀간 절연막

Claims (10)

  1. 다수의 필라를 포함하는 반도체 기판;
    상기 각 필라의 측면 하부 둘레를 감싸도록 형성되어 상기 필라의 상면보다 낮은 높이의 상면을 갖는 게이트 전극;
    상기 필라의 상면과 상기 필라 상부의 측면 둘레를 감싸도록 형성되는 살리사이드막; 및
    상기 살리사이드막의 상면과 측면을 감싸도록 형성되는 전극;을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 전극의 측면 및 상기 필라 상부의 측면을 감싸도록 형성되는 스페이서를 더 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 필라와 게이트 전극 사이에는 게이트 절연막이 형성된 것을 특징으로 하는 반도체 장치.
  4. 다수의 필라를 포함하는 반도체 기판을 제공하는 단계;
    상기 필라의 하부 측면을 감싸는 도전물질을 형성하는 단계;
    상기 도전물질 및 상기 필라의 단차를 따라 제1스페이서용 물질을 증착하는 단계;
    상기 제1스페이서용 물질의 상면과 상기 제1스페이서용 물질의 상부 측면에 불순물을 도핑하는 단계;
    상기 제1스페이서용 물질의 불순물이 도핑된 부분을 제거하는 단계;
    상기 불순물이 도핑된 부분이 제거되어 노출된 상기 필라의 상면과 상기 필라의 상부 측면을 따라 살리사이드막을 형성하는 단계; 및
    상기 살리사이드막을 감싸는 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
  5. 제4항에 있어서,
    상기 반도체 기판을 제공하는 단계는,
    상기 반도체 기판 상에 하드 마스크 패턴을 형성하고,
    상기 하드 마스크 패턴의 형태로 상기 반도체 기판을 소정 깊이만큼 식각하여 다수의 필라를 형성하는 것을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제5항에 있어서,
    상기 불순물을 도핑하는 단계는, 상기 제1스페이서용 물질에 소정 각도로 경사 이온주입을 수행하여 상기 제1스페이서용 물질의 불순물이 도핑된 부분과 불순물이 도핑되지 않은 부분이 서로 다른 식각비를 갖게 하는 것을 특징으로 하는 반도체 장치 제조방법.
  7. 제6항에 있어서,
    상기 불순물을 도핑하는 단계는, 상기 하드 마스크 패턴에 불순물을 도핑하여 상기 하드 마스크 패턴의 결정도를 변형시키는 것을 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 제7항에 있어서,
    상기 불순물이 도핑된 제1스페이서용 물질을 제거하는 단계는, 상기 불순물이 도핑된 하드 마스크 패턴을 포함하여 제거하는 것을 특징으로 하는 반도체 장치 제조방법.
  9. 제8항에 있어서,
    상기 전극을 형성하는 단계 후에는,
    전체 구조 상에 제2스페이서용 물질을 증착하여 스페이서 식각하는 단계와,
    상기 제2스페이서용 물질 사이에 노출된 상기 도전물질을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
  10. 제9항에 있어서,
    상기 도전물질을 제거하는 단계 후에는 상기 반도체 기판 상에 절연물질을 갭필한 후 상기 전극이 노출될 때까지 평탄화하여 셀간 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
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