TW202141643A - 半導體裝置與其製作方法 - Google Patents

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王俊傑
白岳青
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Abstract

在一種製作半導體裝置的方法中，藉由移除犧牲閘極電極形成閘極空間，在閘極空間中形成閘極介電層，在閘極介電層上形成導電層以完全填充閘極空間，凹陷閘極介電層及導電層以形成凹陷的閘極電極，以及在凹陷的閘極電極上形成接觸金屬層。凹陷的閘極電極並不包含鎢，並且接觸金屬層包含鎢。

Description

半導體裝置與其製作方法
無
隨著半導體業界已進展至奈米技術製程節點以追求更高裝置密度、更高效能及更低成本，源於製造及設計問題所造成的挑戰已致使三維設計的研發，諸如，多閘極場效電晶體(multi-gate field effect transistor，FET)，包含鰭式場效電晶體(FinFET)及全環繞閘極(gate-all-around，GAA) 場效電晶體。在鰭式場效電晶體中，閘極電極鄰近通道區域的三個側表面，在通道區域間有插入的(interposed)閘極介電層。鰭式場效電晶體的閘極電極包含藉由閘極替代技術形成的一或多層金屬性材料。
無
應當理解，以下揭示內容提供用於實施本揭露的不同特徵的許多不同實施例或實例。下文描述部件及配置的具體實施例或實例以簡化本揭露。當然，此些僅僅是實例且並非意欲限制。舉例而言，元件的尺寸並不限於所揭示的範圍或值，但是可能視裝置的製程條件及/或期望性質而定。此外，在以下描述中，在第二特徵之上或在其上形成第一特徵可包含將第一特徵及第二特徵形成為直接接觸的實施例，且亦可包含可在第一特徵與第二特徵之間夾置形成額外特徵以使得第一特徵與第二特徵可不直接接觸的實施例。出於簡單與清晰的目的，各種特徵可以不同比例繪製。
此外，出於簡潔的目的，可在本文中使用諸如「之下」、「下方」、「下」、「上方」、「上」等空間相對術語來描述一個元件或特徵相對於另一元件或特徵的關係，如圖中所例示。空間相對術語意欲涵蓋裝置使用時或操作時除圖中所描繪的定向以外的不同定向。可以其他方式來定向裝置(旋轉90度或以其他定向)，且可同樣相應地解釋本文所使用的空間相對描述詞。另外，術語「由.....製成」可能意味「包含」或「由...組成」。
在閘極替代技術中，首先在通道區域之上形成包含犧牲閘極電極(由例如多晶矽製成)的犧牲閘極結構，並且隨後由金屬閘極結構替代犧牲閘極結構。在金屬閘極鰭式場效電晶體中，裝置效能受金屬閘極剖面(形狀)設計的影響，並且金屬閘極剖面通常視犧牲閘極電極的剖面而定。在一些鰭式場效電晶體裝置中，在以閘極替代製程形成金屬閘極結構之後，金屬閘極結構的上部分為凹陷的，並且在凹陷的閘極結構之上形成頂蓋絕緣層以保護金屬閘極電極與相鄰導電觸點之間的隔離區域。此外，在進階的鰭式場效電晶體裝置中，具有不同閾值電壓的各種場效電晶體 (n通道及p通道場效電晶體)製作在一個裝置上，並且場效電晶體可具有不同金屬(例如，功函數調整金屬)結構。用以形成閘極頂蓋的閘極凹陷蝕刻可能受金屬結構的影響，並且期望在不管金屬結構的情況下，將金屬閘極結構凹陷至期望的高度。在本揭露中，提供一種藉由調整犧牲閘極電極的剖面(形狀)來控制凹陷的金屬閘極結構的高度的方法。
第1圖至第16圖展示根據本揭露的實施例的用於製作場效電晶體裝置的順序製程。應當理解，可在第1圖至第16圖所示的製程之前、期間及之後提供額外操作，並且針對方法的額外實施例，可替代或消除一些下文所描述的操作中。操作/製程的順序為可互換的。
如第1圖所示，將雜質離子(摻雜劑) 12佈植至矽基板10中以形成阱區域。執行離子佈植以防止衝穿效應。
在實施例中，基板10在至少其表面部分上包含單晶半導體層。基板10可包含單晶半導體材料，諸如但不限於矽(Si)、鍺(Ge)、矽鍺(SiGe)、砷化鎵(GaAs)、銻化銦(InSb)、磷化鎵(GaP)、銻化鎵(GaSb)、砷化銦鋁(InAlAs)、砷化銦鎵(InGaAs)、銻磷化鎵(GaSbP)、砷銻化鎵(GaAsSb)及磷化銦(InP)。在此實施例中，基板10由矽製成。
基板10可在其表面區域中包含一或多個緩衝層(未展示)。緩衝層可以用以自基板至源極/汲極區域逐漸改變晶格常數。緩衝層可由磊晶生長的單晶半導體材料形成，諸如但不限於矽、鍺、鍺錫(GeSn)、矽鍺、砷化鎵、銻化銦、磷化鎵、銻化鎵、砷化銦鋁、砷化銦鎵、銻磷化鎵、砷銻化鎵、氮化鎵(GaN)、磷化鎵(GaP)及磷化銦。在特定實施例中，基板10包含在矽基板10上磊晶生長的矽鍺(SiGe，silicon germanium)緩衝層。矽鍺緩衝層的鍺濃度的鍺原子百分比可自最底緩衝層的30 %增長至最頂緩衝層的70 %。
基板10可包含已適當地摻雜雜質(例如，p型或n型導電性)的各種區域。例如，摻雜劑12為針對n型鰭式場效電晶體的硼(BF2 )及針對p型Fin 場效電晶體的磷。
在第2圖中，在基板10之上形成遮罩層15。在一些實施例中，遮罩層15包含第一遮罩層15A及第二遮罩層15B。在一些實施例中，第一遮罩層15A由氮化矽製成，並且第二遮罩層15B由氧化矽製成。在其他實施例中，第一遮罩層15A由氧化矽製成，並且第二遮罩層15B由氮化矽(SiN)製成。第一及第二遮罩層15A與15B由化學氣相沉積(chemical vapor deposition，CVD)形成，包含低壓化學氣相沉積 (low pressure chemical vapor deposition，LPCVD)及電漿增強化學氣相沉積 (plasma enhanced CVD，PECVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)，或其他適當製程。藉由使用圖案化操作(包含光微影及蝕刻)，將遮罩層15圖案化為遮罩圖案。
接著，如第3圖所示，藉由使用圖案化後的遮罩層15，將基板10圖案化為在X方向上延伸的鰭式結構25。在第3圖中，兩個鰭式結構25配置在Y方向上。但是，鰭式結構的數目並不限於兩個，並且可以少至一個以及三個或更多個。在一些實施例中，在鰭式結構25的兩側上形成一或多個假性鰭式結構，以便改進圖案化操作中的圖案保真性。
可藉由任何適當方法圖案化鰭式結構25。例如，可使用一或多個光微影製程(包含雙圖案化或多圖案化製程)圖案化鰭式結構。通常，雙圖案化或多圖案化製程結合光微影與自對準製程，從而允許創建例如間距小於原本使用單個直接光微影製程能夠獲得的間距的圖案。例如，在實施例中，在基板之上形成犧牲層，並且使用光微影製程圖案化犧牲層。使用自對準製程在圖案化後的犧牲層旁邊形成間隔物。然後移除犧牲層，然後可以使用剩餘間隔物來圖案化鰭式結構。
在形成鰭式結構25之後，在基板10之上形成包含一或多層絕緣材料的絕緣材料層，以使得鰭式結構完全嵌入在絕緣層中。用於絕緣層的絕緣材料可包含藉由低壓化學氣相沉積、電漿化學氣相沉積或可流動式化學氣相沉積形成的氧化矽、氮化矽、氮氧化矽(SiON)、碳氮氧化矽(SiOCN)、碳氮化矽(SiCN)、摻雜氟的矽酸鹽玻璃(fluorine-doped silicate glass，FSG)或低介電常數(k)介電材料。可在形成絕緣層之後執行退火操作。然後，執行平坦化操作(諸如，化學機械研磨(chemical mechanical polishing，CMP)方法及/或回蝕方法)，如此一來，自絕緣材料層30暴露最上方的鰭式結構25的上表面，如第4圖所示。
在一些實施例中，在形成絕緣材料層30之前，在第3圖的結構之上形成一或多個襯墊層22，如第4圖所示。襯墊層22包含氮化矽、氮氧化矽、碳氮化矽、碳氮氧化矽及氧化矽中的一或多者。
然後，如第5圖所示，凹陷絕緣材料層30以形成隔離絕緣層30，以暴露鰭式結構20的上部分。在此操作中，鰭式結構25藉由隔離絕緣層30而彼此電性隔離，隔離絕緣層30亦稱為淺溝槽隔離( shallow trench isolation，STI)。鰭式結構的下部分11嵌入在隔離絕緣層30中。
在形成在隔離絕緣層30之後，形成犧牲閘極介電層42，如第6圖所示。犧牲閘極介電層42包含一或多層絕緣材料，諸如，以氧化矽為主的材料。在實施例中，使用藉由化學氣相沉積形成的氧化矽。在一些實施例中，犧牲閘極介電層42的厚度介於約1 奈米至約5 奈米的範圍內。
第7圖例示在暴露的鰭式結構25之上形成犧牲閘極結構40之後的結構。犧牲閘極結構40包含犧牲閘極電極層44及犧牲閘極介電層42。在鰭式結構25的一部分之上形成犧牲閘極結構40，此部分將成為通道區域。首先藉由在鰭式結構之上包覆地沉積犧牲閘極介電層42來形成犧牲閘極結構40。然後，在犧牲閘極介電層42上以及在鰭式結構25之上包覆地沉積犧牲閘極電極層44，使得鰭式結構25完全嵌入在犧牲閘極電極層44中。犧牲閘極電極層44包含矽，諸如多晶矽或非晶矽。在一些實施例中，犧牲閘極電極層44經受平坦化操作。使用化學氣相沉積 (包含低壓化學氣相沉積及電漿增強化學氣相沉積)、物理氣相沉積、原子層沉積或其他適當製程來沉積犧牲閘極介電層42及犧牲閘極電極層44。隨後，在犧牲閘極電極層44之上形成遮罩層。遮罩層包含氮化矽墊層46及氧化矽遮罩層48。
接著，在遮罩層上執行圖案化操作，並且將犧牲閘極電極層44圖案化為犧牲閘極結構40，如第7圖所示。下文將更詳細地解釋犧牲閘極結構40的圖案化操作。
在一些實施例中，犧牲閘極結構40包含犧牲閘極介電層42、犧牲閘極電極層44 (例如，多晶矽)、氮化矽墊層46以及氧化矽遮罩層48。藉由圖案化犧牲閘極結構40，在犧牲閘極結構40的相對側上部分地暴露鰭式結構20的上部分，藉此限定源極/汲極(S/D，source/drain，S/D)區域，如第7圖所示。在本揭露中，源極及汲極能夠互換地使用，並且其結構實質上相同。在第7圖中，形成一個犧牲閘極結構，但是犧牲閘極結構40的數目並不限於一個。在一些實施例中，兩個或多個犧牲閘極結構配置在X方向上。在某些實施例中，在犧牲閘極結構40的兩側上形成一或多個假性犧牲閘極結構，以便改進圖案保真性。
在形成犧牲閘極結構40之後，藉由使用化學氣相沉積或其他適當方法來共形地形成用於側壁間隔物45的絕緣材料的包覆層45，如第8圖所示。以共形方式沉積包覆層45，使包覆層45形成為在垂直表面(諸如，側壁)、水平表面以及犧牲閘極結構40的頂部上具有實質上相等的厚度。在一些實施例中，將包覆層45沉積為介於約2 奈米至約10奈米的範圍內的厚度。在實施例中，包覆層45的絕緣材料為以氮化矽為主的材料，諸如，氮化矽、氮氧化矽、碳氮氧化矽或碳氮化矽以及其組合。
此外，如第9圖所示，在犧牲閘極結構40的相對側壁上形成側壁間隔物45，隨後，向下凹陷源極/汲極區域的鰭式結構至隔離絕緣層30的上表面以下。在形成包覆層45之後，使用例如反應性離子蝕刻(reactive ion etching，RIE)在包覆層45上執行非等向性蝕刻。在非等向性蝕刻製程期間，自水平表面移除大多數絕緣材料，從而留下在垂直表面上的介電間隔物層，諸如，犧牲閘極結構40的側壁及鰭式結構25的側壁。可自側壁間隔物45暴露遮罩層48。在一些實施例中，可隨後執行等向性蝕刻以自暴露的鰭式結構25的源極/汲極區域的上部分移除絕緣材料。
隨後，藉由使用乾式蝕刻及/或濕式蝕刻，向下凹陷源極/汲極區域的鰭式結構至隔離絕緣層30的上表面以下。如第9圖所示，在暴露的鰭式結構(鰭式側壁)的源極/汲極區域上形成的側壁間隔物45部分地留下。然而，在其他實施例中，完全移除在暴露的鰭式結構的源極/汲極區域上形成的側壁間隔物45。在全環繞閘極場效電晶體的情況下，在凹陷源極/汲極區域之後形成內間隔物。
隨後，如第10圖所示，形成源極/汲極磊晶層50。源極/汲極磊晶層50包含一或多層用於n通道場效電晶體的矽、磷化矽(SiP)、碳化矽(SiC)及碳磷化矽(SiCP)或用於p通道場效電晶體的矽、矽鍺、鍺、鍺錫(GeSn)及矽鍺錫(SiGeSn)。藉由使用化學氣相沉積、原子層沉積或分子束磊晶(molecular beam epitaxy，MBE)的磊晶生長方法來形成源極/汲極磊晶層50。
如第10圖所示，源極/汲極磊晶層50自凹陷的鰭式結構各別地生長。在一些實施例中，所生長的磊晶層在隔離絕緣層上方合併，並且形成孔隙52。
隨後，形成作為蝕刻終止層的絕緣襯墊層60，然後形成層間介電(interlayer dielectric，ILD)層65，如第11圖所示。絕緣襯墊層60由氮化矽為主的材料(諸如，氮化矽)製成，並且在後續蝕刻操作中充當接觸蝕刻終止層。用於層間介電層65的材料包含包含矽、氧、碳及/或輕的化合物，諸如，氧化矽、碳氫氧化矽(SiCOH)及碳氧化矽。有機材料(諸如，聚合物)可用於層間介電層65。在形成層間介電層65之後，執行平坦化操作，諸如化學機械研磨，以暴露犧牲閘極電極層44的頂部分，如第11圖所示。
接著，如第12圖所示，移除犧牲閘極電極層44及犧牲閘極介電層42，藉此暴露閘極空間49中的鰭式結構。在移除犧牲閘極結構期間，層間介電層65保護源極/汲極磊晶層50。可使用電漿乾式蝕刻及/或濕式蝕刻來移除犧牲閘極結構。當犧牲閘極電極層44為多晶矽，並且層間介電層65為氧化矽時，可使用濕式蝕刻劑(諸如，氫氧化四甲基銨(TMAH)溶液)來選擇性地移除犧牲閘極電極層44。此後，使用電漿乾式蝕刻及/或濕式蝕刻移除犧牲閘極介電層42。
在移除犧牲閘極結構之後，在暴露的鰭式結構20周圍形成閘極介電層82，並且在閘極介電層82上形成閘極電極88，如第13圖所示。
在某些實施例中，閘極介電層82包含一或多層介電材料，諸如，氧化矽、氮化矽或高k介電材料、其他適當介電材料，及/或其組合。高k介電材料的例子包含二氧化鉿(HfO2 )、氧化矽鉿(HfSiO)、氮氧化矽鉿(HfSiON)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、氧化鉿鋯(HfZrO)、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2 -Al2 O3 )合金、其他適當高介電常數介電材料及/或其組合。在一些實施例中，閘極介電層82包含在通道層與介電材料之間形成的界面層。
可藉由化學氣相沉積、原子層沉積或任何適當方法來形成閘極介電層82。在一個實施例中，使用高度共形的沉積製程(諸如，原子層沉積)來形成閘極介電層82，以便確保形成在通道區域上的閘極介電層82具有均一厚度。在一些實施例中，閘極介電層82的厚度介於約1奈米至約6奈米的範圍內。
在閘極介電層82上形成閘極電極88。閘極電極88包含一或多層導電材料，諸如，多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、氮化鈦(TiN)、氮化鎢(WN)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、碳氮化鉭(TaCN)、碳化鉭(TaC)、氮化鉭矽(TaSiN)、金屬合金、其他適當材料及/或其組合。
可藉由化學氣相沉積、原子層沉積、電鍍或其他適當方法來形成閘極電極88。亦可在層間介電層65的上表面之上沉積閘極電極88。然後，藉由使用例如化學機械研磨來平坦化在層間介電層65之上形成的閘極介電層82及閘極電極88，直至顯露出層間介電層65的頂表面為止。
在平坦化操作之後，凹陷閘極電極88，並且在凹陷的閘極電極88之上形成頂蓋絕緣層90，如第13圖所示。在一些實施例中，頂蓋絕緣層90包含一或多層氮化矽為主的材料，諸如氮化矽。可藉由在沉積絕緣材料後，接著進行平坦化操作來形成頂蓋絕緣層90。
在本揭露的某些實施例中，在閘極介電層82與閘極電極88之間插入一或多個功函數調整層(未展示)。功函數調整層由導電材料製成，諸如，單層氮化鈦、氮化鉭、碳化鉭鋁(TaAlC)、碳化鈦(TiC)、碳化鉭(TaC)、鈷、鋁、鈦鋁、鉿鈦(HfTi)、矽化鈦(TiSi)、矽化鉭(TaSi)或碳化鈦鋁(TiAlC)，或多層兩種或更多種這些材料。對於n通道場效電晶體，將氮化鉭、碳化鉭鋁、氮化鈦、碳化鈦、鈷、鈦鋁、鉿鈦、矽化鈦及矽化鉭中的一或多者用作功函數調整層，並且對於p通道場效電晶體，將氮化鎢、碳氮化鎢(WCN)、鎢、釕、鈷、氮化鈦或氮矽化鈦(TiSiN)中的一或多者用作功函數調整層。可藉由原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸發或其他適當製程來形成功函數調整層。此外，針對可能使用不同金屬層的n通道場效電晶體及p通道場效電晶體，可單獨地形成功函數調整層。
隨後，藉由使用乾式蝕刻在層間介電層65中形成接觸孔110，如第14圖所示。在一些實施例中，蝕刻源極/汲極磊晶層50的上部分。
在源極/汲極磊晶層50之上形成矽化物層120，如第15圖所示。矽化物層120包含矽化鎢(WSi)、矽化鈷(CoSi)、矽化鎳(NiSi)、矽化鈦(TiSi)、矽化鉬(MoSi)及矽化鉭(TaSi)中的一或多者。然後，在接觸孔110中形成導電材料130，如第16圖所示。導電材料130包含鈷、鎳、鎢、鈦、鉭、銅、鋁、氮化鈦及氮化鉭中的一或多者。
應當理解，鰭式場效電晶體經過另外的CMOS製程以形成各種特徵，諸如，觸點/通孔件、互連金屬層、介電層、鈍化層等等。
第17A圖至第19G圖展示根據本揭露的實施例的用於閘極替代操作的順序製程。應當理解，可在第17A圖至第19G圖所示的製程之前、期間及之後提供額外操作，並且針對方法的額外實施例，可替代或消除一些下文所描述的操作。操作/製程的順序為可互換的。如藉由前述實施例解釋的材料、製程、方法、尺寸及/或組態可應用至以下實施例，並且可省略其詳細描述。
第17A圖至第17D圖展示在移除犧牲閘極結構(犧牲閘極電極層44及犧牲閘極介電層42)之後的各種圖，藉此形成閘極空間49，如參照第12圖所描述。第17A圖為沿第17D圖的線X1-X1的截面圖(平面圖或投影圖)，第圖17B為沿第17D圖的線Y1-Y1的截面圖，並且第17C圖為沿第17D圖的Y2-Y2的截面圖。在一些實施例中，在形成層間介電層65之前形成充當蝕刻終止層的絕緣襯墊層60。在一些實施例中，絕緣襯墊層60包含氮化矽。在一些實施例中，在層間介電層65之上形成額外介電層66。在一些實施例中，額外介電層66包含氮化矽。
在一些實施例中，凹陷閘極側壁間隔物45的上部分，如第17B圖及第17C圖所示。在一些實施例中，在移除犧牲閘極介電層期間凹陷閘極側壁間隔物45，並且在其他實施例中，執行一或多個乾式及/或濕式蝕刻操作以凹陷閘極側壁間隔物45。在一些實施例中，在凹陷閘極側壁間隔物45之後，最上表面僅由氮化矽為主的材料(例如，氮化矽) (絕緣襯墊層60及介電層66)製成。
第18A圖至第19G圖為第17B或17C圖所示的閘極空間49及環繞層的放大圖。如第18A圖所示，在鰭式結構20的通道區域上形成界面層81，並且在界面層81及閘極側壁間隔物45的內壁上形成閘極介電層82。在一些實施例中，在絕緣襯墊層60及額外介電層66的上表面之上形成閘極介電層82。在一些實施例中，藉由原子層沉積製程形成閘極介電層82以在高深寬比結構之上共形地形成層。在一些實施例中，閘極空間49的深寬比(高度/底部直徑或面積)介於約7至約25的範圍內。
然後，如第18B圖所示，在閘極介電層82之上形成阻障層83。在一些實施例中，阻障層83包含鉭、氮化鉭、鈦、氮化鈦或氮矽化鈦中的一或多層。在一些實施例中，阻障層83的厚度介於約1 奈米至約3 奈米的範圍內。在一些實施例中，並不形成阻障層83。在一些實施例中，阻障層83底部的厚度比側面的厚度厚。在一些實施例中，阻障層83底部的厚度為側面厚度的約0.5倍至3倍。
此外，如第18C圖所示，在阻障層83之上形成一或多個第一功函數調整材料(work function adjustment material，WFM)層84。在一些實施例中，第一功函數調整材料層84為p型功函數調整材料，諸如，氮化鎢、碳氮化鎢、鎢、釕、鈷、氮化鈦或氮矽化鈦。在一些實施例中，第一功函數調整材料層84的厚度介於約0.5奈米至約10奈米的範圍內，並且在其他實施例中，介於約1 奈米至約2奈米的範圍內。在一些實施例中，第一功函數調整材料層84底部的厚度為側面厚度的約0.8倍至2倍。當第一功函數調整材料層由氮化鈦製成時，自包含四氯化鈦(TiCl4 )及氨(NH3 )的源氣體形成氮化鈦層。在一些實施例中，氮化鈦層含有作為雜質的氯。在一些實施例中，氮化鈦層中的鈦濃度介於原子百分比約10 %至約80 %的範圍內。當鈦濃度過小時，氮化鈦的抗性增大，並且當鈦濃度過高時，鈦擴散可能致使各種問題(例如，衝穿)。
然後，如第18D圖所示，移除第一功函數調整材料層84的上部分，以使得第一功函數調整材料層84的最上部分低於絕緣襯墊層60及額外介電層66的最上部分。在一些實施例中，第一功函數調整材料層84的最上部分低於閘極側壁間隔物45的最上部分，並且在其他實施例中，第一功函數調整材料層84的最上部分等於或高於閘極側壁間隔物45的最上部分並且低於絕緣襯墊層60及額外介電層66的最上部分(參見第17B圖)。
此外，如第18E圖所示，在第一功函數調整材料層84之上形成一或多個第二功函數調整材料層85。在一些實施例中，第二功函數調整材料層85是n型功函數調整材料材料，諸如，鈦鋁、鈦矽鋁(TiSiAl)、碳化鈦鋁、鉭鋁(TaAl)或碳化鉭鋁。在一些實施例中，第二功函數調整材料層85的厚度介於約0.5奈米至約6奈米的範圍內，並且在其他實施例中，介於約2奈米至約5奈米的範圍內。在一些實施例中，第二功函數調整材料層85底部的厚度與側面厚度相同或最高可達側面厚度的3倍。
當第二功函數調整材料層85由碳化鈦鋁製成時，自包含四氯化鈦及有機鋁(例如，三乙基鋁)的源氣體形成碳化鈦鋁層。在一些實施例中，碳化鈦鋁層含有作為雜質的氯。在一些實施例中，碳化鈦鋁層中的鋁濃度介於園子百分比約5 %至約80 %的範圍內。當鋁濃度過小時，碳化鈦鋁層的抗性增大，並且當鋁濃度過高時，鋁擴散可能致使各種問題(例如，閾值電壓(Vt)偏移)。在一些實施例中，p型場效電晶體包含p型功函數調整材料及n型功函數調整材料兩者，如第18E圖所示，並且n型場效電晶體並不包含第一功函數調整材料層(p型功函數調整材料) 84 (參見第19F圖)。在一些實施例中，類似於相對於第18D圖所解釋的操作，移除第二功函數調整材料層85的上部分。
在形成功函數調整材料層84、85之後，使用一或多個沉積及化學機械研磨操作，在功函數調整材料層之上形成阻斷金屬層86，阻斷金屬層86也可稱為膠層，如第18F圖所示。在一些實施例中，阻斷金屬層86包含鉭、氮化鉭、鈦、氮化鈦或氮矽化鈦中的一或多者。在某些實施例中，使用氮化鈦。在其他實施例中，使用碳氮化鎢。在一些實施例中，阻障層83、第一功函數調整材料層84、第二功函數調整材料層85及阻斷金屬層86中的任一者皆不包含含有鎢原子百分比超過90 %的金屬鎢層。在一些實施例中，阻斷金屬層86的厚度介於約3奈米至約20奈米的範圍內。如第18F圖所示，當閘極介電層82、阻障層83及功函數調整材料層84、85在Y方向(源極至汲極方向)上包含U形截面(具有底部及兩個垂直部分)時，阻斷金屬層86完全填充閘極空間49。在一些實施例中，由於閘極側壁間隔物45為凹陷的，將均由氮化矽製成的絕緣襯墊層60及額外介電層66用作化學機械研磨終止層，以執行化學機械研磨。因此，在化學機械研磨操作中並不研磨氧化矽或氧化矽為主的材料。
然後，如第19A圖所示，藉由一或多個蝕刻操作來凹陷層的上部分，層在閘極空間中形成。在一些實施例中，在蝕刻操作中，亦蝕刻側壁間隔物45的上部分及/或閘極介電層82的上部分。如第19A圖所示，在一些實施例中，阻斷金屬層86的頂部低於第一功函數調整材料層84及第二功函數調整材料層85的頂部，並且功函數調整材料層的頂部低於閘極介電層82的頂部。在其他實施例中，阻斷金屬層86的頂部高於功函數調整材料層中任一者或兩者的頂部。
隨後，如第19B圖所示，在凹陷的層之上形成接觸金屬層87。在一些實施例中，接觸金屬層87包含鎢、鉭、錫、鈮、釕、鈷或鉬。在一些實施例中，藉由使用金屬鹵化物(氯化物)氣體(例如，五氯化鉭(TaCl5 )、四氯化錫(SnCl4 )、五氯化鈮(NbCl5 )或四氯化鉬(MoCl4 ))的原子層沉積製程來形成接觸金屬層87。在一些實施例中，接觸金屬層87包含無氟金屬，例如，藉由將五氯化鎢(WCl5 )作為源氣體而形成的無氟鎢。在一些實施例中，原子層沉積製程為與蝕刻製程相結合的選擇性沉積製程，使得接觸金屬層87自金屬性下層(諸如，阻障層、功函數調整材料層及阻斷金屬層)生長，並且並無金屬層自介電層生長。由於當形成接觸金屬層87時閘極空間49的深寬比為高(例如，3至20)，使用金屬鹵化物氣體的原子層沉積製程有效地形成接觸金屬層87而並不形成孔隙。此外，隨著金屬閘極間距縮小，閘極空間的寬度不足以形成額外(例如，犧牲)層。藉由使用在功函數調整材料層正上方的選擇性沉積，有可能減小對金屬閘極結構的損壞。
在一些實施例中，接觸金屬層87的厚度T1介於約1奈米至約10奈米的範圍內。當接觸金屬層87的厚度過小時，可能無法充分形成由鎢製成的稍後形成的閘極觸點，因為接觸金屬層87可充當鎢層的晶種層。當接觸金屬層87的厚度過大時，可能在閘極側壁間隔物45之上形成接觸金屬層，此可能致使漏泄。在一些實施例中，接觸金屬層87上表面的最下部分位於阻斷金屬層86正上方。在一些實施例中，接觸金屬層87的頂部低於閘極側壁間隔物45的頂部。
在一些實施例中，接觸金屬層87在閘極介電層82上的厚度T2 (例如，在閘極介電層的垂直部分的厚度的中心處)介於約0.1奈米至約1奈米的範圍內。當厚度過小時，可能致使接觸金屬層87側壁上的損壞，並且當厚度過大時，可能在接觸金屬層87中形成接縫。
在一些實施例中，接觸金屬層87的沉積包含插在兩個或更多個沉積製程之間的清洗操作。在一些實施例中，清洗操作包含熱水清洗(例如，攝氏80度或更高)及/或氧氣處理。
在前述實施例中，在閘極空間中形成的層的厚度係沿閘極空間的中心處的Z方向(基板表面的法向方向)量測，除非另有說明。
此外，如第19C圖所示，在接觸金屬層87之上形成閘極頂蓋絕緣層90。在一些實施例中，閘極頂蓋絕緣層90包含氮化矽、氮氧化矽及/或碳氮氧化矽或任何其他適當材料。第19D圖展示對應於第17D圖的線X1-X1的截面圖，並且第19E圖展示對應於第17D圖的Y2-Y2線的隔離絕緣層之上的截面圖。在第19D中，省略了阻障層。如第19D圖所示，第一功函數調整材料層84、第二功函數調整材料層85、阻斷金屬層86及接觸金屬層87 (及視情況地，阻障層83)可統稱為金屬閘極電極88。在一些實施例中，如第19D圖所示，接觸金屬層87上表面的最低點位於兩個相鄰鰭式結構20之間。
在一些實施例中，在n型場效電晶體中，並不形成第一功函數調整材料層(p型材料層)，如第19F及19G圖所示。第19G圖展示對應於第17D圖的線X1-X1的隔離絕緣層之上的截面圖。在第19G圖中，省略了阻障層。如第19G圖所示，第二功函數調整材料層85、阻斷金屬層86及接觸金屬層87 (及視情況地，阻障層83)可統稱為金屬閘極電極88。
第20A圖、第20B圖及第20C圖展示在形成閘極觸點145之後的截面圖。第20A圖展示對應於第17D圖的線Y1-Y1的鰭式結構20之上的截面圖，並且第20B圖展示對應於第17D圖的Y2-Y2線的隔離絕緣層30之上的截面圖。第20C圖展示沿X方向的截面。
在一些實施例中，在形成閘極頂蓋絕緣層90之後，形成第二層間介電層135及第三層間介電層140，並且使用一或多個微影術及蝕刻操作在接觸金屬層87之上形成接觸孔。然後，藉由一或多種導電材料填充接觸孔以形成閘極觸點145。在一些實施例中，閘極觸點145包含使用六氟化鎢(WF6 )或四氟化鎢(WF4 )作為源氣體形成的鎢。在一些實施例中，相比接觸金屬層87，閘極觸點145包含更多雜質(例如，氟、氮及/或氧)。在沉積鎢之後，執行化學機械研磨操作以自第三層間介電層140的上表面移除過量鎢。如第20A圖及第20B圖所示，與接觸金屬層87上表面的側壁間隔物45接觸的邊緣部分高於接觸金屬層87上表面的中心。在一些實施例中，接觸金屬層87的最高點位於閘極側壁間隔物45與阻障層83及功函數調整材料層84、85中的其中一者的垂直部分之間。在第20C圖的X方向截面中，阻障層83、第二功函數調整材料層85及阻斷金屬層86統稱為下部閘極電極88A。如第20C圖所示，並不包含鎢的下部閘極電極88A具有壁形狀(非U形)，並且在下部閘極電極88A上形成由鎢製成的接觸金屬層87。
如第20C圖所示，在一些實施例中，在功能電路中所使用的主動鰭式結構20之間形成一或多個假性鰭式結構200。在一些實施例中，假性鰭式結構200包含下層205、中間層210及上層215，以上所有的下層205、中間層210及上層215由一或多種介電材料製成。在一些實施例中，下層205及上層215包含氧化矽、氮化矽、氮氧化矽、碳氧化矽、碳氮氧化矽或任何其他適當材料中的一或多者。在一些實施例中，中間層210由不同於下層及上層的材料製成，並且包含高介電常數介電材料，諸如，氧化鉿、氧化鋁或任何其他適當材料。
此外，在一些實施例中，提供將一個金屬閘極電極與相鄰者實體地和電性隔離的分隔栓塞(或壁)230，如第20C圖所示。在一些實施例中，藉由圖案化犧牲閘極電極以形成開口以及藉由絕緣材料填充開口來形成分隔栓塞230。在一些實施例中，以與假性鰭式結構200頂部接觸的方式形成分隔栓塞230。在其他實施例中，分隔栓塞230與隔離絕緣層30接觸。在一些實施例中，閘極觸點145位於鰭式結構20上方，並且在其他實施例中，閘極觸點145位於假性鰭式結構200上方。
如第21圖所示，在一些實施例中，由水平線與連接接觸金屬層87上表面的最下部分(或閘極空間的中心線與接觸金屬層的上表面的交叉點)與接觸金屬層87上表面的最高部分的線形成的角度介於約30度至約60度的範圍內。當角度過小時，可能致使接觸金屬層87側壁上的損壞，並且可能難以藉由已知沉積技術使角度大於60度。
當閘極空間的中心線與閘極側壁間隔物45的內側壁之間的距離為距離D2時，接觸金屬層87的最高部分位於距閘極空間中心的距離D1處，其中，在一些實施例中，0.7 ≤ D1/D2 ≤ 1.0。在其他實施例中，0.8 ≤ D1/D2 ≤ 0.95。當最高部分位於此等範圍內時，接觸金屬層有效地保護含鋁的第二功函數調整材料層85不受用於形成閘極觸點的後續化學機械研磨操作的影響。
第22A圖至第22G圖展示根據本揭露的實施例的用於閘極替代操作的順序製程。應當理解，可在第22A圖至第22G圖所示的製程之前、期間及之後提供額外操作，並且針對方法的額外實施例，可替代或消除一些下文所描述的操作中。操作/製程的順序為可互換的。如藉由前述實施例解釋的材料、製程、方法、尺寸及/或組態可應用至以下實施例，並且可省略其詳細描述。
在第22A圖至第22G圖中，製作了用於閘極長度等於或小於約14奈米(並且大於例如約5奈米)的窄通道場效電晶體以及閘極長度等於或大於20奈米(並且小於例如約1微米)的長通道場效電晶體的金屬閘極結構。在第22A圖至第22G圖中，展示了具有不同閾值電壓(並且具有不同功函數調整材料)的兩個p型窄通道場效電晶體 PMOS1及PMOS2、n型窄通道場效電晶體 NMOS1以及n型長通道場效電晶體 NMOS2。然而，半導體裝置可包含兩個或更多個n型窄通道場效電晶體、三個或更多個p型窄通道場效電晶體、一或多個p型長通道場效電晶體及/或兩個或更多個n型長通道場效電晶體。
如第22A圖所示，類似於第18C圖，針對第一p型場效電晶體 PMOS1及第二p型場效電晶體 PMOS2，在閘極介電層82之上各別地形成第一p型功函數調整材料層84-1及第二p型功函數調整材料層84-2。並不針對n型場效電晶體 NMOS1及NMOS2形成p型功函數調整材料層。在一些實施例中，在形成功函數調整材料層之前形成阻障層，類似於第18B圖。在一些實施例中，第一p型功函數調整材料層84-1及第二p型功函數調整材料層84-2由不同材料及/或不同厚度製成。在一些實施例中，第一p型功函數調整材料層84-1包含鈦為主的材料(氮化鈦、氮矽化鈦等等)，並且第二p型功函數調整材料層84-2包含鎢為主的材料(氮化鎢、碳氮化鎢、鎢等等)。
然後，類似於第18D圖，移除p型功函數調整材料層84-1及84-2的上部分，以使得p型功函數調整材料層的最上部分低於蝕刻終止層(絕緣襯墊層60)及額外介電層66的最上部分，如第22B圖所示。
此外，類似於第18E圖，針對p型場效電晶體 PMOS1、PMOS2及n型場效電晶體 NOMS1、NMOS2形成n型功函數調整材料層85，如第22C圖所示。接著，類似於第18F圖，使用一或多個沉積及化學機械研磨操作，在功函數調整材料層84-1、84-2及85之上形成阻斷金屬層86，阻斷金屬層86也可稱為膠層，如第22D圖所示。在一些實施例中，當在展示U形截面的長通道場效電晶體 NMOS2的閘極空間中共形地形成阻斷金屬層86時，阻斷金屬層86完全填充窄通道場效電晶體 PMOS1、PMOS2及NMOS1的閘極空間。
然後，如第22E圖所示，在長通道n型場效電晶體 NMOS2中的阻斷金屬層(膠層) 86上形成一或多個導電層。在一些實施例中，導電層包含藉由原子層沉積製程形成的鎢層181及藉由化學氣相沉積製程形成的鎢層183。此外，在導電層之上形成頂蓋絕緣層185。藉由一或多個沉積及化學機械研磨操作形成導電層及/或頂蓋絕緣層185。在一些實施例中，頂蓋絕緣層185包含氮化矽。
隨後，類似於第19A圖，藉由一或多個蝕刻操作來凹陷在閘極空間中形成的層的上部分，如第22F圖所示。在一些實施例中，在蝕刻操作中，並不蝕刻頂蓋絕緣層185，因此保護頂蓋絕緣層185底部的鎢層181、183。
然後，類似於第19B圖，在凹陷的結構之上形成接觸金屬層87，如第22G圖所示。隨後，形成閘極頂蓋絕緣層90。在形成第22G圖所示的結構之後，在接觸金屬層87之上形成一或多個介電層(例如，層間介電質)。
本文所描述的各種實施例或實例提供優於現有技術的若干優勢。在本揭露的實施例中，由於閘極空間完全由阻斷金屬層(膠層)填充，金屬閘極電極中的鎢層中並不形成接縫。此外，在凹陷的功函數調整材料層之上形成的鎢層可保護功函數調整材料層不受在後續執行的化學機械研磨操作中所使用的化學品的影響。
應當理解，本文不必論述所有優勢，所有實施例或實例並不要求特定優勢，並且其他實施例或實例可提供不同優勢。
根據本揭露的一個態樣，在一種製作半導體裝置的方法中，藉由移除犧牲閘極電極形成閘極空間，在閘極空間中形成閘極介電層，在閘極介電層上形成導電層以完全填充閘極空間，凹陷閘極介電層及導電層以形成凹陷的閘極電極，以及在凹陷的閘極電極上形成接觸金屬層。凹陷的閘極電極並不包含鎢層，並且接觸金屬層包含鎢。在前述以及以下實施例中的一或多者中，導電層中的至少一者具有U形截面，並且導電層中的至少一者並不具有U形截面。在前述以及以下實施例中的一或多者中，導電層中並不具有U形截面的至少一者包含氮化鈦或碳氮化鎢。在前述以及以下實施例中的一或多者中，接觸金屬層覆蓋閘極介電層的頂部。在前述以及以下實施例中的一或多者中，接觸金屬層的上表面具有朝向凹陷的閘極電極的凸出形狀。在前述以及以下實施例中的一或多者中，凸出形狀具有角度介於30度至60度的斜率。在前述以及以下實施例中的一或多者中，藉由使用無氟鎢源氣體的原子層沉積來形成接觸金屬層。
根據本揭露的另一態樣，在一種製作半導體裝置的方法中，形成自置於基板之上的隔離絕緣層突出的鰭式結構，在鰭式結構之上形成犧牲閘極介電層，在犧牲閘極介電層之上形成犧牲閘極電極層，形成閘極側壁間隔物，形成一或多個介電層；藉由移除犧牲閘極電極層及犧牲閘極介電層來形成閘極空間，在形成閘極空間之後，凹陷閘極側壁間隔物；在閘極空間中形成閘極介電層；在閘極介電層上形成導電層以完全填充閘極空間，凹陷閘極介電層及導電層以形成凹陷的閘極電極，以及在凹陷的閘極電極上形成接觸金屬層。在前述以及以下實施例中的一或多者中，一或多個介電層包含在閘極側壁間隔物的側面上共形地形成的蝕刻終止層，及在蝕刻終止層上形成的層間介電層。在前述以及以下實施例中的一或多者中，層間介電層包含氧化矽層及氮化矽層，兩者均接觸蝕刻終止層。在前述以及以下實施例中的一或多者中，蝕刻終止層包含氮化矽。在前述以及以下實施例中的一或多者中，在凹陷的閘極側壁間隔物的頂部並且形成閘極介電層，閘極介電層接觸蝕刻終止層。在前述以及以下實施例中的一或多者中，接觸金屬層為藉由使用金屬氯化物氣體的沉積方法來形成的鎢、鉭、錫、鈮或鉬中的一者。在前述以及以下實施例中的一或多者中，在接觸金屬層之上形成閘極頂蓋絕緣層，在閘極頂蓋絕緣層之上形成一或多個介電層，以及形成接觸金屬層的閘極觸點。在前述以及以下實施例中的一或多者中，接觸金屬層包含低於閘極接觸的含量的氟。
根據本揭露的另一態樣，一種半導體裝置包含自置於基板之上的隔離絕緣層突出並且具有通道區域的鰭式結構、源極/汲極磊晶層、至於通道區域上的閘極介電層，以及置於閘極介電層上的閘極電極層。閘極電極層包含下部分及上部分，並且下部分包含導電層，導電層中的至少一者具有U形截面，並且導電層中的至少一者並不具有U形截面。在前述以及以下實施例中的一或多者中，上部分由鎢製成。在前述以及以下實施例中的一或多者中，閘極介電層的截面具有U形狀，並且上部分覆蓋閘極介電層的U形的垂直部分的頂部。在前述以及以下實施例中的一或多者中，上部分的上表面具有朝向下部分的凸出形狀，並且凸出形狀具有角度介於30度至60度的斜率。在前述以及以下實施例中的一或多者中，半導體裝置更包含與上部分接觸並且具有高於上部分的氟濃度的閘極觸點。
前述概述了若干實施例或實例的特徵，使得熟習此項技術者可更好地理解本揭露的諸態樣。熟習此項技術者應當理解，他們可容易地將本揭露用作設計或修改其他製程與結構的基礎，以用於實施與本文介紹的實施例或實例相同的目的及/或達成相同的優點。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露的精神及範疇，而是可在不偏離本揭露的精神及範疇的情況下進行各種改變、替換及更改。
10:基板 11:下部分 12:摻雜劑 15:遮罩層 15A:第一遮罩層 15B:第二遮罩層 20:鰭式結構 22:襯墊層 25:鰭式結構 30:層 40:犧牲閘極結構 42:犧牲閘極介電層 44:犧牲閘極電極層 45:側壁間隔物/包覆層 46:氮化矽墊層 48:遮罩層 49:閘極空間 50:源極/汲極磊晶層 52:孔隙 60:絕緣襯墊層 65:層間介電層 81:界面層 82:閘極介電層 83:阻障層 84:功函數調整材料層 84-1:功函數調整材料層 84-2:功函數調整材料層 85:功函數調整材料層 86:阻斷金屬層 87:接觸金屬層 88:閘極電極 88A:下部閘極電極 90:頂蓋絕緣層 110:接觸孔 120:矽化物層 130:導電材料 135:第二層間介電層 140:第三層間介電層 145:閘極觸點 181:鎢層 183:鎢層 185:頂蓋絕緣層 200:假性鰭式結構 205:下層 210:中間層 215:上層 230:分隔栓塞 X1-X1:線 Y1-Y1:線 X:方向 Y:方向 Z:方向 T1:厚度 T2:厚度 D1:距離 D2:距離
當結合附圖閱讀時，根據以下詳細描述可最佳理解本揭露。應強調，根據業界的標準做法，各種特徵並未按比例繪製，並且僅用於例示的目的。事實上，出於論述清楚的目的，可任意地增大或縮小各種特徵的尺寸。 第1圖展示根據本揭露的實施例的用於製作半導體裝置的順序製程的多個階段中的一者。 第2圖展示根據本揭露的實施例的用於製作半導體裝置的順序製程的多個階段中的一者。 第3圖展示根據本揭露的實施例的用於製作半導體裝置的順序製程的多個階段中的一者。 第4圖展示根據本揭露的實施例的用於製作半導體裝置的順序製程的多個階段中的一者。 第5圖展示根據本揭露的實施例的用於製作半導體裝置的順序製程的多個階段中的一者。 第6圖展示根據本揭露的實施例的用於製作半導體裝置的順序製程的多個階段中的一者。 第7圖展示根據本揭露的實施例的用於製作半導體裝置的順序製程的多個階段中的一者。 第8圖展示根據本揭露的實施例的用於製作半導體裝置的順序製程的多個階段中的一者。 第9圖展示根據本揭露的實施例的用於製作半導體裝置的順序製程的多個階段中的一者。 第10圖展示根據本揭露的實施例的用於製作半導體裝置的順序製程的多個階段中的一者。 第11圖展示根據本揭露的實施例的用於製作半導體裝置的順序製程的多個階段中的一者。 第12圖展示根據本揭露的實施例的用於製作半導體裝置的順序製程的多個階段中的一者。 第13圖展示根據本揭露的實施例的用於製作半導體裝置的順序製程的多個階段中的一者。 第14圖展示根據本揭露的實施例的用於製作半導體裝置的順序製程的多個階段中的一者。 第15圖展示根據本揭露的實施例的用於製作半導體裝置的順序製程的多個階段中的一者。 第16圖展示根據本揭露的實施例的用於製作半導體裝置的順序製程的多個階段中的一者。 第17A圖、第17B圖、第17C圖及第17D圖展示根據本揭露的實施例的用於製作半導體裝置的順序製程的各個階段。 第18A圖、第18B圖、第18C圖、第18D圖、第18E圖及第18F圖展示根據本揭露的實施例的用於製作半導體裝置的順序製程的各個階段。 第19A圖、第19B圖、第19C圖、第19D圖、第19E圖、第19F圖及第19G圖展示根據本揭露的實施例的用於製作半導體裝置的順序製程的各個階段。 第20A圖、第20圖B及第20C圖展示根據本揭露的實施例的用於製作半導體裝置的順序製程的各個階段。 第21圖展示根據本揭露的實施例的用於製作場效電晶體裝置的順序製程的多個階段中的一者。 第22A圖、第22B圖、第22C圖、第22D圖、第22E圖、第22F圖及第22G圖展示根據本揭露的實施例的用於製作半導體裝置的順序製程的各個階段。
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20:鰭式結構
42:犧牲閘極介電層
45:側壁間隔物/包覆層
50:源極/汲極磊晶層
60:絕緣襯墊層
81:界面層
82:閘極介電層
83:阻障層
84:功函數調整材料層
85:功函數調整材料層
86:阻斷金屬層
87:接觸金屬層
90:頂蓋絕緣層
Y:方向
Z:方向

Claims (20)

  1. 一種製作一半導體裝置的方法，包含： 藉由移除一犧牲閘極電極形成一閘極空間； 形成一閘極介電層於該閘極空間中； 形成複數個導電層於該閘極介電層上以完全填充該閘極空間； 凹陷該閘極介電層及該些導電層以形成一凹陷的閘極電極；以及 形成一接觸金屬層於該凹陷的閘極電極上， 其中該凹陷的閘極電極並不包含一鎢層，並且 該接觸金屬層包含鎢。
  2. 如請求項1所述之方法，其中： 該些導電層中的至少一者具有U形截面，並且 該些導電層中的至少一者並不具有U形截面。
  3. 如請求項2所述之方法，其中該些導電層中並不具有該U形截面的該至少一者包含氮化鈦或碳氮化鎢。
  4. 如請求項1所述之方法，其中該接觸金屬層覆蓋該閘極介電層的一頂部。
  5. 如請求項1所述之方法，其中該接觸金屬層的一上表面具有朝向該凹陷的閘極電極的一凸出形狀。
  6. 如請求項5所述之方法，其中該凸出形狀具有一角度介於30度至60度的一斜率。
  7. 如請求項1所述之方法，其中該接觸金屬層係藉由使用一無氟的鎢源氣體的一原子層沉積形成。
  8. 一種用於製作一半導體裝置的方法，包含： 形成自置於一基板之上的一隔離絕緣層突出的一鰭式結構； 形成一犧牲閘極介電層於該鰭式結構之上； 形成一犧牲閘極電極層於該犧牲閘極介電層之上； 形成複數個閘極側壁間隔物； 形成一或多個介電層； 藉由移除該犧牲閘極電極層及該犧牲閘極介電層來形成一閘極空間； 在形成該閘極空間之後，凹陷該些閘極側壁間隔物； 形成一閘極介電層於該閘極空間中； 形成複數個導電層於該閘極介電層上以完全填充該閘極空間； 凹陷該閘極介電層及該些導電層以形成一凹陷的閘極電極；以及 形成一接觸金屬層於該凹陷的閘極電極上。
  9. 如請求項8所述之方法，其中該一或多個介電層包含在該些閘極側壁間隔物的複數個側面上共形地形成的一蝕刻終止層，及在該蝕刻終止層上形成的一層間介電層。
  10. 如請求項9所述之方法，其中該層間介電層包含一氧化矽層及一氮化矽層，該氧化矽層及該氮化矽層均接觸該蝕刻終止層。
  11. 如請求項10所述之方法，其中該蝕刻終止層包含氮化矽。
  12. 如請求項9所述之方法，其中該閘極介電層係在形成於該凹陷的閘極側壁間隔物的一頂部上並且接觸該蝕刻終止層。
  13. 如請求項9所述之方法，其中該接觸金屬層為藉由使用一金屬氯化物氣體的一沉積方法來形成的鎢、鉭、錫、鈮或鉬中的一者。
  14. 如請求項9所述之方法，更包含： 形成一閘極頂蓋絕緣層於該接觸金屬層之上； 形成一或多個介電層於該閘極頂蓋絕緣層之上；以及 形成接觸該接觸金屬層的一閘極觸點。
  15. 如請求項14所述之方法，其中該接觸金屬層包含低於該閘極接觸的一含量的氟。
  16. 一種半導體裝置，包含： 一鰭式結構，自置於一基板之上的一隔離絕緣層突出並且具有一通道區域； 一源極/汲極磊晶層； 一閘極介電層，置於該通道區域上；以及 一閘極電極層，置於該閘極介電層上，其中： 該閘極電極層包含一下部分及一上部分，並且 該下部分包含複數個導電層，該些導電層中的至少一者具有U形截面，並且該些導電層中的至少一者並不具有U形截面。
  17. 如請求項16所述之半導體裝置，其中該上部分由鎢製成。
  18. 如請求項17所述之半導體裝置，其中： 該閘極介電層在一截面上具有一U形，並且 該閘極電極層的該上部分覆蓋該閘極介電層的該U形的一垂直部分的一頂部。
  19. 如請求項16所述之半導體裝置，其中： 該閘極電極層的該上部分的一上表面具有朝向該下部分的一凸出形狀，並且 該凸出形狀具有一角度介於30度至60度的一斜率。
  20. 如請求項16所述之半導體裝置，更包含與該閘極電極層的該上部分接觸的一閘極觸點，其中該閘極觸點具有高於該閘極電極層的該上部分的一氟濃度。
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Publication number Priority date Publication date Assignee Title
US9614089B2 (en) * 2015-06-15 2017-04-04 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure
US10879370B2 (en) * 2016-12-15 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Etching back and selective deposition of metal gate
US10546785B2 (en) * 2017-03-09 2020-01-28 International Business Machines Corporation Method to recess cobalt for gate metal application
US10490452B2 (en) * 2017-06-30 2019-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating a semiconductor device

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