TW202303847A - 半導體裝置的製造方法 - Google Patents

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epitaxial
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吳伯峰
尤志豪
林家彬
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台灣積體電路製造股份有限公司
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Abstract

一種半導體裝置的製造方法，包括：形成鰭片結構，其中多個第一半導體層與多個第二半導體層交替堆疊，第一半導體層及第二半導體層具有不同的材料成分；在鰭片結構上形成犧牲閘極結構；在犧牲閘極結構的側壁上形成閘極間隔物；蝕刻鰭片結構的源極/汲極（source/drain，S/D）區，且S/D區並未被犧牲閘極結構及閘極間隔物覆蓋，藉此形成S/D溝槽；透過S/D溝槽橫向蝕刻第一半導體層，藉此形成多個凹槽；在第一半導體層及第二半導體層的在凹槽及S/D溝槽中露出的表面上但不在閘極間隔物的側壁上選擇性沉積絕緣層；以及在S/D溝槽中成長S/D磊晶部件，藉此將多個氣隙封（trapping）在凹槽中。

Description

半導體裝置的製造方法
本發明是關於半導體裝置，特別是關於一種包含內間隔物的半導體裝置。
半導體積體電路產業經歷了快速成長。積體電路材料及設計的技術進步生產了多個世代的積體電路，且各個世代具有比先前世代更小且更複雜的電路。積體電路演進期間，功能密度（亦即，單位晶片面積的互連裝置數目）通常會增加而幾何尺寸（亦即，即可使用製程生產的最小元件（或線））卻減少。此微縮化的過程通常會以增加生產效率與降低相關成本而提供助益。然而，此微縮化也會使得含有這些積體電路的裝置伴隨更為複雜的設計與製程。
舉例而言，隨著半導體產業進展到奈米技術製程節點以追求更高的裝置密度、更高的性能、及更低的成本，來自製造及設計問題兩者的挑戰導致了三維設計的發展，例如多閘極場效電晶體（field effect transistor，FET），包括鰭式場效電晶體（FinFET）及全繞式閘極（gate-all-around，GAA）FET。在FinFET中，閘極電極鄰近通道區的三個側表面，且閘極介電層介於其間。因為閘極結構在三個表面上圍繞（包覆）鰭片，電晶體本質上具有三個控制電流通過鰭片或通道區的閘極。不幸的是，通道的第四側、底部遠離閘極電極且因此並未受到密切的閘極控制。相對地，在GAA FET中，通道區的所有側表面被閘極電極圍繞，允許在通道區中更充分地空乏，且由於更陡峭的次臨界電流擺幅（sub-threshold current swing，SS）及較小的汲極引發能障降低（drain induced barrier lowering，DIBL），導致較少的短通道效應。隨著電晶體尺寸持續微縮化到次10nm（sub-10 nm）的技術節點，需要GAA FET的進一步改善。
一種半導體裝置的製造方法，包括：形成鰭片結構，其中多個第一半導體層與多個第二半導體層交替堆疊，第一半導體層及第二半導體層具有不同的材料成分；在鰭片結構上形成犧牲閘極結構；在犧牲閘極結構的側壁上形成閘極間隔物；蝕刻鰭片結構的源極/汲極（source/drain，S/D）區，且S/D區並未被犧牲閘極結構及閘極間隔物覆蓋，藉此形成S/D溝槽；透過S/D溝槽橫向蝕刻第一半導體層，藉此形成多個凹槽；在第一半導體層及第二半導體層的在凹槽及S/D溝槽中露出的表面上但不在閘極間隔物的側壁上選擇性沉積絕緣層；以及在S/D溝槽中成長S/D磊晶部件，藉此將多個氣隙封（trapping）在凹槽中。
一種半導體裝置的製造方法，包括：在半導體基板上形成多個第一類型磊晶層及多個第二類型磊晶層的堆疊，第一類型磊晶層及第二類型磊晶層具有不同的材料成分並在垂直方向上交替設置；圖案化堆疊以形成鰭片結構；在鰭片結構上形成犧牲閘極結構；從鰭片結構的源極/汲極（S/D）區至少移除第一類型磊晶層，且S/D區不被犧牲閘極結構覆蓋；在第一類型磊晶層的側端上形成絕緣層；形成與絕緣層及第二類型磊晶層接觸的S/D磊晶部件，其中絕緣層介於S/D磊晶部件與第一類型磊晶層之間，且其中S/D磊晶部件將氣隙封在S/D磊晶部件與絕緣層之間；移除犧牲閘極結構及第一類型磊晶層，形成閘極溝槽；以及部分蝕刻絕緣層在閘極溝槽中露出的部分。
一種半導體裝置，包括：多個半導體通道構件，在基板上垂直堆疊；閘極堆疊，包繞（wrapping around）半導體通道構件；閘極間隔物，設置於閘極堆疊的側壁上；源極/汲極（S/D）磊晶部件，與半導體通道構件接觸；以及絕緣層，介於S/D磊晶部件與閘極堆疊之間，其中絕緣層、S/D磊晶部件、及閘極間隔物共同定義在鄰近的半導體通道構件之間堆疊的多個氣隙。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及/或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。更進一步，當數字或數字的範圍是以「約」、「大約」等用語來描述時，此用語是用於包含所述的數字的+/−10%內的數字，除非另有說明。舉例而言，用於「約5nm」包含從4.5nm到5.5nm的尺寸範圍。
本揭露大致上與半導體裝置及製造方法相關，且特別是與製造具有內間隔物的多閘極裝置相關，其中內間隔物具有氣隙。這些多閘極裝置可以包括p型金屬氧化物半導體裝置或n型金屬氧化物半導體裝置。由於鰭形結構，在此可以將特定的範例呈現並稱為FinFET。在此也呈現了被稱為全繞式閘極（GAA）裝置的類型的多閘極電晶體的實施例。GAA裝置包括具有形成於通道區的4側（例如，圍繞通道區的一部分）的閘極結構或部分閘極結構的任何裝置。在此呈現的裝置也包括具有設置於奈米片通道、奈米線通道、棒狀通道、及/或與單一、連續的閘極結構相關的其他適合的通道配置中的通道區的實施例。然而，通常知識者將理解，上述教示能夠應用於單一的通道（例如，單一的奈米線/奈米片）或任何數目的通道。通常知識者可以理解可以受益於本揭露的面向的半導體裝置的其他範例。
對於持續微縮化到次10nm的技術節點及以下的電晶體尺寸，通常期望減少多閘極電晶體的部件之間的雜散電容（stray capacitance），例如閘極結構與源極/汲極接觸件之間的電容，以增加切換速度、減少切換功率消耗、及/或減少電晶體的耦合雜訊（coupling noise）。某些低介電常數材料（例如，具有低於氧化矽的介電常數）已被建議作為絕緣材料，例如用於介於金屬閘極結構與源極/汲極（S/D）磊晶部件之間的內間隔物，以用於提供較低的介電常數以減少雜散電容。然而，隨著半導體技術發展到較小的幾何形狀（geometries），內間隔物中的低介電常數材料在替換閘極（或稱為「閘極後製（gate-last）」）製程流程期間的蝕刻損失變得無法忽略，因為其造成閘極結構與源極/汲極接觸件之間的距離進一步減少，導致雜散電容增加。本揭露的實施例提供優於現有技術的優點，但應理解其他實施例可以提供不同的優點，並非所有優點都必須在本文中討論，且所有的實施例皆不需要特定的優點。在本揭露的一些實施例中，繪示出內間隔物包括用於降低有效介電常數的氣隙以及絕緣氣隙以防止閘極結構材料洩漏到S/D區的高介電常數絕緣層，且提供了減少多閘極裝置的Cgd（閘極到汲極的電容）及Cgs（閘極到源極的電容）的好處。因此，可以進一步改善電路的速度。高介電常數絕緣層還可以更精確地控制內間隔物的厚度、形狀、及/或位置，且因此改善裝置均勻度及產率。
在本揭露中，源極/汲極（S/D）是指源極及/或汲極。應注意的是，在本揭露中，源極與汲極可以互換使用且其結構實質上相同。
第1A~1D圖是根據本揭露的一個實施例，顯示出半導體FET裝置的各種剖面圖。第1A圖是沿著X方向（源極－汲極方向）的剖面圖，第1B圖是對應第1A圖的Y1-Y1的剖面圖，第1C圖是對應第1A圖的Y2-Y2的剖面圖，且第1D圖顯示對應第1A圖的Y3-Y3的剖面圖。
如第1A~1D圖所示，在半導體基板10上提供半導體通道構件（例如，奈米線或奈米片）25，且半導體通道構件25沿著Z方向（基板10的主表面的法線方向）垂直排列。在一些實施例中，基板10至少在其表面部分上包括單晶半導體層。基板10可以包括單晶半導體材料，例如但不限於Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP。在某些實施例中，基板10是由結晶Si所形成。
基板10可以在其表面區域包括一或多個緩衝層（未顯示）。緩衝層能夠用以逐漸改變從基板到源極/汲極區的晶格常數。緩衝層可以由磊晶成長的單晶半導體材料形成，例如但不限於Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaN、GaP、及InP。在一個特定的實施例中，基板10包括磊晶成長於矽基板10上的矽鍺（SiGe）緩衝層。SiGe緩衝層的鍺濃度可以從最底部的緩衝層的30原子%鍺增加到對頂部的緩衝層的70原子%鍺。
如第1A~1C圖所示，在基板10上設置半導體通道構件25，且半導體通道構件25提供用於半導體FET裝置的通道層。半導體通道構件25也可以被稱為通道層25。在一些實施例中，在從基板10突出的鰭片結構（未顯示）上設置通道層25。雖然第1A~1C圖顯示出四個通道層25，通道層25的數目並不限於四層，且可以小至一層或多於四層，且在一些實施例中可以到十層。各個通道層25被閘極結構80包繞，且閘極結構80包括閘極介電層82及閘極電極層84。在一些實施例中，閘極介電層82包括界面層及高介電常數介電層。閘極結構80的側壁被閘極間隔物40覆蓋。閘極間隔物40包括氮化矽（SiN）、氮氧化矽（SiON）、及碳氮化矽（SiCN）中的一或多個、或任何其他適合的介電材料。
此外，在基板10上設置源極/汲極（S/D）磊晶部件50。S/D磊晶部件50與通道層25直接接觸，且藉由內間隔物31與閘極介電層82分隔。如第1A圖所示，內間隔物31沿著X方向的剖面具有實質上圓頂形（dome-shape）的輪廓。如以下結合第2A~2C圖所更詳細地討論，內間隔物31的沿著X方向的剖面可以在各種實施例中具有其他形狀。再參照第1A圖，在一些實施例中，各個內間隔物31至少包括氣隙22及絕緣層33。絕緣層33直接與閘極介電層82交界且與鄰近的兩個通道層25的部分的側端部接觸。絕緣層33介於S/D磊晶部件50與閘極介電層82之間。在一些實施例中，絕緣層33是以高介電常數介電材料所形成，舉例而言，介電常數（k）高於閘極間隔物40的高介電常數介電材料。在一個範例中，絕緣層33的k值在閘極間隔物40的k值的約1.5倍到約3倍之間。氣隙22介於絕緣層33與S/D磊晶部件50之間且在鄰近的兩個通道層25之間堆疊。如第1C圖所是，閘極間隔物40的一部分也在氣隙22中露出。換句話說，S/D磊晶部件50、絕緣層33、及閘極間隔物40共同定義氣隙22的邊界。
在S/D磊晶部件50上設置層間介電（interlayer dielectric，ILD）層70，在S/D磊晶部件50上設置導電接觸層72，且在導電接觸層72上設置通過ILD層70的導電插塞75。導電接觸層72包括一或多層的導電材料。在一些實施例中，導電接觸層72包括矽化物層，例如WSi、NiSi、TiSi或CoSi或其他適合的矽化物材料。
第2A圖顯示出取自第1A圖的內間隔物31的放大剖面圖。第2A圖也描繪出內間隔物31的鄰近區域中的部件，包括部分的S/D磊晶部件50、鄰近的兩個通道層25、及閘極結構80（包括閘極介電層82及閘極電極層84）。
內間隔物31包括氣隙22及絕緣層33。如本文所使用，用語「氣隙」是用於描述由周圍的獨立存在的（substantive）部件所定義的空隙（void），其中空隙可以包含空氣、氮、環境氣體（ambient gases）、在製造過程期間使用的氣態化學品、或前述之組合。在所繪示的實施例中，氣隙22佔據大部分的內間隔物31（例如，體積上＞60%）。與以低介電常數介電材料（例如，具有小於氧化矽的介電常數（~3.9）的介電常數）填充氣隙22相比，在一些實施例中，氣隙22與介電常數k≈1相關聯，這進一步降低了內間隔物整體的有效介電常數且因此減少了裝置中的雜散電容。氣隙22在鄰近的兩個通道層25之間堆疊，但藉由絕緣層33與通道層25分隔。在X方向上，氣隙22從S/D磊晶部件50橫向延伸到絕緣層33；在Y方向上（參見第1C圖），氣隙22從閘極間隔物40的一部分橫向延伸到閘極間隔物40的相對部分。換句話說，S/D磊晶部件50、絕緣層33、及閘極間隔層40共同定義氣隙22的邊界。
絕緣層33直接與閘極介電層82交界且與鄰近的兩個通道層25的部分的側端部接觸。絕緣層33也直接與S/D磊晶部件50交界，介於S/D磊晶部件50與閘極介電層82之間。絕緣層33用作蓋層或蝕刻停止層以在金屬閘極形成製程期間保護氣隙22不受閘極突出（gate protrusion）。用語「閘極突出」是指閘極材料（例如，閘極金屬）透過內間隔物洩漏到S/D磊晶部件中。在一些實施例中，絕緣層33是由高介電常數介電材料（例如，具有大於氧化矽的介電常數（~3.9）的介電常數）所形成，例如在從約5到8的範圍內的介電常數。為了有效防止閘極突出，絕緣層33可以具有從約2g/cm 3到約4g/cm 3的密度。密度在此範圍以外的絕緣層可能對於防止閘極突出較不有效。在進一步的實施例中，絕緣層33是以碳摻雜的含氮化合物。在一個範例中，絕緣層33包括碳氧氮化矽（silicon carbon oxynitride）。在進一步的範例中，絕緣層33是富氮的（nitrogen-rich），代表氮在化合物中具有大於氧或碳的原子%。存在碳的富氮化合物增加了絕緣層33的蝕刻抵抗性（etching resistivity）（蝕刻對比（etching contrast））。在一個特定的範例中，絕緣層33包括從約30%到約50%的原子%的矽、從約5%到約15%的原子%的氧、從約5%到約15%的原子%的碳、從約40%到約60%的原子%的氮。在又另一個範例中，絕緣層33不具有氧（例如，SiCN、KN、HCN、或KSQ）以進一步增加蝕刻對比。在一些替代的範例中，絕緣層33包括氧化鉿（HfO 2）、氧化鋯（ZrO）、或前述之組合。
在又一些其他實施例中，絕緣層33是由低介電常數介電材料（例如，具有接近或小於氧化矽的介電常數（~3.9）的介電常數）所形成以有效減少雜散電容，例如在從約1.5到4的範圍內的介電常數。為了有效減少雜散電容，絕緣層33可以具有從約1g/cm 3到約3g/cm 3的密度。密度在此範圍以外的絕緣層可能對於減少雜散電容較不有效。在進一步的實施例中，絕緣層33是以碳摻雜的含氧化合物。在一個範例中，絕緣層33包括碳氧氮化矽。在進一步的範例中，絕緣層33是富氧的（oxygen-rich），代表氧在化合物中具有大於氮或碳的原子%。在一個特定的範例中，絕緣層33包括從約30%到約50%的原子%的矽、從約40%到約60%的原子%的氧、從約5%到約15%的原子%的碳、從約10%到約20%的原子%的氮。在又另一個範例中，絕緣層33不具有氮（例如，SiCO、多孔SiCO（SDON）、或SiOF）以進一步降低絕緣層的介電常數。
再參照第2A圖，所繪示的內間隔物31具有圓頂形輪廓，其具有較大的底及較小的頂點（apex）。圓頂形內間隔物31的頂點指向閘極結構80。此外，圓頂形輪廓可以包括多於一個頂點且包括兩個頂點之間的凹部。底的底邊緣（bottom edge）是定義於絕緣層33的端部與S/D磊晶部件50之間的界面，且在一些實施例中也可以與通道層25的側端（邊緣）實質上齊平。在此，「實質上齊平」代表相對位置的差異小於約1nm。在各種實施例中，內間隔物31具有從約2nm到約5nm的長度L0，其是從底的底邊緣測量到絕緣層33與閘極介電層82交界的頂點；內間隔物31具有從約7nm到約12nm的寬度W0，其是在與鄰近的兩個通道層25交界的絕緣層33的側壁之間所測量。氣隙22具有從約1nm到約4nm的長度L1，其是從底的底邊緣測量到氣隙22的頂點；氣隙22具有從約6nm到約11nm的寬度W1，其是在絕緣層33的兩個相對側壁之間所測量。
絕緣層33具有兩個部分，與通道層25接觸的第一部分以及與閘極結構80接觸的第二部分。第一部分順應性地設置於通道層25的側端上。在一些實施例中，第一部分具有從約1nm到約3nm的厚度T0。第二部分具有小於T0的厚度T1，例如更薄約1nm。在一些實施例中，T1的範圍在約0.1nm到約2nm之間。由於圓頂形，第二部分可以具有變化的厚度，從T0過渡到位於頂點的最小厚度T1。較薄的第二部分減少內間隔物31中的高介電常數材料的量並進一步降低其有效介電常數。
再參照第2A圖，所繪示的氣隙22的一部分橫向突出超過內間隔物31的底的底邊緣到S/D磊晶部件50中。在形成S/D磊晶部件50期間，通道層25的側端用作晶種層以促進半導體材料的磊晶成長以形成S/D磊晶部件50。如果將成長速率調高，從鄰近的兩個通道層25的側端成長的半導體材料可能會較快合併並較快地密封氣隙22，形成在氣隙22中露出且彎曲遠離閘極結構80的半導體材料的凹面。在一些實施例中，突出距離D0在從約0.5nm到約1nm的範圍內。
第2B圖繪示出內間隔物31的替代的實施例。所繪示的內間隔物31與第2A圖所繪示的類似，包括材料成分、輪廓、及尺寸。一個差異是：S/D磊晶部件50的一部分橫向突出超過內間隔物31的底的底邊緣到氣隙22中。這可能是由於在形成S/D磊晶部件50期間的相對慢的成長速率，使得磊晶成長的半導體材料在密封氣隙22之前延伸到氣隙22中，藉此形成在氣隙22中露出且往閘極結構80彎曲的半導體材料的凸面。在一些實施例中，突出距離D0在從約0.5nm到約1nm的範圍內。
第2C圖包括內間隔物31的替代或額外的實施例。在第2A~2C圖的各種實施例中，相似之處包括：絕緣層33具有實質上U形（90度旋轉）的剖面且圍繞通道層25的側端；以及氣隙22位於S/D側並與S/D磊晶部件50接觸。此外，在第2C圖中所繪示的內間隔物31的各種實施例與第2A圖所描繪的在材料成分及尺寸上類似，例如絕緣層33的第一部分的較大的厚度T0以及絕緣層33的第二部分的較窄的厚度T1。第2C圖及第2A圖的實施例之間的一個差異為內間隔物31的輪廓。第2C圖中的範例I顯示出帽形（hat-shape）輪廓，其包括圓頂形輪廓及垂直設置於通道層25的側端上的邊緣形（brim-shaped）部分。第2C圖中的範例II顯示出具有矩形剖面的內間隔物31。第2C圖中的範例III顯示出具有三角形剖面的內間隔物31，且三角形剖面具有（111）面。第2C圖中的範例IV顯示出具有開放式八角形（open-octangle-shape）剖面的內間隔物31，且開放式八角形剖面具有（100）及（110）面。不同的輪廓主要是由於半導體材料的不同的結晶方位。藉由適當地選擇基板10的主表面結晶方位及/或用於形成用於在其中沉積內間隔物的凹槽之蝕刻溶液的類型，可以在各種實施例中為了特定目的設計內間隔物31的剖面輪廓。
雖然在第2C圖中將氣隙22的邊界描繪為與通道層25的側端齊平（共平面），氣隙22的邊界可以如第2A圖所示地延伸到S/D磊晶部件50中，或如第2B圖所示地往閘極結構80彎曲，且反之亦然，第2A或2B圖中的氣隙22的邊界可以與通道層25的側端齊平。
在第3A及3B圖中繪示出包括多閘極裝置的製造的半導體製造的方法100。方法100僅為一個範例，且並非用以對本揭露作出超過請求項明確記載以外的限制。可以在方法100之前、期間、及之後提供額外的操作，且可以為了上述方法的額外的實施例取代、刪除、或移動某些所述的操作。以下結合第4、5、6、7、8、9、10A、10B、10C、10D、11A、11B、11C、11D、12A、12B、12C、12D、13A、13B、13C、13D、14A、14B、14C、14D、15A、15B、15C、15D、16A、16B、16C、16D、17A、17B、17C、17D、18A、18B、18C、18D、19A、19B、19C、19D、20A、20B、20C、20D圖描述方法100。第4~9圖是根據第3A及3B圖的方法100的各種階段之半導體FET裝置的一個實施例的透視圖。第10A、10B、10C、10D、11A、11B、11C、11D、12A、12B、12C、12D、13A、13B、13C、13D、14A、14B、14C、14D、15A、15B、15C、15D、16A、16B、16C、16D、17A、17B、17C、17D、18A、18B、18C、18D、19A、19B、19C、19D、20A、20B、20C、20D圖是根據第3A及2B圖的方法100的各種階段之半導體FET裝置的實施例的剖面圖，且圖號後綴「A」的圖式代表沿著X方向（源極－汲極方向）的剖面圖；圖號後綴「B」的圖式代表對應各個圖號後綴「A」的圖式的切面Y1－Y1的剖面圖；圖號後綴「C」的圖式代表對應各個圖號後綴「A」的圖式的切面Y2－Y2的剖面圖；且圖號後綴「D」的圖式代表對應各個圖號後綴「A」的圖式的切面Y3－Y3的剖面圖。
參照第4圖，在操作102，方法100（第3A圖）提供（或提供有）基板10。將雜質離子（摻質）12佈植到基板10中以形成井區（well region）。進行離子佈植以防止衝穿效應（punch-through effect）。基板10可以包括以雜質（例如，p型或n型導電性）適當地摻雜的各種區域。摻質12為例如用於n型FinFET的硼（BF 2）以及用於p型FinFET的磷。
參照第5圖，在操作104，方法100（第3A圖）在基板10上形成堆疊的半導體層。堆疊的半導體層包括第一半導體層20及第二半導體層25。此外，在堆疊的膜層上形成遮罩層16。
第一半導體層20及第二半導體層25是由具有不同的晶格常數的材料所形成，且可以包括Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP的一或多個膜層。在一些實施例中，第一半導體層20及第二半導體層25是由Si、Si化合物、SiGe、Ge、或Ge化合物所形成。在一個實施例中，第一半導體層20是Si 1-xGe x，且x大於約0.3，或Ge（x=1.0）且第二半導體層25是Si或Si 1-yGe y，且y小於約0.4，且x＞y。在另一個實施例中，第二半導體層25是Si 1-yGe y，且y大於約0.3，或Ge，且第一半導體層20是Si或Si 1-xGe x，且x小於約0.4，且x＜y。在又其他的實施例中，第一半導體層20是由Si 1-xGe x所形成，且x在從約0.3到約0.8的範圍內，且第二半導體層25是由Si 1-yGe y所形成，且y在從約0.1到約0.4的範圍內。
繼續參照第5圖，設置了四層的第一半導體層20及四層的第二半導體層25。然而，膜層的數目並不限於四層，且（第一半導體層20及第二半導體層25的膜層分別）可以小至1層且在一些實施例中，各形成2~10層的第一及第二半導體層。藉由調整堆疊的膜層的數目，能夠調整GAA FET裝置的驅動電流。
第一半導體層20及第二半導體層25磊晶形成於基板10上。第一半導體層20的厚度可以等於或類似第二半導體層25的厚度，且在一些實施例中在從約2nm到約20nm的範圍內，且在其他的實施例中在從約5nm到約15nm的範圍內。第二半導體層25的厚度在一些實施例中在從約2nm到約20nm的範圍內，且在其他的實施例中在從約5nm到約15nm的範圍內。各個第一半導體層20的厚度可以相同，或可以不同。在一些實施例中，底部的第一半導體層（最接近基板10的膜層）比剩餘的第一半導體層厚。底部的第一半導體層的厚度在一些實施例中在從約10nm到約50nm的範圍內，或在其他的實施例中在從20nm到40nm的範圍內。
在一些實施例中，遮罩層16包括第一遮罩層16A及第二遮罩層16B。第一遮罩層16A是由氧化矽所形成的墊（pad）氧化層，且能夠藉由熱氧化來形成。第二遮罩層16B是由氮化矽（SiN）所形成，且是藉由以下製程所形成：化學氣相沉積（chemical vapor deposition，CVD），包括低壓CVD（low pressure CVD，LPCVD）及電漿輔助（plasma enhanced CVD，PECVD）；物理氣相沉積（physical vapor deposition，PVD）；原子層沉積（atomic layer deposition，ALD）；或其他適合的製程。藉由使用包括光微影及蝕刻的圖案化操作以將遮罩層16圖案化為遮罩圖案。
參照第6圖，在操作106，方法100（第3A圖）藉由使用圖案化遮罩層16將第一及第二半導體層20、25的堆疊膜層圖案化，藉此將堆疊膜層形成為在沿著X方向延伸的鰭片結構29。在第6圖中，在Y方向上排列兩個鰭片結構29。但是鰭片結構的數目不限於二，且可以小至一個，或三個或更多個。在一些實施例中，在鰭片結構29的兩側形成一或多個虛置鰭片結構以在圖案化操作中改善圖案保真度（pattern fidelity）。鰭片結構29具有由堆疊的第一、第二半導體層20、25及井部11所構成的上部。鰭片結構沿著Y方向的上部的寬度W1在一些實施例中在從約10nm到約40nm的範圍內，且在其他的實施例中在從約20nm到約30nm的範圍內。鰭片結構的沿著Z方向的高度H1在從約100nm到約200nm的範圍內。
可以藉由任何適合的方法圖案化堆疊的鰭片結構29。舉例而言，可以使用一或多個光微影製程圖案化上述結構，包括雙重圖案化或多重圖案化製程。一般來說，雙重圖案化或多重圖案化製程結合了微影製程與自對準製程，以創建出例如，比使用單一、直接微影製程所得的節距更小的圖案。例如，在一實施例中，在基板上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。之後去除犧牲層，然後可以使用剩餘的間隔物作為遮罩以圖案化堆疊的鰭片結構29。
方法100（第3A圖）進行到在基板10上形成隔離部件的操作108。在一些實施例中，在形成鰭片結構29之後，包括一或多層的絕緣材料的絕緣材料層形成於基板上，使得鰭片結構完全嵌入絕緣層中。用於絕緣層的絕緣材料可以包括氧化矽、氮化矽、氮氧化矽（SiON）、SiOCN、SiCN、氟摻雜矽酸鹽玻璃（fluorine-doped silicate glass，FSG）、或低介電常數介電材料，且由LPCVD（低壓化學氣相沉積）、電漿CVD或流動式CVD來形成。可以在形成絕緣層之後進行退火操作。接著，進行平坦化操作，例如化學機械拋光（chemical mechanical polishing，CMP）方法及/或回蝕（etch-back）方法，使得最上方的第二半導體層25的上表面從絕緣材料層露出。在一些實施例中，在形成絕緣材料層之前，在鰭片結構上形成鰭片襯層13。鰭片襯層13是由SiN或氮化矽基（silicon nitride-based）材料（例如，SiON、SiCN或SiOCN）所形成。
在一些實施例中，鰭片襯層13包括形成於基板10以及鰭片結構的底部的側壁上的第一鰭片襯層、以及形成於第一鰭片襯層上的第二鰭片襯層。在一些實施例中，各個襯層具有約1nm及約20nm之間的厚度。在一些實施例中，第一鰭片襯層包括氧化矽且具有約0.5到約5nm的厚度，且第二鰭片襯層包括氮化矽且具有約0.5nm到約5nm的厚度。襯層可以透過例如物理氣相沉積（PVD）、化學氣相沉積（CVD）、或原子層沉積（ALD）來沉積，儘管可以使用任何可接受的製程。
參照第7圖，凹蝕絕緣材料層以形成隔離絕緣層15，使鰭片結構29的上部露出。藉由這個操作，鰭片結構29被隔離絕緣層15彼此分隔，且隔離絕緣層15也被稱為淺溝槽隔離（shallow trench isolation，STI）。隔離絕緣層15可以由適合的介電材料所形成，例如氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃（FSG）、例如碳摻雜氧化物的低介電常數介電質、例如多孔碳摻雜二氧化矽的極低介電常數介電質、例如聚醯亞胺的聚合物、前述之組合等。在一些實施例中，隔離絕緣層15是透過以下製程所形成，例如CVD、流動式CVD（flowable CVD，FCVD）、或旋塗式玻璃製程，儘管可以使用任何可接受的製程。在所繪示的實施例中，凹蝕絕緣材料層15直到鰭片結構的上部（井部）11露出。在其他實施例中，鰭片結構的上部（井部）11不露出。第一半導體層20為犧牲層，其後續被部分移除，且第二半導體層25後續被形成為作為GAA FET的通道層的半導體線（wires）。
參照第8圖，在操作110，方法100（第3A圖）形成犧牲（虛置）閘極結構49。第8圖繪示出在露出的鰭片結構29上形成犧牲閘極結構49之後的結構。犧牲閘極結構49形成於將成為通道區的部分的鰭片結構上。犧牲閘極結構49定義GAA FET的通道區。犧牲閘極結構49包括犧牲閘極介電層41及犧牲閘極電極層42。犧牲閘極介電層41包括一或多層的絕緣材料，例如氧化矽基材料。在一個實施例中，使用由CVD形成的氧化矽。犧牲閘極介電層41的厚度在一些實施例中在從約1nm到約5nm的範圍內。
犧牲閘極結構49是藉由先在鰭片結構上毯覆沉積（blanket depositing）犧牲閘極介電層41所形成。接著在犧牲閘極介電層上以及鰭片結構上毯覆沉積犧牲閘極電極層，使得鰭片結構完全嵌入犧牲閘極電極層。犧牲閘極電極層包括矽，例如多晶矽或非晶矽。在一些實施例中，犧牲閘極電極層的厚度在從約100nm到約200nm的範圍內。在一些實施例中，對犧牲閘極電極層進行平坦化操作。犧牲閘極介電層及犧牲閘極電極層是使用包括LPCVD及PECVD的CVD、PVD、ALD、或其他適合的製程所沉積。接著，在犧牲閘極電極層上形成遮罩層。遮罩層包括墊SiN層43及氧化矽遮罩層44。
接著，對遮罩層進行圖案化操作且閘極電極層被圖案化成犧牲閘極結構49，如第8圖所示。犧牲閘極結構包括犧牲閘極介電層41、犧牲閘極電極層42（例如，多晶矽）、墊SiN層43及氧化矽遮罩層44。藉由圖案化犧牲閘極結構，第一及第二半導體層的堆疊膜層部分露出於犧牲閘極結構的相對側，藉此定義源極/汲極（S/D）區。在本揭露中，可互換地使用源極及汲極且其結構實質上相同。在第8圖中，形成一個犧牲閘極結構，但犧牲閘極結構的數目不限於一。在一些實施例中，在X方向排列兩個或多個犧牲閘極結構。在某些實施例中，在犧牲閘極結構的兩側形成一或多個虛置犧牲閘極結構以改善圖案保真度。
參照第9圖，在操作112，方法100（第3A圖）形成閘極間隔物。在一些實施例中，在犧牲閘極結構49上形成用於側壁間隔物的覆蓋層40。覆蓋層40是以順應性的方式來沉積，使其分別在例如側壁的垂直表面、水平表面、及犧牲閘極結構的頂表面上具有實質上相等的厚度。在一些實施例中，覆蓋層40具有大於第一覆蓋層的厚度，且上述厚度在從約5nm到約20nm的範圍內。覆蓋層40包括SiN、SiON及SiCN或任何其他適合的介電材料中的一或多個。覆蓋層40可以藉由ALD或CVD、或任何其他適合的方法來形成。
在某些實施例中，在形成覆蓋層40之前，在露出的鰭片結構及犧牲閘極結構49上順應性地形成由絕緣材料所形成之額外的覆蓋層47。在這樣的情況中，額外的覆蓋層及上述覆蓋層是由不同的材料所形成，使得其中一者能夠被選擇性蝕刻。額外的覆蓋層47包括低介電常數介電材料，例如SiOC及/或SiOCN或任何其他適合的介電材料，且可以藉由ALD或CVD、或任何其他適合的方法來形成。
藉由以第4~9圖解釋的操作，能夠得到第10A~10D圖的結構。在第10A~10D圖中，並未顯示犧牲閘極結構及額外的覆蓋層47的上部。
接著，參照第11A~11D圖，在操作114，方法100（第3A圖）藉由使用一或多個微影及蝕刻操作，在S/D區往下蝕刻第一半導體層20及第二半導體層25的堆疊結構，藉此形成S/D溝槽27。在一些實施例中，基板10（或鰭片結構的底部）也被部分蝕刻。
參照第12A~12D圖，在操作116，方法100（第3A圖）在X方向上透過S/D溝槽27橫向蝕刻第一半導體層20，藉此形成空腔（cavities）（或凹槽）22。在一些實施例中，第一半導體層20的蝕刻的量在從約2nm到約5nm的範圍內。當第一半導體層20為Ge或SiGe且第二半導體層25為Si時，可以藉由使用濕蝕刻劑以選擇性蝕刻第一半導體層20，上述濕蝕刻劑為例如但不限於氫氧化銨（NH 4OH）、四甲基氫氧化銨（TMAH）、乙二胺鄰苯二酚（ethylenediamine pyrocatechol，EDP）、或氫氧化鉀（KOH）溶液。第一半導體層20的橫向蝕刻也可以移除小部分的第二半導體層25。如此一來，在空腔22中露出的第二半導體層25的側端具有比第二半導體層25的其他部分小的厚度，其中上述其他部分位於犧牲閘極結構下且不在空腔22中露出。在一些實施例中，鄰近的堆疊的空腔22之間的距離H在從約5nm到約9nm的範圍內。
在所繪示的實施例中，空腔22具有圓頂形輪廓。圓頂形輪廓的頂點在一些實施例中位於閘極間隔物40的正下方，或在一些其他的實施例中延伸到犧牲閘極結構的正下方的位置。藉由選擇第一半導體層20的適當的結晶方位以及蝕刻劑，第一半導體層20的側端的被蝕刻的表面可以具有圓頂形以外的輪廓，例如矩形空腔、三角形空腔、或開放式八角形空腔，其具有不同結晶方位的小面（facets）（參見第2C圖中的範例II~IV）。
參照第13A~13D圖，在操作118，方法100（第3B圖）在半導體材料上選擇性沉積絕緣層33，更精確地來說，是沉積在第一半導體層20及第二半導體層25的在S/D溝槽27及空腔22中露出的表面上，且也沉積在基板10的在S/D溝槽27中露出的頂表面。絕緣層33並未沉積在介電材料上，例如並未沉積在閘極間隔物40的介電側壁上。在一個實施例中，由於半導體材料的分子與絕緣層33的分子之間的共價鍵，絕緣層33被沉積在半導體表面上。這樣的共價鍵不存在於閘極間隔物40的介電側壁之間。因此，絕緣層33並未沉積在這些介電表面上。在Y-Z平面中（參見第13C圖），部分的閘極間隔物40依然在空腔22中露出且不被絕緣層33覆蓋。在所繪示的實施例中，順應性地沉積絕緣層33。在本文中可以使用用語「順應性地」以便於描述在各個區域上具有實質上相同的厚度的膜層。藉由順應性地形成絕緣層33，縮小了空腔22的尺寸。絕緣層33可以藉由選擇性ALD製程或任何其他適合的方法來形成。
參照第14A~14D圖，在操作120，方法100（第3A圖）進行蝕刻製程以從空腔22的外側部分移除絕緣層33的垂直部分。在一些實施例中，蝕刻製程為非等向性蝕刻。蝕刻製程也從基板10的頂表面移除部分的絕緣層33。藉由上述蝕刻，絕緣層33在空腔22內實質上保留。一般來說，電漿乾蝕刻蝕刻較寬且平坦的區域中的膜層比蝕刻凹部（例如，孔洞、槽及/或狹縫）中的膜層更快。因此，絕緣層33能夠在空腔22內保留。在蝕刻製程之後，第二半導體層25的終端在S/D溝槽27中露出，且第一半導體層20的終端維持被絕緣層33覆蓋。在進一步的一些實施例中，在閘極間隔物40下的絕緣層33的端部（邊緣）與第二半導體層25的端部（邊緣）實質上齊平（且也與閘極間隔物40的外側壁齊平）。
接著，參照第15A~15D圖，在操作122，方法100（第3B圖）在S/D溝槽27中形成S/D磊晶部件50。S/D磊晶部件50包括用於n通道FET的一或多層的Si、SiP、SiC及SiCP或用於p通道FET的一或多層的Si、SiGe、Ge。對於P通道FET，也可以在源極/汲極中包含硼（B）。S/D磊晶部件50是藉由使用CVD、ALD或分子束磊晶（molecular beam epitaxy，MBE）的磊晶成長方法所形成。如第15A~15D圖所示，將S/D磊晶部件50形成為與第二半導體層25及絕緣層33接觸且密封空腔22，藉此形成封在空腔22的位置的氣隙。氣隙降低內間隔物31的整體的有效介電常數。在操作122之後，密封的空腔22被稱為氣隙22。如以上關於第2A~2B圖所討論，可以調整S/D磊晶部件的磊晶成長速率以決定氣隙22的橫向尺寸。
參照第16A~16D圖，在操作124，方法100（第3B圖）在S/D磊晶部件50上形成層間介電（ILD）層70。用於ILD層70的材料包括化合物，上述化合物包括Si、O、C及/或H，例如氧化矽、SiCOH及SiOC。有機材料，例如聚合物，可以用於ILD層70。在形成ILD層70之後，進行例如CMP的平坦化操作，使犧牲閘極電極層42的頂部露出。
參照第17A~17D圖，在操作126，方法100（第3B圖）移除犧牲閘極電極層42及犧牲閘極介電層41以形成閘極溝槽45。ILD層70在移除犧牲閘極結構期間保護S/D磊晶部件50。犧牲閘極結構可以利用電漿乾蝕刻及/或濕蝕刻來移除。當犧牲閘極電極層42為多晶矽且ILD層70為氧化矽時，可以使用例如TMAH溶液的濕蝕刻劑以選擇性移除犧牲閘極電極層42。之後利用電漿乾蝕刻及/或濕蝕刻移除犧牲閘極介電層41。
繼續參照第17A~17D圖，在操作128，方法100（第3B圖）移除第一半導體層20，藉此形成第二半導體層25的通道構建（例如，奈米線或奈米片）。如上所述，可以使用能夠相對第二半導體層25選擇性蝕刻第一半導體層20的蝕刻劑移除或蝕刻第一半導體層20。因為形成有高介電常數的絕緣層33，第一半導體層20的蝕刻在絕緣層33停止，在閘極溝槽中露出絕緣層33。換句話說，絕緣層33用作蝕刻停止層，用於避免蝕刻穿過內間隔區。絕緣層33使得更有效地控制不同膜層中的內間隔物的厚度、形狀、及/或位置變得可能，且因此控制源極/汲極及閘極周圍的電容。在一些實施例中，選擇用於移除第一半導體層20的蝕刻劑，使得上述蝕刻劑也對絕緣層33具有一些蝕刻速率，導致在閘極溝槽45中露出的部分的絕緣層33的厚度減少。上述蝕刻製程也移除在閘極溝槽45中露出的部分的第二半導體層25。在閘極溝槽45中露出的部分的第二半導體層25的移除導致三個部分的第二半導體層25具有不同的厚度。第一部分是位於閘極間隔物40下的側端，由於空腔22的形成而具有第一減少的厚度；第二部分是第二半導體層25的中央部分，由於從閘極溝槽45移除第一半導體層20而具有第二減少的厚度；第三部分是第一部分與第二部分之間的過渡部分，其具有大於第一減少的厚度或第二減少的厚度之實質上原本的厚度。在所繪示的實施例中，第一減少的厚度大於第二減少的厚度。在一些其他的實施例中，第一減少的厚度小於第二減少的厚度。
參照第18A~18D圖，在操作130，方法100（第3B圖）可以可選地進行另一個蝕刻製程以進一步減薄在閘極溝槽45中露出的部分的絕緣層33。上述薄化製程從絕緣層33移除多餘的高介電常數介電材料且進一步降低內間隔物的有效介電常數。可以藉由控制蝕刻持續時間來調整減少的厚度。在一些實施例中，絕緣層33的減少的厚度小於1nm。設置於第二半導體層25的側端上的其他部分的絕緣層33維持完整（intact）。上述蝕刻製程可以包括濕蝕刻、乾蝕刻、或前述之組合。
參照第19A~19D圖，在操作132，方法100（第3B圖）形成包繞各個通道構件的閘極介電層82以及閘極介電層82上的閘極電極層84。在某些實施例中，閘極介電層82包括一或多層的介電材料，例如氧化矽、氮化矽、或高介電常數介電材料、其他適合的介電材料、及/或前述之組合。高介電常數介電材料的範例包括HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿－氧化鋁（HfO 2-Al 2O 3）合金、其他適合的高介電常數介電材料、及/或前述之組合。在一些實施例中，閘極介電層82包括形成於通道層與介電材料之間的界面層（未顯示）。閘極介電層82可以藉由CVD、ALD或任何適合的方法來形成。在一個實施例中，使用例如ALD之高度順應性的沉積製程來形成閘極介電層82以確保閘極介電層在各個通道層周圍形成為具有均勻的厚度。在一個實施例中，閘極介電層82的厚度在從約1nm到約6nm的範圍內。
在閘極介電層82上形成閘極電極層84以圍繞各個通道層。閘極電極84包括一或多層的導電材料，例如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適合的材料、及/或前述之組合。閘極電極層84可以藉由CVD、ALD、電鍍、或其他適合的方法來形成。也在ILD層70的頂表面上沉積閘極電極層。藉著使用例如CMP以平坦化形成於ILD層70上的閘極介電層及閘極電極層，直到ILD層70的頂表面露出。在一些實施例中，在平坦化操作之後，凹蝕閘極電極層84且在凹蝕的閘極電極層84上形成蓋絕緣層（未顯示）。蓋絕緣層包括一或多層的氮化矽基材料，例如SiN。可以藉由沉積絕緣材料再進行平坦化操作來形成蓋絕緣層。
在本揭露的某些實施例中，一或多個功函數調整層（未顯示）介於閘極介電層82與閘極電極層84之間。功函數調整層是由導電材料所形成，例如單層的TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC、或上述材料中的兩個或多個的多層。對於n通道FET，將TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi中的一或多個用作功函數調整層，且對於p通道FET，將TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co中的一或多個用作功函數調整層。功函數調整層可以藉由ALD、PVD、CVD、電子束蒸鍍、或其他適合的製程來形成。此外，對於可以使用不同金屬層的n通道FET及p通道FET，可以分別形成功函數調整層。
參照第20A~20D圖，方法100進行到形成技術領域中已知的各種部件及區域。舉例而言，藉由利用乾蝕刻，在ILD層70中形成接觸孔，藉此露出S/D磊晶部件50的上部。在一些實施例中，在S/D磊晶部件50上形成矽化物層。矽化物層包括WSi、CoSi、NiSi、TiSi、MoSi及TaSi中的一或多個。接著，在接觸孔中形成導電接觸層72。導電接觸層72包括Co、Ni、W、Ti、Ta、Cu、Al、TiN及TaN中的一或多個。此外，在導電接觸層72上形成導電接觸插塞75。導電接觸插塞75包括Co、Ni、W、Ti、Ta、Cu、Al、TiN及TaN中的一或多個。後續製程可以形成多層內連線部件（例如，金屬層及層間介電質），其被配置為連接各種部件以形成可以包括一或多個多閘極裝置的功能性電路。在進一步的範例中，多層內連線可以包括：垂直內連線，例如導孔或接觸件；以及水平內連線，例如金屬線。各種內連線部件可以應用各種導電材料，包括銅、鎢、及/或矽化物。在一個範例中，使用鑲嵌及/或雙鑲嵌製程以形成與銅相關的多層內連線結構。此外，可以在方法100之前、期間、及之後進行額外的製程步驟，且根據方法100的各種實施例，上述的某些製程步驟可以被取代或刪除。
儘管並非用以限定，但本揭露的一或多個實施例提供了半導體裝置及其形成的許多好處。舉例而言，本揭露的實施例提供至少具有氣隙及絕緣層的內間隔物。絕緣層使得更精確地控制內間隔物的厚度、形狀、及/或位置變得可能。氣隙降低內間隔物的有效介電常數且因此減少源極/汲極及閘極周圍的電容。此外，內間隔物形成方法可以輕易地整合到現有的半導體製造過程中。
在一個例示性的面向中，本揭露是針對一種半導體裝置的製造方法。上述方法包括：形成鰭片結構，其中多個第一半導體層與多個第二半導體層交替堆疊，第一半導體層及第二半導體層具有不同的材料成分；在鰭片結構上形成犧牲閘極結構；在犧牲閘極結構的側壁上形成閘極間隔物；蝕刻鰭片結構的源極/汲極（S/D）區，且S/D區並未被犧牲閘極結構及閘極間隔物覆蓋，藉此形成S/D溝槽；透過S/D溝槽橫向蝕刻第一半導體層，藉此形成多個凹槽；在第一半導體層及第二半導體層的在凹槽及S/D溝槽中露出的表面上但不在閘極間隔物的側壁上選擇性沉積絕緣層；以及在S/D溝槽中成長S/D磊晶部件，藉此將多個氣隙封在凹槽中。在一些實施例中，氣隙橫向位於S/D磊晶部件與絕緣層之間。在一些實施例中，絕緣層具有高於閘極間隔物的介電常數。在一些實施例中，絕緣層包括矽、氧、碳、及氮。在一些實施例中，上述方法更包括進行非等向性蝕刻製程以從S/D溝槽移除絕緣層的垂直部分，其中絕緣層在凹槽中的其他部分保留。在一些實施例中，絕緣層在凹槽中的一部分與第一半導體層的側端接觸，上述方法更包括：進行蝕刻製程以減少絕緣層的上述部分的厚度。在一些實施例中，上述方法更包括：移除犧牲閘極結構，藉此形成閘極溝槽；以及從閘極溝槽蝕刻第一半導體層，藉此在閘極溝槽中露出絕緣層的一部分，其中第一半導體層的蝕刻也減少絕緣層的上述部分的厚度。在一些實施例中，上述方法更包括：移除犧牲閘極結構，藉此形成閘極溝槽；進行第一蝕刻製程，藉此從閘極溝槽移除第一半導體層並在閘極溝槽中露出絕緣層的一部分；以及進行第二蝕刻製程以減少絕緣層的上述部分的厚度。在一些實施例中，S/D磊晶部件的成長包括控制S/D磊晶部件的成長速率，使得S/D磊晶部件具有在氣隙中露出並延伸遠離第一半導體層的側端的多個凹面。在一些實施例中，S/D磊晶部件的成長包括控制S/D磊晶部件的成長速率，使得S/D磊晶部件具有在氣隙中露出並往第一半導體層的側端延伸的多個凸面。
在另一個例示性的面向中，本揭露是針對一種半導體裝置的製造方法。上述方法包括：在半導體基板上形成多個第一類型磊晶層及多個第二類型磊晶層的堆疊，第一類型磊晶層及第二類型磊晶層具有不同的材料成分並在垂直方向上交替設置；圖案化堆疊以形成鰭片結構；在鰭片結構上形成犧牲閘極結構；從鰭片結構的源極/汲極（S/D）區至少移除第一類型磊晶層，且S/D區不被犧牲閘極結構覆蓋；在第一類型磊晶層的側端上形成絕緣層；形成與絕緣層及第二類型磊晶層接觸的S/D磊晶部件，其中絕緣層介於S/D磊晶部件與第一類型磊晶層之間，且其中S/D磊晶部件將氣隙封在S/D磊晶部件與絕緣層之間；移除犧牲閘極結構及第一類型磊晶層，形成閘極溝槽；以及部分蝕刻絕緣層在閘極溝槽中露出的一部分。在一些實施例中，絕緣層具有大於5的介電常數。在一些實施例中，絕緣層包括碳氧氮化矽。在一些實施例中，在絕緣層的上述部分的部分蝕刻之後，在閘極溝槽中露出的絕緣層的上述部分的厚度小於與第二類型磊晶層接觸的絕緣層的其他部分。在一些實施例中，上述方法更包括：在閘極溝槽中形成金屬閘極堆疊，其中絕緣層介於金屬閘極堆疊與氣隙之間。在一些實施例中，上述方法更包括：在犧牲閘極結構的側壁上形成閘極間隔物，其中閘極間隔物的一部分在氣隙中露出。
在又另一個例示性的面向中，本揭露是針對一種半導體裝置。半導體裝置包括：多個半導體通道構件，在基板上垂直堆疊；閘極堆疊，包繞半導體通道構件；閘極間隔物，設置於閘極堆疊的側壁上；源極/汲極（S/D）磊晶部件，與半導體通道構件接觸；以及絕緣層，介於S/D磊晶部件與閘極堆疊之間，其中絕緣層、S/D磊晶部件、及閘極間隔物共同定義在鄰近的半導體通道構件之間堆疊的多個氣隙。在一些實施例中，絕緣層具有高於閘極間隔物的介電常數。在一些實施例中，絕緣層具有與半導體通道構件接觸的第一部分以及與閘極堆疊接觸的第二部分，其中第一部分的厚度大於第二部分。在一些實施例中，與氣隙交界的S/D磊晶部件的一部分具有遠離閘極堆疊彎曲的凹面。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且可在不違背後附之請求項之精神和範圍之下，做各式各樣的改變、取代和替換。
10:基板 11:井區（井部，鰭片結構的上部） 12:雜質離子（摻質） 13:鰭片襯層 15:隔離材料層（絕緣材料層） 16:遮罩層 16A:第一遮罩層 16B:第二遮罩層 20:第一半導體層 22:空腔（氣隙） 25:第二半導體層（半導體通道構件，通道層） 27:S/D溝槽 29:鰭片結構 31:內間隔物 33:絕緣層 40:閘極間隔物 41:閘極介電層 42:犧牲閘極電極層 43:墊SiN層 44:氧化矽遮罩層 45:閘極溝槽 47:額外的覆蓋層 49:鰭片結構 50:源極/汲極（S/D）磊晶部件 70:層間介電層（ILD層） 72:導電接觸層 75:導電插塞 80:閘極結構 82:閘極介電層 84:閘極電極層 100:方法 102,104,106,108,110,112,114,116,118,120,122,124,126,128,130,132:操作 D0:突出距離 H:距離 H1:高度 L0:L1:長度 T0,T1:厚度 X,Y,Z:方向 W0,W1:寬度 Y1-Y1,Y2-Y2,Y3-Y3:切面
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。 第1A、1B、1C、及1D圖是根據本揭露的一個實施例，顯示出半導體FET裝置的各種剖面圖。 第2A、2B、及2C圖是根據本揭露的一些實施例，顯示出內間隔區的各種配置。 第3A及3B圖是根據本揭露的一或多個面向，顯示出形成半導體FET裝置的方法的流程圖。 第4、5、6、7、8、及9圖是根據本揭露的一或多個面向，繪示出半導體結構在根據第3A及3B圖的方法的製造過程期間的透視圖。 第10A、10B、10C、10D、11A、11B、11C、11D、12A、12B、12C、12D、13A、13B、13C、13D、14A、14B、14C、14D、15A、15B、15C、15D、16A、16B、16C、16D、17A、17B、17C、17D、18A、18B、18C、18D、19A、19B、19C、19D、20A、20B、20C、及20D圖是根據本揭露的一些實施例，繪示出半導體結構在根據第3A及3B圖的方法的製造過程期間的剖面圖。
10:基板
22:空腔(氣隙)
25:半導體通道構件(通道層)
31:內間隔物
33:絕緣層
40:閘極間隔物
50:源極/汲極(S/D)磊晶部件
70:層間介電層(ILD層)
72:導電接觸層
75:導電插塞
80:閘極結構
82:閘極介電層
84:閘極電極層
X,Z:方向
Y1-Y1,Y2-Y2,Y3-Y3:切面

Claims (1)

  1. 一種半導體裝置的製造方法，包括： 形成一鰭片結構，其中多個第一半導體層與多個第二半導體層交替堆疊，該些第一半導體層及該些第二半導體層具有不同的材料成分； 在該鰭片結構上形成一犧牲閘極結構； 在該犧牲閘極結構的側壁上形成一閘極間隔物； 蝕刻該鰭片結構的一源極/汲極（source/drain，S/D）區，且該S/D區並未被該犧牲閘極結構及該閘極間隔物覆蓋，藉此形成一S/D溝槽； 透過該S/D溝槽橫向蝕刻該些第一半導體層，藉此形成多個凹槽； 在該些第一半導體層及該些第二半導體層的在該些凹槽及該S/D溝槽中露出的表面上但不在該閘極間隔物的側壁上選擇性沉積一絕緣層；以及 在該S/D溝槽中成長一S/D磊晶部件，藉此將多個氣隙封（trapping）在該些凹槽中。
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