TW201727898A - 半導體元件 - Google Patents

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TW201727898A
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fin
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drain
layer
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江國誠
蔡慶威
王志豪
梁英強
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台灣積體電路製造股份有限公司
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Abstract

一種半導體元件包含含有第一鰭元件、第二鰭元件及第三鰭元件的基板。第一源極/汲極磊晶特徵位於第一及第二鰭元件上。第一源極/汲極磊晶特徵位於第一鰭元件上之第一部分與第一源極/汲極磊晶特徵位於第二鰭元件上之第二部分於合併點合併。第二源極/汲極磊晶特徵位於第三鰭元件上。第二源極/汲極磊晶特徵之第一側壁接合位於沿第三鰭元件之第一側壁的第一第三鰭隔層。第二源極/汲極磊晶特徵之第二側壁接合位於沿第三鰭元件之第二側壁的第二第三鰭隔層。此合併點具有小於第一第三鰭隔層之第二高度的第一高度。

Description

半導體元件
本揭露是關於一種半導體元件及其製造方法。
電子工業已經歷對更小且更快電子元件的不斷增強之需求，此等電子元件同時能支援更大量更複雜且尖端之功能。因此，在半導體工業中持續趨向製造低成本、高效能及低功率積體電路(ICs)。因此，目前已藉由縮小半導體IC尺寸(例如，最小特徵尺寸)及由此改良生產效率並降低相關成本達成大部分此等目的。然而，此縮小亦將增加複雜性引入半導體製造製程。因此，實現在半導體IC及元件中之持續進步需要在半導體製造製程及技術中之相似進步。
近期，已引入多閘極元件來力圖藉由增加閘極通道耦合、降低開路電流及降低短通道效應(Short-channel Effects,SCEs)改良閘極控制。已引入之一種此多閘極元件係鰭式場效電晶體(Fin Field-Effect Transistor,FinFET)。FinFET由其上形成鰭之基板延伸並用以形成FET通道的鰭式結構獲得其名。FinFET係與習知互補金屬氧化物半導體(Complementary metal-oxide-semiconductor,CMOS)製程相容且其三維結構允許其經大幅度縮小同時保持閘極控制並 減輕SCE。然而，習知FinFET元件仍可具有某些缺點。例如，由於FinFET元件之磊晶源極/汲極特徵之橫向生長，可需要相鄰鰭間增加之間距以避免與相鄰FinFET元件短路。在其中相鄰鰭間之間距係決定單元密度之主導因素的高密度靜態隨機存取記憶體(Static Random Access Memory,SRAM)單元中，相鄰鰭間增加之間距可限制SRAM單元之密度。進一步舉例而言，相同基板可包含使用不同數量鰭之FinFET、或具有不同密度需求之區域，且磊晶生長控制FinFET之源極/汲極特徵係難題。
因此，現有技術並非在全部方面均完全令人滿意。
根據本揭露的多個實施例，一種半導體元件包含基板、第一源極/汲極磊晶特徵及第二源極/汲極磊晶特徵。基板包含第一鰭元件、第二鰭元件及第三鰭元件。第一源極/汲極磊晶特徵位於第一鰭元件及第二鰭元件上。第一源極/汲極磊晶特徵位於第一鰭元件上之第一部分與第一源極/汲極磊晶特徵位於第二鰭元件上之第二部分於合併點合併。第二源極/汲極磊晶特徵位於第三鰭元件上。第二源極/汲極磊晶特徵之第一側壁接合沿第三鰭元件之第一側壁設置的第一第三鰭隔層。第二源極/汲極磊晶特徵之第二側壁接合沿第三鰭元件之第二側壁設置的第二第三鰭隔層。合併點具有第一高度，小於第一第三鰭隔層之第二高度。
100‧‧‧半導體製造方法
102~156‧‧‧步驟
200、200A、200B、200C、200D‧‧‧半導體結構
202‧‧‧基板
204、606‧‧‧硬遮罩層
206‧‧‧第一區域
208‧‧‧第二區域
306a、306b、306c、306d、306e、306f‧‧‧鰭元件
308、310、2502‧‧‧鰭間距
312‧‧‧鰭寬
314、316、1410‧‧‧側壁
318、1006、1406‧‧‧間距
402‧‧‧淺溝槽隔離特徵
502、504、808、814、3114、3116、3118、3120、3122‧‧‧
602‧‧‧虛設閘極堆疊
604‧‧‧電極層
608‧‧‧氧化層
610‧‧‧氮化層
612‧‧‧介電層
702‧‧‧第一隔層
706、708、910、912、914、920、1302、2106、2504、3010、3124、3126‧‧‧溝槽
712、714、2506‧‧‧溝槽寬
716、718‧‧‧溝槽深
720、3006、3014‧‧‧厚度
800、2700‧‧‧佈植製程
802、2702‧‧‧傾斜角
804、2704‧‧‧經佈植部分
806‧‧‧部分
810‧‧‧角
812、900、902、904、1702、1704、3012、3106、3112‧‧‧隔層
906‧‧‧外隔層高
908‧‧‧內隔層高
1002、1002a、1002b、1008、1010、1402、1402a、1402b、2202、2202a、2202b、3202、3202a、3202b、3212、3214、3216、3218‧‧‧源極/汲極特徵
1004、1404‧‧‧空氣隙
1012、1408‧‧‧合併點
1102‧‧‧層間介電層
1202、1202A、1202B、1202C‧‧‧閘極結構
1204A、1204B、1204C‧‧‧源極/汲極接觸
1206A、1206B、1206C、1206D‧‧‧矽化特徵
1208、1210、1212、1602、2402、3402、3404‧‧‧鰭式場效電晶體
1214‧‧‧寬度
1802、2602‧‧‧保護層
2102‧‧‧經暴露頂面
2204‧‧‧外側壁
3002‧‧‧第二隔層
3008‧‧‧大體上平坦表面
3102‧‧‧頂面
3108‧‧‧內隔層
3110‧‧‧外隔層
3128‧‧‧間隙
圖1A、1B、1C及1D係根據本案之各實施例製造鰭式場效電晶體(Fin Field-Effect Transistor,FinFET)元件或其部分之方法的流程圖。
圖2、3A、4A、5A、6A及7A係依據圖1A、1B、1C及1D之方法態樣於不同製造階段半導體結構200之實施例的等角視圖。
圖3B、4B、5B、6B及7B係根據圖1A、1B、1C及1D之方法態樣半導體結構200實施例之對應圖3A、4A、5A、6A及7A之等角視圖的橫截面圖。
圖8A係根據圖1A、1B、1C及1D之方法態樣半導體結構200A之實施例的等角視圖。
圖8B係根據圖1A、1B、1C及1D之方法態樣半導體結構200A之實施例的對應圖8A之等角視圖的橫截面圖。
圖8C係根據圖1A、1B、1C及1D之方法態樣半導體結構200A之實施例的對應圖8A之等角視圖的簡化俯視圖。
圖9A、10A、11A及12A係根據圖1A、1B、1C及1D之方法態樣半導體結構200A之實施例的等角視圖。
圖9B、10B、11B及12B係根據圖1A、1B、1C及1D之方法態樣半導體結構200A之實施例的對應圖9A、10A、11A及12A之等角視圖的橫截面圖。
圖13A、14A、15A及16A係根據圖1A、1B、1C及1D之方法態樣半導體結構200B的實施例之等角視圖。
圖13B、14B、15B及16B係根據圖1A、1B、1C及1D之方法態樣半導體結構200B之實施例的對應圖13A、14A、15A及16A之等角視圖的橫截面圖。
圖17A、18A、19A、20A、21A、22A、23A及24A係根據圖1A、1B、1C及1D之方法態樣半導體結構200C之實施例的等角視圖。
圖17B、18B、19B、20B、21B、22B、23B及24B係根據圖1A、1B、1C及1D之方法態樣半導體結構200C之實施例的對應圖17A、18A、19A、20A、21A、22A、23A及24A之等角視圖的橫截面圖。
圖25A、26、27A、28、29、30、31A、32A、33、34A係根據圖1A、1B、1C及1D之方法態樣半導體結構200D之實施例的等角視圖。
圖25B及27B係根據圖1A、1B、1C及1D之方法態樣半導體結構200D之實施例的對應圖25A及27A之等角視圖的簡化俯視圖。
圖31B、32B及34B係根據圖1A、1B、1C及1D之方法態樣半導體結構200D之實施例的對應圖31A、32A及34A之等角視圖的橫截面圖。
以下揭示內容提供許多不同實施例或實例，以便實施所提供標的之不同特徵。下文描述組件及排列之特定實例以簡化本揭露。當然，此些實例僅為示例且並不意欲為限制性。舉例而言，以下描述中在第二特徵上方或第二特徵上形成 第一特徵可包含以直接接觸形成第一特徵及第二特徵的實施例，且亦可包含可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。另外，本揭露可在各實例中重複元件符號及/或字母。此重複係出於簡明性及清晰之目的，且本身並不指示所論述之各實施例及/或配置之間的關係。
進一步地，為了便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所繪示一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性術語意欲包含使用或操作中裝置之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)且因此可類似解讀本文所使用之空間相對性描述詞。
亦應注意本案提供為多閘極電晶體或本文稱為鰭式場效電晶體(Fin Field-Effect Transistor,FinFET)元件之鰭型多閘極電晶體的形式之實施例。此元件可包含P型金屬氧化物半導體(P-type metal-oxide-semiconductor,PMOS)FinFET元件或N型金屬氧化物半導體(N-type metal-oxide-semiconductor,NMOS)FinFET元件。在各實施例中，FinFET元件可包含任何數量鰭元件。例如，單鰭FinFET元件可包含僅一個鰭元件，雙鰭FinFET元件可包含兩個鰭元件，及多鰭FinFET元件可包含多個鰭元件。
在圖1A、1B、1C及1D中繪示一種半導體製造方法100，此方法包含製造具有磊晶源極/汲極特徵的FinFET元 件。應瞭解半導體製造方法100包含具有互補金屬氧化物半導體(CMOS)技術流程特徵之步驟並因此，本文僅簡單描述。在半導體製造方法100之前、之後及/或期間可執行額外步驟。
參看圖1A，半導體製造方法100起始於提供基板之步驟102。參看圖2之實例，在步驟102之實施例中，提供一種包含基板202的半導體結構。在一些實施例中，基板202可係半導體基板諸如矽基板。在一些實施例中，基板202可包含在半導體基板上形成之各層，包含導電或絕緣層。在一些實施例中，基板202係鄰近之矽基板。如在此項技術中已知，基板202可包含取決於設計需求的各摻雜構型。基板202亦包含其他半導體諸如鍺、碳化矽(SiC)、鍺矽(SiGe)、或金剛石。或者，基板202可包含化合物半導體及/或合金半導體。進一步地，基板202可視情況包含磊晶層(epi-層)，可為獲得效能增強而經應變，可包含絕緣體上矽(SOI)結構，及/或具有其他適宜增強特徵。
在圖2之實例中，在步驟102之實施例中，基板202包含第一區域206及第二區域208，其中第一區域206與第二區域208各者可包含隨後形成之FinFET。在一些實施例中，第一區域206及第二區域208可包含用於不同類型元件(例如，包含邏輯閘極之邏輯元件諸如NAND、NOR，及/或反相器、SRAM單元)的FinFET。例如，第一區域206可係包含各邏輯元件的核心區域。進一步舉例而言，第二區域208可係包含SRAM單元的SRAM區域。在一些實施例中，在第一區域206及第二區域208中之相鄰鰭元件可具有不同鰭間距。例如，在 第一區域206中相鄰鰭元件可具有小於在第二區域208中相鄰鰭元件間之間距的間距。
在一些實施例中，基板202進一步包含位於其上之硬遮罩層204。硬遮罩層204可包含氧化層(例如，可包含SiO2之襯墊氧化層)及在此氧化層上形成的氮化層(例如，可包含Si3N4之襯墊氮化層)。在一些實例中，硬遮罩層204包含熱生長氧化物、化學氣相沉積(Chemical Vapor Deposition,CVD)-沉積氧化物及/或原子層沉積(Atomic Layer Deposition,ALD)-沉積氧化物。在一些實施例中，硬遮罩層204包含藉由CVD或其他適宜技術沉積之氮化層。硬遮罩層204可用於保護部分基板202及/或用於界定下文說明之圖案(例如，鰭元件)。舉例而言，硬遮罩層204之氧化層可具有介於約5奈米(nm)與約40nm間之厚度。在一些實施例中，硬遮罩層204之氮化層可具有介於約20nm與約160nm間之厚度。
在實施例中，半導體製造方法100包含於步驟102執行抗擊穿(Anti-punch Through,APT)佈植(等)及/或其他製造製程以提供用於電晶體形成之適宜基板。
參看圖1A，半導體製造方法100隨後進行至步驟104，其中在基板上形成用於隨後FinFET形成之鰭元件。參看圖3A及3B之實例，在步驟104之實施例中，形成複數個從基板202延伸之鰭元件306a、306b、306c及306d。特定言之，在圖3A及3B中繪示之實例中，兩個鰭元件306a及306b從第一區域206延伸，且兩個個鰭元件306c及306d從第二區域208延 伸。而示例性圖3A及3B繪示在第一區域206中之兩個鰭元件及在第二區域208中之兩個鰭元件，任何數量鰭元件在第一區域206及第二區域208各者中係可能，及任何數量鰭元件可與給定閘極結構有關。
在一些實施例中，鰭元件306a、306b、306c及306d各者可具有兩個側壁314及316。對於相鄰鰭元件(例如，鰭元件306a及306b)而言，可將彼此相對之相鄰鰭元件之側壁(例如，鰭元件306a及306b之側壁314)稱為相鄰鰭元件之內側壁。將遠離相鄰鰭元件之兩個側壁(例如，鰭元件306a及306b之側壁316)稱為相鄰鰭元件之外側壁。可控制在兩個相鄰鰭元件之內側壁間的間距(亦稱為鰭間距)(例如，藉由控制硬遮罩層204中之圖案)以在兩個相鄰鰭元件間產生所需鰭間距。如在圖3A及3B中繪示，在一些實施例中，相鄰鰭元件306a及306b具有在鰭元件306a與306b之內側壁間延伸的鰭間距308，且相鄰鰭元件306c及306d具有在鰭元件306c與306d之內側壁314間延伸的鰭間距310。在實施例中，鰭間距308係介於約30奈米(nm)與約60nm間。在實施例中，鰭間距310係介於約30nm與約60nm間。在實施例中，鰭間距310係大體上等於鰭間距308。在實施例中，鰭間距310係大於鰭間距308(例如，超過約20%)。在一些實施例中，相鄰鰭元件306a及306b可具有在鰭元件306a與306b之外側壁316間的間距318。在實施例中，間距318係介於約40nm與約90nm間。
在一些實施例中，控制鰭元件各者之鰭寬(例如，藉由控制硬遮罩204中之圖案)以產生鰭元件306a、306b、 306c及306d各者之所需鰭寬312。在實施例中，鰭寬312係介於約5nm與約15nm間。鰭元件306a、306b、306c及306d可具有彼此相同或不同之大體上相似鰭寬。
如參考基板202所描述，鰭元件306a、306b、306c及306d可包含矽或其他元素半導體，諸如鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP；或其組合。可使用包含光微影及蝕刻製程之適宜製程製造鰭元件306a、306b、306c及306d。光微影製程可包含在基板202上(例如，在硬遮罩層204上)形成光阻層、將此光阻暴露至圖案、執行暴露後烘焙製程及顯影此光阻以形成包含此光阻之遮罩元件。在一些實施例中，可使用電子束(E-束)微影製程執行圖案化此光阻以形成遮罩元件。此遮罩元件可隨後用於保護基板202之區域及其上形成之層，同時蝕刻製程在未保護之區域中穿過經圖案化之硬遮罩層204形成溝槽並進入基板202中，由此保留複數個延伸之鰭元件306a、306b、306c及306d。可使用乾式蝕刻(例如，反應性離子蝕刻)、濕式蝕刻及/或其他適宜製程蝕刻在鰭元件306a、306b、306c及306d間之溝槽。亦可使用在基板上形成鰭元件之方法的若干其他實施例。
參看圖1A、4A及4B，半導體製造方法100隨後進行至步驟106，其中在鰭元件間形成隔離特徵。隔離特徵可係淺溝槽隔離(Shallow Trench Isolation,STI)特徵。參看圖4A及4B之實例，STI特徵402位於鰭元件306a、 306b、306c及306d間。舉例而言，在一些實施例中，在基板202上首先沉積介電層，使用介電材料填充插入鰭元件306a、306b、306c及306d之溝槽。在一些實施例中，介電層可包含SiO2、氮化矽、氮氧化矽、氟摻雜之矽酸鹽玻璃(FSG)、低-k介電材料、其組合及/或在此項技術中已知之其他適宜材料。在各實例中，可藉由化學氣相沉積(CVD)製程、低壓CVD(SACVD)製程、可流動CVD製程、原子層沉積(ALD)製程、物理氣相沉積(Physical Vapor Deposition,PVD)製程及/或其他適宜製程沉積介電層。在一些實施例中，在沉積介電層之後，可退火半導體結構200，例如，以改良介電層品質。在一些實施例中，介電層(及隨後形成之STI特徵402)可包含多層結構，例如，具有一或更多襯層。
在形成STI特徵中，在沉積介電層之後，沉積之介電層可例如藉由化學機械拋光(Chemical Mechanical Polishing,CMP)製程變薄並經平坦化。CMP製程可使頂面平坦由此形成如在圖4A及4B中繪示的STI特徵402。如在圖4A及4B中繪示，在一些實施例中，用於平坦化半導體結構200之頂面並形成STI特徵402的CMP製程亦可用以從鰭元件306a、306b、306c及306d各者移除硬遮罩層204。在一些實施例中，可藉由使用適宜蝕刻製程(例如，乾式或濕式蝕刻)交替執行硬遮罩層204之移除。
參看圖1A、5A及5B，半導體製造方法100隨後進行至步驟108，其中凹陷STI特徵以暴露鰭元件。參看圖5A 及5B之實例，已凹陷STI特徵402以分別提供在STI特徵402之頂面上延伸的鰭元件306a、306b、306c及306d。在一些實施例中，凹陷製程可包含乾式蝕刻製程、濕式蝕刻製程及/或其組合。在一些實施例中，控制凹陷深度(例如，藉由控制蝕刻時間)以分別產生鰭元件306a、306b、306c及306d之經暴露上部的所需高度。例如，在第一區域206中鰭元件306a及306b可具有高度502，且在第二區域208中鰭元件306c及306d可具有高度504。在實施例中，高度502係介於約30nm與約60nm間。在實施例中，高度504係介於約30nm與約60nm間。高度504可大體上等於高度502。
參看圖1A、6A及6B，半導體製造方法100隨後進行至步驟110，其中在鰭元件上形成虛設(亦稱為犧牲)閘極結構。可隨後移除虛設閘極結構並由如下文論述之功能閘極取代，稱為取代閘極製程。而本案包含此取代閘極方法之實例，吾人可瞭解其中未採用取代閘極製程並在步驟110中形成功能閘極的其他實施例。
現在參看圖6A之實例，在基板202上形成閘極堆疊602且至少部分分別位於鰭元件306a、306b、306c及306d上。可將直接在閘極堆疊602下方的部分鰭元件306a、306b、306c及306d稱為通道區域。閘極堆疊602亦可界定鰭元件306a、306b、306c及306d之源極/汲極區域，例如，為鄰近並在鰭元件306a、306b、306c及306d之通道區域兩相對面上的各鰭元件306a、306b、306c及306d之區域。
在一些實施例中，虛設閘極堆疊602包含介電層612、電極層604及可包含複數個層(例如，氧化層608及氮化層610)的硬遮罩層606。藉由各製程步驟諸如層沉積、圖案化、蝕刻、以及其他適宜處理步驟形成閘極堆疊602。示例性層沉積製程包含CVD(包含低壓CVD及電漿增強CVD)、PVD、ALD、熱氧化、電子束蒸發、或其他適宜沉積技術、或其組合。在形成閘極堆疊中，舉例而言，圖案化製程包含微影製程(例如，光微影或電子束微影)，此微影製程可進一步包含光阻塗覆(例如，旋塗式塗覆)、軟烘焙、遮罩對準、暴露、暴露後烘焙、光阻顯影、沖洗、乾燥(例如，離心乾燥及/或硬烘焙)、其他適宜微影技術及/或其組合。在一些實施例中，蝕刻製程可包含乾式蝕刻(例如，RIE蝕刻)、濕式蝕刻及/或其他蝕刻方法。
在一些實施例中，介電層612亦可稱為虛設絕緣層或虛設氧化層，然而，並非特別需要限制氧化物之成分。在實施例中，介電層612亦形成I/O氧化物。可藉由原子層沉積(ALD)及/或其他適宜製程形成介電層612。如在圖6A之實例中繪示，介電層612位於鰭元件306a、306b、306c及306d上及/或在STI特徵402之表面上。在一些實施例中，從鰭元件306a、306b、306c及306d之源極/汲極區域移除介電層612。在一些實施例中，從STI特徵402之表面移除介電層612。可藉由適宜選擇性蝕刻製程諸如乾式蝕刻製程或其他適宜蝕刻製程移除介電層612。參看圖6A之實例，已經從鰭元件306a、306b、306c及306d之源極/汲極 區域移除介電層612。在一些實施例中，介電層612可包含SiO2。然而，在其他實施例中，具有其他成分之介電層612係可能的，例如，包含氮化矽、高K介電材料或其他適宜材料。在各實例中，可藉由CVD製程、低壓CVD(subatmospheric CVD,SACVD)、可流動CVD製程、ALD製程、PVD製程、或其他適宜製程沉積介電層612。舉例而言，介電層612可用於防止隨後處理(例如，隨後形成電極層層604)破壞鰭元件306a、306b、306c及306d。
在一些實施例中，閘極堆疊602之電極層604可包含多晶矽(多晶矽)。在一些實施例中，硬遮罩層606包含氧化層608諸如可包含SiO2之襯墊氧化層。在一些實施例中，硬遮罩層606包含氮化層610諸如可包含Si3N4、氮氧化矽或者包含碳化矽之襯墊氮化層。
參看圖1A、7A及7B，半導體製造方法100隨後進行至步驟112，其中在包含虛設閘極結構側壁之基板上形成第一隔層。第一隔層可係在基板上形成之共形介電層。舉例而言，第一隔層可包含介電材料諸如氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN膜、碳氧化矽、SiOCN膜及/或其組合。在一些實施例中，第一隔層包含多層，諸如主隔層壁、襯層及類似者。舉例而言，可藉由使用製程諸如，CVD製程、低壓CVD(SACVD)製程、可流動CVD製程、ALD製程、PVD製程、或其他適宜製程沉積介電材料來形成第一隔層。
參看圖7A及7B之實例，第一隔層702位於基板202上。第一隔層702可具有厚度720。在實施例中，厚度720 係介於約5nm與約10nm間。在沉積第一隔層702之後，在鰭元件306a與306b間界定之溝槽706具有溝槽寬712及溝槽深716，及在鰭元件306c與306d間界定之溝槽708具有溝槽寬714及溝槽深718。在一些實施例中，溝槽寬712及714與溝槽深716及718可受鰭間距308及310、高度502及504及第一隔層702之厚度720影響。在實施例中，溝槽寬712係介於約25nm與約55nm間。在實施例中，溝槽寬714係介於約25奈米(nm)與約55nm間。在實施例中，溝槽寬712係大體上等於溝槽寬714。在實施例中，溝槽寬714係大於溝槽寬712(例如，超過約20%)。在實施例中，溝槽深716及718係大體上相同，且係介於約30nm與約60nm間。
舉例而言，第一隔層702之隔層材料可包含介電材料諸如氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN膜、碳氧化矽、SiOCN膜及/或其組合。在一些實施例中，第一隔層702可包含多層，諸如主隔層壁、襯層及類似者。舉例而言，可藉由使用製程諸如，CVD製程、低壓CVD(SACVD)製程、可流動CVD製程、ALD製程、PVD製程、或其他適宜製程沉積介電材料來形成第一隔層702。
參看圖1A，在完成步驟112之後，半導體製造方法100可隨後進行至根據各實施例之分支A、B、C之一。圖1B及在圖8A、8B、8C、9A、9B、10A、10B、11A、11B、12A、12B、13A、13B、14A、14B、15A、15B、16A及16B中提供之半導體結構200A與200B繪示根據半導體製造方法100之分支A的本案之實施例。圖1C及在圖17A、17B、18A、18B、 19A、19B、20A、20B、21A、21B、22A、22B、23A、23B、24A及24B中提供之半導體結構200C繪示根據半導體製造方法100之分支B的本案之實施例。圖1D及在圖26、27A、27B、28、29、30、31A、31B、32A、32B、33、34A及34B中提供之半導體結構200D繪示根據半導體製造方法100之分支C的本案之實施例。
現在參看圖1B、8A、8B及8C，在根據半導體製造方法100之分支A的一些實施例中，在步驟112中在基板上形成第一隔層之後，半導體製造方法100進行至步驟114，其中執行佈植製程使得第一隔層之第一區域具有大於第一隔層之第二區域的摻雜劑濃度之摻雜劑濃度。第一隔層之第一區域與第二區域在隨後蝕刻製程中可具有不同蝕刻特徵，其可用於控制如下文進一步論述沿鰭元件之側壁隔層元件的構型(例如，高度)。
在一些實施例中，在沉積第一隔層702之後且在執行下文論述之佈植製程800之前，可在虛設閘極結構602上執行回蝕刻第一隔層702之介電材料。參看圖8A之實例，已回蝕刻第一隔層702以暴露虛設閘極結構602之氮化層610，且在虛設閘極結構602之側壁上保留之第一隔層702形成隔層812。
參看圖8A及8B之實例，在一些實施例中，執行佈植製程800使得第一隔層包含具有第一摻雜劑濃度之經佈植部分804，及具有小於第一摻雜劑濃度之第二摻雜劑濃度的部分806。在一些實施例中，沿鰭元件306a及306b之內側壁的經佈植部分804可從第一隔層702之頂面延伸內側壁佈植高度 814。在一些實施例中，沿鰭元件306a及306b之內側壁的部分806可從STI特徵402之頂面延伸間距808。在一些實施例中，部分806亦可包含在第一區域206與第二區域208二者中沿虛設閘極結構602之側壁的部分第一隔層702。經佈植之部分804可包含除部分806外第一隔層702之其他部分。
在一些實施例中，佈植製程800包含將離子(例如，碳離子)佈植至第一隔層702之經佈植部分804的離子佈植製程。在一些實施例中，佈植製程800係以傾斜角802施加至第一隔層702的傾斜之佈植製程。在一些實施例中，控制傾斜角802使得佈植經佈植部分804而第一隔層702之部分806保持大體上未由佈植製程800改變。就將任何離子植入部分806來說，出於本案之目的其數量及濃度可係足夠低以忽略不計。在一實例中，在執行佈植製程800之後，部分806包含小於以重量計約1%的佈植離子濃度。
在一些實施例中，控制佈植製程800之傾斜角802以獲得經佈植部分804及部分806之所需尺寸。在一些實施例中，傾斜角802係關於溝槽深度716、溝槽寬712及高度808。在一些實例中，控制傾斜角802以滿足以下等式：tan(傾斜角802)=(溝槽寬712)/(內側壁佈植高814)。在一些實施例中，控制傾斜角802等於或小於角810以確保藉由佈植製程800佈植在第二區域208中之第一隔層702(例如，溝槽708之底部)。角810可關於溝槽寬714及溝槽深718。在一些實例中，角810滿足以下等式：tan(角810)=(溝槽寬714)/(溝槽深718)。在針對繪示之特定實例中，溝槽寬712係約4nm， 溝槽高716係約54nm，內側壁佈植高814係約15nm，高808係約44nm，第一隔層702之厚度720係約5nm，溝槽高718係約54nm，溝槽寬714係約19nm，傾斜角802係約15度，及角810係約20度。
在一些實施例中，控制在經佈植部分804中之摻雜劑濃度(例如，藉由控制摻雜劑種類、離子束能量、佈植製程800之佈植劑量)以產生經佈植部分804之所需蝕刻特徵(例如，所需蝕刻速度)。在一些實例中，在隨後蝕刻製程中經佈植部分804之蝕刻速度係大於部分806之蝕刻速度(例如，超過三倍)。在一些實施例中，經佈植部分804之摻雜劑濃度可大於部分806之摻雜劑濃度(例如，以重量計超過10%)。在一實例中，經佈植部分804之摻雜劑濃度與部分806之摻雜劑濃度間之差係在約10%至約50%間。
在一些實施例中，佈植製程800包含兩步驟：第一步驟係具有向左傾斜角802之離子佈植，使得離子束朝向溝槽706與708之左側壁，且第二步驟係具有向右傾斜角802之另一離子佈植，使得離子束朝向溝槽706與708之右側壁。在一些實施例中，佈植製程800在彼等兩個步驟之任一者中不使用任何遮罩元件。
參看圖8C之實例，繪示半導體結構200之簡化俯視圖。在一些實施例中，控制佈植製程800(例如，藉由控制扭轉角)使得在第一區域206與第二區域208二者中隔層812不受佈植製程800影響。如在圖8C中繪示，在一些實施例中， 在與虛設閘極結構602側壁平行之方向施加佈植製程800，使得隔層812保持大體上相同。
參看圖1B、9A及9B，半導體製造方法100進行至步驟106，其中執行蝕刻製程使得移除第一隔層之頂部以在第一區域與第二區域二者中之沿鰭元件側壁的源極/汲極區域中形成側壁隔層。
參看圖9A及9B之實例，在步驟116之示例性實施例中，執行蝕刻製程(例如，乾式蝕刻製程、濕式蝕刻製程及/或其組合)以移除在源極/汲極區域中第一隔層702之頂部。在一些實施例中，此蝕刻製程包含乾式蝕刻製程，此乾式蝕刻製程使用包含含氟氣體、含氯氣體、其他蝕刻氣體、或其組合之蝕刻劑，諸如CF4、SF6、NF3、或Cl2。在一些實施例中，控制蝕刻條件(例如，藉由控制蝕刻劑及/或蝕刻時間)以獲得所需隔層高度。在一些實施例中，選擇蝕刻劑以獲得針對經佈植部分804及部分806的所需蝕刻選擇性。在一實例中，其中在佈植製程800期間佈植碳離子，蝕刻劑可無氧或具有低於以重量計約10%之氧濃度。
在一些實施例中，可在執行蝕刻製程之後沿鰭元件306a、306b、306c及306d形成不同高度之隔層。在一些實施例中，在第一區域206中，完全移除沿鰭元件306a及306b之內側壁的經佈植部分804，並可移除沿鰭元件306a及306b內側壁之部分806的上部以形成隔層902。隔層902(亦稱為內隔層902)可沿鰭元件306a及306b之內側壁設置並具有內隔層高908。在一些實施例中，可移除在第一區域206中之第一隔 層702之經佈植部分804的上部以形成沿鰭元件306a及306b外壁設置之具有外隔層高906的隔層900(亦稱為外隔層900)。在一些實施例中，外隔層高906大於內隔層高908(例如，至少大於約30%)。在一些實施例中，外隔層高906係在約20nm與約60nm間之範圍內。在一些實施例中，內隔層高908係在約1nm與約45nm間之範圍內。
在一些實施例中，可設計各參數(例如，傾斜角802、摻雜劑種類、離子束能量、佈植製程800之佈植劑量、包含蝕刻劑及/或蝕刻製程之蝕刻時間的蝕刻條件)以獲得針對經佈植部分804及區域806之蝕刻選擇性、外隔層高906及內隔層高908。例如，可設計使得在部分806之蝕刻速度與經佈植部分804之第二蝕刻速度間的比例係約(高度808-內隔層高908)/(高度716+厚度720-外隔層高906)。在特定實例中，高度808係約44nm，內隔層高908係約4nm，高度716係約54nm，厚度720係約5nm，外隔層高906係約39nm，且在第一蝕刻速度與第二蝕刻速度間之比例係約2。在一些實施例中，可在鰭元件306a與306b間形成具有內隔層高908之溝槽912。
在一些實施例中，在第二區域208中，移除第一隔層702之經佈植部分804之上部以形成位於沿鰭元件306c及306d側壁設置之隔層904。在一些實例中，隔層904具有與外隔層高906大體上相同之高度。在一些實施例中，隔層904之高度係大於內隔層高908(例如，至少大於約30%)。在一些實施例中，隔層904之高度係在約20nm與約60nm間之範圍內。
在一些實施例中，乾式蝕刻製程不大體上影響在第一區域206與第二區域208二者中虛設閘極結構602之側壁上的隔層812。
在一些實施例中，使用分離之後續蝕刻製程或相同蝕刻製程移除鰭元件306a、306b、306c及306d之頂部。在圖9A及9B之實例中，移除在STI特徵402上之部分鰭元件306a、306b、306c及306d。在第一區域206中，在隔層900與902間形成兩個溝槽910，分別暴露鰭元件306a及306b之頂面。在一些實施例中，由於內隔層902具有小於外隔層900之外隔層高906的內隔層高908，第一區域206包含在溝槽910及912上之具有寬度318的溝槽920。
在一些實施例中，在移除鰭元件之頂部後，在第二區域208中，在隔層904間形成兩個溝槽914，分別暴露鰭元件306c及306d頂面。
在一些實施例中，在STI特徵402之頂面下方之鰭元件306a、306b、306c及306d未暴露，並因此在乾式蝕刻製程期間未經蝕刻。相似地，在一些實施例中，在虛設閘極結構602下方之通道區域中未蝕刻鰭元件306a、306b、306c及306d。
參看圖1B、10A及10B，半導體製造方法100隨後進行至步驟118，其中執行磊晶生長製程以在鰭元件上形成源極/汲極特徵。在一些實施例中，可藉由在鰭元件之頂面上執行磊晶生長製程形成源極/汲極特徵。
參看圖10A及10B之實例，在一些實施例中，在半導體結構200A之第一區域206中，可藉由隔層900及902橫向限制源極/汲極特徵1002在鰭元件306a及306b之頂面之生長。特定言之，源極/汲極特徵1002包含分別在鰭元件306a及306b之暴露表面上藉由磊晶生長半導體材料形成的源極/汲極特徵1002a及源極/汲極特徵1002b。藉由沿各鰭元件側壁設置之內隔層900及外隔層902橫向限制源極/汲極特徵1002a及1002b各者之生長。在源極/汲極特徵1002a及1002b分別填充溝槽910之後，源極/汲極特徵1002a及1002b於合併點1012合併，並隨後生長為合併之源極/汲極特徵1002。間距1006從合併點1012延伸至STI特徵402之頂面。在一些實施例中，間距1006係小於外隔層900之隔層外隔層高906及/或隔層904之高度。在一些實施例中，間距1006可大於內隔層902之隔層內隔層高908。在一些實例中，高度1006係在約2nm與約5nm間之範圍內。
在一些實施例中，形成源極/汲極特徵1002亦提供形成具有高度1006之間隙1004。間隙1004可由空氣填充並由此，稱為「空氣隙」。由在合併點1012合併之源極/汲極特徵1002之兩側壁、隔層902及STI特徵402之頂面界定空氣隙1004。
在一些實施例中，如在圖10A及10B中繪示，在第二區域208中，源極/汲極特徵1008及1010包含藉由分別在鰭元件306c及306d上磊晶生長半導體材料形成之材料。藉由沿對應鰭元件之側壁設置的兩隔層904橫向約束源極/汲極特 徵1008及1010各者之生長。在實例中，在分別填充在鰭元件306c及306d上之溝槽914後，源極/汲極特徵1008及1010突出溝槽914之外。在一些實施例中，源極/汲極特徵1008及1010之突出部分不合併。
在各實施例中，源極/汲極特徵1002、1008及/或1010之生長半導體材料可包含Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP、或其他適宜材料。在一些實施例中，可在磊晶製程期間原位摻雜源極/汲極特徵1002、1008及/或1010之磊晶生長材料。在一些實施例中，源極/汲極特徵1002、1008及/或1010之磊晶生長材料不經原位摻雜，及(例如)執行取代佈植製程以摻雜源極/汲極特徵1002、1008及/或1010之磊晶生長材料。
在實施例中，鰭元件306a、306b、306c及306d係矽及源極/汲極特徵1002、1008及/或1010之磊晶生長材料亦係矽。在一些實施例中，鰭元件306a、306b、306c及306d及源極/汲極特徵1002、1008及/或1010之材料可包含相似但經不同摻雜之材料。在其他實施例中，鰭元件306a、306b、306c及306d包含第一半導體材料，及源極/汲極特徵1002、1008及/或1010之磊晶生長材料包含與第一半導體材料不同之第二半導體。
在各實施例中，在不同製程或相同製程中可生長源極/汲極特徵1002、1008及/或1010及/或包含不同材料及/或摻雜劑或摻雜劑分佈。在實施例中，源極/汲極1002、1008及/或1010之磊晶生長材料係由磷摻雜之矽。在又一實施例 中，磷摻雜劑濃度可在約5x1020個與約2x1021個原子/cm3間。源極/汲極特徵1002、1008及/或1010之磊晶生長材料可或者經適宜摻雜以包含砷、銻、或其他N型供體材料。
參看圖1B、11A及11B，半導體製造方法100隨後進行至步驟120，其中在基板上形成層間介電(Inter-layer Dielectric,ILD)層。參看圖11A及11B之實例，在步驟120之實施例中，在半導體結構200A之基板202上第一區域206及第二區域208二者中形成ILD層1102。
在一些實施例中，在形成ILD層1102前亦可在基板202上形成接觸蝕刻終止層(Contact Etch Stop Layer,CESL)。在一些實例中，CESL包含氮化矽層、氧化矽層、氮氧化矽層及/或在此項技術中已知的其他材料。可藉由電漿增強化學氣相沉積(Plasma-enhanced Chemical Vapor Deposition,PECVD)製程及/或其他適宜沉積或氧化製程形成CESL。ILD層1102之示例性材料包含，例如，正矽酸乙酯(TEOS)氧化物、未摻雜之矽酸鹽玻璃、或摻雜之氧化矽諸如硼磷矽玻璃(BPSG)、熔融矽石玻璃(FSG)、磷矽玻璃(PSG)、硼摻雜矽玻璃(BSG)及/或其他適宜介電材料。可藉由PECVD製程或其他適宜沉積技術沉積ILD層1102。在一些實施例中，在形成ILD層1102之後，半導體結構200A可經高溫預算製程以退火ILD層。ILD層1102可包含複數個層。
在一些實例中，在沉積ILD層之後，可執行平坦化製程(例如，CMP)以暴露虛設閘極結構之頂面。使用圖11A 及11B作為實例，平坦化製程移除在虛設閘極結構602上的部分ILD層1102(及CESI層(若存在))並使半導體結構200A之頂面平坦。此外，平坦化製程可移除在虛設閘極結構602上的硬遮罩606以暴露電極層604。
參看圖1B、12A及12B，半導體製造方法100隨後進行至步驟122，其中形成取代閘極及源極/汲極接觸。半導體製造方法100之步驟122包含移除虛設閘極結構或其部分。作為一實例，從基板202移除先前形成之虛設閘極結構602(例如，介電層612及電極層604)。移除虛設閘極結構602之介電層612及電極層604產生開口或溝槽。可隨後在溝槽或開口中形成最終閘極結構(例如，包含高K介電層及金屬閘電極)，如下文描述。使用選擇性蝕刻製程，諸如選擇性濕式蝕刻、選擇性乾式蝕刻、或其組合執行虛設閘極堆疊特徵之移除。
在一些實施例中，步驟122繼續包含形成包含高K/金屬閘極堆疊的取代功能閘極結構。參看圖12A及12B之實例，在一些實施例中，在第一區域206中，可在通道區域中之鰭元件306a及306b上的溝槽或開口中形成最終閘極結構1202A，使得鰭元件306a及306b成為FinFET 1208之鰭元件。在一些實施例中，在第二區域208中，可在通道區域中之鰭元件306c上的溝槽或開口中形成最終閘極結構1202B，使得鰭元件306c成為FinFET 1210之鰭元件。在一些實施例中，可在通道區域中之鰭元件306d上的溝槽或開口中形成最終閘極結構1202C，使得鰭元件306d成為FinFET 1212之鰭元件。
在各實施例中，閘極結構1202A、1202B及1202C各者可包含高K閘極介電層及金屬閘電極堆疊。閘極結構1202A、1202B及1202C各者亦可包含在鰭之通道區域上形成的界面層、在界面層上形成的高K電極介電層及在高-K閘極介電層上形成的金屬層。如本文使用及描述，高-K閘極介電層包含具有高介電常數的介電材料，例如，大於熱氧化矽之介電常數(~3.9)。在高K/金屬閘極堆疊中使用之金屬層可包含金屬、金屬合金。或金屬矽化物。此外，形成高K/金屬閘極堆疊包含形成各閘極材料之沉積及移除過量閘極材料並由此平坦化半導體結構200A之頂面之一或更多CMP製程。
在一些實施例中，閘極結構1202A、1202B及1202C之界面層可包含介電材料諸如氧化矽(SiO2)、HfSiO、或氮氧化矽(SiON)。可藉由化學氧化、熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)及/或其他適宜方法形成界面層。閘極結構1202A、1202B及1202C之閘極介電層可包含高K介電層諸如氧化鉿(HfO2)。或者，閘極堆疊1502之閘極介電層可包含其他介電材料，諸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)、其組合、或其他適宜材料。可藉由ALD、物理氣相沉積(PVD)、CVD、氧化及/或其他適宜方法形成閘極介電層。閘極結構1202A、1202B及1202C之金屬層可包含單層或者多層結構，諸如具有經選擇功函數之金屬層的 各組合以增強元件效能(功函數金屬層)、襯層、濕潤層、黏合層、金屬合金或金屬矽化物。舉例而言，閘極結構1202A、1202B及1202C之金屬層可包含Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他適宜金屬材料或其組合。此外，金屬層可提供N型或P型功函數，可充當電晶體(例如，FinFET)閘電極，及在至少一些實施例中，閘極結構1202A、1202B及1202C之金屬層可包含多晶矽層。在各實施例中，可藉由ALD、PVD、CVD、電子束蒸發、或其他適宜製程形成閘極結構1202A、1202B及1202C之金屬層。此外，可針對使用不同金屬層的N-FET及P-FET電晶體分別形成閘極結構1202A、1202B及1202C之金屬層。在各實施例中，可執行CMP製程以從閘極結構1202A、1202B及1202C之金屬層移除過量金屬，並由此提供閘極結構1202A、1202B及1202C之金屬層的大體上平坦頂面。
在一些實施例中，步驟122繼續而包含形成源極/汲極接觸。參看圖12A及12B之實例，分別在源極/汲極特徵1002、1008及1010上形成源極/汲極接觸1204A、1204B及1204C。在一些實施例中，在第一區域206中，可在FinFET 1208之源極/汲極區域中的源極/汲極特徵1002上形成源極/汲極接觸1204A。源極/汲極接觸1204A可包含具有U型橫截面的矽化特徵1206A。在一些實施例中，矽化特徵1206A可包含接觸源極/汲極特徵1002之底面及兩個側壁。在一些實施例中，底面可具有介於約20nm與約90nm間之寬度1214。
在一些實施例中，在第二區域208中，可在FinFET 1210之源極/汲極區域中的源極/汲極特徵1008上形成源極/汲極接觸1204B。源極/汲極接觸1204B可包含接觸源極/汲極特徵1008之具有寬度312之底面的矽化特徵1206B。在一些實施例中，可在FinFET 1212之源極/汲極區域中之源極/汲極特徵1010上形成源極/汲極接觸1204C。矽化特徵1206C可包含接觸源極/汲極特徵1010且具有寬度312的底面。
如在圖12A之實例中繪示，沿閘極結構之側壁設置的隔層812插入源極/汲極接觸1204A、1204B及1204C，與閘極結構1202A、1202B及1202C。可藉由各製程步驟諸如圖案化及蝕刻以在源極/汲極特徵中形成接觸開口、層沉積、矽化、以及其他適宜處理步驟分別形成包含矽化特徵1206A、1206B及1206C的源極/汲極接觸1204A、1204B及1204C。
在一些實施例中，矽化特徵1206A、1206B及1206C可包含矽化鎳(NiSi)、矽化鎳鉑(NiPtSi)、矽化鎳鉑鍺(NiPtGeSi)、矽化鎳鍺(NiGeSi)、矽化鐿(YbSi)、矽化鉑(PtSi)、矽化銥(IrSi)、矽化鉺(ErSi)、矽化鈷(CoSi)、矽化鈦(TiSi)、其他適宜導電材料及/或其組合。可藉由包含沉積金屬層、退火金屬層使得此金屬層能與矽反應形成矽化物，並隨後移除未反應之金屬層的製程，來形成矽化特徵1206。
在一些實施例中，源極/汲極接觸1204A、1204B及1204C可包含各導電材料，此等導電材料包含銅、鎢、鈦、氮化鈦、其他適宜材料及/或其組合。在各實施例中，可藉由ALD、PVD、CVD、電子束蒸發、或其他適宜製程形成源極/ 汲極接觸1204A、1204B及1204C。在各實施例中，可執行CMP製程以從源極/汲極接觸1204A、1204B及1204C移除過量金屬，並由此提供源極/汲極特徵1204A、1204B及1204C之金屬層的大體上平坦頂面。
儘管示例性圖12A及12B繪示在FinFET 1208中之兩個鰭元件，但在各實施例中，FinFET 1208可包含任何數量鰭元件。進一步而言，儘管示例性圖12A及12B繪示分別使用鰭元件306c及306d形成兩個單鰭FinFET 1210及1212，但在一些實施例中，多鰭FinFET可包含鰭元件306c及306d二者，且在一些實施例中，第一多鰭FinFET可包含鰭元件306c，及第二多鰭FinFET可包含鰭元件306d。
在一些實施例中，第一區域206係包含各邏輯元件的核心區域。在一實例中，FinFET 1208可用於在核心區域中形成邏輯元件，例如，邏輯閘極諸如NAND、NOR及/或反相器。在一些實施例中，第二區域208係包含SRAM單元之SRAM區域。在一些實施例中，FinFET 1210及FinFET 1210可為相同SRAM單元之電晶體(例如，PMOS上拉電晶體，NMOS下拉電晶體及/或NMOS通過閘極電晶體)。在一些實施例中，FinFET 1210可係第一SRAM單元之電晶體(例如，PMOS上拉電晶體、NMOS下拉電晶體、或NMOS通過閘極電晶體)，且FinFET 1212可為第二SRAM單元之電晶體(例如，PMOS上拉電晶體、NMOS下拉電晶體、或NMOS通過閘極電晶體)。
現在參看圖1B及圖13A、13B、14A、14B、15A、15B、16A及16B，在半導體製造方法100之分支A的示例性實施例中，在第一區域206中，完全移除沿第一區域206中鰭元件之內側壁設置的第一隔層702。在此等實施例中，源極/汲極特徵之生長不由沿鰭元件306a及306b之內側壁設置的任何內隔層橫向限制。此由如在圖13A、13B、14A、14B、15A、15B、16A及16B中繪示之半導體結構200B說明。除下文指出之區別外，上文關於步驟114、116、118、120、122及圖9A、9B、10A、10B、11A、11B、12A及12B提供之相同描述可適用。
現在參看圖13A及13B之實例，於步驟116中，在執行蝕刻製程之後，移除經佈植部分804之頂部以形成沿鰭元件設置之隔層。如在圖13A及13B中繪示，在一些實施例中，在執行蝕刻製程之後，第一區域206包含沿鰭元件306a及306b外側壁設置的具有外隔層高906之外隔層900，但不包含沿鰭元件306a及306b內側壁設置之內隔層。在一些實施例中，可設計各參數(例如，鰭元件之尺寸、第一隔層702之厚度720、傾斜角802、摻雜劑種類、離子束能量、佈植製程800之佈植劑量)以獲得針對經佈植部分804及部分806的所需蝕刻選擇性，使得藉由蝕刻製程完全移除部分806，同時形成具有外隔層高906之外隔層900。例如，設計成使得部分806之第一蝕刻速度與經佈植部分804之第二蝕刻速度間的比例係約(高度808)/(高度716+厚度720-外隔層高906)。在特定實例中，高度808係約44nm，高度716係約54nm，厚度720係約5nm， 外隔層高906係約39nm，及第一蝕刻速度與第二蝕刻速度之比係約2.2。
在一些實施例中，移除鰭元件306a、306b、306c及306d之頂部(使用相同蝕刻製程或分離蝕刻製程)。如在圖13A及13B中所繪示，在第一區域206中，在隔層900間形成具有寬度318之溝槽1302，暴露鰭元件306a及306b之頂面。
現在參看圖1B、14A及14B，半導體製造方法100進行至步驟118，其中在半導體結構200B之第一與第二區域中形成源極/汲極特徵。現在參看圖14A及14B之實例，在第一區域206中，在溝槽1302中之鰭元件306a及306b上形成源極/汲極特徵1402。由外隔層900橫向限制源極/汲極特徵1402之生長，且不由沿鰭元件306a及306b之內側壁設置的任何內隔層橫向限制。特定言之，源極/汲極特徵1402包含藉由分別在鰭元件306a及306b之暴露表面上磊晶生長半導體材料形成的源極/汲極特徵1402a及源極/汲極特徵1402b。源極/汲極特徵1402a及1402b各者之生長僅由單隔層900橫向限制。換言之，僅由隔層900界定源極/汲極特徵1402a及1402b各者之側壁。在一些實施例中，源極/汲極特徵1402a及1402b可包含在不垂直於STI特徵402頂面之方向從鰭元件306a及306b之內側壁延伸的側壁1410。源極/汲極特徵1402a及1402b於合併點1408合併，並隨後生長為合併源極/汲極特徵1402。間距1406可在合併點1408與STI特徵402之頂面間延伸。在一些實施例中，間距1406係小於外隔層900之隔層外隔層高906及/或隔層904之高度。在一些實例中，高度1406係在約1nm與5nm間 之範圍內。在一些實施例中，在源極/汲極特徵1402與STI特徵402之頂面間形成空氣隙1404。空氣隙1404具有由在合併點1408合併之側壁1410與STI特徵402之頂面界定的大體上三角形橫截面。
在各實施例中，源極/汲極特徵1402、1008及/或1010之生長半導體材料可係大體上類似於上文關於圖10A及10B論述之源極/汲極特徵1002、1008及/或1010之半導體材料。
現在參看圖1B、15A及15B，半導體製造方法100進行至步驟120，其中形成ILD層。參看圖15A及15B之實例，在步驟120之實施例中，在基板202上形成ILD層1102。在一些實施例中，在形成ILD層1102之前在基板202上亦形成接觸蝕刻終止層(CESL)。ILD層1102可係大體上類似於上文關於圖11A及11B論述之ILD層1102。在一些實例中，在沉積ILD層1102之後，可執行平坦化製程(例如，CMP)以暴露虛設閘極結構602之頂面，例如，包含移除硬遮罩606。
現在參看圖1B、16A及16B，半導體製造方法100進行至步驟122，其中形成取代閘極及源極/汲極接觸。現在參看圖16A及16B之實例，從基板202上移除先前形成之虛設閘極結構602。移除虛設閘極結構602產生開口或溝槽。在一些實施例中，在第一區域206中，可在通道區域中鰭元件306a及306b上的溝槽或開口中隨後形成最終閘極結構1202A，使得鰭元件306a及306b成為FinFET 1602之鰭。在一些實施例中，步驟122繼續包含形成源極/汲極接觸。在一些實施例中， 在第一區域206中，可在FinFET 1602之源極/汲極區域中源極/汲極特徵1402上形成源極/汲極接觸1204A。源極/汲極接觸1204A可包含具有U型橫截面的矽化特徵1206A。
在一些實施例中，儘管示例性圖16A及16B繪示在FinFET 1602中之兩個鰭元件，但在各實施例中，FinFET 1602可包含任何數量鰭元件。在一些實施例中，第一區域206係包含各邏輯元件之核心區域。在一實例中，FinFET 1602可用於在核心區域中形成邏輯元件，例如，邏輯閘極諸如NAND閘極，NOR閘極及/或反相器。
現在參看圖1A及1C，在半導體製造方法100之示例性實施例中，在步驟112之後，半導體製造方法100進行至分支B，其中當移除在第一區域中沿鰭元件之隔層時，覆蓋第二區域而非第一區域之保護層可用於保護第二區域。在此等實施例中，不由在第一區域中沿鰭元件之側壁形成之任何隔層橫向限制在第一區域中源極/汲極特徵的生長，而由在第二區域中沿鰭元件之側壁形成之隔層橫向限制在第二區域中源極/汲極特徵的生長。此藉由在圖17A、17B、18A、18B、19A、19B、20A、20B、21A、21B、22A、22B、23A、23B、24A及24B中繪示之半導體結構200C說明。
現在參看圖1C、17A及17B，在根據半導體製造方法100之分支B的一些實施例中，在在步驟112中基板上形成第一隔層之後，半導體製造方法100進行至步驟124，此處執行蝕刻製程以形成在第一區域與第二區域中沿鰭元件之隔層元件。
參看圖17A及17B之實例，在一些實施例中，對半導體結構200C執行乾式蝕刻製程以移除在源極/汲極區域中第一隔層702之上表面部分(例如，覆蓋虛設閘極結構603之頂面的部分第一隔層702，鰭元件306a、306b、306c及306d及在源極/汲極區域中之STI特徵302)。在一些實施例中，在第一區域206中，沿鰭元件306a及306b之側壁形成隔層1702。在一些實施例中，在第二區域中，沿鰭元件306c及306d之側壁形成隔層1704。
在一些實施例中，在第一區域206與第二區域208二者中，可藉由乾蝕刻製程回蝕刻第一隔層702以暴露虛設閘極結構602之氮化層610。乾式蝕刻製程可大體上不影響在虛設閘極結構602之側壁上形成的部分第一隔層702。因此，在虛設閘極結構602之側壁上保留的第一隔層702形成隔層812。
現在參看圖1C、18A及18B，半導體製造方法100隨後進行至分支B之步驟126，此處在第二區域上沉積保護層，同時第一區域保持暴露。參看圖18A及18B之實例，可在第二區域208中形成保護層1802，覆蓋鰭元件306c及306d。在一些實施例中，保護層1802包含光阻材料，並可藉由微影製程在基板202上形成。保護層1802可包含暴露第一區域206同時保護第二區域208之開口。
現在參看圖1C、19A及19B，半導體製造方法100隨後進行至步驟128，此處移除在第一區域中沿鰭元件側壁之隔層。參看圖19A及19B之實例，在一些實施例中，執行蝕刻製程以移除在第一區域206中之隔層1702。在一些實施例中， 蝕刻製程可大體上不影響沿虛設閘極結構812之側壁形成的隔層812，及/或鰭元件306a及306b。在一些實施例中，蝕刻製程包含使用蝕刻劑之乾式蝕刻製程，此蝕刻劑包含含氟氣體、含氯氣體、其他蝕刻氣體、或其組合，諸如CF4、SF6、NF3、或Cl2。
同時，由於第二區域208具有其上形成之保護層1802，蝕刻製程大體上不影響第二區域208。換言之，在第二區域208中隔層1704、鰭元件306c及306d及虛設閘極結構602保持大體上相同。於此製造階段處，第二區域208包含沿鰭元件306c及306d側壁之隔層1704，同時第一區域206不包含沿鰭元件306a及306b側壁之任何隔層。
現在參看圖1C、20A及20B，半導體製造方法100隨後進行至步驟130，此處移除在第二區域上之保護層。參看圖20A及20B之實例，在一些實施例中，在移除保護層1802之後，暴露第一區域206及第二區域208二者。在一些實施例中，可藉由光阻剝離或灰化製程移除保護層1802。
參看圖1C、21A及21B，半導體製造方法100隨後進行至步驟132，此處移除在第一及第二區域二者中暴露之鰭元件。參看圖21A及21B之實例，執行蝕刻製程以移除在第一區域206及第二區域208二者中之源極/汲極區域中的STI特徵402之頂面上的鰭元件306a、306b、306c及306d，同時隔層1704及812保持大體上未經蝕刻。
在一些實施例中，在第一區域206中，在移除源極/汲極區域中之鰭元件306a及306b之頂部之後，在源極/汲極 區域中鰭元件306a及306b之經暴露頂面2102大體上與STI特徵402之頂面共面。
在一些實施例中，在第二區域208中，在移除在源極/汲極區域中之鰭元件306c及306d之頂部之後，鰭元件306c及306d之暴露頂面2102大體上與STI特徵402之頂面共面。可在由隔層1704界定之溝槽2106中暴露鰭元件306c及306d之頂面2102。在一些實施例中，乾式蝕刻製程可大體上不影響在第二區域中沿鰭元件306c及306d之側壁形成的隔層1704。例如，乾式蝕刻製程可使用包含氟及/或氧之蝕刻劑。
參看圖1C、22A及22B，半導體製造方法100進行至步驟134，此處在半導體結構200C之第一及第二區域中形成源極/汲極特徵。現在參看圖22A及22B之實例，在一些實施例中，在第一區域206中，在鰭元件306a及306b上形成源極/汲極特徵2202。未由任何隔層橫向限制源極/汲極特徵2202之生長。特定言之，源極/汲極特徵2202包含藉由分別在鰭元件306a及306b之暴露表面上磊晶生長半導體材料形成的源極/汲極特徵2202a及源極/汲極特徵2202b。未由任何隔層橫向限制源極/汲極特徵2202a及2202b各者之生長。在一些實施例中，源極/汲極特徵2202a及2202b可包含在不垂直於STI特徵402頂面之方向從鰭元件306a及306b之內側壁延伸的側壁1410。在一些實施例中，源極/汲極特徵2202a及2202b可包含在不垂直於STI特徵402頂面之方向從鰭元件306a及306b之外壁延伸的外側壁2204。
在一些實施例中，源極/汲極特徵2202a及2202b於合併點1408合併，並隨後生長為源極/汲極特徵2202。間距1406在合併點1408與STI特徵402之頂面間延伸。在一些實施例中，間距1406係小於隔層904之高度。在一實例中，間距1406係在介於約2nm與5nm間之範圍。在一些實施例中，可形成在源極/汲極特徵2202與STI特徵402之頂面間之空氣隙1404。空氣隙1404可具有高度1406且具有由各磊晶特徵2202a及2202b之側壁2206與STI特徵402之頂面界定的大體上三角形橫截面。
在一些實施例中，在第二區域208中，源極/汲極特徵1008及1010包含藉由分別在鰭元件306c及306d上磊晶生長半導體材料形成之材料。由沿各鰭元件側壁設置之兩個隔層1704橫向限制源極/汲極特徵1008及1010各者之生長。在實例中，在分別在鰭元件306c及306d上填充溝槽2106之後，源極/汲極特徵1008及1010突出溝槽2106之外。在一些實施例中，不合併源極/汲極特徵1008及1010之突出部分。
在各實施例中，源極/汲極特徵2202、1008及/或1010之生長半導體材料可大體上類似於上文關於圖10A及10B論述之源極/汲極特徵1002、1008及/或1010之半導體材料。
參看圖1C、23A及23B，半導體製造方法100進行至步驟136，此處形成層間介電(ILD)層。步驟136可大體上類似於半導體製造方法100之步驟120。參看圖23A及23B之實例，在步驟136之實施例中，在基板202上形成ILD層1102。 在一些實施例中，在形成ILD層1102之前在基板202上亦形成接觸蝕刻終止層(CESL)。ILD層1102可大體上類似於上文關於圖11A及11B論述之ILD層1102。在一些實例中，在沉積ILD層1102之後，可執行平坦化製程(例如，CMP)以暴露虛設閘極結構602之頂面，例如，包含移除硬遮罩606。
現在參看圖1C、24A及24B，半導體製造方法100進行至步驟138，此處形成取代閘極及源極/汲極接觸。步驟138包含移除虛設閘極結構或其部分並由功能閘極將其取代，例如，由高k/金屬閘極堆疊取代。步驟123亦可包含形成源極/汲極接觸。步驟138可大體上類似於半導體製造方法100之步驟122。現在參看圖24A及24B之實例，從基板202移除先前形成之虛設閘極結構602。移除虛設閘極結構602產生開口或溝槽。
在一些實施例中，在第一區域206中，可在通道區域中之鰭元件306a及306b上的溝槽或開口中隨後形成最終閘極結構1202A，使得鰭元件306a及306b成為FinFET 2402之鰭。
在一些實施例中，在第二區域208中，可在通道區域中之鰭元件306c上的溝槽或開口中隨後形成最終閘極結構1202B，使得鰭元件306c成為FinFET 1210之鰭。在一些實施例中，可在通道區域中之鰭元件306d上的溝槽或開口中隨後形成最終閘極結構1202C，使得鰭元件306d成為FinFET 1212之鰭。
在一些實施例中，步驟138繼續以包含形成源極/汲極接觸。在一些實施例中，在第一區域206中，可在FinFET 2402之源極/汲極區域中的源極/汲極特徵2202上形成源極/汲極接觸1204A。源極/汲極接觸1204A可包含具有U形橫截面的矽化特徵1206A。在一些實施例中，矽化特徵1206A可包含接觸源極/汲極特徵2202之具有寬度1214的底面及接觸源極/汲極特徵2202之兩個側壁。在一些實施例中，寬度1214可等於或大於在相鄰鰭元件306a及306b之外側壁間的寬度318。在一些實施例中，寬度1214係介於約40nm與100nm間。
在一些實施例中，在第二區域208中，可在FinFET 1210之源極/汲極區域中之源極/汲極特徵1008上形成源極/汲極接觸1204B。源極/汲極接觸1204B可包含接觸源極/汲極特徵1008之具有寬度312之底面的矽化特徵1206B。在一些實施例中，可在FinFET 1212之源極/汲極區域中的源極/汲極特徵1010上形成源極/汲極接觸1204C。矽化特徵1206C可包含接觸源極/汲極特徵1010之具有寬度312的底面。
在一些實施例中，移除虛設閘極結構並形成閘極結構及源極/汲極接觸可大體上類似於上文關於步驟122，圖12A及12B之閘極結構1202A、1202B、1202C，及源極/汲極接觸1204A、1204B及1204C論述之彼等。
儘管示例性圖24A及24B繪示在FinFET 2402中之兩個鰭元件，但在各實施例中，FinFET 2402可包含任何數量鰭元件。進一步而言，儘管示例性圖24A及24B繪示兩個單鰭FinFET 1210及1212分別包含鰭元件306c及306d，但在一 些實施例中，多鰭FinFET可包含鰭元件306c及306d二者，且在一些實施例中，第一多鰭FinFET可包含鰭元件306c，及第二多鰭FinFET可包含鰭元件306d。
在一些實施例中，第一區域206係包含各邏輯元件之核心區域。在一實例中，FinFET 2402可用於在核心區域中形成邏輯元件，例如，邏輯閘極諸如NAND、NOR及/或反相器。在一些實施例中，第二區域208係包含SRAM單元之SRAM區域，且FinFET 1210及1212可係相同SRAM單元或不同SRAM單元之電晶體(例如，PMOS上拉電晶體、NMOS下拉電晶體及/或NMOS通過閘極電晶體)。
現在參看圖1A及1D，在半導體製造方法100之示例性實施例中，在步驟112之後，半導體製造方法100進行至分支C，其中覆蓋第一區域而非第二區域之保護層可用於在隨後佈植製程期間保護第一區域。在第一區域與第二區域上亦可形成第二隔層。在此等實施例中，不由沿鰭元件側壁之任何隔層橫向限制在第一區域中源極/汲極特徵之生長，而由包含在第二區域中沿鰭元件側壁之兩個層的隔層橫向限制在第二區域中源極/汲極特徵之生長。此藉由如在圖25A、25B、26、27A、27B、28、29、30、31A、31B、32A、32B、33、34A及34B中繪示的半導體結構200D說明。
現在參看圖25A及25B之實例，其中繪示在根據半導體製造方法100之示例性實施例完成步驟112之後的半導體結構200D。如在圖25A及25B中繪示，在一些實施例中，半導體結構200D包含第一區域206及第二區域208。第一區域 206包含兩個相鄰鰭元件306a及306b。第二區域208包含四個鰭元件306c、306d、306e及306f。於此製造階段，第一隔層702位於鰭元件306a、306b、306c、306d、306e及306f上。在一些實施例中，控制相鄰鰭元件間之間距(亦稱為鰭間距)以產生鰭元件306a及306b之所需鰭間距308、鰭元件306c及306d之所需鰭間距310及鰭元件306e及306f之所需鰭間距2502。在實施例中，鰭間距308係介於約30奈米(nm)與約60nm間。在實施例中，鰭間距310係介於約30nm與約60nm間。在實施例中，鰭間距2502係介於約30nm與約60nm間。在實施例中，鰭間距310係大體上等於鰭間距308。在實施例中，鰭間距310係大於鰭間距308(例如，超過約20%)。在實施例中，鰭間距2502係大於鰭間距310(例如，超過約20%)。
在一些實施例中，溝槽706在鰭元件306a與306b間形成，且具有溝槽寬712。溝槽708在鰭元件306c與306d間形成，且具有溝槽寬714。溝槽2504在鰭元件306e與306f間形成，且具有溝槽寬2506。在一些實施例中，溝槽寬712、714及2506受鰭間距308、310、2504，及第一隔層702之厚度720影響。
現在參看圖1D及26，半導體製造方法100進行至步驟140，此處在第一區域中形成保護層，同時暴露第二區域。參看圖26之實例，保護層2602可在第一區域206中形成，覆蓋鰭元件306a及306b。在一些實施例中，保護層2602包含光阻材料，並可在基板202上藉由微影製程形成。保護層2602可包含暴露第二區域208同時保護第一區域206之開口。
現在參看圖1D、27A及27B，半導體製造方法100進行至步驟142，執行佈植製程使得第一隔層包含經佈植部分。參看圖27A及27B之實例，對半導體結構200D執行佈植製程2700。在一些實施例中，佈植製程800包含將離子(例如，碳離子)植入部分第一隔層702的離子佈植製程，並在第二區域208中形成第一隔層702之經佈植部分2704。在一些實施例中，經佈植部分2704可包含覆蓋虛設閘極結構602之頂面的部分第一隔層702，鰭元件306a、306b、306c及306d，及在第二區域208中之源極/汲極區域中的STI特徵302。
在一些實施例中，佈植製程2700係以傾斜角2702施加至第一隔層702的傾斜佈植。在一些實施例中，控制佈植製程之傾斜角2702使得在鰭元件306a、306b、306c及306d之源極/汲極區域中，佈植在第二區域208中之源極/汲極區域中的全部第一隔層702(例如，包含界定溝槽708及2504之部分)。在一些實施例中，傾斜角2702可係在約10度至約45度之範圍內。
在一些實施例中，佈植製程2700包含兩步驟：第一步驟係具有向左傾斜角2702之離子佈植，使得離子束朝向溝槽708與2504之左側壁，及第二步驟係具有向右傾斜角2702之另一離子佈植，使得離子束朝向溝槽708與2504之右側壁。
在一些實施例中，在第二區域208中第一隔層702(例如，沿虛設閘極結構602側壁設置之部分)係大體上不受佈植製程800影響。就將任何離子植入此等部分而言，出於本案之目的量及濃度係足夠低以致忽略不計。
現在參看圖27B，其中繪示半導體結構200D之簡化俯視圖，其中僅繪示鰭元件306a、306b、306c、306d、306e及306f與虛設閘極結構602。在一些實施例中，控制佈植製程2700(例如，藉由控制扭轉角)使得未由佈植製程2700佈植沿虛設閘極結構602之第一隔層702之側壁。如在圖27B中繪示，在一些實施例中，此可藉由在平行於虛設閘極結構602側壁之方向施加佈植製程2700達成，使得沿虛設閘極結構602側壁之第一隔層702保持大體上相同。
在一些實施例中，控制在經佈植部分2704中之摻雜劑濃度(例如，藉由控制摻雜劑種類、離子束能量、佈植製程2700之佈植劑量)以產生經佈植部分2704之所需蝕刻特徵(例如，所需蝕刻速度)。在一些實施例中，經佈植部分2704可包含大於第一隔層702之其他部分之摻雜劑濃度的摻雜劑濃度(例如，超過以重量計10%)。在一實例中，在經佈植部分2704與第一隔層702之其他部分間之摻雜劑濃度的區別係介於約10%至約50%。在一些實例中，在隨後蝕刻製程中第一隔層702之其他部分之蝕刻速度係大於經佈植部分2704之蝕刻速度(例如，超過三倍)。
同時，保護層2700保護第一區域206下方之各層(包含第一隔層702)不經佈植製程2700中之離子佈植。換言之，當將離子植入在第二區域208中之部分第一隔層702時，由於存在保護層2602，無離子植入在第一區域206中之第一隔層702中。
現在參看圖1D及28，半導體製造方法100進行至步驟144，此處移除在第一區域中之保護層。參看圖28之實例，在第一區域206中，移除保護層2602以暴露在第一區域206中之第一隔層702。在一些實施例中，可藉由光阻剝離或灰化製程移除保護層2602。
現在參看圖1D及29，半導體製造方法100進行至步驟146，此處執行蝕刻製程以移除除經佈植部分2704外之第一隔層。參看圖29之實例，在步驟146之示例性實施例中，執行蝕刻製程以移除在第一區域206與第二區域208二者中除經佈植部分2704外之第一隔層702。在一些實施例中，蝕刻製程包含使用蝕刻劑之乾式蝕刻製程，此蝕刻劑包含含氟氣體、含氯氣體、其他蝕刻氣體、或其組合，諸如CF4、SF6、NF3、或Cl2。在一些實施例中，控制蝕刻條件(例如，藉由控制蝕刻劑及/或蝕刻時間)以完全移除在第一區域206中之第一隔層702，而在第二區域208中之源極/汲極區域中第一隔層702之經佈植部分2704保持大體上未經蝕刻。在一些實施例中，選擇蝕刻劑以獲得針對經佈植部分2704及第一隔層702之其他部分的所需蝕刻選擇性。在一實例中，其中在佈植製程2700期間佈植碳離子，蝕刻劑可係無氧或具有小於以重量計約10%之氧濃度。
在一些實施例中，由於經佈植部分2704與第一隔層702之其他部分的不同蝕刻特徵，在執行蝕刻製程之後，在第一區域206中，移除第一隔層702，暴露鰭元件306a及306b、虛設閘極結構602及STI特徵402。在一些實施例中，在執行蝕 刻製程之後，在第二區域208中，經佈植部分2704保持在源極/汲極區域中，而移除沿虛設閘極結構602側壁設置之第一隔層702，暴露虛設閘極結構602之側壁。
參看圖30之實例，在包含虛設閘極結構之側壁的基板202上共形形成第二隔層3002。第二隔層可係在基板202上形成之共形介電層。舉例而言，第二隔層3002之隔層材料可包含介電材料諸如氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN膜、碳氧化矽、SiON膜及/或其組合。在一些實施例中，第二隔層3002可包含多層，諸如主隔層壁、襯層及類似者。在一些實施例中，第二隔層3002之隔層材料可係與第一隔層702之隔層材料相同的材料。在一些實施例中，第二隔層3002及第一隔層702之隔層材料不同。舉例而言，可藉由使用製程諸如，CVD製程、低壓CVD(SACVD)製程、可流動CVD製程、ALD製程、PVD製程、或其他適宜製程沉積介電材料來形成第二隔層3002。在一些實施例中，第二隔層3002具有介於約5nm與約10nm間之厚度3006。
在一些實施例中，在第一區域206中，由於已經從第一區域206移除第一層702，第二隔層3002可直接接觸在源極/汲極區域中之鰭元件306a及306b及/或虛設閘極結構602之側壁。在一些實施例中，在第二區域208中，在沿虛設閘極結構602之側壁之源極/汲極區域中第一隔層702之經佈植部分2704上及在虛設閘極結構602之頂面上第一隔層702之經佈植部分2704上形成第二隔層3002。
在一些實施例中，在第二區域208中，第二隔層3002完全填充在鰭元件306c與306d間之溝槽708，並在源極/汲極區域中之鰭元件306c及306d上形成大體上平坦表面3008。在一些實施例中，第二隔層3002部分填充在鰭元件306e與306f間之溝槽2504，並在鰭元件306e與306f間形成溝槽3010。
在一些實施例中，於此製造階段，在第一區域206中，具有厚度3006之第二隔層3002位於在源極/汲極區域中之鰭元件306a及306b上。相比之下，在第二區域208中，具有大於厚度3006之厚度3014的合併之隔層3012位於在源極/汲極區域中之鰭元件306c、306d、306e及306f上，其中隔層3012包含第一隔層702及第二隔層3002之經佈植部分2704。
現在參看圖1D、31A及31B，半導體製造方法100進行至步驟150，此處對第一及第二區域二者執行蝕刻製程，使得第一區域不包含沿鰭元件側壁之任何隔層，而第二區域包含沿鰭元件側壁之隔層。
參看圖31A及31B之實例，在步驟150之示例性實施例中，在半導體結構200D之第一及第二區域二者上執行蝕刻製程。由於在第一區域206中位於鰭元件306a及306b上之單一第二隔層3002與在第二區域208中位於鰭元件306c、306d、306e及306f上之合併之隔層3012的不同蝕刻特徵，可藉由蝕刻製程獲得在第一區域206與第二區域208中之不同隔層構型。在一些實施例中，蝕刻製程包含使用蝕刻劑之乾式蝕刻製 程，此蝕刻劑包含含氟氣體、含氯氣體、其他蝕刻氣體、或其組合，諸如CF4、SF6、NF3、或Cl2。
在一些實施例中，在第一區域206中，蝕刻製程移除在鰭元件306a及306b上之全部第二隔層3002及在源極/汲極區域中之STI特徵402，使得第一區域206不包含沿鰭元件306a及306b側壁之任何隔層。
在一些實施例中，在第二區域208中，蝕刻製程移除在源極/汲極區域中之合併隔層3012之頂部(例如，在鰭元件306c、306d、306e及306f上之部分，及STI特徵402)以形成沿鰭元件306c、306d、306e及306f側壁之隔層。由於相鄰鰭元件306c與306d之鰭間距310可與相鄰鰭元件306e與306f之鰭間距2502不同，可瞭解在第二區域208中針對相鄰鰭元件鰭元件306c及306d及針對相鄰鰭元件鰭元件306e及306f之不同隔層構型。
在一些實施例中，針對相鄰鰭元件306c及306d，沿鰭元件306c與306d之內側壁形成隔層3108(亦稱為內隔層3108)，及沿鰭元件306c及306d之外側壁形成兩個隔層3110(亦稱為外隔層3110)。在一些實施例中，控制此蝕刻製程(例如，藉由控制蝕刻時間)以產生內隔層3108及外隔層3110之所需高度。在一些實施例中，內隔層具有在約15nm至約70nm範圍內之所需高度3114。在一些實施例中，外隔層3110具有在約10nm與約40nm範圍內之所需高度3116。在一些實施例中，高度3114係大於高度3116(例如，至少約30%)。在一 實例中，高度3114與高度3116相比大出約5nm至約30nm範圍之間距。
在一些實施例中，內隔層3108及外隔層3110各者包含合併隔層3012，其包含第一隔層702及第二隔層3002之經佈植部分2704。在一些實施例中，在外隔層3110中，第二隔層3002可具有高度3118。在一些實施例中，高度3118係小於高度3116。在一些實施例中，高度3118係在約5nm至約30nm之範圍內。
在一些實施例中，針對相鄰鰭元件306e及306f，沿鰭元件306e及306f之內側壁及外側壁形成隔層3112。在一些實施例中，藉由間隙3128分離沿鰭元件306e及306f之內側壁的隔層3112。在一些實施例中，控制此蝕刻製程(例如，藉由控制蝕刻時間)以產生隔層3112之所需高度。在一些實施例中，隔層3112具有大體上與高度3116相同之所需高度3110。在一些實施例中，高度3120係在約10nm至約40nm之範圍內。在一些實施例中，隔層3112各者包含合併隔層3012，其包含第一隔層702及第二隔層3002之經佈植部分704。在一些實施例中，在隔層3112中，第二隔層3002具有高度3122。在一些實施例中，高度3122係與高度3118大體上相同。在一些實施例中，高度3122係在約5nm至約30nm之範圍內。
在一些實施例中，在第一區域206及第二區域208二者中，此蝕刻製程大體上不影響沿虛設閘極結構602側壁設置之第二隔層3002。在一些實施例中，藉由蝕刻製程移除位於頂部虛設閘極結構602上的隔層(例如，在第一區域206中 之第二隔層3002、在第二區域208中之合併隔層3012)之上部，並沿虛設閘極結構602之側壁形成隔層3106。
在一些實施例中，使用相同蝕刻製程或分離後續蝕刻製程移除在STI特徵402上之鰭元件306a、306b、306c、306d、306e及306f之頂部。在移除鰭元件之頂部之後，在第一區域206中，在源極與汲極區域中暴露大體上與STI特徵402之頂面共面的鰭元件306a及306b之頂面3102。在第二區域208中，在內隔層3108與外隔層3118間形成兩個溝槽3124，分別暴露鰭元件306c及306d之頂面。在隔層3112間形成兩個溝槽3126，分別暴露鰭元件306e及306f之頂面。
在一些實施例中，在STI特徵402之頂面下方的鰭元件306a、306b、306c、306d、306e及306f未暴露，並因此在蝕刻製程期間不經蝕刻。類似地，在一些實施例中，在虛設閘極結構602下方之通道區域中未蝕刻鰭元件306a、306b、306c、306d、306e及306f。
參看圖1D、32A及32B，半導體製造方法100進行至步驟152，此處在半導體結構200D之第一及第二區域中形成源極/汲極特徵。參看圖32A及32B之實例，在一些實施例中，在第一區域206中，在鰭元件306a及306b上形成源極/汲極特徵3202。源極/汲極特徵3202之生長不受任何隔層橫向限制。特定言之，源極/汲極特徵3202包含藉由分別在鰭元件306a及306b之暴露表面上磊晶生長半導體材料形成之源極/汲極特徵3202a及源極/汲極特徵3202b。源極/汲極特徵3202a及3202b各者之生長不受任何隔層橫向限制。在一些實施例中，源極/ 汲極特徵3202a及3202b可包含在不垂直於STI特徵402頂面之方向從鰭元件306a及306b之內側壁及外側壁延伸的側壁1410及2204。
在一些實施例中，源極/汲極特徵3202a及3202b於合併點1408合併，並隨後生長為源極/汲極特徵3202。間隔1406在合併點1408及STI特徵402之頂面間延伸。在一些實施例中，間距1406係小於隔層904之高度。在一些實施例中，間距1406可係在約1nm與5nm之範圍內。在源極/汲極特徵3202與STI特徵402之頂面間可形成空氣隙1404。空氣隙1404具有由各磊晶特徵3202a與3202b之側壁1410及STI特徵402之頂面界定的大體上三角形橫截面。在一些實施例中，空氣隙1404具有高度1406。
在一些實施例中，側壁1410及2204可係面對基板202之平面。或者，在一些實施例中，在完成生長製程時，磊晶生長材料3202可具有彎曲表面。可藉由使用複數個磊晶生長製程以形成源極/汲極特徵3202來形成此彎曲表面，其中在各沉積之後進行蝕刻製程。在示例性製程中，在磊晶生長設備中提供蝕刻劑前驅體(例如，HCl)以提供磊晶生長中的原位蝕刻製程。
在一些實施例中，在第二區域208中，兩個源極/汲極特徵3212及3214包含分別在鰭元件306c及306d上藉由磊晶生長半導體材料形成的材料。源極/汲極特徵3212及3214各者之生長可受外隔層3110及內隔層3108在兩相對面上橫向限制。在一些實施例中，由於外隔層3110及內隔層3108可具 有不同高度，源極/汲極特徵3212及3215各者可具有由具有高度3116之外隔層3110界定的第一側壁，及由具有高度3114之內隔層3108界定的面對第一側壁之第二側壁。在實例中，在分別於鰭元件306c及306d上填充溝槽3124之後，源極/汲極特徵3212及3214可突出溝槽3124之外。在一些實施例中，源極/汲極特徵3212及3214之突出部分不合併。
在一些實施例中，在第二區域208中，兩個源極/汲極特徵3216及3218包含藉由分別在鰭元件306e及306f上磊晶生長半導體材料形成的材料。源極/汲極特徵3216及3218各者之生長可受沿各鰭元件設置之兩個隔層3112在兩相對面上橫向限制。源極/汲極特徵3216及3218各者可具有由具有高度3120之隔層3112界定的兩個側壁。在實例中，在分別於鰭元件306e及306f上填充溝槽3126之後，源極/汲極特徵3216及3218可突出溝槽3126之外。在一些實施例中，源極/汲極特徵3216及3218之突出部分不合併。
在各實施例中，源極/汲極特徵3202、3212、3214、3216及3218之生長半導體材料可大體上類似於上文關於圖10A及10B論述之源極/汲極特徵1002、1008及/或1010的半導體材料。
參看圖1D及33，半導體製造方法100進行至步驟154，此處形成層間介電(ILD)層。步驟154可大體上類似於半導體製造方法100之步驟120。參看圖33之實例，在步驟154之實施例中，在基板202上形成ILD層1102。在一些實施例中，在形成ILD層1102之前在基板202上亦形成接觸蝕刻終止層 (CESL)。ILD層1102可大體上類似於上文關於圖11A及11B論述之ILD層1102。在一些實例中，在沉積ILD層1102之後，可執行平坦化製程(例如，CMP)以暴露虛設閘極結構602之頂面，例如，包含移除硬遮罩606。
現在參看圖1D、34A及34B，半導體製造方法100進行至步驟156，此處形成取代閘極及源極/汲極接觸。步驟156包含移除虛設閘極結構或其部分並由功能閘極將其取代，例如，由高k/金屬閘極堆疊取代。步驟156可大體上類似於半導體製造方法100之步驟122。現在參看圖34A及34B之實例，從基板202移除先前形成之虛設閘極結構602。虛設閘極結構602之移除產生開口或溝槽。
在一些實施例中，在第一區域206中，可在通道區域中之鰭元件306a及306b上的溝槽或開口中隨後形成最終閘極結構1202A，使得鰭元件306a及306b成為FinFET 3402之鰭。
在一些實施例中，在第二區域208中，可在通道區域中之鰭元件306c及306d上的溝槽或開口中隨後形成最終閘極結構1202B，使得鰭元件306c及306d成為FinFET 3404之鰭。
在一些實施例中，在第二區域208中，在通道區域中之鰭元件306e上可形成最終閘極結構1202C，使得鰭元件306e成為FinFET 1210之鰭。類似地，可在通道區域中之鰭元件306f上形成最終閘極結構1202D，使得鰭元件306f成為FinFET 1212之鰭。
在一些實施例中，步驟156繼續以包含形成源極/汲極接觸。在一些實施例中，在第一區域206中，在FinFET3402之源極/汲極區域中的源極/汲極特徵3202上形成源極/汲極接觸1204A。源極/汲極接觸1204A可包含具有U型橫截面的矽化特徵1206A。在一些實施例中，矽化特徵1206A可包含接觸源極/汲極特徵3202之具有寬度1214的底面，及接觸源極/汲極特徵3202的兩個側壁。在一些實施例中，寬度1214可等於或大於在相鄰鰭元件306a及306b之側壁間的寬度318。在一些實施例中，寬度1214係介於約40nm與100nm間。
在一些實施例中，在第二區域208中，在FinFET3404之源極/汲極區域中的源極/汲極特徵3212及3214上形成源極/汲極接觸1204B。源極/汲極接觸1204B可包含矽化特徵1206B。矽化特徵1206B之第一部分可具有接合源極/源極特徵3212的L型橫截面。矽化特徵1206B之第二部分可具有接合源極/汲極特徵3214的反L型橫截面。
在一些實施例中，在第二區域208中，可在FinFET 1210之源極/汲極區域中之源極/汲極特徵3216上形成源極/汲極接觸1204C。源極/汲極接觸1204C可包含具有接合源極/汲極特徵3216之反L型橫截面的矽化特徵1206C。在一些實施例中，可在FinFET 1212之源極/汲極區域中之源極/汲極特徵3218上形成源極/汲極接觸1204D。源極/汲極接觸1204D可包含具有接合源極/汲極特徵3216之L型橫截面的矽化特徵1206D。
儘管示例性圖34A及34B繪示在FinFET 3402及3404各者中之兩個鰭元件，但在各實施例中，FinFET 3402及3404各者可包含任何數量鰭元件。進一步而言，儘管示例性圖34A及34B繪示兩個單鰭FinFET 1210及1212分別包含鰭元件306e及306f，但在一些實施例中，多鰭FinFET可包含鰭元件306e及306f二者，且在一些實施例中，第一多鰭FinFET可包含鰭元件306e，及第二多鰭FinFET可包含鰭元件306f。
在一些實施例中，第一區域206係包含各邏輯元件的核心區域。在一實例中，FinFET 3402可用於在核心區域中形成邏輯元件，例如，邏輯閘極諸如NAND閘極、NOR閘極及/或反相器。在一些實施例中，第二區域208係包含SRAM單元之SRAM區域，及FinFET 3404、1210及1212可係相同SRAM單元或不同SRAM單元之電晶體(例如，PMOS上拉電晶體、NMOS下拉電晶體及/或NMOS通過閘極電晶體)。
半導體結構200A、200B、200C及/或200D各者可經進一步處理以形成在此項技術中已知之各特徵及區域。例如，隨後處理可在基板202上形成接觸開口、接觸金屬、以及各接觸、孔、導線及多層互連特徵(例如，金屬層及層間介電層)，經配置以連接各特徵來形成可包含一或更多多閘極元件的功能電路。此實例進一步而言，多層互連可包含垂直互連，諸如孔及接觸，及水平互連，諸如金屬線。各互連特徵可採用包含銅、鎢及/或矽化物之各導電材料。在一實例中，金屬鑲嵌及/或雙重金屬鑲嵌製程用於形成銅相關多層互連結構。此外，可在半導體製造方法100之前、期間及之後實施額外製程 步驟，及可依照半導體製造方法100之各實施例取代或消除上文描述之一些製程步驟。
本案之實施例提供優於現存技術之優點，儘管應瞭解其他實施例可提供不同優點，並非全部優點必須在本文論述，及就全部實施例而言不需要特定優點。藉由在相同基板之不同區域中使用針對FinFET之不同鰭側壁構型，可基於針對特定區域之元件效能及/或密度需求控制在特定區域中FinFET之源極/汲極特徵之磊晶生長。在一些實例中，就相同元件之相鄰鰭而言基板之第一區域包含高於內隔層之外隔層，使得允許相同元件之相鄰鰭之源極/汲極特徵的磊晶生長在低於外隔層高度之合併點合併。由此，可增加彼元件之磊晶源極/汲極特徵之體積以獲得較低電阻及較高SiGe源極/汲極應變。在一些實例中，對於相同元件之相鄰鰭，基板之第一區域不包含任何內隔層，此可進一步降低合併點並增加合併之源極/汲極特徵之體積。在一些實例中，基板之第一區域不包含任何外隔層，使得彼元件之源極/汲極特徵之外側壁的橫向生長不受任何隔層限制，此進一步增加源極/汲極特徵之體積。在一些實例中，基板之第二區域包含沿鰭之各側壁的隔層，使得鰭之磊晶源極/汲極特徵不過度突出鰭之外並與相鄰鰭之磊晶源極/汲極特徵合併，由此避免與相鄰元件短路並確保元件密度。
因此，在實施例中，提供一種包含基板之半導體元件，此基板包含第一、第二及第三鰭元件。第一源極/汲極磊晶特徵位於第一及第二鰭元件上。第一源極/汲極磊晶特徵位於第一鰭元件上之第一部分及第一源極/汲極磊晶特徵位於 第二鰭元件上之第二部分於合併點合併。第二源極/汲極磊晶特徵位於第三鰭元件上。第二源極/汲極磊晶特徵之第一側壁接合沿第三鰭元件之第一側壁設置的第一第三鰭隔層。第二源極/汲極磊晶特徵之第二側壁接合沿第三鰭元件之第二側壁設置的第二第三鰭隔層。合併點具有小於第一第三鰭隔層之第二高度的第一高度。
在另一實施例中，一種半導體元件包含含有第一鰭元件及鄰近第一鰭元件之第二鰭元件的基板，及位於第一與第二鰭元件間之淺溝槽隔離(STI)特徵。第一源極/汲極磊晶特徵位於第一及第二鰭元件上。源極/汲極磊晶特徵之第一側壁接合沿遠離第二鰭元件之第一鰭元件的第一第一鰭側壁設置之第一隔層。源極/汲極磊晶特徵之第二側壁接合沿遠離第一鰭元件之第二鰭元件的第一第二鰭側壁設置之第二隔層。空氣隙插入第一源極/汲極磊晶特徵與STI特徵之間。空氣隙具有小於第一隔層高度之高度，及係至少部分由第一源極/汲極磊晶特徵之第三側壁與第四側壁及STI特徵之頂面界定。
在另一實施例中，一種半導體元件製造之方法包含提供從基板延伸之複數個相鄰之第一鰭。複數個相鄰之第一鰭包含彼此相對之至少兩個相鄰內第一鰭側壁。提供從基板延伸之第二鰭。在基板上沉積第一材料之第一隔層。執行佈植製程以將在第一隔層之第一部分中的第一材料轉變為第二材料。在第一隔層之第二部分中的第一材料保持大體上相同。執行第一蝕刻製程以形成沿第二鰭之側壁的兩個第二鰭隔層。在此些相鄰之第一鰭上沉積第一磊晶層。第一磊晶層具有複數個第一 表面。複數個第一表面各者位於複數個相鄰第一鰭上。在第二鰭上生長第二磊晶層。第二磊晶層之生長受兩個第二鰭隔層橫向限制。第二磊晶層具有位於第二鰭上之第二表面。
上文概述若干實施例之特徵，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解，可輕易使用本揭露作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭露之精神及範疇，且可在不脫離本揭露之精神及範疇的情況下產生本文的各種變化、替代及更改。
200A‧‧‧半導體結構
202‧‧‧基板
206‧‧‧第一區域
208‧‧‧第二區域
306a、306b、306c、306d‧‧‧鰭元件
312‧‧‧鰭寬
402‧‧‧淺溝槽隔離特徵
900、902、904‧‧‧隔層
1002、1008、1010‧‧‧源極/汲極特徵
1012‧‧‧合併點
1102‧‧‧層間介電層
1204A、1204B、1204C‧‧‧閘極結構
1206A、1206B、1206C‧‧‧矽化特徵
1208、1210、1212‧‧‧鰭式場效電晶體
1214‧‧‧寬度

Claims (1)

  1. 一種半導體元件，包含：一基板，包含一第一鰭元件、一第二鰭元件及一第三鰭元件；一第一源極/汲極磊晶特徵，位於該第一鰭元件及該第二鰭元件上，其中該第一源極/汲極磊晶特徵位於該第一鰭元件上之一第一部分與該第一源極/汲極磊晶特徵位於該第二鰭元件上之一第二部分於一合併點合併；以及一第二源極/汲極磊晶特徵，位於該第三鰭元件上，其中該第二源極/汲極磊晶特徵之一第一側壁接合沿該第三鰭元件之一第一側壁設置的一第一第三鰭隔層，以及其中該第二源極/汲極磊晶特徵之一第二側壁接合沿該第三鰭元件之一第二側壁設置的一第二第三鰭隔層；其中該合併點具有一第一高度，小於該第一第三鰭隔層之一第二高度。
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