DE102017118920B4 - Halbleiter-Bauelement und dessen Herstellungsverfahren - Google Patents

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Abstract

Verfahren zur Herstellung einer Halbleitervorrichtung mit den folgenden Schritten:Herstellen einer Trennwand (50), die aus einem dielektrischen Material besteht, zwischen zwei Finnenstrukturen;Herstellen einer Dummy-Gate-Struktur (65, 70) über der Trennwand (50) und den zwei Finnenstrukturen;Herstellen einer Zwischenschichtdielektrikum-Schicht, ILD-Schicht, (84) über der Dummy-Gate-Struktur (65, 70);Entfernen eines oberen Teils der ILD-Schicht (84), sodass die Dummy-Gate-Struktur (65, 70) freigelegt wird;Ersetzen der Dummy-Gate-Struktur (65, 70) durch eine Metall-Gate-Struktur (90); undDurchführen einer Planarisierung, um die Trennwand (50) freizulegen, wodurch die Metall-Gate-Struktur (90) in eine erste Gate-Struktur und eine zweite Gate-Struktur unterteilt wird, wobei die erste Gate-Struktur und die zweite Gate-Struktur durch die Trennwand (50) getrennt werden.

Description

  • Gebiet der Erfindung
  • Die Erfindung betrifft einen integrierten Halbleiterschaltkreis und insbesondere ein Halbleiter-Bauelement mit einer Finnenstruktur und dessen Herstellungsverfahren.
  • Hintergrund
  • Da die Halbleiterindustrie in dem Streben nach höherer Bauelementdichte, höherer Leistung und niedrigeren Kosten bis in den Bereich der Nanometer-Technologie-Prozessknoten vorgedrungen ist, haben Herausforderungen durch Herstellungs- und Entwurfsprobleme zur Entwicklung von dreidimensionalen Entwürfen, wie etwa einem Feldeffekttransistor (FinFET), geführt. FinFET-Bauelemente haben normalerweise Halbleiterfinnen mit einem großen Seitenverhältnis, in denen Kanal- und Source-/Drain-Bereiche von Transistor-Halbleiterbauelementen hergestellt sind. Ein Gate wird über und entlang den Seitenflächen der Finnenstrukturen (z. B. umschließend) hergestellt, wobei der Vorzug der vergrößerten Fläche der Kanal- und Source-/Drain-Bereiche genutzt wird, um schnellere, zuverlässigere und besser steuerbare Transistor-Halbleiterbauelemente herzustellen. Oft wird eine Metall-Gate-Struktur, die mit einer Gate-Ersetzungstechnologie hergestellt wird, zusammen mit einem Gate-High-k-Dielektrikum, das eine hohe Dielektrizitätskonstante hat, in einem FinFET-Bauelement verwendet.
  • Stand der Technik zum Gegenstand der Erfindung ist beispielsweise zu finden in US 2016 / 0 233 298 A1 und US 8 703 557 B1 .
  • Die Erfindung sieht ein Verfahren gemäß Anspruch 1, ein Verfahren gemäß Anspruch 9 und eine Halbleitervorrichtung gemäß Anspruch 15 vor. Ausgestaltungen sind in den abhängigen Ansprüchen angegeben.
  • Figurenliste
  • Die vorliegende Erfindung lässt sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind und nur der Erläuterung dienen. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1A zeigt eine perspektivische Darstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung. 1B zeigt eine Draufsicht eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung. 1C zeigt eine Schnittansicht, die der Linie X1 - X1 von 1B entspricht, und 1D zeigt eine Schnittansicht, die der Linie X2 - X2 von 1B entspricht, gemäß einigen Ausführungsformen der vorliegenden Erfindung. 1E zeigt eine Schnittansicht, die der Linie Y1 - Y1 von 1B entspricht, gemäß einigen Ausführungsformen der vorliegenden Erfindung. 1F zeigt eine Schnittansicht, die der Linie Y1 - Y1 von 1B entspricht, gemäß weiteren Ausführungsformen der vorliegenden Erfindung.
    • 2A ist eine perspektivische Darstellung, und 2B ist eine Schnittansicht, die der Linie X1 - X1 von 1B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 3A ist eine perspektivische Darstellung, und 3B ist eine Schnittansicht, die der Linie X1 - X1 von 1B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 4A ist eine perspektivische Darstellung, und 4B ist eine Schnittansicht, die der Linie X1 - X1 von 1B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 5A ist eine perspektivische Darstellung, und 5B ist eine Schnittansicht, die der Linie X1 - X1 von 1B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 6A ist eine perspektivische Darstellung, und 6B ist eine Schnittansicht, die der Linie X1 - X1 von 1B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 7A ist eine perspektivische Darstellung, und 7B ist eine Schnittansicht, die der Linie X1 - X1 von 1B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 8A ist eine perspektivische Darstellung, und 8B ist eine Schnittansicht, die der Linie X1 - X1 von 1B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 9A ist eine perspektivische Darstellung, und 9B ist eine Schnittansicht, die der Linie X1 - X1 von 1B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 10A ist eine perspektivische Darstellung, und 10B ist eine Schnittansicht, die der Linie X1 - X1 von 1B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 11A ist eine perspektivische Darstellung, und 11B ist eine Schnittansicht, die der Linie X1 - X1 von 1B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 12A ist eine perspektivische Darstellung, 12B ist eine Schnittansicht, die der Linie X1 - X1 von 1B entspricht, und 12C ist eine Schnittansicht, die der Linie Y1 - Y1 von 1B entspricht. Alle Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 13A ist eine perspektivische Darstellung, und 13B ist eine Schnittansicht, die der Linie X1 - X1 von 1B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 14A ist eine perspektivische Darstellung, 14B ist eine Schnittansicht, die der Linie X1 - X1 von 1B entspricht, und 14C ist eine Schnittansicht, die der Linie Y1 - Y1 von 1B entspricht. Alle Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 15A ist eine perspektivische Darstellung, und 15B ist eine Schnittansicht, die der Linie X1 - X1 von 1B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 16A ist eine perspektivische Darstellung, und 16B ist eine Schnittansicht, die der Linie X1 - X1 von 1B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 17A ist eine perspektivische Darstellung, und 17B ist eine Schnittansicht, die der Linie X1 - X1 von 1B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 18A ist eine perspektivische Darstellung, und 18B ist eine Schnittansicht, die der Linie X1 - X1 von 1B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 19A ist eine perspektivische Darstellung, und 19B ist eine Schnittansicht, die der Linie X1 - X1 von 1B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 20A ist eine perspektivische Darstellung, und 20B ist eine Schnittansicht, die der Linie X1 - X1 von 1B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 21A ist eine perspektivische Darstellung, 21B ist eine Schnittansicht, die der Linie X1 - X1 von 1B entspricht, und 21C ist eine Draufsicht. Alle Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 22A ist eine perspektivische Darstellung, 22B ist eine Schnittansicht, die der Linie X1 - X1 von 1B entspricht, und 22C ist eine Draufsicht. Alle Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 23A zeigt eine perspektivische Darstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung. 23B zeigt eine Draufsicht eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung. 23C zeigt eine Schnittansicht, die der Linie X11 - X11 von 23B entspricht, und 23D zeigt eine Schnittansicht, die der Linie X12 - X12 von 23B entspricht, gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 24A ist eine perspektivische Darstellung, und 24B ist eine Schnittansicht, die der Linie X12 - X12 von 23B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 25A ist eine perspektivische Darstellung, und 25B ist eine Schnittansicht, die der Linie X12 - X12 von 23B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 26A ist eine perspektivische Darstellung, und 26B ist eine Schnittansicht, die der Linie X12 - X12 von 23B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 27A ist eine perspektivische Darstellung, und 27B ist eine Schnittansicht, die der Linie X12 - X12 von 23B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 28A ist eine perspektivische Darstellung, und 28B ist eine Schnittansicht, die der Linie X12 - X12 von 23B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 29A ist eine perspektivische Darstellung, und 29B ist eine Schnittansicht, die der Linie X12 - X12 von 23B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 30A ist eine perspektivische Darstellung, und 30B ist eine Schnittansicht, die der Linie X12 - X12 von 23B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 31A ist eine perspektivische Darstellung, und 31B ist eine Schnittansicht, die der Linie X12 - X12 von 23B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 32A ist eine perspektivische Darstellung, und 32B ist eine Schnittansicht, die der Linie X12 - X12 von 23B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 33A ist eine perspektivische Darstellung, und 33B ist eine Schnittansicht, die der Linie X12 - X12 von 23B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 34A ist eine perspektivische Darstellung, und 34B ist eine Schnittansicht, die der Linie X12 - X12 von 23B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 35A ist eine perspektivische Darstellung, und 35B ist eine Schnittansicht, die der Linie X12 - X12 von 23B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 36A ist eine perspektivische Darstellung, 36B ist eine Schnittansicht, die der Linie X12 - X12 von 23B entspricht, und 36C ist eine Draufsicht. Alle Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 37A ist eine perspektivische Darstellung, und 37B ist eine Schnittansicht, die der Linie X12 - X12 von 23B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 38A ist eine perspektivische Darstellung, und 38B ist eine Schnittansicht, die der Linie X12 - X12 von 23B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 39A ist eine perspektivische Darstellung, 39B ist eine Schnittansicht, die der Linie X12 - X12 von 23B entspricht, 36C ist eine Draufsicht, und 39D ist eine Seitenansicht entlang der y-Richtung. Alle Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 40A ist eine perspektivische Darstellung, und 40B ist eine Schnittansicht, die der Linie X12 - X12 von 23B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 41A ist eine perspektivische Darstellung, und 41B ist eine Schnittansicht, die der Linie X12 - X12 von 23B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 42A ist eine perspektivische Darstellung, und 42B ist eine Schnittansicht, die der Linie X12 - X12 von 23B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 43A ist eine perspektivische Darstellung, und 43B ist eine Schnittansicht, die der Linie X12 - X12 von 23B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 44A ist eine perspektivische Darstellung, 44B ist eine Schnittansicht, die der Linie X12 - X12 von 23B entspricht, und 44C ist eine Draufsicht. Alle Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 45A ist eine perspektivische Darstellung, und 45B ist eine Schnittansicht, die der Linie X12 - X12 von 23B entspricht. Beide Figuren zeigen eine von mehreren Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
  • Detaillierte Beschreibung
  • Es ist klar, dass die nachstehende Beschreibung viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereitstellt. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Zum Beispiel sind die Abmessungen von Elementen nicht auf den angegebenen Bereich oder die angegebenen Werte beschränkt, sondern sie können von Prozessbedingungen und/oder gewünschten Eigenschaften des Bauelements abhängig sein. Außerdem kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Verschiedene Elemente können der Einfachheit und Übersichtlichkeit halber beliebig in verschiedenen Maßstäben gezeichnet sein.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Das Bauelement kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden. Darüber hinaus kann der Begriff „hergestellt aus“ entweder „weist auf“ oder „besteht aus“ bedeuten.
  • Die 1A bis 1E zeigen verschiedene Darstellungen eines Finnen-Feldeffekttransistor(FinFET)-Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
  • In der vorliegenden Erfindung werden zwei Gate-Strukturen, die entlang der x-Richtung verlaufen und ausgerichtet sind, durch eine Trennwand aus einem dielektrischen Material physisch getrennt. Wie in den 1A bis 1E gezeigt ist, weist ein Halbleiter-Bauelement ein Substrat 10, Halbleiterfinnen 20 und Gate-Strukturen 90 auf. Die Unterseite der Halbleiterfinnen 20 ist in einer dielektrischen Trennschicht 30 eingebettet, die auch als flache Grabenisolation (STI) bezeichnet wird. In den 1A bis 1E sind vier Finnen F1, F2, F3 und F4 über dem Substrat 10 angeordnet, aber die Anzahl der Finnen ist nicht auf vier beschränkt. Einige der Gate-Strukturen 90 sind durch Trennwände 50 aus einem dielektrischen Material physisch getrennt. Die Trennwand 50 wird bei einigen Ausführungsformen außerdem von einer ersten Deckschicht 51 bedeckt. Auf gegenüberliegenden Seiten der Gate-Struktur 90 sind Seitenwand-Abstandshalter 76 angeordnet. Die Gate-Strukturen 90 umfassen eine dielektrische Gate-Schicht 92, eine Austrittsarbeits-Einstellungsschicht 94 und eine Body-Gate-Elektrode 96.
  • Die Finnen 20, die nicht von den Gate-Strukturen 90 bedeckt sind, sind Source-/Drain(S/D)-Bereiche. Eine Epitaxialschicht 80 ist auf den S/D-Bereichen der Finnen 20 hergestellt, und eine Ätzstoppschicht (ESL) 82 ist über der Epitaxialschicht 82 hergestellt. Außerdem ist eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 84 so hergestellt, dass sie die S/D-Strukturen bedeckt.
  • In den 1A bis 1E umfassen die Finnenstrukturen 20 bei einigen Ausführungsformen eine erste Finnenstruktur F1, eine zweite Finnenstruktur F2, eine dritte Finnenstruktur F3 und eine vierte Finnenstruktur F4, die in der genannten Reihenfolge angeordnet sind. Die Finne F2 ist eine Dummy-Finne, auf der die Trennwand 50 hergestellt ist. Wenn ein Abstand P1 zwischen der ersten Finne F1 und der zweite Finne F2 FP ist, so ist bei einigen Ausführungsformen ein Abstand P2 zwischen der ersten Finne F1 und der dritten Finne F3 2FP, und ein Abstand P3 zwischen der dritten Finne F3 und der vierten Finne F4 ist 3FP. Der Finnenabstand P1 beträgt bei einigen Ausführungsformen etwa 14 nm bis 30 nm.
  • Wie in den 1C und 1D gezeigt ist, liegt bei einigen Ausführungsformen ein Abstand H1 zwischen der ESL 82 auf dem S/D-Bereich und der Oberseite der ILD-Schicht 84 in dem Bereich von etwa 14 nm bis etwa 30 nm. Ein Abstand H2 zwischen der ESL 82 auf der dielektrischen Trennwand 50 und der Oberseite der ILD-Schicht 84 liegt bei einigen Ausführungsformen in dem Bereich von etwa 20 nm bis etwa 50 nm. Ein Abstand H3 zwischen der Austrittsarbeits-Einstellungsschicht 94 auf der Finne F1 und der Oberseite der Body-Gate-Elektrode 96 liegt bei einigen Ausführungsformen in dem Bereich von etwa 14 nm bis etwa 30 nm. Ein Abstand H4 zwischen der Oberseite der Finne F1 und der Oberseite der Body-Gate-Elektrode 96 liegt bei einigen Ausführungsformen in dem Bereich von etwa 18 nm bis etwa 40 nm.
  • In den 1A bis 1E ist ein Mindestabstand Si zwischen der dielektrischen Trennwand 50 und der benachbarten Finne im Wesentlichen gleich einem Abstand zwischen den Finnen. Der Abstand S1 kann ein Vielfaches des Finnenabstands sein. Die Breite der dielektrischen Trennwand 50 ist im Wesentlichen gleich der Breite einer Finne (z. B. 5 bis 10 nm) oder etwas kleiner als dieser.
  • Die Breite der dielektrischen Trennwand 50 beträgt bei einigen Ausführungsformen etwa 4 nm bis etwa 8 nm. Der Mindestabstand S1 (siehe 1B und 1C) zwischen der dielektrischen Trennwand 50 und der benachbarten Finne (Fi oder F3) beträgt bei einigen Ausführungsformen etwa 8 nm bis etwa 16 nm. Außerdem liegt bei einigen Ausführungsformen ein Abstand S2 zwischen der dritten Finne F3 und der ESL 82, d. h. dem Ende der Gate-Struktur, in dem Bereich von etwa 8 nm bis etwa 16 nm.
  • Wie in den 1C und 1D gezeigt ist, befindet sich die Unterseite der dielektrischen Trennwand 50 unter der dielektrischen Trennschicht 30. In 1E entspricht eine Linie L1 der Oberseite der dielektrischen Trennschicht 30. Die Trennwand 50 weist einen Trennungsteil 50H und einen Dummy-Teil 50L zur Kollapsvermeidung auf, wie in 1E gezeigt ist. Die Gate-Struktur 90 verläuft über den Dummy-Teil 50L der dielektrischen Trennwand 50, und die Gate-Verbindung wird nur an der Oberseite des Metall-Gates hergestellt. Bei dieser Ausführungsform gibt es „Tal“-Teile, die eine kleinere Höhe als der Dummy-Bereich zwischen dem Trennungsteil 50H und dem Dummy-Teil 50L haben.
  • In 1E liegt eine Höhe H5 des Trennungsteils 50H, die von der Oberseite der Finne F2 gemessen wird, bei einigen Ausführungsformen in dem Bereich von 80 nm bis etwa 120 nm. Eine Höhe H6 des Dummy-Teils 50L, die von der Oberseite der Finne F2 gemessen wird, liegt bei einigen Ausführungsformen in dem Bereich von etwa 60 nm bis etwa 100 nm. Eine Höhe H7 des unteren Teils der dielektrischen Trennwand 50, der in der dielektrischen Trennschicht 30 eingebettet ist, liegt bei einigen Ausführungsformen in dem Bereich von etwa 5 nm bis etwa 30 nm.
  • Die Materialien für die dielektrische Trennwand 50 können SiCN, SiOCN und Metalloxide, wie etwa HfO2, ZrO2 und Al2O3, oder ein anderes geeignetes dielektrisches Material umfassen. Bei einigen Ausführungsformen wird SiCN für die dielektrische Trennwand 50 verwendet.
  • 1F zeigt eine weitere Ausführungsform der vorliegenden Erfindung. Bei dieser Ausführungsform gibt es keinen „Tal“-Teil zwischen dem Trennungsteil 50H und dem Dummy-Teil 50L.
  • Die 2A bis 22C zeigen verschiedene Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung. Bei den 2A bis 22C zeigen die Figuren mit dem Buchstaben „A“ (z. B. die 1A, 2A usw.) eine perspektivische Darstellung, die Figuren mit dem Buchstaben „B“ (z. B. die 1B, 2B usw.) zeigen eine Schnittansicht entlang der x-Richtung, die der Linie X1 - X1 von 1B entspricht, und die Figuren mit dem Buchstaben „C“ (z. B. 21C usw.) zeigen eine Draufsicht. Es ist klar, dass weitere Schritte vor, während und nach den in den 2A bis 22C gezeigten Prozessen vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte/Prozesse ist austauschbar.
  • In den 2A und 2B werden Finnenstrukturen 20 über einem Substrat 10 hergestellt. Um eine Finnenstruktur herzustellen, wird eine Maskenschicht über dem Substrat (z. B. einem Halbleiterwafer) zum Beispiel durch thermische Oxidation und/oder chemische Aufdampfung (CVD) hergestellt. Das Substrat kann zum Beispiel ein p-leitendes Siliziumsubstrat mit einer Dotierungsstoffkonzentration in dem Bereich von etwa 1 × 1015 cm-3 bis etwa 5 × 1015 cm-3 sein. Bei anderen Ausführungsformen ist das Substrat ein n-leitendes Siliziumsubstrat mit einer Dotierungsstoffkonzentration in dem Bereich von etwa 1 × 1015 cm-3 bis etwa 5 × 1015 cm-3.
  • Alternativ kann das Substrat 10 Folgendes umfassen: einen anderen elementaren Halbleiter, wie etwa Germanium; einen Verbindungshalbleiter, der Verbindungshalbleiter der Gruppe IV-IV, wie etwa SiC und SiGe, und Verbindungshalbleiter der Gruppe III-V umfasst, wie etwa GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Amorphe Substrate, wie etwa amorphes Si oder amorphes SiC, oder ein Isoliermaterial, wie etwa Siliziumoxid, können ebenfalls für das Substrat 10 verwendet werden. Das Substrat 10 kann verschiedene Bereiche aufweisen, die entsprechend mit (z. B. p- oder n-leitenden) Dotierungsstoffen dotiert worden sind.
  • Die Maskenschicht weist bei einigen Ausführungsformen zum Beispiel eine Pad-Oxidschicht 24 (z. B. aus Siliziumoxid) und eine Siliziumnitrid-Maskenschicht 25 auf. Die Pad-Oxidschicht 24 kann durch thermische Oxidation oder CVD hergestellt werden. Die Siliziumnitrid-Maskenschicht 25 kann durch physikalische Aufdampfung (PVD), wie etwa Sputtern, CVD, Plasma-unterstützte chemische Aufdampfung (PECVD), chemische Gasphasenabscheidung bei Atmosphärendruck (APCVD), chemische Aufdampfung bei Tiefdruck (LPCVD), chemische Aufdampfung mit einem Plasma hoher Dichte (HDPCVD), Atomlagenabscheidung (ALD) und/oder anderen Verfahren hergestellt werden.
  • Bei einigen Ausführungsformen liegt die Dicke der Pad-Oxidschicht 24 in dem Bereich von etwa 2 nm bis etwa 15 nm, und die Dicke der Siliziumnitrid-Maskenschicht 25 liegt in dem Bereich von etwa 2 nm bis etwa 50 nm. Außerdem wird eine Maskenstruktur über der Maskenschicht hergestellt. Die Maskenstruktur ist zum Beispiel eine Fotoresist-Struktur, die durch Fotolithografie hergestellt ist.
  • Unter Verwendung der Maskenstruktur als eine Ätzmaske wird eine Hartmaskenstruktur der Pad-Oxidschicht 24 und der Siliziumnitrid-Maskenschicht 25 hergestellt.
  • Unter Verwendung der Hartmaskenstruktur als eine Ätzmaske wird das Substrat 10 durch Grabenätzung mittels Trocken- und/oder Nassätzung zu Finnenstrukturen 20 strukturiert.
  • Bei einer Ausführungsform bestehen die Finnenstrukturen 20, die über dem Substrat 10 angeordnet sind, aus dem gleichen Material wie das Substrat 10, und sie gehen durchgehend von dem Substrat 10 ab. Die Finnenstrukturen 20 können eigenleitend sein oder entsprechend mit einem n-Dotierungsstoff oder einem p-Dotierungsstoff dotiert sein.
  • In den Figuren sind vier Finnenstrukturen 20 angeordnet. Diese Finnenstrukturen werden für einen p-FinFET und/oder einen n-FinFET verwendet. Die Anzahl der Finnenstrukturen ist jedoch nicht auf vier beschränkt. Die Anzahl kann nur eins oder mehr als vier betragen. Darüber hinaus können eine oder mehrere Dummy-Finnenstrukturen angrenzend an beide Seiten der Finnenstrukturen 20 angeordnet werden, um die Formtreue bei Strukturierungsprozessen zu verbessern. Die Breite der Finnenstrukturen 20 liegt bei einigen Ausführungsformen in dem Bereich von etwa 5 nm bis etwa 30 nm und bei bestimmten Ausführungsformen in dem Bereich von etwa 7 nm bis etwa 20 nm. Eine Höhe H11 der Finnenstrukturen 20 liegt bei einigen Ausführungsformen in dem Bereich von etwa 100 nm bis etwa 300 nm und bei anderen Ausführungsformen in dem Bereich von etwa 50 nm bis etwa 100 nm. Wenn die Höhen der Finnenstrukturen nicht einheitlich sind, kann die Höhe von dem Substrat von der Ebene gemessen werden, die den mittleren Höhen der Finnenstrukturen entspricht. Eine Höhe H12 der Maskenstruktur nach der Finnenätzung beträgt bei einigen Ausführungsformen etwa 4 nm bis etwa 50 nm.
  • In den 3A und 3B wird eine dielektrische Trennschicht 30 (STI) hergestellt. Ein Isoliermaterial zum Herstellen der dielektrischen Trennschicht 30 wird so über dem Substrat 10 abgeschieden, dass es die Finnenstrukturen 20 vollständig bedeckt.
  • Das Isoliermaterial für die dielektrische Trennschicht 30 ist zum Beispiel Siliziumdioxid, das durch chemische Aufdampfung bei Tiefdruck (LPCVD), Plasma-CVD oder fließfähige CVD abgeschieden wird. Bei der fließfähigen CVD werden fließfähige dielektrische Materialien statt Siliziumoxid abgeschieden. Wie die Bezeichnung nahelegt, können fließfähige dielektrische Materialien bei der Abscheidung „fließen“, um Spalte oder Zwischenräume mit einem hohen Seitenverhältnis zu füllen. Meistens werden siliziumhaltige Vorläufer mit verschiedenen Chemikalien versetzt, damit die abgeschiedene Schicht fließen kann. Bei einigen Ausführungsformen werden Stickstoffhydrid-Verbindungen zugegeben. Beispiele für fließfähige dielektrische Vorläufer, insbesondere fließfähige Siliziumoxid-Vorläufer, sind Silicate, Siloxane, Methyl-Silsesquioxan (MSQ), Wasserstoff-Silsesquioxan (HSQ), MSQ/HSQ, Perhydrosilazan (TCPS), Perhydropolysilazan (PSZ), Tetraethylorthosilicat (TEOS) oder Silyl-Amine, wie etwa Trisilylamin (TSA). Diese fließfähigen Siliziumoxid-Materialien werden in einem Mehrschrittprozess abgeschieden. Nachdem die fließfähige Schicht abgeschieden worden ist, wird sie gehärtet und anschließend ausgeheilt, um unerwünschte Elemente zu entfernen, sodass Siliziumoxid entsteht. Wenn die unerwünschten Elemente entfernt werden, verdichtet sich die fließfähige Schicht und sie schrumpft zusammen. Bei einigen Ausführungsformen werden mehrere Ausheilungsprozesse durchgeführt. Die fließfähige Schicht wird mehrfach gehärtet und ausgeheilt. Die dielektrische Trennschicht 30 kann aus SOG, SiO, SiON, SiOCN oder Fluorsilicatglas (FSG) bestehen. Die dielektrische Trennschicht 30 kann mit Bor und/oder Phosphor dotiert werden.
  • Außerdem wird eine Planarisierung, wie etwa eine chemisch-mechanische Polierung (CMP), durchgeführt, sodass die Maskenschicht 25 freigelegt wird, wie in den 3A und 3B gezeigt ist.
  • In den 4A und 4B wird eine erste Maskenschicht 40 auf der dielektrischen Trennschicht 30 hergestellt, und eine zweite Maskenschicht 42 wird auf der ersten Maskenschicht 40 hergestellt. Die erste Maskenschicht 40 umfasst eine oder mehrere Schichten aus SiN und SiON. Die zweite Maskenschicht 42 besteht aus einem amorphen oder Polymaterial der Gruppe IV, wie etwa amorphem Silizium oder Polysilizium, Siliziumgermanium oder Germanium. Bei einigen Ausführungsformen besteht die erste Maskenschicht 40 aus SiN mit einer Dicke von etwa 5 nm bis etwa 30 nm, und die zweite Maskenschicht 42 besteht aus amorphem Si mit einer Dicke von etwa 5 bis etwa 30 nm. Die erste und die zweite Maskenschicht können durch CVD, PVD oder ALD oder mit einem anderen geeigneten Schichtherstellungsverfahren hergestellt werden.
  • In den 5A und 5B wird eine Fotoresistschicht 45 über der zweiten Maskenschicht 42 hergestellt, und ein Teil der ersten und der zweiten Maskenschicht über der zweiten Finne F2 wird unter Verwendung von lithografischen und Ätzprozessen entfernt.
  • In den 6A und 6B werden die Maskenschichten 24 und 25, die auf der zweiten Finne F2 hergestellt sind, mit einem geeigneten Ätzprozess durch die Öffnung 46 entfernt. Durch diese Ätzung wird die Oberseite der zweite Finne F2 freigelegt.
  • In den 7A und 7B wird die zweite Finne F2 mit einem geeigneten Trockenätzprozess ausgespart. Nach der Ätzung hat der obere Teil der Finne F2 einen U-förmigen Rest 29, wie in 7B gezeigt ist.
  • In den 8A und 8B wird der Ätzschichtrest 29 mit einem geeigneten Nassätzprozess entfernt. Auf dieser Stufe der Herstellung liegt eine Ätztiefe H13 der Finne F2 bei einigen Ausführungsformen in dem Bereich von etwa 100 nm bis etwa 300 nm.
  • In den 9A und 9B wird ein dielektrisches Material für die dielektrische Trennwand 50 abgeschieden. Eine Schutzschicht aus dem dielektrischen Material wird durch CVD oder ALD hergestellt, und anschließend wird eine CMP oder eine Rückätzung durchgeführt. Die dielektrische Trennwand 50 umfasst eine oder mehrere Schichten aus SiN, SiCN, SiOCN und einem Metalloxid, wie etwa HfO2, ZrO2 und Al2O3, oder einem anderen geeigneten dielektrischen Material.
  • Bei einigen Ausführungsformen wird eine erste Deckschicht 51 hergestellt, bevor das dielektrische Material für die dielektrische Trennwand 50 abgeschieden wird. Die erste Deckschicht 51 besteht zum Beispiel aus Siliziumoxid oder einem anderen geeigneten dielektrischen Material und kann durch CVD oder ALD hergestellt werden. Die Dicke der ersten Deckschicht 51 liegt bei einigen Ausführungsformen in dem Bereich von etwa 0,5 nm bis etwa 2 nm.
  • In den 10A und 10B wird eine dritte Maskenschicht 52 über der dielektrischen Trennschicht 30 hergestellt, und es wird eine Resiststruktur 54 mit einer Öffnung 56 hergestellt. Die dritte Maskenschicht 52 besteht aus einem amorphen oder Polymaterial der Gruppe IV, wie etwa amorphem Silizium oder Polysilizium, Siliziumgermanium oder Germanium. Bei einigen Ausführungsformen besteht die dritte Maskenschicht 52 aus amorphem Si mit einer Dicke von etwa 5 nm bis etwa 30 nm. Die Größe der Öffnung 56 ist im Wesentlichen gleich einem Abstand von Gates, und die Öffnung 56 befindet sich an einer Position, an der ein Gate später unterteilt wird.
  • In den 11A und 11B wird die dritte Maskenschicht 52 unter Verwendung der Fotoresist-Struktur 54 als eine Ätzmaske geätzt, sodass eine Öffnung 58 in der dritten Maskenschicht 52 mit der Breite eines Gate-Abstands entsteht. Die Breite S11 der Öffnung 58 in der y-Richtung liegt bei einigen Ausführungsformen in dem Bereich von etwa 20 nm bis etwa 50 nm. Dann wird die Fotoresist-Struktur 54 entfernt.
  • In den 12A bis 12C wird ein Teil der dielektrischen Trennwand 50 unter Verwendung der strukturierten dritten Maskenschicht 52 als eine Ätzmaske ausgespart. Dann wird die dritte Maskenschicht 52 entfernt. Durch diese Aussparungsätzung hat die dielektrische Trennwand 50 einen tiefen Teil 50L, der ausgespart ist, und hohe Teile 50H, die nicht ausgespart sind, wie in 12C gezeigt ist. Ein Ätz-Umfang H14 liegt bei einigen Ausführungsformen in dem Bereich von etwa 20 nm bis etwa 100 nm.
  • In den 13A und 13B werden die Pad-Oxidschicht 24 und die SiN-Schicht 25 entfernt. Durch diesen Prozess wird auch die dielektrische Trennschicht 30 teilweise geätzt, und die dielektrische Trennwand 50 wird teilweise freigelegt. Auf dieser Stufe der Herstellung liegt eine Höhe H15, mit der die Trennwand 50 (50H) über die Oberseite der dielektrischen Trennschicht 30 übersteht, bei einigen Ausführungsformen in dem Bereich von etwa 5 nm bis etwa 20 nm. Die Differenz zwischen der Höhe der Trennwand 50H und der Finne F1 oder der Finne F3 liegt bei einigen Ausführungsformen in dem Bereich von etwa 10 nm bis etwa 40 nm. Eine Differenz H17 zwischen der Höhe der Finne F2 und der Finne F1 oder der Finne F3 liegt bei einigen Ausführungsformen in dem Bereich von etwa 100 nm bis etwa 300 nm. Bei einigen Ausführungsformen liegt eine Höhe H18 der hohen Teile 50H in dem Bereich von etwa 150 nm bis etwa 400 nm, und eine Höhe H19 des tiefen Teils 50L liegt in dem Bereich von etwa 100 nm bis etwa 300 nm.
  • In den 15A und 15B wird die dielektrische Trennschicht 30 weiter ausgespart, sodass obere Teile der erste Finne F1, der dritten Finne F3 und der vierten Finne F4 und die dielektrische Trennwand 50 freigelegt werden. Hier wird die zweite Finne F2 nicht freigelegt und ist immer noch in der dielektrischen Trennschicht 30 eingebettet. Die erste Finne F1, die dritte Finne F3 und die vierte Finne F4 werden bei einigen Ausführungsformen in einem Umfang H20 von etwa 50 nm bis etwa 200 nm freigelegt.
  • In den 16A und 16B wird eine dielektrische Dummy-Gate-Schicht 65 auf den freigelegten Finnen und der freigelegten dielektrischen Trennwand 50 hergestellt. Bei einigen Ausführungsformen besteht die dielektrische Dummy-Gate-Schicht 65 zum Beispiel aus Siliziumoxid mit einer Dicke von 0,5 nm bis 2 nm, und sie kann durch CVD und/oder ALD hergestellt werden. Die dielektrische Dummy-Gate-Schicht 65 wird auch auf der Oberseite der dielektrischen Trennschicht 30 hergestellt.
  • In den 17A und 17B wird eine Dummy-Gate-Elektrodenschicht hergestellt, die dann unter Verwendung einer Hartmaske mit Schichten 72 und 74 strukturiert wird, sodass Dummy-Gate-Elektroden 70 entstehen. Mindestens eine Dummy-Gate-Elektrode 70 ist über der ersten und der dritten Finne und dem tiefen Teil 50L der dielektrischen Trennwand 50 angeordnet, und mindestens eine Dummy-Gate-Elektrode 70 ist über der ersten und der dritten Finne und dem hohen Teil 50H der dielektrischen Trennwand 50 angeordnet. Bei einigen Ausführungsformen besteht die Maskenschicht 72 aus einem Material auf Siliziumnitrid-Basis, wie etwa SiN, und die Maskenschicht 74 besteht aus einem Material auf Siliziumoxid -Basis, wie etwa SiO2.
  • In den 18A und 18B werden Seitenwand-Abstandshalter 76 auf gegenüberliegenden Seiten der Dummy-Gate-Elektroden 70 hergestellt. Es wird eine Schutzschicht aus einem Material auf Siliziumnitrid-Basis (z. B. SiN, SiON oder SiCN) hergestellt, und dann wird eine anisotrope Ätzung durchgeführt. Durch diese Ätzung wird die dielektrische Dummy-Gate-Schicht 65 entfernt, die auf den freigelegten Finnen hergestellt ist. Außerdem wird bei einigen Ausführungsformen die freigelegte dielektrische Trennwand 50 ausgespart. In diesem Fall wird die in 1E gezeigte Struktur erhalten. Bei anderen Ausführungsformen wird die dielektrische Trennwand 50 nicht ausgespart. In diesem Fall wird die in 1F gezeigte Struktur erhalten.
  • In den 19A und 19B wird eine epitaxiale Source-/Drain(S/D)-Schicht 80 auf den freigelegten Finnen hergestellt. Die epitaxiale S/D-Schicht 80 wird auf den freigelegten Finnen epitaxial hergestellt und umfasst eine oder mehrere kristalline Schichten aus SiP, SiC, SiCP, SiGe und Ge. Bei einigen Ausführungsformen wird außerdem eine Silizidschicht über der epitaxialen S/D-Schicht 80 hergestellt.
  • Anschließend wird eine Ätzstoppschicht (ESL) 82 hergestellt, und eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 84 wird in Zwischenräumen zwischen den Dummy-Gate-Elektroden 70 mit den Seitenwand-Abstandshaltern 76 und über den S/D-Bereichen hergestellt. Die ILD-Schicht 84 kann Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid (SiON), SiOCN, Fluorsilicatglas (FSG) oder ein dielektrisches Low-k-Material aufweisen und kann mittels CVD oder eines anderen geeigneten Verfahrens hergestellt werden. Das Isoliermaterial für die dielektrische Trennwand 50 ist von dem für die dielektrische Trennschicht 30 und die ILD-Schicht 84 verschieden.
  • Es werden Planarisierungsprozesse, wie etwa eine Rückätzung und/oder eine chemisch-mechanische Polierung (CMP), durchgeführt, sodass obere Teile der Dummy-Gate-Elektroden 70 und die dielektrische Trennwand 50 freigelegt werden. Dann werden die Dummy-Gate-Elektrode 70 und die dielektrische Dummy-Gate-Schicht 65 entfernt, sodass Gate-Zwischenräume 89 entstehen, wie in den 20A und 20B gezeigt ist.
  • In den 21A bis 21C werden Metall-Gate-Strukturen 90 mit einer dielektrischen Gate-Schicht 92 und einer Metall-Gate-Elektrodenschicht 96 in den Gate-Zwischenräumen 89 hergestellt. Bei bestimmten Ausführungsformen umfasst die dielektrische Gate-Schicht 92 eine oder mehrere Schichten aus einem dielektrischen Material, wie etwa Siliziumoxid, Siliziumnitrid oder einem dielektrischen High-k-Material, einem anderen geeigneten dielektrischen Material und/oder Kombinationen davon. Beispiele für das dielektrische High-k-Material sind HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirconiumoxid, Aluminiumoxid, Titanoxid, Hafniumdioxid-Aluminiumoxid(HfO2-Al2O3)-Legierung, andere geeignete dielektrische High-k-Materialien und/oder Kombinationen davon.
  • Die Metall-Gate-Elektrodenschicht 96 weist ein geeignetes Material auf, wie etwa Aluminium, Kupfer, Titan, Tantal, Wolfram, Cobalt, Molybdän, Tantalnitrid, Nickelsilizid, Cobaltsilizid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, andere geeignete Materialien und/oder Kombinationen davon.
  • Bei bestimmten Ausführungsformen sind außerdem eine oder mehrere Austrittsarbeits-Einstellungsschichten 94 zwischen der dielektrischen Gate-Schicht 92 und der Metall-Gate-Elektrodenschicht 96 angeordnet. Die Austrittsarbeits-Einstellungsschichten bestehen aus einem leitenden Material, wie etwa einer Einfachschicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC, oder einer Mehrfachschicht aus zwei oder mehr dieser Materialien. Für einen n-Kanal-FET werden ein oder mehrere der Verbindungen bzw. Elemente TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als die Austrittsarbeits-Einstellungsschicht verwendet, und für einen p-Kanal-FET werden ein oder mehrere der Verbindungen bzw. Elemente TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co als die Austrittsarbeits-Einstellungsschicht verwendet. Die Austrittsarbeits-Einstellungsschicht kann durch ALD, PVD, CVD, Elektronenstrahlverdampfung oder mit einem anderen geeigneten Verfahren hergestellt werden. Außerdem kann die Austrittsarbeits-Einstellungsschicht für den n-Kanal-FET und den p-Kanal-FET, für die unterschiedliche Metallschichten verwendet werden können, getrennt hergestellt werden.
  • Bei der Herstellung der Metall-Gate-Strukturen werden die dielektrische Gate-Schicht, die Austrittsarbeits-Einstellungsschicht und die Gate-Elektrodenschicht mit einem geeigneten Schichtherstellungsverfahren hergestellt, zum Beispiel mittels CVD oder ALD für die dielektrische Gate-Schicht und CVD, PVD, ALD oder Elektroplattierung für die Metallschicht, und dann wird eine Planarisierung, wie etwa CMP, durchgeführt, um überschüssiges Material zu entfernen, das über der ILD-Schicht 84 abgeschieden worden ist.
  • In den 22A bis 22C werden die ILD-Schicht 84 und die Metall-Gate-Strukturen 90 mit einem Planarisierungsprozess, wie etwa CMP, weiter ausgespart, sodass die hohen Teile 50H der Trennwand 50 freigelegt werden.
  • Bei anderen Ausführungsformen wird bei den Schritten der 20A und 20B die dielektrische Trennwand 50 freigelegt, um die Dummy-Gate-Struktur in zwei Dummy-Gate-Teilstrukturen zu unterteilen, und bei den Schritten der 21A bis 22C werden die zwei Dummy-Gate-Teilstrukturen jeweils durch eine Metall-Gate-Struktur ersetzt.
  • Wie vorstehend dargelegt worden ist, wird die Trennwand 50 hergestellt, bevor die Dummy-Gate-Struktur und die Metall-Gate-Struktur hergestellt werden. Dadurch kann die Breite der Trennwand 50 minimiert werden, und die Endgröße der Metall-Gate-Elektrode und der Finnenstruktur kann vergrößert werden.
  • Es dürfte klar sein, dass die Struktur weiteren CMOS-Prozessen unterzogen wird, um verschiedene Strukturelemente herzustellen, wie etwa Verbindungsdurchkontaktierungen, Verbindungsmetallschichten, Passivierungsschichten usw.
  • Die 23A bis 23D zeigen verschiedene Darstellungen eines Finnen-Feldeffekttransistors (FinFET) gemäß weiteren Ausführungsformen der vorliegenden Erfindung. Materialien, Konfigurationen, Verfahren und/oder Strukturen, die denen der 1A bis 22C gleichen oder ähnlich sind, können für die folgenden Ausführungsformen verwendet werden und brauchen nicht nochmals näher beschrieben zu werden.
  • Bei den folgenden Ausführungsformen ändert sich ein Abstand zwischen einer dielektrischen Trennwand 150 und einer Finne 120 erheblich. Der Abstand kann von den Dicken der Dummy-Schichten definiert werden. Die dielektrische Trennwand 150 ist auf einer dielektrischen Trennschicht 130 angeordnet. Eine dielektrische Gate-Schicht 192 (Siliziumoxid und dielektrisches High-k-Material) ist auf der Finne 120 und der dielektrischen Trennwand 150 angeordnet.
  • Wie in den 23A bis 23D gezeigt ist, weist ein Halbleiter-Bauelement ein Substrat 110, Halbleiterfinnen 120 und Gate-Strukturen 190 auf. Die Unterseite der Halbleiterfinnen 120 ist in einer dielektrischen Trennschicht 130 eingebettet, die auch als flache Grabenisolation (STI) bezeichnet wird. In den 23A bis 23D sind vier Finnen F11, F12, F13 und F14 über dem Substrat 110 angeordnet, aber die Anzahl der Finnen ist nicht auf vier beschränkt. Einige der Gate-Strukturen 190 sind durch Trennwände 150A oder 150B aus einem dielektrischen Material physisch getrennt. Auf gegenüberliegenden Seiten der Gate-Struktur 190 sind Seitenwand-Abstandshalter 176 angeordnet. Die Gate-Strukturen 190 umfassen eine dielektrische Gate-Schicht 192, eine Austrittsarbeits-Einstellungsschicht 194 und eine Body-Gate-Elektrode 196.
  • Die Finnen 120, die nicht von den Gate-Strukturen 190 bedeckt sind, sind Source-/Drain(S/D)-Bereiche. Eine Epitaxialschicht 180 ist auf den S/D-Bereichen der Finnen 120 hergestellt, und eine Ätzstoppschicht (ESL) 182 ist über der Epitaxialschicht 180 hergestellt. Außerdem ist eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 184 so hergestellt, dass sie die S/D-Strukturen bedeckt.
  • In den 23A bis 23D umfassen die Finnenstrukturen 120 bei einigen Ausführungsformen eine erste Finnenstruktur F11, eine zweite Finnenstruktur F12, eine dritte Finnenstruktur F13 und eine vierte Finnenstruktur F11, die in der genannten Reihenfolge angeordnet sind. Ein Abstand P31 zwischen der ersten Finne F11 und der zweiten Finne F12 ist 2FP, ein Abstand P32 zwischen der zweiten Finne F12 und der dritten Finne F13 ist 3FP, und ein Abstand P33 zwischen der dritten Finne F13 und der vierten Finne F14 ist 4FP oder größer. Bei einigen Ausführungsformen, bei denen FP ein Finnen-Basisabstand (Finnen-Mindestabstand, der von einer Entwurfsregel definiert wird) ist, beträgt FP etwa 14 nm bis 30 nm.
  • Wie in den 23C und 23D gezeigt ist, liegt bei einigen Ausführungsformen ein Abstand H32 zwischen der ESL 182 auf dem S/D-Bereich und der Oberseite der ILD-Schicht 184 in dem Bereich von etwa 14 nm bis etwa 30 nm. Ein Abstand H31 zwischen dem oberen Teil der Finne F11 und der Oberseite der Body-Gate-Elektrode 196 liegt bei einigen Ausführungsformen in dem Bereich von etwa 18 nm bis etwa 40 nm.
  • In den 23A bis 23D liegt bei einigen Ausführungsformen ein Abstand S31 zwischen der dielektrischen Trennwand 150A und der angrenzenden Finne F11 oder F12 in dem Bereich von etwa 8 nm bis etwa 20 nm, und ein Abstand S32 zwischen der dielektrischen Trennwand 150B und der angrenzenden Finne F13 oder F14 liegt in dem Bereich von etwa 20 nm bis etwa 40 nm.
  • Eine Breite W31 der dielektrischen Trennwand 150A beträgt bei einigen Ausführungsformen etwa 4 nm bis etwa 8 nm. Eine Breite W32 der dielektrischen Trennwand 150B beträgt bei einigen Ausführungsformen etwa 8 nm bis etwa 40 nm.
  • Wie in den 23C und 23D gezeigt ist, befindet sich der untere Teil der dielektrischen Trennwand 150 auf der Oberseite der dielektrischen Trennschicht 130.
  • Die Materialien für die dielektrische Trennwand können SiCN, SiOCN und Metalloxide, wie etwa HfO2, ZrO2 und Al2O3, oder ein anderes geeignetes dielektrisches Material umfassen.
  • Die 24A bis 45B zeigen verschiedene Stufen eines sequentiellen Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß weiteren Ausführungsformen der vorliegenden Erfindung. Bei den 24A bis 45B zeigen die Figuren mit dem Buchstaben „A“ eine perspektivische Darstellung, die Figuren mit dem Buchstaben „B“ zeigen eine Schnittansicht entlang der x-Richtung, die der Linie X12 - X12 von 23B entspricht, und die Figuren mit dem Buchstaben „C“ zeigen eine Draufsicht. Es ist klar, dass weitere Schritte vor, während und nach den in den 24A bis 45B gezeigten Prozessen vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte/Prozesse ist austauschbar. Strukturen, Konfigurationen, Materialien und/oder Verfahren, die denen der vorstehenden Ausführungsformen gleichen oder ähnlich sind, können in den folgenden Ausführungsformen verwendet werden und brauchen nicht nochmals näher beschrieben zu werden.
  • In den 24A und 24B werden Finnenstrukturen 120 über einem Substrat 110 hergestellt. Die Finnen F11 bis F14 weisen eine erste Verkappungsschicht 122 und eine zweite Verkappungsschicht 124 auf. Die erste Verbindungsschicht 122 besteht aus einem Metalloxid, wie etwa Titanoxid, Hafniumoxid und Zirconiumoxid. Die Dicke der ersten Verkappungsschicht 122 beträgt bei einigen Ausführungsformen etwa 5 nm bis etwa 20 nm. Die zweite Verkappungsschicht 124 besteht aus einem amorphen oder Polymaterial der Gruppe IV, wie etwa amorphem Silizium oder Polysilizium, Siliziumgermanium oder Germanium. Bei einigen Ausführungsformen besteht die zweite Verkappungsschicht 124 aus amorphem Silizium mit einer Dicke von etwa 20 nm bis etwa 50 nm.
  • Außerdem wird eine dielektrische Trennschicht (STI) 130 hergestellt. Ein Isoliermaterial für die dielektrische Trennschicht 130 wird so über dem Substrat 110 abgeschieden, dass es die Finnenstrukturen 120 vollständig bedeckt. Ein Planarisierungsprozess, wie etwa eine chemisch-mechanische Polierung (CMP), wird durchgeführt, sodass die zweite Verkappungsschicht 124 freigelegt wird.
  • In den 25A und 25B wird die dielektrische Trennschicht 130 ausgespart, und es wird eine Oxidschicht 135 hergestellt. Die Oxidschicht 135 kann durch ALD und/oder CVD hergestellt werden und hat bei einigen Ausführungsformen eine Dicke von etwa 1 nm bis etwa 5 nm. Nachdem die dielektrische Trennschicht 130 ausgespart worden ist, liegt der Abstand zwischen der Oberseite der dielektrischen Trennschicht 130 und dem oberen Teil der zweiten Verkappungsschicht 124 bei einigen Ausführungsformen in dem Bereich von etwa 100 nm bis etwa 400 nm.
  • In den 26A und 26B wird eine Opferschicht 140 über der ausgesparten dielektrischen Trennschicht 130 hergestellt, sodass die zweite Verkappungsschicht 124, die mit der Oxidschicht 135 bedeckt ist, aus der dielektrischen Trennschicht 130 heraus ragt. Bei einigen Ausführungsformen besteht die Opferschicht 140 aus einem organischen Material, wie etwa einem unteren Antireflexbelag (BARC) oder einem Fotoresist. Zunächst wird eine dicke Schicht hergestellt, und dann wird eine Rückätzung durchgeführt, um die Dicke der Opferschicht 140 einzustellen.
  • In den 27A und 27B wird die Oxidschicht 135, die auf der zweiten Verkappungsschicht 124 hergestellt ist, durch Nass- und/oder Trockenätzung entfernt, und dann wird auch die Opferschicht 140 entfernt.
  • In den 28A und 28B wird eine erste Dummy-Schicht 142 über den Finnen hergestellt. Die erste Dummy-Schicht 142 besteht aus einem amorphen oder Polymaterial der Gruppe IV, wie etwa amorphem Silizium oder Polysilizium, Siliziumgermanium oder Germanium. Bei einigen Ausführungsformen besteht die erste Dummy-Schicht 142 aus amorphem Silizium mit einer Dicke von etwa 5 nm bis etwa 20 nm. Hier entstehen Zwischenräume zwischen den ersten Dummy-Schichten, die auf den angrenzenden Finnenstrukturen hergestellt sind. Es wird eine Schutzschicht aus amorphem Silizium hergestellt, und dann wird eine anisotrope Ätzung durchgeführt. Ein Abstand S41 zwischen den ersten Dummy-Schichten, die auf der ersten Finne 11 und der zweiten Finne F12 hergestellt sind, liegt bei einigen Ausführungsformen in dem Bereich von etwa 4 nm bis etwa 14 nm. Eine Höhe H42 zwischen der Oberseite der dielektrischen Trennschicht 130 und dem oberen Teil der ersten Dummy-Schicht 142 liegt bei einigen Ausführungsformen in dem Bereich von etwa 120 nm bis etwa 500 nm. Da bei einigen Ausführungsformen die zweite Verkappungsschicht 124 und die erste Dummy-Schicht 142 aus dem gleichen Material, z. B. amorphem Si, bestehen, gibt es keine erkennbare Grenze zwischen der zweiten Verkappungsschicht 122 und der ersten Dummy-Schicht 142.
  • In den 29A und 29B wird eine zweite Dummy-Schicht 143 durch ALD oder CVD konform hergestellt. Die zweite Dummy-Schicht 143 besteht aus einem Material auf Siliziumnitrid-Basis, wie etwa SiN und SiON. Bei einigen Ausführungsformen besteht die zweite Dummy-Schicht 143 aus SiN mit einer Dicke von etwa 5 nm bis etwa 20 nm. Die zweite Dummy-Schicht 143 füllt den Zwischenraum zwischen der ersten und der zweite Finne vollständig, während Zwischenräume zwischen der zweiten und der dritten Finne und zwischen der dritten und der vierten Finne entstehen.
  • In den 30A und 30B wird eine anisotrope Ätzung durchgeführt, um einen nicht benötigten Teil der zweiten Dummy-Schicht 143 zu entfernen, während die zweite Dummy-Schicht 143 in dem Zwischenraum zwischen der ersten und der zweiten Finne bestehen bleibt.
  • In den 31A und 31B wird eine dritte Dummy-Schicht 144 hergestellt. Die dritte Dummy-Schicht 144 besteht aus einem amorphen oder Polymaterial der Gruppe IV, wie etwa aus amorphem Silizium oder Polysilizium, Siliziumgermanium oder Germanium. Bei einigen Ausführungsformen besteht die dritte Dummy-Schicht 144 aus amorphem Silizium mit einer Dicke von etwa 5 nm bis etwa 20 nm. Hier entstehen Zwischenräume zwischen den dritten Dummy-Schichten, die auf den angrenzenden Finnen hergestellt sind.
  • In den 32A und 32B wird eine anisotrope Ätzung durchgeführt. Ein Abstand S42 zwischen den dritten Dummy-Schichten, die auf der zweiten Finne F12 und der dritten Finne F13 hergestellt sind, liegt bei einigen Ausführungsformen in dem Bereich von etwa 4 nm bis etwa 14 nm. Ein Abstand S43 zwischen den dritten Dummy-Schichten, die auf der dritten Finne F13 und der vierten Finne F14 hergestellt sind, liegt bei einigen Ausführungsformen in dem Bereich von etwa 8 nm bis etwa 40 nm.
  • In den 33A und 33B wird die zweite Dummy-Schicht 143 durch Nass- und/oder Trockenätzung entfernt. Ein Abstand S44 zwischen den dritten Dummy-Schichten, die auf der zweiten Finne F12 und der dritten Finne F13 hergestellt sind, liegt bei einigen Ausführungsformen in dem Bereich von etwa 4 nm bis etwa 14 nm. Ein Abstand S45 zwischen den dritten Dummy-Schichten, die auf der dritten Finne F13 und der vierten Finne F14 hergestellt sind, liegt bei einigen Ausführungsformen in dem Bereich von etwa 8 nm bis etwa 40 nm.
  • In den 34A und 34B wird ein dielektrisches Material für die dielektrische Trennwand 150 abgeschieden. Es wird eine Schutzschicht aus dem dielektrischen Material hergestellt, und anschließend wird eine CMP oder eine Rückätzung durchgeführt. Die dielektrische Trennwand 150 umfasst eine oder mehrere Schichten aus Si, SiCN, SiOCN, einem Metalloxid, wie etwa HfO2, ZrO2 und Al2O3, oder einem anderen geeigneten dielektrischen Material. Das dielektrische Material für die dielektrische Trennwand 150 kann mittels chemischer Aufdampfung (CVD), Atomlagenabscheidung (ALD) oder anderer geeigneter Schichtherstellungsverfahren abgeschieden werden.
  • In den 35A und 35B wird eine Maskenschicht 152 auf dem dielektrischen Material für die dielektrische Trennwand 150 und der ersten und der zweiten Dummy-Schicht 142 und 144 hergestellt. Die Maskenschicht 152 umfasst eine oder mehrere Schichten aus einem Material auf Siliziumoxid-Basis, wie etwa SiO2 und SiON. Bei einigen Ausführungsformen besteht die Maskenschicht 152 aus SiO2 mit einer Dicke von etwa 5 nm bis etwa 30 nm.
  • In den 36A bis 36C wird die Maskenschicht 152 unter Verwendung einer Fotoresist-Struktur 154 strukturiert. Eine der Fotoresist-Strukturen wird über einem Bereich angeordnet, in dem zwei Gruppen von Gate-Elektroden gesondert hergestellt sind, und eine der Fotoresist-Strukturen wird über einem Bereich angeordnet, in dem eine weitere Gruppe von Gate-Elektroden gesondert hergestellt ist (siehe 23B).
  • In den 37A und 37B wird das dielektrische Material für die dielektrische Trennwand 150 unter Verwendung der strukturierten Maskenschicht 152 als eine Ätzmaske strukturiert, sodass eine erste dielektrische Trennwand 150A und eine zweite dielektrische Trennwand 150B entstehen. Die erste dielektrische Trennwand 150A hat eine andere Breite als die zweite dielektrische Trennwand 150B. Bei einigen Ausführungsformen beträgt die Breite der ersten dielektrischen Trennwand 150A mindestens das Doppelte der Breite der zweiten dielektrischen Trennwand 150B.
  • In den 38A und 38B wird eine vierte Dummy-Schicht 170 hergestellt. Die vierte Dummy-Schicht 170 besteht aus einem amorphen oder Polymaterial der Gruppe IV, wie etwa aus amorphem Silizium oder Polysilizium, Siliziumgermanium oder Germanium. Bei einigen Ausführungsformen besteht die vierte Dummy-Schicht 170 aus Polysilizium. Da bei bestimmten Ausführungsformen die zweite Verkappungsschicht 124, die erste Dummy-Schicht 142, die dritte Dummy-Schicht 144 und die vierte Dummy-Schicht 170 aus dem gleichen Material, z. B. amorphem Si, bestehen, werden sie als eine einzige Dummy-Gate-Elektrodenschicht behandelt.
  • In den 39A bis 39D wird die Dummy-Gate-Elektrodenschicht (die Schichten 124, 142, 144 und 170) unter Verwendung einer Hartmaske mit den Schichten 172 und 174 strukturiert, sodass Dummy-Gate-Elektroden 175 entstehen. Mindestens eine Dummy-Gate-Elektrode 175 ist über der ersten und der zweiten Finne und der ersten dielektrischen Trennwand 150A angeordnet, und mindestens eine Dummy-Gate-Elektrode 175 ist über der dritten und der vierten Finne und der zweiten dielektrischen Trennwand 150B angeordnet. Bei einigen Ausführungsformen, die in 39C gezeigt sind, sind zwei Dummy-Gate-Elektroden 175 über der ersten bis vierten Finne und der ersten dielektrischen Trennwand 150A angeordnet, und eine Dummy-Gate-Elektrode 175 ist über der ersten bis vierten Finne und der zweiten dielektrischen Trennwand 150B angeordnet. Eine Breite W41 der Dummy-Gate-Elektrode 175 liegt bei einigen Ausführungsformen in dem Bereich von etwa 4 nm bis etwa 20 nm.
  • In den 40A und 40B werden Seitenwand-Abstandshalter 176 auf entgegengesetzten Seiten der Dummy-Gate-Elektroden 175 hergestellt. Es wird eine Schutzschicht aus einem Material auf Siliziumnitrid-Basis (z. B. SiN, SiON oder SiCN) hergestellt, und dann wird eine anisotrope Ätzung durchgeführt. Durch diese Ätzung wird das Material auf Siliziumnitrid-Basis entfernt, das auf den freigelegten Finnen abgeschieden worden ist. Bei einigen Ausführungsformen werden die dielektrischen Trennwände 150 ausgespart, die nicht von der Dummy-Gate-Elektrode und den Seitenwand-Abstandshalters bedeckt sind. Bei anderen Ausführungsformen werden die dielektrischen Trennwände 150 nicht ausgespart.
  • In den 41A und 41B wird eine epitaxiale S/D-Schicht 180 auf den freigelegten Finnen hergestellt. Die epitaxiale S/D-Schicht 180 umfasst eine oder mehrere kristalline Schichten aus SiP, SiC, SiCP, SiGe und Ge. Bei einigen Ausführungsformen wird außerdem eine Silizidschicht über der epitaxialen S/D-Schicht 180 hergestellt.
  • In den 42A und 42B wird eine Ätzstoppschicht (ESL) 182 hergestellt, und eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 184 wird in Zwischenräumen zwischen den Dummy-Gate-Elektroden 175 mit den Seitenwand-Abstandshaltern 176 hergestellt. Die ILD-Schicht 184 kann Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid (SiON), SiOCN, Fluorsilicatglas (FSG) oder ein dielektrisches Low-k-Material aufweisen und kann mittels CVD oder eines anderen geeigneten Verfahrens hergestellt werden. Das Isoliermaterial für die dielektrische Trennwand 150 ist von dem für die dielektrische Trennschicht 130 und die ILD-Schicht 184 verschieden.
  • Es werden Planarisierungsprozesse, wie etwa eine Rückätzung und/oder eine chemisch-mechanische Polierung (CMP), durchgeführt, sodass obere Teile der Dummy-Gate-Elektroden 175 und die erste und die zweite dielektrische Trennwand 150A und 150B freigelegt werden.
  • In den 43A und 43B werden die Dummy-Gate-Elektrode 175, die erste und die zweite Verkappungsschicht 122 und 124 und die Oxidschicht 135 entfernt, sodass Gate-Zwischenräume 189 entstehen.
  • In den 44A bis 44C werden Metall-Gate-Strukturen 190 mit einer dielektrischen Gate-Schicht 192, einer Austrittsarbeits-Einstellungsschicht 194 und einer Metall-Gate-Elektrodenschicht 96 in den Gate-Zwischenräumen 189 hergestellt. Bei der Herstellung der Metall-Gate-Strukturen werden die dielektrische Gate-Schicht, die Austrittsarbeits-Einstellungsschicht und die Gate-Elektrodenschicht mit einem geeigneten Schichtherstellungsverfahren hergestellt, zum Beispiel mittels CVD oder ALD für die dielektrische Gate-Schicht und CVD, PVD, ALD oder Elektroplattierung für die Metallschichten, und dann wird eine Planarisierung, wie etwa CMP, durchgeführt, um überschüssiges Material zu entfernen, das über der ILD-Schicht 184 abgeschieden worden ist.
  • In den 45A und 45B wird eine Planarisierung, wie etwa CMP, durchgeführt, um die dielektrischen Trennwände 150A und 150B freizulegen.
  • Bei einigen Ausführungsformen sind eine Gate-Elektrode 190 und mindestens einer der Seitenwand-Abstandshalter 176 durch die erste dielektrische Trennwand 150A von einer anderen zweiten Gate-Elektrode 190 und mindestens einem der Seitenwand-Abstandshalter 176 getrennt. Außerdem sind bei einigen Ausführungsformen die Seitenwand-Abstandshalter 176 durchgehend auf Seitenwänden der ersten dielektrischen Trennwand 150A hergestellt, und andere Seitenwand-Abstandshalter 176 sind durchgehend auf anderen Seitenwänden der ersten dielektrischen Trennwand 150A hergestellt.
  • Bei anderen Ausführungsformen wird bei den Schritten der 42A und 42B die dielektrische Trennwand 150 freigelegt, um die Dummy-Gate-Struktur in zwei Dummy-Gate-Teilstrukturen zu unterteilen, und bei den Schritten der 43A bis 45B werden die zwei Dummy-Gate-Teilstrukturen jeweils durch eine Metall-Gate-Struktur ersetzt.
  • Wie vorstehend dargelegt worden ist, wird die Trennwand 150 hergestellt, bevor die Dummy-Gate-Struktur und die Metall-Gate-Struktur hergestellt werden. Dadurch kann die Breite der Trennwand 150 exakter begrenzt werden, und die Endgröße der Metall-Gate-Elektrode und der Finnenstruktur kann vergrößert werden.
  • Es dürfte klar sein, dass die Struktur weiteren CMOS-Prozessen unterzogen wird, um verschiedene Strukturelemente herzustellen, wie etwa Verbindungsdurchkontaktierungen, Verbindungsmetallschichten, Passivierungsschichten usw.
  • Die verschiedenen Ausführungsformen oder Beispiele, die hier beschrieben werden, bieten mehrere Vorzüge gegenüber dem Stand der Technik. Durch Verwenden der vorstehend beschriebenen dielektrischen Trennwand kann gewährleistet werden, dass eine Endkappe (ein Zwischenraum zwischen der dielektrischen Trennwand und der nächstgelegenen Finne) einen entsprechenden Umfang (Abmessung) hat, und ein Finnenabstand kann verringert werden.
  • Es dürfte klar sein, dass hier nicht unbedingt alle Vorzüge erörtert worden sind, kein spezieller Vorzug für alle Ausführungsformen oder Beispiele erforderlich ist und weitere Ausführungsformen oder Beispiele andere Vorzüge bieten können.

Claims (18)

  1. Verfahren zur Herstellung einer Halbleitervorrichtung mit den folgenden Schritten: Herstellen einer Trennwand (50), die aus einem dielektrischen Material besteht, zwischen zwei Finnenstrukturen; Herstellen einer Dummy-Gate-Struktur (65, 70) über der Trennwand (50) und den zwei Finnenstrukturen; Herstellen einer Zwischenschichtdielektrikum-Schicht, ILD-Schicht, (84) über der Dummy-Gate-Struktur (65, 70); Entfernen eines oberen Teils der ILD-Schicht (84), sodass die Dummy-Gate-Struktur (65, 70) freigelegt wird; Ersetzen der Dummy-Gate-Struktur (65, 70) durch eine Metall-Gate-Struktur (90); und Durchführen einer Planarisierung, um die Trennwand (50) freizulegen, wodurch die Metall-Gate-Struktur (90) in eine erste Gate-Struktur und eine zweite Gate-Struktur unterteilt wird, wobei die erste Gate-Struktur und die zweite Gate-Struktur durch die Trennwand (50) getrennt werden.
  2. Verfahren nach Anspruch 1, wobei die Trennwand (50) eine oder mehrere Schichten aus SiCN, Zirconiumoxid, Aluminiumoxid und Hafniumoxid aufweist.
  3. Verfahren nach Anspruch 1 oder 2, wobei die Dummy-Gate-Struktur (65, 70) eine Dummy-Gate-Elektrode aus Polysilizium umfasst.
  4. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin Folgendes umfasst: Herstellen der zwei Finnenstrukturen; und Herstellen einer isolierenden Trennschicht (30), so dass obere Teile der zwei Finnenstrukturen aus der isolierenden Trennschicht (30) herausragen, wobei ein unterer Teil der Trennwand (50) in der isolierenden Trennschicht (30) eingebettet ist.
  5. Verfahren nach Anspruch 4, wobei die Trennwand (50) auf einer mittleren Finnenstruktur, die sich zwischen den zwei Finnenstrukturen befindet und eine kleinere Höhe als die zwei Finnenstrukturen hat, angeordnet ist.
  6. Verfahren nach einem der Ansprüche 1 bis 3, das weiterhin Folgendes umfasst: Herstellen der zwei Finnenstrukturen; und Herstellen einer isolierenden Trennschicht (30), so dass obere Teile der zwei Finnenstrukturen aus der isolierenden Trennschicht (30) herausragen, wobei sich ein unterer Teil der Trennwand (50) auf oder über einer Oberseite der isolierenden Trennschicht (30) befindet.
  7. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin das Herstellen von Seitenwand-Abstandshaltern auf entgegengesetzten Seiten der Dummy-Gate-Struktur (65, 70) umfasst, wobei nach dem Herstellen der ersten und der zweiten Gate-Struktur die Seitenwand-Abstandshalter auf der ersten Gate-Struktur durch die Trennwand (50) von den Seitenwand-Abstandshaltern auf der zweiten Gate-Struktur getrennt sind.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste und die zweite Gate-Struktur jeweils eine dielektrische Gate-Schicht und eine Gate-Elektrodenschicht umfassen, und die dielektrische Gate-Schicht auf Seitenwänden der Trennwand (50) hergestellt wird.
  9. Verfahren zur Herstellung einer Halbleitervorrichtung mit den folgenden Schritten: Herstellen einer ersten, einer zweiten und einer dritten Finnenstruktur, wobei die zweite Finnenstruktur zwischen der ersten und der dritten Finnenstruktur angeordnet wird und die erste bis dritte Finnenstruktur jeweils aus einem Halbleitermaterial bestehen und eine isolierende Verkappungsschicht aufweisen; Herstellen einer isolierenden Trennschicht (30), so dass die erste bis dritte Finnenstruktur in der isolierenden Trennschicht (30) eingebettet sind und die isolierende Verkappungsschicht freiliegt; Herstellen einer ersten Maskenstruktur über der isolierenden Trennschicht (30), wobei die erste Maskenstruktur eine erste Öffnung über der zweiten Finnenstruktur hat; Aussparen der zweiten Finnenstruktur durch eine Ätzung unter Verwendung der ersten Maskenstruktur als einer Ätzmaske; Herstellen einer dielektrischen Trennwand (50) auf der ausgesparten zweiten Finnenstruktur; Aussparen der isolierenden Trennschicht (30), so dass obere Teile der ersten und der dritten Finnenstruktur und ein oberer Teil der dielektrischen Trennwand (50) freigelegt werden; Herstellen einer ersten Dummy-Gate-Struktur (65, 70) über der freigelegten ersten und dritten Finnenstruktur und der freigelegten dielektrischen Trennwand (50); Herstellen einer Zwischenschichtdielektrikum-Schicht, ILD-Schicht, (84) über der ersten Dummy-Gate-Struktur (65, 70); Entfernen eines oberen Teils der ILD-Schicht (84), sodass die erste Dummy-Gate-Struktur (65, 70) freigelegt wird; Ersetzen der ersten Gate-Struktur (65, 70) durch eine Metall-Gate-Struktur (90); und Durchführen einer Planarisierung, um die dielektrische Trennwand (50) freizulegen, sodass die Metall-Gate-Struktur (90) in eine erste Gate-Struktur und eine zweite Gate-Struktur unterteilt wird, wobei die erste Gate-Struktur und die zweite Gate-Struktur durch die dielektrische Trennwand (50) getrennt werden.
  10. Verfahren nach Anspruch 9, wobei die dielektrische Trennwand (50) eine oder mehrere Schichten aus SiCN, Zirconiumoxid, Aluminiumoxid und Hafniumoxid aufweist.
  11. Verfahren nach Anspruch 9 oder 10, wobei die erste Maskenstruktur eine amorphe Siliziumschicht aufweist.
  12. Verfahren nach Anspruch 11, wobei die erste Maskenstruktur weiterhin eine Siliziumnitridschicht unter der amorphen Siliziumschicht aufweist.
  13. Verfahren nach einem der Ansprüche 9 bis 12, das zwischen dem Herstellen der ersten Dummy-Gate-Struktur (65, 70) und dem Herstellen der ILD-Schicht (84) weiterhin Folgendes umfasst: Herstellen von Seitenwand-Abstandshaltern auf entgegengesetzten Seiten der ersten Finnenstruktur, der dritten Finnenstruktur und der dielektrischen Trennwand (50); Entfernen von Teilen der Seitenwand-Abstandshalter, die auf der ersten und der dritten Finnenstruktur hergestellt sind, sodass Source-/Drain(S/D)-Bereiche der ersten und der dritten Finnenstruktur freigelegt werden; und Herstellen von epitaxialen S/D-Schichten auf den freigelegten S/D-Bereichen.
  14. Verfahren nach Anspruch 13, wobei beim Entfernen der Teile der Seitenwand-Abstandshalter die dielektrische Trennwand (50) teilweise ausgespart wird.
  15. Halbleitervorrichtung mit: einer ersten Gate-Elektrode, die über einer isolierenden Trennschicht (30) angeordnet ist, die auf einem Substrat (10) hergestellt ist; einer zweiten Gate-Elektrode, die über der isolierenden Trennschicht (30) angeordnet ist, wobei die erste und die zweite Gate-Elektrode in einer ersten Richtung verlaufen und entlang der ersten Richtung ausgerichtet sind; und einer dielektrischen Trennwand (50), die über die isolierende Trennschicht (30) übersteht und zwischen der ersten Gate-Elektrode und der zweiten Gate-Elektrode angeordnet ist und diese voneinander trennt, wobei die dielektrische Trennwand (50) aus einem anderen dielektrischen Material als die isolierende Trennschicht (30) besteht, wobei die Halbleitervorrichtung weiterhin Folgendes aufweist: eine erste Finnenstruktur, die aus der isolierenden Trennschicht (30) herausragt; und eine zweite Finnenstruktur, die aus der isolierenden Trennschicht (30) herausragt, wobei die erste Gate-Elektrode über der ersten Finnenstruktur angeordnet ist, die zweite Gate-Elektrode über der zweiten Finnenstruktur angeordnet ist, ein erster Abstand zwischen der ersten Finnenstruktur und der dielektrischen Trennwand (50) gleich einem Finnen-Basisabstand ist oder ein Vielfaches des Finnen-Basisabstands beträgt, und ein zweiter Abstand zwischen der zweiten Finnenstruktur und der dielektrischen Trennwand (50) gleich dem Finnen-Basisabstand ist oder ein Vielfaches des Finnen-Basisabstands beträgt, wobei die Halbleitervorrichtung weiterhin eine dritte Finnenstruktur aufweist, die in der isolierenden Trennschicht (30) eingebettet ist und zwischen der ersten und der zweiten Finnenstruktur angeordnet ist, wobei die dielektrische Trennwand (50) auf der dritten Finnenstruktur angeordnet ist.
  16. Halbleitervorrichtung nach Anspruch 15, wobei ein Mitte-Mitte-Abstand zwischen der dielektrischen Trennwand (50) und der ersten Finnenstruktur im Wesentlichen gleich einem Mitte-Mitte-Abstand zwischen der dielektrischen Trennwand (50) und der zweiten Finnenstruktur ist.
  17. Halbleitervorrichtung nach Anspruch 15, wobei der erste Abstand von dem zweiten Abstand verschieden ist.
  18. Halbleitervorrichtung nach einem der Ansprüche 15 bis 17, wobei die dielektrische Trennwand (50) eine oder mehrere Schichten aus SiCN, Zirconiumoxid, Aluminiumoxid und Hafniumoxid aufweist.
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