DE102017121297B4 - Halbleitervorrichtung und Herstellungsverfahren dafür - Google Patents

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    • H01L29/772—Field effect transistors
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    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
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Abstract

Verfahren zur Herstellung einer Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst:Ausbilden einer ILD-Schicht (70) über einer darunterliegenden Struktur, wobei die darunterliegende Struktur Folgendes enthält:eine Gate-Struktur (40), die über einer Kanalregion (14) einer Finnenstruktur (10) angeordnet ist; undeine erste epitaktische Source/Drain-Schicht (20, 20N, 20P), die in einer Source/Drain-Region der Finnenstruktur (10) angeordnet ist;Ausbilden einer ersten Öffnung (102) über der ersten epitaktischen Source/Drain-Schicht (20, 20N, 20P) durch Ätzen eines Teils der ILD-Schicht (70) und eines oberen Abschnitts der ersten epitaktischen Source/Drain-Schicht (20, 20N, 20P), wobei eine Breite der ersten epitaktischen Source/Drain-Schicht (20, 20N, 20P) mit der Höhe veränderlich ist und das Ätzen auf einer Ebene endet, auf der die erste epitaktische Source/Drain-Schicht (20, 20N, 20P) ihre größte Breite hat, so dass eine geätzte Oberseite der ersten Source/Drain-Schicht diese größte Breite hat;Ausbilden einer zweiten epitaktischen Source/Drain-Schicht (50, 50N, 50P) über der geätzten ersten epitaktischen Source/Drain-Schicht (20, 20N, 20P); undBilden eines leitfähigen Materials (60) über der zweiten epitaktischen Source/Drain-Schicht (20, 20N, 20P).

Description

  • TECHNISCHES GEBIET
  • Die Offenbarung betrifft ein Verfahren zur Herstellung einer Halbleitervorrichtung, und betrifft insbesondere eine Struktur und ein Herstellungsverfahren für eine Halbleitervorrichtung, die einen verringerten Source/Drain (S/D)-Kontaktwiderstand aufweist.
  • HINTERGRUND
  • In dem Maße, wie die Halbleiterindustrie im Bemühen um eine höhere Bauelementdichte, höhere Leistung und geringere Kosten in den Bereich der Nanometertechnologieprozessknoten vorgedrungen ist, haben die Herausforderungen im Zusammenhang mit den Herstellungs- und Designproblemen zur Entwicklung dreidimensionaler Designs, wie zum Beispiel eines Mehrgatter-Feldeffekttransistors (FET), einschließlich eines Finnen-FET (FinFET), geführt. In einem FinFET befindet sich eine Steuerelektrode (Gate-Elektrode) neben drei Seitenflächen einer Kanalregion mit einer Gate-Dielektrikumschicht dazwischen. In dem Maße, wie die Größe des FinFET abnimmt, wird die Elektrodenkontaktfläche auf dem S/D kleiner, wodurch der Kontaktwiderstand zunimmt. In dem Maße, wie die Transistorabmessungen kontinuierlich kleiner werden, sind weitere Verbesserungen des FinFET erforderlich. US 2016 / 0 163 850 A1 , US 2016 / 0 020 301 A1 und US 2016 / 0 336 323 A1 lehren Verfahren zum Bilden von Source/Drain-Kontaktierungen mit epitaktischen Schichten.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es wird darauf hingewiesen, dass gemäß der gängigen Praxis in der Industrie verschiedene Strukturelemente nicht maßstabsgetreu gezeichnet sind und allein für Veranschaulichungszwecke verwendet werden. Die Abmessungen der verschiedenen Strukturelemente können im Interesse der Übersichtlichkeit der Beschreibung nach Bedarf vergrößert oder verkleinert werden.
    • 1A zeigt eine Querschnittsansicht einer Halbleitervorrichtung, 1B ist eine weitere Querschnittsansicht der Halbleitervorrichtung, 1C ist eine Grundrissansicht der Halbleitervorrichtung, und 1D ist eine weitere Grundrissansicht der Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 1E ist eine Querschnittsansicht einer Gate-Struktur der Halbleitervorrichtung, und 1F ist eine perspektivische Ansicht der Halbleitervorrichtung.
    • 2A zeigt eine Querschnittsansicht einer Halbleitervorrichtung, und 2B ist eine weitere Querschnittsansicht der Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Erfindung.
    • 3 zeigt eine der verschiedenen Stufen einer sequenziellen Fertigungsoperation für eine Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 4A, 4B und 4C zeigen jeweils eine der verschiedenen Stufen einer sequenziellen Fertigungsoperation für eine Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 5 zeigt eine der verschiedenen Stufen einer sequenziellen Fertigungsoperation für eine Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 6 zeigt eine der verschiedenen Stufen einer sequenziellen Fertigungsoperation für eine Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 7A und 7B zeigen eine der verschiedenen Stufen einer sequenziellen Fertigungsoperation für eine Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 8A und 8B zeigen eine der verschiedenen Stufen einer sequenziellen Fertigungsoperation für eine Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 9A und 9B zeigen eine der verschiedenen Stufen einer sequenziellen Fertigungsoperation für eine Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 10A und 10B zeigen eine der verschiedenen Stufen einer sequenziellen Fertigungsoperation für eine Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 11A und 11B zeigen eine der verschiedenen Stufen einer sequenziellen Fertigungsoperation für eine Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 12A und 12B zeigen eine der verschiedenen Stufen einer sequenziellen Fertigungsoperation für eine Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 13A und 13B zeigen eine der verschiedenen Stufen einer sequenziellen Fertigungsoperation für eine Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 14A und 14B zeigen eine der verschiedenen Stufen einer sequenziellen Fertigungsoperation für eine Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 15A und 15B zeigen eine der verschiedenen Stufen einer sequenziellen Fertigungsoperation für eine Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 16A und 16B zeigen eine der verschiedenen Stufen einer sequenziellen Fertigungsoperation für eine Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 17A und 17B zeigen eine der verschiedenen Stufen einer sequenziellen Fertigungsoperation für eine Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 18A und 18B zeigen eine der verschiedenen Stufen einer sequenziellen Fertigungsoperation für eine Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 19A und 19B zeigen eine der verschiedenen Stufen einer sequenziellen Fertigungsoperation für eine Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 20A zeigt eine Querschnittsansicht einer Halbleitervorrichtung, und 20B ist eine weitere Querschnittsansicht der Halbleitervorrichtung gemäß Vergleichsbeispielen der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereitstellt. Konkrete Ausführungsformen oder Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Zum Beispiel sind die Abmessungen von Elementen nicht auf den offenbarten Bereich oder die offenbarten Werte beschränkt, sondern können von den Prozessbedingungen und/oder den gewünschten Eigenschaften der Vorrichtung abhängen. Darüber hinaus kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Merkmale in direktem Kontakt ausgebildet werden, und können auch Ausführungsformen umfassen, bei denen weitere Merkmale zwischen den ersten und zweiten Merkmalen ausgebildet sein können, so dass die ersten und zweiten Merkmale möglicherweise nicht in direktem Kontakt stehen. Verschiedene Merkmale können aus Gründen der Einfachheit und Klarheit beliebig in verschiedenen Maßstäben gezeichnet sein.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text verwendet werden, um die Beschreibung zu vereinfachen, um die Beziehung eines Elements oder Strukturelements zu einem oder mehreren anderen Elementen oder Strukturelementen zu beschreiben, wie in den Figuren veranschaulicht. Die räumlich relativen Begriffe sollen neben der in den Figuren gezeigten Ausrichtung noch weitere Ausrichtungen der Vorrichtung während des Gebrauchs oder Betriebes umfassen. Die Vorrichtung kann auch anders ausgerichtet (90 Grad gedreht oder anders ausgerichtet) sein, und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden. Außerdem kann der Begriff „hergestellt aus“ entweder „umfasst“ oder „besteht aus“ bedeuten.
  • Weil der Gate-zu-Gate-Raum (<10 nm) immer kleiner wird, wird der Kontaktwiderstand zwischen Source/Drain-Kontakten und epitaktischen Source/Drain (S/D)-Schichten jenseits des 5-nm-Knotens zu einem Problem. Allgemein wird die epitaktische S/D-Schicht ausgebildet, bevor eine Metall-Gate-Struktur, die eine dielektrische Schicht mit hohem κ-Wert enthält, ausgebildet wird, eine Zwischenschichtdielektrikum (ILD)-Schicht wird über der epitaktischen S/D-Schicht und der Metall-Gate-Struktur ausgebildet, eine Kontaktöffnung wird über der epitaktischen S/D-Schicht ausgebildet, und dann wird der Source/Drain-Kontakt auf der epitaktischen S/D-Schicht ausgebildet. In einem solchen Prozess kann ein Abschnitt der epitaktischen S/D-Schicht während des anschließenden Ätzens zum Bilden der Kontaktöffnung verloren gehen oder geätzt werden, was ein knapp bemessenes Prozessfenster und einen höheren Kontaktwiderstand zur Folge hat. Wenn des Weiteren eine Vergrößerung des Volumens der epitaktischen S/D-Schicht versucht wird, um den anschließenden Verlust auszugleichen, so kann ein knapper Finnenmittenabstand die Volumenvergrößerung verhindern. Die Erfindung sieht zur Verbesserung ein Verfahren nach Anspruch 1, ein Verfahren nach Anspruch 11 sowie eine Halbleitervorrichtung nach Anspruch 20 vor. Weiterbildungen ergeben sich aus den Unteransprüchen.
  • Gemäß Ausführungsformen der vorliegenden Offenbarung wird eine zusätzliche epitaktische Schicht ausgebildet, nachdem die Kontaktöffnung ausgebildet wurde, um die Kontaktanschlussfläche zu vergrößern und den Kontaktwiderstand zu reduzieren, weshalb ein weiteres Ausbilden einer großvolumigen epitaktischen S/D-Schicht nicht erforderlich ist.
  • 1A zeigt eine Querschnittsansicht in der X-Richtung einer Halbleitervorrichtung entsprechend der Linie X1-X1 der 1C und 1D, und 1B ist eine Querschnittsansicht entlang der Y-Richtung entsprechend der Linie Y1-Y1 der 1C und 1D. 1C ist eine Grundrissansicht der Halbleitervorrichtung, die eine Source/Drain (S/D)-Epitaxialschicht zeigt, und 1D ist eine Grundrissansicht der Halbleitervorrichtung, die eine S/D-Kontaktschicht zeigt.
  • In den vorliegenden Ausführungsformen wird ein Finnen-Feldeffekttransistor (FinFET) verwendet, der durch eine Gate-Ersatz-Technologie hergestellt wird. Jedoch können die folgenden Fertigungsoperationen auch auf andere FET angewendet werden, wie zum Beispiel einen Gate-all-around-FET oder eine Gate-first-Technologie.
  • Wie in den 1A und 1B gezeigt, werden Finnenstrukturen 10 über einem Substrat 5 angeordnet. Die Finnenstruktur 10 enthält eine Kanalregion 14 und eine Muldenregion 12. In der Muldenregion 12 wird eine Anti-Punch-Through-(APT)-Implantierung ausgeführt, weshalb die Muldenregion 12 eine andere Dotandenkonzentration und andere Eigenschaften als die Kanalregion 14 hat. Die Finnenstrukturen 10, die zum Beispiel aus Si bestehen, werden angeordnet und erstrecken sich in einigen Ausführungsformen in der X-Richtung, wie in den 1A, 1C und 1D gezeigt. In anderen Ausführungsformen bestehen die Finnenstrukturen 10 aus SiGe, SiC, Ge oder einem Gruppe-III-V-Halbleiter. Metall-Gate-Strukturen 40 erstrecken sich in der Y-Richtung, und untere epitaktischen Source/Drain (S/D)-Schichten 20 werden zwischen den benachbarten Metall-Gates 40 angeordnet. In 1C und 1D wird eine einzelne Metall-Gate-Struktur über mehreren Finnenstrukturen 10 (zum Beispiel vier) angeordnet, und eine untere epitaktische S/D-Schicht 20 wird über zwei Finnenstrukturen 10 angeordnet, wodurch eine fusionierte epitaktische S/D-Schicht 20 entsteht. Jedoch sind die vorliegenden Ausführungsformen nicht auf diese Konfiguration beschränkt. Die Finnenstrukturen 10 werden über dem Substrat 5 angeordnet und stehen von einer Isolations-Isolierschicht 15 (zum Beispiel einer Flachgrabenisolation (STI)) hervor.
  • Die Metall-Gate-Struktur 40 enthält eine Gate-Dielektrikumschicht 42, eine metallische Gate-Elektrodenschicht 44 und Seitenwandabstandshalter 46, die an Seitenwänden der metallischen Gate-Elektrodenschicht 44 angeordnet sind. Die Filmdicke der Seitenwandabstandshalter 46 an der Unterseite der Seitenwandabstandshalter liegt in einigen Ausführungsformen in einem Bereich von etwa 3 nm bis etwa 15 nm und liegt in anderen Ausführungsformen in einem Bereich von etwa 4 nm bis etwa 10 nm. In bestimmten Ausführungsformen wird eine Gate-Kappisolierschicht über der Gate-Elektrodenschicht 44 angeordnet, und die Seitenwandabstandshalter 46 werden an den Seitenwänden der metallischen Gate-Elektrodenschicht 44 und an Seitenwänden der Gate-Kappisolierschicht angeordnet. Räume zwischen den Metall-Gate-Strukturen 40 werden mit einer ersten Zwischenschichtdielektrikum (ILD)-Schicht 70 gefüllt. Die ILD-Schicht 70 enthält eine oder mehrere Schichten aus Siliziumoxid, SiOC, SiOCN oder SiCN oder anderen Materialien mit niedrigem κ-Wert, oder poröse Materialien, oder irgendein anderes zweckmäßiges dielektrisches Material. Die ILD-Schicht 70 kann durch LPCVD (chemische Niederdruckaufdampfung), Plasma-CVD, fließfähige CVD oder andere zweckmäßige Filmbildungsverfahren gebildet werden.
  • In der vorliegenden Offenbarung werden eine Source und ein Drain gegeneinander austauschbar verwendet, und es gibt im Wesentlichen keinen strukturellen Unterschied. Der Begriff „ein Source/Drain“ (ein S/D) meint eine einzelne Source und einen einzelnen Drain oder beide.
  • Die Gate-Kappisolierschicht enthält eine oder mehrere Schichten aus isolierendem Material, wie zum Beispiel Siliziumnitrid-basiertes Material, einschließlich SiN, SiON, SiCN und SiOCN oder irgendein anderes zweckmäßiges dielektrisches Material. Die Seitenwandabstandshalter 46 bestehen aus einem anderen Material als die Kappisolierschicht und enthalten eine oder mehrere Schichten aus isolierendem Material, wie zum Beispiel ein Siliziumnitrid-basiertes Material, einschließlich SiN, SiON, SiCN und SiOCN oder irgend ein anderes zweckmäßiges dielektrisches Material. Verschiedene Elemente, die in den 1A-1D gezeigt sind, aber oben nicht beschrieben wurden, werden später noch beschrieben.
  • 1E ist eine vergrößerte Querschnittsansicht der Metall-Gate-Struktur 40. Die Metall-Gate-Struktur 40 enthält eine oder mehrere Schichten aus Metallmaterial, wie zum Beispiel Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlC, TiAlN, TaN, NiSi, CoSi oder sonstige zweckmäßige leitfähige Materialien. Eine Gate-Dielektrikumschicht 42 wird zwischen der Kanalregion der Finnenstruktur 10 und der Metall-Gate-Elektrodenschicht 44 angeordnet und enthält eine oder mehrere Schichten aus Metalloxiden, wie zum Beispiel ein Metalloxid mit hohem κ-Wert. Zu Beispielen von Metalloxiden, die für Dielektrika mit hohem κ-Wert verwendet werden, gehören Oxide von Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Es, Tm, Yb, Lu und/oder Gemische davon oder irgend ein anderes zweckmäßiges dielektrisches Material. In einigen Ausführungsformen wird eine Grenzflächenschicht aus SiO2 mit einer Dicke von 1-3 nm zwischen der Kanalregion 10 und der Gate-Dielektrikumschicht mit hohem κ-Wert42 gebildet.
  • In einigen Ausführungsformen werden eine oder mehrere Austrittsarbeits-Justierschichten 441 zwischen der Gate-Dielektrikumschicht 42 und dem Metallmaterial 442 angeordnet. Die Austrittsarbeits-Justierschicht 441 besteht aus einem leitfähigen Material, wie zum Beispiel einer einzelnen Schicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC, oder einer Mehrfachschicht aus zwei oder mehr dieser Materialien, oder irgend einem anderen zweckmäßigen leitfähigen Material. Für einen n-Kanal-FET werden eine oder mehrere Schichten aus TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi oder irgend einem anderen zweckmäßigen leitfähigen Material als die Austrittsarbeits-Justierschicht 441 verwendet, und für einen p-Kanal-FET werden eine oder mehrere Schichten aus TiAlC, Al, TiAl, TaN, TaAlC, TiN, Tische und Co oder irgend einem anderen zweckmäßigen leitfähigen Material als die Austrittsarbeits-Justierschicht 441 verwendet.
  • In einigen Ausführungsformen wird die untere epitaktische S/D-Schicht 20 in und über einer Aussparung (die durch die Grenzfläche zwischen der epitaktischen Schicht 20 und der Finnenstruktur 10 definiert wird) ausgebildet, die in der Source/Drain-Region der Finnenstruktur 10 angeordnet ist. Wie in 1B gezeigt, ist der untere Abschnitt der unteren epitaktischen S/D-Schicht 20 in die Isolations-Isolierschicht 15 eingebettet, und der übrige obere Abschnitt steht von der Isolations-Isolierschicht 15 hervor. Der untere Teil des vorstehenden Abschnitts hat Finnen-Seitenwandabstandshalter 22. In einigen Ausführungsformen bestehen die Finnen-Seitenwandabstandshalter 22 aus einem oder mehreren Schichten eines Siliziumnitrid-basierten Materials, wie zum Beispiel Siliziumnitrid und Siliziumoxynitrid, oder irgendeinem anderen zweckmäßigen isolierenden Material. Des Weiteren hat der obere Abschnitt der unteren epitaktischen S/D-Schicht 20 in einigen Ausführungsformen einen sich seitlich erstreckenden Abschnitt 21. In bestimmten Ausführungsformen wird der sich seitlich erstreckende Abschnitt mit dem der benachbarten unteren epitaktischen S/D-Schicht fusioniert.
  • Des Weiteren wird, wie in 1B gezeigt, eine Kontaktätzstoppschicht (CESL) 24 (in einem Vergleichsbeispiel) an Seitenflächen des oberen Abschnitts der unteren epitaktischen S/D-Schicht 20, an den Finnen-Seitenwandabstandshaltern 22 und an der Oberseite der Isolations-Isolierschicht 15 ausgebildet. In einigen Ausführungsformen besteht die CESL 24 aus einem anderen Material als die Kappisolierschicht und die Seitenwandabstandshalter 46 und enthält eine oder mehrere Schichten aus isolierendem Material, wie zum Beispiel einem Siliziumnitrid-basierten Material, einschließlich SiN, SiON, SiCN und SiOCN oder irgend ein anderes zweckmäßiges dielektrisches Material.
  • In den vorliegenden Ausführungsformen enthält die S/D-Struktur eines FinFET des Weiteren eine obere epitaktische S/D-Schicht 50, wie in den 1A und 1B gezeigt. Da die obere epitaktische S/D-Schicht 50 in einigen Ausführungsformen ausgebildet wird, nachdem eine Kontaktöffnung über der unteren epitaktischen S/D-Schicht 20 ausgebildet wurde, hat die obere epitaktische S/D-Schicht 50 einen seitlichen Abschnitt, der auf dem oberen Abschnitt der CESL 24 angeordnet wird, wie in 1B gezeigt. In einigen Ausführungsformen wird der seitliche Abschnitt der oberen epitaktischen S/D-Schicht auf der ILD-Schicht 70 zwischen zwei benachbarten Finnenstrukturen angeordnet.
  • In einigen Ausführungsformen wird eine Silicidschicht 55 über der oberen epitaktischen S/D-Schicht 50 ausgebildet. Die Silicidschicht 55 wird durch Reagieren eines Metallmaterials durch eine Erwärmungsoperation und ein Material der oberen epitaktischen S/D-Schicht 50 ausgebildet. In bestimmten Ausführungsformen enthält die Silicidschicht 55 eines oder mehrere von TiSi, NiSi, WSi, CoSi und MoSi. In anderen Ausführungsformen enthält die Silicidschicht 55 Ge oder besteht aus Germanid.
  • S/D-Kontakte 60 werden über den Silicidschichten 55 angeordnet, wie in den 1A und 1B gezeigt. Der S/D-Kontakt 60 enthält in einigen Ausführungsformen eine Klebeschicht 62 und eine Hauptmetallschicht 64. Die Klebeschicht 62 enthält in einigen Ausführungsformen Ti, TiN, Ta und/oder TaN. Die Hauptmetallschicht 64 enthält Co, Ni, Cu und/oder W. Die Klebeschicht 62 wird in einigen Ausführungsformen konformal in der Kontaktöffnung ausgebildet und steht in direktem Kontakt mit der Silicidschicht 55 und der oberen epitaktischen S/D-Schicht 50. In anderen Ausführungsformen steht die Klebeschicht 62 nur mit der Silicidschicht 55 in Kontakt. Des Weiteren wird in einigen Ausführungsformen eine Kontaktauskleidungsschicht 61, die zum Beispiel aus SiN, SiCN oder SiOCN besteht, ausgebildet, bevor der S/D-Kontakt 60 ausgebildet wird.
  • 1F zeigt eine perspektivische Ansicht einer FinFET-Struktur gemäß Ausführungsformen der vorliegenden Offenbarung. Die FinFET-Struktur kann durch die folgenden Operationen hergestellt werden.
  • Zuerst wird eine Finnenstruktur 310 über einem Substrat 300 hergestellt. Die Finnenstrukturen können durch beliebige zweckmäßige Verfahren strukturiert werden. Zum Beispiel können die Finnenstrukturen mittels eines oder mehrerer Fotolithografieprozesse strukturiert werden, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie- und selbstausrichtende Prozesse, wodurch Strukturen erzeugt werden können, die zum Beispiel Mittenabstände haben, die kleiner sind als die, die ansonsten durch einen einzelnen, direkten Fotolithografieprozess erhalten werden können. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und durch einen Fotolithografieprozess strukturiert. Abstandshalter werden entlang der strukturierten Opferschicht durch einen selbstausrichtenden Prozess ausgebildet. Die Opferschicht wird dann entfernt, und die übrig gebliebenen Abstandshalter können dann dafür verwendet werden, die Finnenstrukturen zu strukturieren.
  • Die Finnenstruktur enthält eine untere Region und eine obere Region als eine Kanalregion 315. Das Substrat ist zum Beispiel ein p-Typ-Siliziumsubstrat mit einer Störatomkonzentration im Bereich von etwa 1 × 1015 cm-3 bis etwa 1 × 1019 cm-3, und in anderen Ausführungsformen liegt die Störatomkonzentration im Bereich von etwa 1 × 1016 cm-3 bis etwa 1 × 1018 cm-3. In anderen Ausführungsformen ist das Substrat ein n-Typ-Siliziumsubstrat mit einer Störatomkonzentration im Bereich von etwa 1 × 1015 cm-3 bis etwa 1 × 1019 cm-3, und in anderen Ausführungsformen liegt die Störatomkonzentration im Bereich von etwa 1 × 1016 cm-3 bis etwa 1 × 1018 cm-3. Alternativ kann das Substrat einen anderen elementaren Halbleiter umfassen, wie zum Beispiel Germanium; einen Verbundhalbleiter, einschließlich Gruppe-IV-IV-Verbundhalbleiter, wie zum Beispiel SiC und SiGe, Gruppe-III-V-Verbundhalbleiter, wie zum Beispiel GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP, oder irgendein anderes zweckmäßiges Halbleitermaterial; oder Kombinationen davon. In einer Ausführungsform ist das Substrat eine Siliziumschicht eines SOI (Silizium-auf-Isolator)-Substrats.
  • Nach dem Ausbilden der Finnenstruktur 310 wird eine Isolations-Isolierschicht 320 über der Finnenstruktur 310 ausgebildet. Die Isolations-Isolierschicht 320 enthält eine oder mehrere Schichten aus isolierenden Materialien, wie zum Beispiel Siliziumoxid, Siliziumoxynitrid oder Siliziumnitrid, das durch LPCVD, Plasma-CVD oder fließfähige CVD gebildet wird. Die Isolations-Isolierschicht kann durch eine oder mehrere Schichten aus Aufschleuder-Glas (SOG), SiO, SiON, SiOCN und/oder Fluor-dotiertem Silikatglas (FSG) oder irgendeinem anderen zweckmäßigen dielektrischen Material gebildet werden.
  • Nach dem Ausbilden der Isolations-Isolierschicht 320 über der Finnenstruktur wird eine Planarisierungsoperation ausgeführt, um einen Teil der Isolations-Isolierschicht 320 zu entfernen. Die Planarisierungsoperation kann ein chemischmechanisches Polieren (CMP) und/oder einen Rückätzprozess enthalten. Dann wird die Isolations-Isolierschicht 320 weiter so entfernt (ausgespart), dass die obere Region der Finnenstruktur frei liegt.
  • Eine Dummy-Gate-Struktur wird über der frei gelegten Finnenstruktur ausgebildet. Die Dummy-Gate-Struktur enthält eine Dummy-Gate-Elektrodenschicht aus Polysilizium und eine Dummy-Gate-Dielektrikumschicht. Seitenwandabstandshalter 350, die eine oder mehrere Schichten aus isolierenden Materialien enthalten, werden ebenfalls an Seitenwänden der Dummy-Gate-Elektrodenschicht ausgebildet. Nachdem die Dummy-Gate-Struktur ausgebildet wurde, wird die Finnenstruktur 310, die nicht durch die Dummy-Gate-Struktur bedeckt wird, bis unter die Oberseite der Isolations-Isolierschicht 320 ausgespart. Dann wird eine Source/Drain-Region 360 über der ausgesparten Finnenstruktur mittels eines epitaktischen Wachstumsverfahrens ausgebildet. Die Source/Drain-Region kann ein Dehnungsmaterial enthalten, um eine mechanische Spannung auf die Kanalregion 315 auszuüben.
  • Dann wird die Zwischenschichtdielektrikum (ILD)-Schicht 370 über der Dummy-Gate-Struktur und der Source/Drain-Region ausgebildet. Die ILD-Schicht 370 enthält eine oder mehrere Schichten aus Siliziumoxid, SiOC, SiOCN oder SiCN oder anderen Materialien mit niedrigem κ-Wert oder porösen Materialien oder irgendeinem anderen zweckmäßigen dielektrischen Material. Nach einer Planarisierungsoperation wird die Dummy-Gate-Struktur entfernt, um einen Gate-Raum zu bilden. Dann wird in dem Gate-Raum eine Metall-Gate-Struktur 330 ausgebildet, die eine Metall-Gate-Elektrode und eine Gate-Dielektrikumschicht, wie zum Beispiel eine dielektrische Schicht mit hohem κ-Wert, enthält.
  • Des Weiteren wird in einigen Ausführungsformen eine Kappisolierschicht 340 über der Metall-Gate-Struktur 330 ausgebildet, um die FinFET-Struktur zu erhalten, die in 1F gezeigt ist.
  • In 1F sind Teile der Metall-Gate-Struktur 330, die Kappisolierschicht 340, Seitenwände 330 und das ILD 370 geschnitten, um die darunterliegende Struktur zu zeigen. In einigen Ausführungsformen werden die benachbarten Source/Drain-Epitaxieregionen 360 miteinander fusioniert, und eine Silicidschicht wird auf den fusionierten Source/Drain-Regionen ausgebildet.
  • Die Metall-Gate-Struktur 330, die Kappisolierschicht 340, Seitenwände 330, Source/Drain 360 und ILD 370 von 1F entsprechen im Wesentlichen jeweils der Gate-Dielektrikumschicht 42 und der Metall-Gate-Elektrode 44, den Kappisolierschichten, den Seitenwandabstandshaltern 46, den unteren epitaktischen Source/Drain-Schichten 20 und der Zwischenschichtdielektrikum (ILD)-Schicht 70 der 1A-1E.
  • 2A zeigt eine Querschnittsansicht einer Halbleitervorrichtung in der X-Richtung, und 2B ist eine Querschnittsansicht der Halbleitervorrichtung in der Y-Richtung gemäß anderen Ausführungsformen der vorliegenden Offenbarung. Material, Konfiguration, Abmessungen und/oder Prozesse, die die gleichen wie, oder ähnlich den, oben beschriebenen Ausführungsformen sind, die in den 1A-1F beschrieben wurden, können in den folgenden Ausführungsformen verwendet werden, und auf ihre detaillierte Erläuterung kann verzichtet werden.
  • In den 2A und 2B, wenn die Kontaktöffnung für den S/D-Kontakt 62, 64 ausgebildet wird, wird die untere epitaktische S/D-Schicht 20 tiefer geätzt als im Fall der 1A und 1B. In einem solchen Fall wird die obere epitaktische S/D-Schicht 50 auf relativ breiteren Bereichen der geätzten unteren epitaktischen S/D-Schicht 20 ausgebildet. In einigen Ausführungsformen wächst die obere epitaktische S/D-Schicht 50 seitlich und fusioniert mit der benachbarten oberen epitaktischen S/D-Schicht, wie in 2B gezeigt. Des Weiteren kann die Silicidschicht 55 ebenfalls als eine Silicidschicht ausgebildet werden. Ähnlich 1B hat die obere epitaktische S/D-Schicht 50 einen seitlichen Abschnitt, der auf dem oberen Abschnitt der CESL 24 angeordnet ist, wie in 2B gezeigt. Da die obere epitaktische S/D-Schicht 50 mit einem größeren Volumen oder einer größeren Fläche ausgebildet werden kann, ist es in dieser Ausführungsform möglich, den S/D-Kontaktwiderstand weiter zu reduzieren.
  • 3-19B zeigen verschiedene Stufen eines sequenziellen Halbleitervorrichtungs-Fertigungsprozesses gemäß einer Ausführungsform der vorliegenden Offenbarung. In den 7A-19B zeigen die „A“-Figuren (7A, 8A, ...) Querschnittsansichten eines n-Kanal-FinFET, und die „B“-Figuren (7B, 8B, ...) zeigen Querschnittsansichten eines p-Kanal-FinFET. Es versteht sich, dass zusätzliche Operationen vor, während und nach den durch die 3-19B gezeigten Prozessen ausgeführt werden können, und einige der unten beschriebenen Operationen können ersetzt oder weggelassen werden, um weitere Ausführungsformen des Verfahrens zu erhalten. Die Reihenfolge der Operationen oder Prozesse kann untereinander austauschbar sein. Material, Konfiguration, Abmessungen und/oder Prozesse, die die gleichen wie, oder ähnlich den, oben beschriebenen Ausführungsformen sind, die in den 1A-2B beschrieben wurden, können in den folgenden Ausführungsformen verwendet werden, und auf ihre detaillierte Erläuterung kann verzichtet werden.
  • Die Fertigungsoperationen der 3-6 sind im Wesentlichen sowohl einem n-Kanal (n-Typ)-FinFET als auch einem p-Kanal (p-Typ)-FinFET gemein.
  • Nachdem die Zwischenschichtdielektrikum (ILD)-Schicht 70 über der darunterliegenden Struktur ausgebildet wurde, die die Metall-Gate-Struktur (42, 44 und 46) und die untere epitaktische S/D-Schicht 20 enthält, wird eine erste Maskenschicht 100, die eine Öffnungsstruktur 101 hat, über der ILD-Schicht 70 ausgebildet, wie in 3 gezeigt. Die erste Maskenschicht 100 ist in einigen Ausführungsformen eine Photoresiststruktur, und ist in anderen Ausführungsformen eine Hartmaskenschicht, die Siliziumoxid, Siliziumnitrid oder irgendein anderes zweckmäßiges Material enthält.
  • Durch die Verwendung der ersten Maskenschicht 100 als eine Ätzmaske werden die ILD-Schicht 70, die Kontaktätzstoppschicht (CESL) 24 und die untere epitaktische S/D-Schicht 20 der Reihe nach geätzt, wodurch eine S/D-Kontaktöffnung 102 gebildet wird, wie in 4A gezeigt.
  • 4B und 4C zeigen die Querschnittsansichten, die eine der verschiedenen Stufen der sequenziellen Fertigungsoperation für eine Halbleitervorrichtung entlang der Y-Richtung mit verschiedenen Ätztiefen zeigen. In 4B ist die Höhe H1 eine ursprüngliche Höhe der unteren epitaktischen S/D-Schicht 20, bevor die Kontaktöffnung 102 ausgebildet wird, und H2 ist eine Höhe des Finnen-Seitenwandabstandshalters 22. Die Tiefen D1 und D2 sind Ätztiefen (-beträge) der unteren epitaktischen S/D-Schicht 20.
  • In einigen Ausführungsformen erfüllen die Ätztiefen D1 und D2 0 < D1, D2 < (H1-H2)/2. In 4B verbleibt ein Teil der ILD-Schicht 70 an einem V-förmigen Abschnitt zwischen zwei S/D-Strukturen, und in 4C verbleibt aufgrund des tieferen Ätzens keine ILD-Schicht zwischen zwei S/D-Strukturen. Oder anders ausgedrückt: Es wird kein V-förmiger Abschnitt durch die CESL 24 gebildet. Wenn, wie erfindungsgemäß vorgesehen, das Ätzen der unteren epitaktischen S/D-Schicht 20 auf der Ebene stoppt, auf der die untere epitaktische S/D-Schicht 20 die größte Breite in der Y-Richtung hat, so kann die geätzte Oberseite der unteren epitaktischen S/D-Schicht 20 die größte Fläche haben. Wenn der Finnenmittenabstand (Fin Pitch) FP in einem Bereich von etwa 10 nm bis etwa 40 nm liegt, so führt eine größere D1 oder D2 zu einem niedrigeren S/D-Kontaktwiderstand.
  • Nachdem die S/D-Kontaktöffnung 102 ausgebildet wurde, wird die erste Maskenschicht 100 entfernt, wie in 5 gezeigt.
  • Dann wird, wie in 6 gezeigt, eine erste Deckschicht 105 konformal in der Kontaktöffnung 102 und auf der Oberseite der ILD-Schicht 70 ausgebildet. Die erste Deckschicht 105 enthält eines oder mehrere von SiN, SiOC, SiOCN, SiCO oder jedes zweckmäßige dielektrische Material, und hat in einigen Ausführungsformen eine Dicke im Bereich von etwa 1 nm bis etwa 10 nm, und die Dicke kann in anderen Ausführungsformen im Bereich von etwa 2 nm bis etwa 8 nm liegen. Die erste Deckschicht 105 kann durch CVD oder ALD gebildet werden.
  • 7A und 7B zeigen eine der verschiedenen Stufen einer sequenziellen Fertigungsoperation für eine Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. 7A zeigt eine Querschnittsansicht für den n-Kanal-FinFET, und 7B zeigt eine Querschnittsansicht für den p-Kanal-FinFET. In einigen Ausführungsformen enthält der n-Kanal-FinFET eine untere epitaktische S/D-Schicht 20N, und der p-Kanal-FinFET enthält eine untere epitaktische S/D-Schicht 20P, die von der unteren epitaktischen S/D-Schicht 20N verschieden ist.
  • Eine zweite Maskenschicht 110 wird über der ersten Deckschicht 105 ausgebildet, und die erste Deckschicht 105 wird strukturiert, um eine Öffnung 112 zu bilden, indem die zweite Maskenschicht 110 als eine Ätzmaske für die p-Typ-Region verwendet wird, wie in 7B gezeigt, während die n-Typ-Region durch die zweite Maskenschicht 110 bedeckt wird, wie in 7A gezeigt. Die zweite Maskenschicht 110 ist in einigen Ausführungsformen eine Photoresiststruktur, und ist in anderen Ausführungsformen eine Hartmaskenschicht, die Siliziumoxid, Siliziumnitrid oder irgendein anderes zweckmäßiges Material enthält.
  • Nachdem die Öffnung 112 ausgebildet wurde, wird die zweite Maskenschicht 110 entfernt, wie in den 8A und 8B gezeigt.
  • Dann wird, wie in 9B gezeigt, eine obere epitaktische S/D-Schicht 50P für den p-Kanal-FinFET ausgebildet, während die in 9A gezeigte n-Typ-Region durch die erste Deckschicht 105 geschützt wird. Die obere epitaktische S/D-Schicht 50P kann durch Metall-organisches CVD (MOCVD), ALD und/oder Molekularstrahlepitaxie (MBE) gebildet werden.
  • Für den p-Kanal-FET enthält die obere epitaktische S/D-Schicht 50P in einigen Ausführungsformen SiB, SiGe, SiBGe oder GaAs. In anderen Ausführungsformen enthalten die untere epitaktische S/D-Schicht 20P und die obere epitaktische S/D-Schicht 50P Ge, und eine Konzentration von Ge in der oberen epitaktischen S/D-Schicht 50P ist in einigen Ausführungsformen höher als eine Konzentration von Ge in der unteren epitaktischen S/D-Schicht 20P. In bestimmten Ausführungsformen enthält die untere epitaktische S/D-Schicht 20P Si1-xGex, wobei 0,15 ≤ x ≤ 0,8 und die obere epitaktische S/D-Schicht 50P enthält Si1-yGey, wobei 0,2 ≤ y ≤ 1,0 und x < y. Des Weiteren enthält mindestens eine der unteren epitaktischen S/D-Schicht und der oberen epitaktischen S/D-Schicht außerdem B (Bor), und eine Konzentration von B liegt in einigen Ausführungsformen in einem Bereich von etwa 1,0×1020 cm-3 bis etwa 6,0×1021 cm-3 und liegt in anderen Ausführungsformen in einem Bereich von etwa 5,0×1020 cm-3 bis etwa 1,0×1021 cm-3.
  • Dann wird die erste Deckschicht 105 durch zweckmäßige Ätz- und/oder Reinigungsoperationen entfernt, wie in den 10A und 10B gezeigt.
  • Danach wird eine zweite Deckschicht 115 konformal sowohl für die n-Kanalregion als auch für die p-Kanalregion in den Kontaktöffnungen und auf der Oberseite der ILD-Schicht 70 ausgebildet, wie in den 11A und 11B gezeigt. Die zweite Deckschicht 115 enthält eines oder mehrere von SiN, SiOC, SiOCN, SiCO oder jedes zweckmäßige dielektrische Material und hat in einigen Ausführungsformen eine Dicke im Bereich von etwa 1 nm bis etwa 10 nm, und die Dicke kann in anderen Ausführungsformen im Bereich von etwa 2 nm bis etwa 8 nm liegen. Die zweite Deckschicht 115 kann durch CVD oder ALD gebildet werden.
  • Eine dritte Maskenschicht 120 wird über der zweiten Deckschicht 115 ausgebildet, und die zweite Deckschicht 115 wird strukturiert, um eine Öffnung 122 zu bilden, indem die dritte Maskenschicht 120 als eine Ätzmaske für die n-Typ Region verwendet wird, wie in 12A gezeigt, während die p-Typ-Region durch die dritte Maskenschicht 120 bedeckt wird, wie in 12B gezeigt. Die dritte Maskenschicht 120 ist in einigen Ausführungsformen eine Photoresiststruktur und ist in anderen Ausführungsformen eine Hartmaskenschicht, die Siliziumoxid, Siliziumnitrid oder irgendein anderes zweckmäßiges Material enthält.
  • Nachdem die Öffnung 122 ausgebildet wurde, wird die dritte Maskenschicht 120 entfernt, wie in den 13A und 13B gezeigt.
  • Dann wird, wie in 14A gezeigt, eine obere epitaktische S/D-Schicht 50N für den n-Kanal-FinFET ausgebildet, während die p-Typ-Region durch die zweite Deckschicht 115 geschützt wird, wie in 14B gezeigt. Die obere epitaktische S/D-Schicht 50N kann durch Metall-organisches CVD (MOCVD), ALD und/oder Molekularstrahlepitaxie (MBE) gebildet werden.
  • Für den n-Kanal-FET enthält die obere epitaktische S/D-Schicht 50N in einigen Ausführungsformen SiP, InP, SiCP, SiC oder GaInP. In einigen Ausführungsformen enthält die untere epitaktische S/D-Schicht 20N ebenfalls SiP, InP, SiCP, SiC oder GaInP, kann aber auch eine andere Zusammensetzung haben als die obere epitaktische S/D-Schicht 50N. „Andere Zusammensetzung“ meint zum Beispiel ein anderes Material, ein anderes elementares Zusammensetzungsverhältnis, eine andere Dotandenkonzentration und dergleichen. In einigen Ausführungsformen ist die untere epitaktische S/D-Schicht 20N Si. In bestimmten Ausführungsformen enthalten die untere epitaktische S/D-Schicht 20N und die obere epitaktische S/D-Schicht 50N P (Phosphor), und eine Konzentration von P in der oberen epitaktischen S/D-Schicht ist höher als eine Konzentration von P in der unteren epitaktischen S/D-Schicht 20N. Wenn die obere epitaktische S/D-Schicht P enthält, so liegt des Weiteren eine Konzentration von P in einigen Ausführungsformen in einem Bereich von etwa 1,0×1020 cm-3 bis etwa 6,0×1021 cm-3 und liegt in anderen Ausführungsformen in einem Bereich von etwa 5,0×1020 cm-3 bis etwa 1,0×1021 cm-3.
  • Dann wird die zweite Deckschicht 115 durch zweckmäßige Ätz- und/oder Reinigungsoperationen entfernt, wie in den 15A und 15B gezeigt.
  • Des Weiteren wird, wie in den 16A und 16B gezeigt, eine Kontaktauskleidungsschicht 61 über den oberen epitaktischen S/D-Schichten 50P, 50N in den Öffnungen und über der Oberseite der ILD-Schicht 70 ausgebildet. Die Kontaktauskleidungsschicht 61 kann durch CVD oder ALD gebildet werden. Die Kontaktauskleidungsschicht 61 enthält eines oder mehrere von SiN, SiOC, SiOCN, SiCO oder jedes zweckmäßige dielektrische Material und hat in einigen Ausführungsformen eine Dicke im Bereich von etwa 1 nm bis etwa 10 nm, und die Dicke kann in anderen Ausführungsformen im Bereich von etwa 2 nm bis etwa 8 nm liegen.
  • Mittels einer Strukturierungsoperation wird die über den oberen epitaktischen S/D-Schichten 50P, 50N ausgebildete Kontaktauskleidung 61 entfernt, wie in den 17A und 17B gezeigt. In einigen Ausführungsformen wird eine präamorphe Implantierung 130 auf den freilegten oberen epitaktischen S/D-Schichten 50P, 50N ausgeführt. In einigen Ausführungsformen wird Germanium (Ge) implantiert, um den oberen Abschnitt der oberen epitaktischen S/D-Schichten 50P, 50N amorph zu machen.
  • Dann wird eine Metallschicht zur Silicidbildung (zum Beispiel W, Ni, Co, Ti und/oder Mo) abgeschieden. Die Metallschicht kann durch CVD, PVD oder ALD oder irgendein anderes zweckmäßiges Filmbildungsverfahren gebildet werden. Nachdem die Metallschicht ausgebildet wurde, wird eine thermische Operation, wie zum Beispiel eine schnelle thermische Ausheiloperation, bei etwa 450°C bis etwa 1000°C ausgeführt, um Silicidschichten 55N und 55P aus den Komponenten der oberen epitaktischen S/D-Schichten 50N, 50P (zum Beispiel Si) und dem Metall (zum Beispiel W, Ni, Co, Ti und/oder Mo) der Metallschicht zu bilden, wie in den 18A und 18B gezeigt. In einigen Ausführungsformen wird die thermische Operation nicht ausgeführt, weil die Silicidschicht während der Bildung der Metallschicht ausgebildet werden kann.
  • Nachdem die Silicidschichten 55N, 55P ausgebildet wurden, wird eine leitfähige Materialschicht 60 ausgebildet, um die Kontaktöffnung zu füllen. In einigen Ausführungsformen enthält die leitfähige Materialschicht 60 eine Überzugsschicht aus einer Klebstoff (Leim)-Schicht 62 und einer Körpermetallschicht 64, wie in den 1A und 1B gezeigt. Die Klebeschicht 62 enthält eine oder mehrere Schichten aus leitfähigen Materialien. In einigen Ausführungsformen enthält die Klebeschicht 62 eine TiN-Schicht, die auf einer Ti-Schicht ausgebildet wird. Es kann jedes andere zweckmäßige leitfähige Material verwendet werden. Die Dicke einer jeden der TiN-Schicht und der Ti-Schicht liegt in einigen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 5 nm, und die Dicke kann in anderen Ausführungsformen im Bereich von etwa 2 nm bis etwa 3 nm liegen. Die Klebeschicht 62 kann durch CVD, PVD, ALD, Elektroplattieren oder eine Kombination davon oder andere zweckmäßige Filmbildungsverfahren gebildet werden. Die Klebeschicht 62 wird dafür verwendet zu verhindern, dass sich die Körpermetallschicht ablöst. In einigen Ausführungsformen wird keine Klebeschicht verwendet, und die Körpermetallschicht wird direkt in den Kontaktöffnungen ausgebildet. In solchen Fällen steht die Körpermetallschicht 64 in direktem Kontakt mit den Silicidschichten 55N, 55P.
  • In einigen Ausführungsformen kann die Ti-Schicht der Klebeschicht als die Metallschicht zum Ausbilden einer Silicidschicht verwendet werden.
  • Die Körpermetallschicht 64 ist in einigen Ausführungsformen eines von Co, W, Mo und Cu oder jedes andere zweckmäßige leitfähige Material. In einer Ausführungsform wird Co als die Körpermetallschicht verwendet. Die Körpermetallschicht kann durch CVD, PVD, ALD, Elektroplattieren oder eine Kombination davon oder andere zweckmäßige Filmbildungsverfahren gebildet werden. Nachdem die leitfähige Materialschicht 60 ausgebildet wurde, wird eine Planarisierungsoperation, wie zum Beispiel eine chemischmechanische Polier (CMP)- oder Rückätzoperation, ausgeführt, um die überschüssigen Materialien zu entfernen, wodurch ein S/D-Kontakt 60 gebildet wird, wie in den 19A und 19B gezeigt.
  • Es versteht sich, dass die in den 19A und 19B gezeigte Vorrichtung weitere CMOS-Prozesse durchläuft, um verschiedene Strukturelemente zu bilden, wie zum Beispiel Interconnect-Metallschichten, dielektrische Schichten, Passivierungsschichten usw.
  • 20A zeigt eine Querschnittsansicht einer Halbleitervorrichtung, und 20B ist eine weitere Querschnittsansicht der Halbleitervorrichtung gemäß einem Vergleichsbeispiel der vorliegenden Offenbarung. Material, Konfiguration, Abmessungen und/oder Prozesse, die die gleichen wie, oder ähnlich den, oben beschriebenen Ausführungsformen sind, die in den 1A-19B beschrieben wurden, können in den folgenden Beispielen verwendet werden, und auf ihre detaillierte Erläuterung kann verzichtet werden.
  • In dieser Ausführungsform besteht die Finnenstruktur 10', mindestens der obere Abschnitt der Finnenstruktur 10', aus SiGe. Die SiGe-Finnenstruktur 10' hat eine Kanalregion 14' und eine Muldenregion 12'. In der Muldenregion 12' wird eine Anti-Punch-Through-(APT)-Implantierung ausgeführt, und darum hat die Muldenregion 12' andere eine Dotandenkonzentration und andere Eigenschaften als die Kanalregion 14'.
  • Die Finnenstruktur 10' hat außerdem Source/Drain-Regionen, die nicht durch die Gate-Struktur bedeckt sind. In den S/D-Regionen wird eine zusätzliche Halbleiterschicht 145 konformal ausgebildet, um die S/D-Regionen der SiGe-Finnenstruktur 10' zu bedecken, wodurch eine schwach-dotierte Drain (LDD)-Struktur 145 gebildet. Außerdem wird in den S/D-Regionen eine Ionenimplantierungsoperation ausgeführt, und die S/D-Regionen enthalten stark-dotierte Regionen 140.
  • In der Ätzoperation zum Bilden einer S/D-Kontaktöffnung werden die oberen Abschnitte der S/D-Regionen nicht geätzt. Dementsprechend stehen die S/D-Regionen vom Boden der S/D-Kontaktöffnung hervor. Nachdem die S/D-Kontaktöffnung ausgebildet wurde, wird eine obere epitaktische S/D-Schicht 160 ausgebildet, und eine Silicidschicht 155 wird ausgebildet. In einigen Beispielen enthält die obere epitaktische S/D-Schicht 160 SiGe, das einen höheren Ge-Gehalt hat als die S/D-Finnenstruktur. In bestimmten Beispielen wird die obere epitaktische S/D-Schicht 160 vollständig zur Herstellung der Silicidschicht 155 aufgezehrt und ist in der endgültigen Struktur nicht vorhanden.
  • Die verschiedenen im vorliegenden Text beschriebenen Ausführungsformen oder Beispiele bieten eine Reihe von Vorteilen. Zum Beispiel kann durch das Bilden einer oberen epitaktischen S/D-Schicht, nachdem die S/D-Kontaktöffnung ausgebildet wurde, die Kontaktanschlussfläche vergrößert werden, wodurch der S/D-Kontaktwiderstand verringert wird. Des Weiteren ist es nicht erforderlich, zuerst eine großvolumige untere epitaktische S/D-Schicht zu bilden, wodurch ein Finnenmittenabstand reduziert werden kann.
  • Es versteht sich, dass im vorliegenden Text nicht unbedingt alle Vorteile besprochen wurden, dass kein bestimmter Vorteil für alle Ausführungsformen oder Beispiele erforderlich ist, und dass andere Ausführungsformen oder Beispiele andere Vorteile bieten können.
  • Gemäß einem Aspekt der vorliegenden Erfindung wird in einem Verfahren zur Herstellung einer Halbleitervorrichtung eine Zwischenschichtdielektrikum (ILD)-Schicht über einer darunterliegenden Struktur ausgebildet. Die darunterliegende Struktur enthält eine Gate-Struktur, die über einer Kanalregion einer Finnenstruktur angeordnet ist, und eine erste epitaktische Source/Drain-Schicht, die auf einer Source/Drain-Region der Finnenstruktur angeordnet ist. Eine Breite der ersten epitaktischen Source/Drain-Schicht ist mit der Höhe veränderlich. Eine erste Öffnung wird über der ersten epitaktischen Source/Drain-Schicht durch Ätzen eines Teils der ILD-Schicht und eines oberen Abschnitts der ersten epitaktischen Source/Drain-Schicht ausgebildet. Das Ätzen endet auf einer Ebene, auf der die erste epitaktische Source/Drain-Schicht ihre größte Breite hat, so dass eine geätzte Oberseite der ersten Source/Drain-Schicht diese größte Breite hat. Eine zweite epitaktische Source/Drain-Schicht wird über der geätzten ersten epitaktischen Source/Drain-Schicht ausgebildet. Ein leitfähiges Material wird über der zweiten epitaktischen Source/Drain-Schicht ausgebildet. In einer oder mehreren der oben beschriebenen oder folgenden Ausführungsformen enthält die darunterliegende Struktur des Weiteren eine Ätzstoppschicht, und beim Ausbilden der ersten Öffnung wird auch ein Teil der Ätzstoppschicht geätzt. In einer oder mehreren der oben beschriebenen oder folgenden Ausführungsformen wird nach dem Ausbilden der zweiten epitaktischen Source/Drain-Schicht eine Metallschicht über der zweiten epitaktischen Source/Drain-Schicht ausgebildet, und eine Silicidschicht wird durch Reagieren der Metallschicht und der zweiten epitaktischen Source/Drain-Schicht ausgebildet. Das leitfähige Material wird auf der Silicidschicht ausgebildet. In einer oder mehreren der oben beschriebenen oder folgenden Ausführungsformen wird vor dem Ausbilden der Metallschicht eine Implantierungsoperation auf der zweiten epitaktischen Source/Drain-Schicht ausgeführt. In einer oder mehreren der oben beschriebenen oder folgenden Ausführungsformen wird nach dem Ausbilden der ersten Öffnung eine Deckschicht in der ersten Öffnung und über der ILD-Schicht ausgebildet, und die Deckschicht wird strukturiert, wodurch eine zweite Öffnung in der Deckschicht gebildet wird. Die zweite epitaktische Source/Drain-Schicht wird in der zweiten Öffnung ausgebildet. In einer oder mehreren der oben beschriebenen oder folgenden Ausführungsformen hat die erste epitaktische Source/Drain-Schicht eine andere Zusammensetzung als die zweite epitaktische Source/Drain-Schicht. In einer oder mehreren der oben beschriebenen oder folgenden Ausführungsformen enthalten die erste epitaktische Source/Drain-Schicht und die zweite epitaktische Source/Drain-Schicht Ge, und eine Konzentration von Ge in der zweiten epitaktischen Source/Drain-Schicht ist höher als eine Konzentration von Ge in der ersten epitaktischen Source/Drain-Schicht. In einer oder mehreren der oben beschriebenen oder folgenden Ausführungsformen enthält mindestens eine der ersten epitaktischen Source/Drain-Schicht und der zweiten epitaktischen Source/Drain-Schicht des Weiteren B. In einer oder mehreren der oben beschriebenen oder folgenden Ausführungsformen enthält die zweite epitaktische Source/Drain-Schicht eines aus der Gruppe bestehend aus SiP, InP und GaInP. In einer oder mehreren der oben beschriebenen oder folgenden Ausführungsformen wird die erste epitaktische Source/Drain-Schicht in und über einer Aussparung ausgebildet, die in der Finnenstruktur angeordnet ist.
  • Gemäß einem weiteren Aspekt der Erfindung wird in einem Verfahren zur Herstellung einer Halbleitervorrichtung eine Zwischenschichtdielektrikum (ILD)-Schicht über einer darunterliegenden Struktur ausgebildet. Die darunterliegende Struktur enthält eine erste Gate-Struktur und eine erste epitaktische Source/Drain-Schicht für einen Finnen-Feldeffekttransistor (FinFET) von einem ersten Leitfähigkeitstyp und eine zweite Gate-Struktur und eine zweite epitaktische Source/Drain-Schicht für einen Finnen-Feldeffekttransistor (FinFET) von einem zweiten Leitfähigkeitstyp. Eine erste Öffnung wird über der ersten epitaktischen Source/Drain-Schicht durch Ätzen eines Teils der ILD-Schicht und eines oberen Abschnitts der ersten epitaktischen Source/Drain-Schicht ausgebildet, und eine zweite Öffnung wird über der zweiten epitaktischen Source/Drain-Schicht durch Ätzen eines Teils der ILD-Schicht und eines oberen Abschnitts der zweiten epitaktischen Source/Drain-Schicht ausgebildet. Eine Breite der ersten epitaktischen Source/Drain-Schicht ist mit der Höhe veränderlich, und das Ätzen endet auf einer Ebene, auf der die erste epitaktischen Source/Drain-Schicht ihre größte Breite hat, so dass eine geätzte Oberseite der ersten Source/Drain-Schicht diese größte Breite hat. Eine dritte epitaktische Source/Drain-Schicht wird über der geätzten ersten epitaktischen Source/Drain-Schicht ausgebildet, während die zweite Öffnung mit einer ersten Deckschicht bedeckt wird. Eine Kontaktauskleidungsschicht aus einem dielektrischen Material kann in der ersten Öffnung und über der dritten epitaktischen Source/Drain-Schicht gebildet werden. Ein Bereich der Kontaktauskleidungsschicht über der dritten epitaktischen Source/Drain-Schicht kann entfernt werden, so dass die verbleibende Kontaktauskleidungsschicht zwischen der verbleibenden ersten Öffnung und der ILD-Schicht angeordnet ist. In einer oder mehreren der oben beschriebenen oder folgenden Ausführungsformen wird die erste Deckschicht entfernt, und eine vierte epitaktische Source/Drain-Schicht wird über der geätzten zweiten epitaktischen Source/Drain-Schicht ausgebildet, während die dritte epitaktische Source/Drain-Schicht mit einer zweiten Deckschicht bedeckt wird. In einer oder mehreren der oben beschriebenen oder folgenden Ausführungsformen wird nach dem Ausbilden der vierten epitaktischen Source/Drain-Schicht die zweite Deckschicht entfernt, eine Metallschicht wird über der dritten und vierten epitaktischen Source/Drain-Schicht ausgebildet, eine erste Silicidschicht wird durch Reagieren der Metallschicht und der dritten epitaktischen Source/Drain-Schicht ausgebildet, und eine zweite Silicidschicht wird durch Reagieren der Metallschicht und der vierten epitaktischen Source/Drain-Schicht ausgebildet, und eine erste Kontaktschicht wird auf der ersten Silicidschicht ausgebildet, und eine zweite Kontaktschicht wird auf der zweiten Silicidschicht ausgebildet. In einer oder mehreren der oben beschriebenen oder folgenden Ausführungsformen wird die erste Deckschicht auch in der ersten Öffnung und über der ILD-Schicht ausgebildet. Des Weiteren wird die in der ersten Öffnung ausgebildete erste Deckschicht strukturiert, wodurch eine dritte Öffnung in der ersten Deckschicht gebildet wird, und die dritte epitaktische Source/Drain-Schicht wird in der dritten Öffnung ausgebildet. In einer oder mehreren der oben beschriebenen oder folgenden Ausführungsformen wird die zweite Deckschicht auch in der zweiten Öffnung und über der ILD-Schicht ausgebildet. Des Weiteren wird die in der zweiten Öffnung ausgebildete zweite Deckschicht strukturiert, wodurch eine vierte Öffnung in der zweiten Deckschicht gebildet wird, und die vierte epitaktische Source/Drain-Schicht wird in der vierten Öffnung ausgebildet. In einer oder mehreren der oben beschriebenen oder folgenden Ausführungsformen hat die erste epitaktische Source/Drain-Schicht eine andere Zusammensetzung als die dritte epitaktische Source/Drain-Schicht, und die zweite epitaktische Source/Drain-Schicht hat eine andere Zusammensetzung als die vierte epitaktische Source/Drain-Schicht. In einer oder mehreren der oben beschriebenen oder folgenden Ausführungsformen ist der erste Leitfähigkeitstyp ein p-Typ, die erste epitaktische Source/Drain-Schicht und die dritte epitaktische Source/Drain-Schicht enthalten Ge, und eine Konzentration von Ge in der dritten epitaktischen Source/Drain-Schicht ist höher als eine Konzentration von Ge in der ersten epitaktischen Source/Drain-Schicht. In einer oder mehreren der oben beschriebenen oder folgenden Ausführungsformen enthält mindestens eine der ersten epitaktischen Source/Drain-Schicht und der dritten epitaktischen Source/Drain-Schicht des Weiteren B. In einer oder mehreren der oben beschriebenen oder folgenden Ausführungsformen ist der erste Leitfähigkeitstyp ein n-Typ, und die dritte epitaktische Source/Drain-Schicht enthält eines aus der Gruppe bestehend aus SiP, InP und GaInP.
  • Gemäß einem weiteren Beispiel kann in einem Verfahren zur Herstellung einer Halbleitervorrichtung eine Zwischenschichtdielektrikum (ILD)-Schicht über einer darunterliegenden Struktur ausgebildet werden. Die darunterliegende Struktur kann eine Gate-Struktur enthalten, die über einer Kanalregion einer ersten Finnenstruktur und einer Kanalregion einer zweiten Finnenstruktur angeordnet ist, eine erste epitaktische Source/Drain-Schicht, die auf einer Source/Drain-Region der ersten Finnenstruktur angeordnet ist, und eine zweite epitaktische Source/Drain-Schicht, die auf einer Source/Drain-Region der zweiten Finnenstruktur angeordnet ist. Eine erste Öffnung kann über der ersten und der zweiten epitaktischen Source/Drain-Schicht durch Ätzen eines Teils der ILD-Schicht und oberer Abschnitte der ersten und der zweiten epitaktischen Source/Drain-Schichten ausgebildet werden. Eine dritte epitaktische Source/Drain-Schicht kann über der geätzten ersten und zweiten epitaktischen Source/Drain-Schicht ausgebildet werden. Ein leitfähiges Material kann über der dritten epitaktischen Source/Drain-Schicht ausgebildet werden.
  • Gemäß einem weiteren Aspekt der Erfindung enthält eine Halbleitervorrichtung eine Gate-Struktur, die über einer Kanalregion einer Finnenstruktur angeordnet ist, eine Source/Drain-Struktur, die auf einer Source/Drain-Region der Finnenstruktur angeordnet ist, eine Ätzstoppschicht, die Seitenflächen der Source/Drain-Struktur bedeckt, und einen leitfähigen Kontakt, der über der Source/Drain-Struktur angeordnet ist und sich in eine ILD-Schicht erstreckt. Die Source/Drain-Struktur enthält eine erste epitaktische Schicht und eine zweite epitaktische Schicht, die über der ersten epitaktischen Schicht angeordnet ist. Die zweite epitaktische Schicht ist auf einem oberen Abschnitt der Ätzstoppschicht und auf einem oberen Abschnitt der ersten epitaktischen Schicht angeordnet. Eine Grenzfläche zwischen der ersten epitaktischen Schicht und der zweiten epitaktischen Schicht ist im Wesentlichen horizontal. Die Breite der ersten epitaktischen Schicht ist an der Grenzfläche am größten. Eine Kontaktauskleidungsschicht aus einem dielektrischen Material kann zwischen dem leitfähigen Kontakt und der ILD-Schicht angeordnet sein. In einer oder mehreren der oben beschriebenen oder folgenden Ausführungsformen wird die zweite epitaktische Schicht in einer Aussparung angeordnet, die in der ersten epitaktischen Schicht ausgebildet ist. In einer oder mehreren der oben beschriebenen oder folgenden Ausführungsformen enthält die Halbleitervorrichtung des Weiteren eine Silicidschicht, die zwischen der zweiten epitaktischen Schicht und dem leitfähigen Kontakt angeordnet ist. In einer oder mehreren der oben beschriebenen oder folgenden Ausführungsformen enthält die Silicidschicht TiSi. In einer oder mehreren der oben beschriebenen oder folgenden Ausführungsformen hat die erste Schicht eine andere Zusammensetzung als die epitaktische Schicht. In einer oder mehreren der oben beschriebenen oder folgenden Ausführungsformen enthalten die erste epitaktische Schicht und die zweite epitaktische Schicht Ge, und eine Konzentration von Ge in der zweiten epitaktischen Schicht ist höher als eine Konzentration von Ge in der ersten epitaktischen Schicht. In einer oder mehreren der oben beschriebenen oder folgenden Ausführungsformen enthält mindestens eine der ersten epitaktischen Source/Drain-Schicht und der zweiten epitaktischen Source/Drain-Schicht des Weiteren B. In einer oder mehreren der oben beschriebenen oder folgenden Ausführungsformen liegt eine Konzentration von B in einem Bereich von 1,0×1020 cm-3 bis 6,0×1021 cm-3. In einer oder mehreren der oben beschriebenen oder folgenden Ausführungsformen enthält die erste epitaktische Schicht Si1-xGex, und die zweite epitaktische Schicht enthält Si1-yGey, und 0,15 ≤ x ≤ 0,8, 0,2 ≤ y ≤ 1,0 und x < y. In einer oder mehreren der oben beschriebenen oder folgenden Ausführungsformen enthält die zweite epitaktische Schicht eines aus der Gruppe bestehend aus SiP, InP und GaInP. In einer oder mehreren der oben beschriebenen oder folgenden Ausführungsformen liegt eine Konzentration von P in der zweiten epitaktischen Schicht in einem Bereich von 1,0×1020 cm-3 bis 6,0×1021 cm-3. In einer oder mehreren der oben beschriebenen oder folgenden Ausführungsformen wird die erste epitaktische Schicht in einer Aussparung ausgebildet, die in der Finnenstruktur angeordnet ist.
  • Gemäß einem weiteren Beispiel kann eine Halbleitervorrichtung einen ersten Finnen-Feldeffekttransistor (FinFET) enthalten, der eine erste Gate-Struktur enthält, die über einer ersten Kanalregion einer ersten Finnenstruktur angeordnet ist, eine erste Source/Drain-Struktur, die auf einer ersten Source/Drain-Region der ersten Finnenstruktur angeordnet ist, und eine erste Ätzstoppschicht, die Seitenflächen der ersten Source/Drain-Struktur bedeckt; und einen zweiten FinFET, der eine zweite Gate-Struktur enthält, die über einer zweiten Kanalregion einer zweiten Finnenstruktur angeordnet ist, eine zweite Source/Drain-Struktur, die auf einer zweiten Source/Drain-Region der zweiten Finnenstruktur angeordnet ist, und eine zweite Ätzstoppschicht, die Seitenflächen der zweiten Source/Drain-Struktur bedeckt. Der erste FinFET kann vom ersten Leitfähigkeitstyp sein, und der zweite FinFET kann vom zweiten Leitfähigkeitstyp sein. Die erste Source/Drain-Struktur kann eine erste untere epitaktische Schicht und eine erste obere epitaktische Schicht, die über der ersten unteren epitaktischen Schicht angeordnet ist, enthalten. Die erste obere epitaktische Schicht kann auf einem oberen Abschnitt der ersten Ätzstoppschicht angeordnet sein. In einer oder mehreren der oben beschriebenen oder folgenden Ausführungsformen enthält die Halbleitervorrichtung des Weiteren eine erste Silicidschicht, die auf der ersten oberen epitaktischen Schicht angeordnet ist, und einen ersten leitfähigen Kontakt, der auf der ersten Silicidschicht angeordnet ist. In einer oder mehreren der oben beschriebenen oder folgenden Ausführungsformen enthält die zweite Source/Drain-Struktur eine zweite untere epitaktische Schicht und eine zweite obere epitaktische Schicht, der über der zweiten unteren epitaktischen Schicht angeordnet ist, und die zweite obere epitaktische Schicht ist auf einem oberen Abschnitt der zweiten Ätzstoppschicht angeordnet. In einer oder mehreren der oben beschriebenen oder folgenden Ausführungsformen enthält die Halbleitervorrichtung des Weiteren eine erste Silicidschicht, die auf der ersten oberen epitaktischen Schicht angeordnet ist, und einen ersten leitfähigen Kontakt, der auf der ersten Silicidschicht angeordnet ist. In einer oder mehreren der oben beschriebenen oder folgenden Ausführungsformen enthält die zweite obere epitaktische Schicht eines aus der Gruppe bestehend aus SiP, InP und GaInP. In einer oder mehreren der oben beschriebenen oder folgenden Ausführungsformen enthalten die erste untere epitaktische Schicht und die erste obere epitaktische Schicht Ge, und eine Konzentration von Ge in der ersten oberen epitaktischen Schicht ist höher als eine Konzentration von Ge in der ersten untere epitaktische Schicht. In einer oder mehreren der oben beschriebenen oder folgenden Ausführungsformen enthält mindestens eine der ersten untere epitaktische Schicht und der ersten oberen epitaktischen Schicht des Weiteren B.
  • Gemäß einem weiteren Beispiel kann eine Halbleitervorrichtung eine Gate-Struktur enthalten, die über einer Kanalregion einer ersten Finnenstruktur und einer Kanalregion einer zweiten Finnenstruktur angeordnet ist, eine erste epitaktische Schicht, die auf einer Source/Drain-Region der ersten Finnenstruktur angeordnet ist, eine zweite epitaktische Schicht, die auf einer Source/Drain-Region der zweiten Finnenstruktur angeordnet ist, eine dritte epitaktische Schicht, und eine Ätzstoppschicht, die Seitenflächen der ersten und der zweiten epitaktischen Source/Drain-Schichten bedeckt. Die dritte epitaktische Schicht kann auf oberen Abschnitten der Ätzstoppschicht und auf der ersten und der zweiten epitaktischen Schicht angeordnet sein.

Claims (20)

  1. Verfahren zur Herstellung einer Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst: Ausbilden einer ILD-Schicht (70) über einer darunterliegenden Struktur, wobei die darunterliegende Struktur Folgendes enthält: eine Gate-Struktur (40), die über einer Kanalregion (14) einer Finnenstruktur (10) angeordnet ist; und eine erste epitaktische Source/Drain-Schicht (20, 20N, 20P), die in einer Source/Drain-Region der Finnenstruktur (10) angeordnet ist; Ausbilden einer ersten Öffnung (102) über der ersten epitaktischen Source/Drain-Schicht (20, 20N, 20P) durch Ätzen eines Teils der ILD-Schicht (70) und eines oberen Abschnitts der ersten epitaktischen Source/Drain-Schicht (20, 20N, 20P), wobei eine Breite der ersten epitaktischen Source/Drain-Schicht (20, 20N, 20P) mit der Höhe veränderlich ist und das Ätzen auf einer Ebene endet, auf der die erste epitaktische Source/Drain-Schicht (20, 20N, 20P) ihre größte Breite hat, so dass eine geätzte Oberseite der ersten Source/Drain-Schicht diese größte Breite hat; Ausbilden einer zweiten epitaktischen Source/Drain-Schicht (50, 50N, 50P) über der geätzten ersten epitaktischen Source/Drain-Schicht (20, 20N, 20P); und Bilden eines leitfähigen Materials (60) über der zweiten epitaktischen Source/Drain-Schicht (20, 20N, 20P).
  2. Verfahren nach Anspruch 1, wobei: die darunterliegende Struktur des Weiteren eine Ätzstoppschicht (24) enthält, und beim Ausbilden der ersten Öffnung (102) auch ein Teil der Ätzstoppschicht (24) geätzt wird.
  3. Verfahren nach Anspruch 1 oder 2, das des Weiteren nach dem Ausbilden der zweiten epitaktischen Source/Drain-Schicht (50, 50N, 50P) Folgendes umfasst: Ausbilden einer Metallschicht über der zweiten epitaktischen Source/Drain-Schicht (50, 50N, 50P); und Ausbilden einer Silicidschicht (55, 55N, 55P) durch Reagieren der Metallschicht und der zweiten epitaktischen Source/Drain-Schicht (50, 50N, 50P), wobei das leitfähige Material (60) auf der Silicidschicht (55, 55N, 55P) ausgebildet wird.
  4. Verfahren nach Anspruch 3, das des Weiteren umfasst, vor dem Ausbilden der Metallschicht eine Implantierungsoperation auf der zweiten epitaktischen Source/Drain-Schicht (50, 50N, 50P) auszuführen.
  5. Verfahren nach einem der vorangehenden Ansprüche, das des Weiteren nach dem Ausbilden der ersten Öffnung (102) Folgendes umfasst: Bilden einer Deckschicht (105) in der ersten Öffnung (102) und über der ILD-Schicht (70); und Strukturieren der Deckschicht (105), wodurch eine zweite Öffnung (112) in der Deckschicht (105) gebildet wird, wobei die zweite epitaktische Source/Drain-Schicht (50P) in der zweiten Öffnung (112) ausgebildet wird.
  6. Verfahren nach einem der vorangehenden Ansprüche, wobei die erste epitaktische Source/Drain-Schicht (20, 20N, 20P) eine andere Zusammensetzung als die zweite epitaktische Source/Drain-Schicht (50, 50N, 50P) hat.
  7. Verfahren nach einem der vorangehenden Ansprüche, wobei: die erste epitaktische Source/Drain-Schicht (20P) und die zweite epitaktische Source/Drain-Schicht (50P) Ge enthalten, und eine Konzentration von Ge in der zweiten epitaktischen Source/Drain-Schicht (50P) höher als eine Konzentration von Ge in der ersten epitaktischen Source/Drain-Schicht (20P) ist.
  8. Verfahren nach Anspruch 7, wobei mindestens eine der ersten epitaktischen Source/Drain-Schicht (20P) und der zweiten epitaktischen Source/Drain-Schicht (50P) des Weiteren B enthält.
  9. Verfahren nach einem der Ansprüche 1 bis 6, wobei die zweite epitaktische Source/Drain-Schicht (50N) eines aus der Gruppe bestehend aus SiP, InP und GaInP enthält.
  10. Verfahren nach einem der vorangehenden Ansprüche, wobei die erste epitaktische Source/Drain-Schicht (20, 20N, 20P) in und über einer Aussparung ausgebildet wird, die in der Finnenstruktur (10) angeordnet ist.
  11. Verfahren zur Herstellung einer Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst: Ausbilden einer ILD-Schicht (70) über einer darunterliegenden Struktur, wobei die darunterliegende Struktur Folgendes enthält: eine erste Gate-Struktur (40) und eine erste epitaktische Source/Drain-Schicht (20P) für einen Finnen-Feldeffekttransistor von einem ersten Leitfähigkeitstyp; und eine zweite Gate-Struktur (40) und eine zweite epitaktische Source/Drain-Schicht (20N) für einen Finnen-Feldeffekttransistor von einem zweiten Leitfähigkeitstyp; Ausbilden einer ersten Öffnung (102) über der ersten epitaktischen Source/Drain-Schicht (20P) durch Ätzen eines Teils der ILD-Schicht (70) und eines oberen Abschnitts der ersten epitaktischen Source/Drain-Schicht (20P), wobei eine Breite der ersten epitaktischen Source/Drain-Schicht (20P) mit der Höhe veränderlich ist und das Ätzen auf einer Ebene endet, auf der die erste epitaktische Source/Drain-Schicht (20P) ihre größte Breite hat, so dass eine geätzte Oberseite der ersten Source/Drain-Schicht (20P) diese größte Breite hat, und einer zweiten Öffnung über der zweiten epitaktischen Source/Drain-Schicht (20N) durch Ätzen eines Teils der ILD-Schicht (70) und eines oberen Abschnitts der zweiten epitaktischen Source/Drain-Schicht (20N); und Ausbilden einer dritten epitaktischen Source/Drain-Schicht (50P) über der geätzten ersten epitaktischen Source/Drain-Schicht (20P), während die zweite Öffnung mit einer ersten Deckschicht (105) bedeckt wird.
  12. Verfahren nach Anspruch 11, das des Weiteren Folgendes umfasst: Entfernen der ersten Deckschicht (105); und Ausbilden einer vierten epitaktischen Source/Drain-Schicht (50N) über der geätzten zweiten epitaktischen Source/Drain-Schicht (20N), während die dritte epitaktische Source/Drain-Schicht (50P) mit einer zweiten Deckschicht (115) bedeckt wird.
  13. Verfahren nach Anspruch 12, das des Weiteren nach dem Ausbilden der vierten epitaktischen Source/Drain-Schicht (50N) Folgendes umfasst: Entfernen der zweiten Deckschicht (115); Ausbilden einer Metallschicht über der dritten und der vierten epitaktischen Source/Drain-Schicht (50N, 50P); Ausbilden einer ersten Silicidschicht (55P) durch Reagieren der Metallschicht und der dritten epitaktischen Source/Drain-Schicht (50P), und Ausbilden einer zweiten Silicidschicht (55N) durch Reagieren der Metallschicht und der vierten epitaktischen Source/Drain-Schicht (50N); und Ausbilden einer ersten Kontaktschicht (60) auf der ersten Silicidschicht (55P) und einer zweiten Kontaktschicht (60) auf der zweiten Silicidschicht (55N).
  14. Verfahren nach Anspruch 12 oder 13, wobei: die erste Deckschicht (105) auch in der ersten Öffnung (102) und über der ILD-Schicht (70) ausgebildet wird, das Verfahren des Weiteren das Strukturieren der ersten Deckschicht (105) umfasst, die in der ersten Öffnung (102) ausgebildet ist, wodurch eine dritte Öffnung (112) in der ersten Deckschicht (105) ausgebildet wird, und die dritte epitaktische Source/Drain-Schicht (50P) in der dritten Öffnung (112) ausgebildet wird.
  15. Verfahren nach Anspruch 14, wobei: die zweite Deckschicht (115) auch in der zweiten Öffnung und über der ILD-Schicht (70) ausgebildet wird, das Verfahren des Weiteren das Strukturieren der zweiten Deckschicht (115) in der zweiten Öffnung umfasst, wodurch eine vierte Öffnung (122) in der zweiten Deckschicht (115) ausgebildet wird, und die vierte epitaktische Source/Drain-Schicht (50N) in der vierten Öffnung (122) ausgebildet wird.
  16. Verfahren nach einem der Ansprüche 12 bis 15, wobei: die erste epitaktische Source/Drain-Schicht (20P) eine andere Zusammensetzung als die dritte epitaktische Source/Drain-Schicht (50P) hat, und die zweite epitaktische Source/Drain-Schicht (20N) eine andere Zusammensetzung als die vierte epitaktische Source/Drain-Schicht (50N) hat.
  17. Verfahren nach einem der Ansprüche 12 bis 16, wobei: der erste Leitfähigkeitstyp ein p-Typ ist, die erste epitaktische Source/Drain-Schicht (20P) und die dritte epitaktische Source/Drain-Schicht (50P) Ge enthalten, und eine Konzentration von Ge in der dritten epitaktischen Source/Drain-Schicht (50P) höher als eine Konzentration von Ge in der ersten epitaktischen Source/Drain-Schicht (20P) ist.
  18. Verfahren nach Anspruch 17, wobei mindestens eine der ersten epitaktischen Source/Drain-Schicht (20P) und der dritten epitaktischen Source/Drain-Schicht (50P) des Weiteren B enthält.
  19. Verfahren nach einem der Ansprüche 12 bis 16, wobei: der erste Leitfähigkeitstyp ein n-Typ ist, und die dritte epitaktische Source/Drain-Schicht eines aus der Gruppe bestehend aus SiP, InP und GaInP enthält.
  20. Halbleitervorrichtung, die Folgendes umfasst: eine Gate-Struktur (40), die über einer Kanalregion (14) einer Finnenstruktur (10) angeordnet ist; eine Source/Drain-Struktur, die in einer Source/Drain-Region der Finnenstruktur (10) angeordnet ist; eine Ätzstoppschicht (24), die Seitenflächen der Source/Drain-Struktur bedeckt; und einen leitfähigen Kontakt (60), der über der Source/Drain-Struktur angeordnet ist, wobei: die Source/Drain-Struktur eine erste epitaktische Schicht (20, 20N, 20P) und eine zweite epitaktische Schicht (50, 50N, 50P) enthält, die über der ersten epitaktischen Schicht (20, 20N, 20P) angeordnet ist, die zweite epitaktische Schicht (50, 50N, 50P) auf einem oberen Abschnitt der Ätzstoppschicht (24) und auf einem oberen Abschnitt der ersten epitaktischen Schicht (20, 20N, 20P) angeordnet ist, und eine Breite der ersten epitaktischen Schicht (20, 20N, 20P) mit der Höhe veränderlich ist, eine Grenzfläche zwischen der ersten epitaktischen Schicht (20, 20N, 20P) und der zweiten epitaktischen Schicht (50, 50N, 50P) im wesentlichen horizontal ist und die Breite der ersten epitaktischen Schicht (20, 20N, 20P) an der Grenzfläche am größten ist.
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