DE102016115751A1 - Verfahren zur herstellung eines selbstjustierten kontakts in einer halbleitervorrichtung - Google Patents

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Chen-Ming Lee
Fu-Kai Yang
Mei-Yun Wang
Hugo CHAO
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Eine Halbleitervorrichtung umfasst eine Gatestruktur, die über einem Substrat angeordnet ist, und Seitenwandabstandshalter, die an beiden Seitenwänden der Gatestruktur angeordnet sind. Die Seitenwandabstandshalter umfassen mindestens vier Abstandsschichten, die eine erste bis vierte Abstandsschicht aufweisen, die in dieser Reihenfolge von der Gatestruktur ab gestapelt sind.

Description

  • TECHNISCHES GEBIET
  • Die Offenbarung betrifft ein Verfahren zur Herstellung einer Halbleitervorrichtung und insbesondere eine Struktur und ein Herstellungsverfahren für selbstjustierte Source/Drain-(S/D)-Kontakte
  • HINTERGRUND
  • Durch die Verringerung der Abmessungen von Halbleitervorrichtungen wurden selbstjustierte Kontakte (Self-Aligned Contacts; SAC) allgemein beispielsweise zur Herstellung eines Source/Drain-Kontakts verwendet, der näher an Gatestrukturen in einem Feldeffekttransistor (FET) angeordnet ist. Üblicherweise wird ein SAC durch Strukturieren eines Zwischenschicht-Dielektrikums (Inter Layer Dielectric; ILD) hergestellt, unter dem eine Kontakt-Ätzstoppschicht (Contact Etch-Stop Layer; CESL) über der Gatestruktur ausgebildet wird, die Seitenwandabstandshalter aufweist. Das anfängliche Ätzen der ILD-Schicht stoppt an der CESL und dann wird die CESL geätzt, um die SACs auszubilden. Während die Vorrichtungsdichte zunimmt (d. h., die Abmessungen der Halbleitervorrichtung verringert werden), wird die Dicke der Seitenwandabstandshalter kleiner, was zu einem Kurzschluss zwischen dem S/D-Kontakt und den Gateelektroden führen kann. Daher wurde es nötig, SAC-Strukturen und ein Herstellungsverfahren mit verbesserter elektrischer Isolation zwischen den S/D-Kontakten und den Gateelektroden bereitzustellen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorliegende Offenbarung wird am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den begleitenden Figuren gelesen wird. Es wird betont, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind und nur der Beschreibung dienen. Tatsächlich können die Abmessungen der verschiedenen Elemente zur Klarheit der Diskussion beliebig vergrößert oder verkleinert werden.
  • 1A zeigt eine beispielhafte perspektivische Ansicht eines FinFETs, nachdem eine Dummy-Gatestruktur ausgebildet wurde, und 1B zeigt eine beispielhafte perspektivische Ansicht eines FETs vom planaren Typ, nachdem die Dummy-Gatestruktur ausgebildet wurde, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • 2A bis 11B zeigen beispielhafte Querschnittsansichten, die ein sequentielles Herstellungsverfahren einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt.
  • 12A und 12B zeigen vergrößerte Querschnittsansichten der S/D-Kontaktlochbereiche gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele vorsieht, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Ausführungsformen oder Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Abmessungen der Elemente sind beispielsweise nicht auf offenbarte Bereiche oder Werte beschränkt, sondern können von Verfahrensbedingungen und/oder gewünschten Eigenschaften der Vorrichtung abhängen. Weiter kann das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung beispielsweise Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten Element und dem zweiten Element ausgebildet sein können, so dass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Verschiedene Elemente können der Einfachheit und Klarheit halber in verschiedenen Maßstäben gezeichnet sein.
  • Weiter können räumlich relative Begriffe, wie „unten”, „unter”, „unterer”, „über”, „oberer” und ähnliche, hier zur Einfachheit der Beschreibung verwendet werden, um die Beziehung eines Elements oder eines Merkmals mit einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden. Zusätzlich kann der Begriff „hergestellt aus” entweder ”umfassend” oder ”bestehend aus” bedeuten.
  • 1A zeigt eine beispielhafte Struktur, nachdem eine Gatestruktur GATE über einer Stegstruktur ausgebildet wurde. Ein Verfahren zum Implementieren der Gatestruktur wird als „Gate-Last” oder „Replacement-Gate”-Verfahren bezeichnet. In einem solchen Verfahren wird anfänglich eine Dummy-Gatestruktur mit Polysilizium ausgebildet, verschiedene Verfahren im Zusammenhang mit der Halbleitervorrichtung werden durchgeführt und das Dummy-Gate wird anschließend entfernt und durch ein Metall-Gate ersetzt. In dieser Ausführungsform umfasst die FinFET-Vorrichtung einen n-Typ-FinFET 11 und einen p-Typ-FinFET 12.
  • Zunächst wird eine Stegstruktur FIN über einem Substrat SUB hergestellt. Die Stegstruktur FIN wird über einem Substrat SUB ausgebildet und ragt aus einer Trennisolierschicht STI heraus. Um eine Stegstruktur FIN gemäß einer Ausführungsform herzustellen, wird eine Maskenschicht über einem Substrat ausgebildet. Die Maskenschicht wird beispielsweise durch ein thermisches Oxidationsverfahren und/oder ein chemisches Dampfabscheidungsverfahren (CVD) ausgebildet. Das Substrat ist beispielsweise ein p-Typ-Siliziumsubstrat mit einer Verunreinigungskonzentration im Bereich von etwa 1 × 1015 cm–3 bis etwa 1 × 1018 cm–3. In anderen Ausführungsformen ist das Substrat ein n-Typ-Siliziumsubstrat mit einer Verunreinigungskonzentration im Bereich von etwa 1 × 1015 cm–3 bis etwa 1 × 1018 cm–3. Die Maskenschicht umfasst beispielsweise eine Pad-Oxid-Schicht (beispielsweise Siliziumdioxid) und eine Siliziumnitrid-Maskenschicht, in einigen Ausführungsformen.
  • Alternativ kann das Substrat andere elementare Halbleiter umfassen, beispielsweise Germanium; einen Verbindungshalbleiter, der IV-IV-Verbindungshalbleiter wie SiC und SiGe aufweist; III-V-Verbindungshalbleiter wie GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, und/oder GaInAsP; oder Kombinationen davon. In einer Ausführungsform ist das Substrat eine Siliziumschicht eines SOI-(Silizium-auf-Isolator)-Substrats. Wenn ein SOI-Substrat verwendet wird, kann die Stegstruktur aus der Siliziumschicht des SOI-Substrats oder aus der Isolierschicht des SOI-Substrats herausragen. Im zweiten Fall wird die Siliziumschicht des SOI-Substrats verwendet, um die Stegstruktur auszubilden. Das Substrat kann verschiedene Bereiche enthalten, die geeignet mit Verunreinigungen dotiert wurden (z. B. der p-Typ- oder n-Typ-Leitfähigkeit).
  • Die Pad-Oxid-Schicht kann durch Verwendung von thermischer Oxidation oder eines CVD-Verfahrens ausgebildet werden. Die Siliziumnitrid-Maskenschicht kann durch physikalische Dampfabscheidung (PVD), etwa einem Sputterverfahren, CVD, Plasmaverstärkte chemische Dampfabscheidung (PECVD), chemische Dampfabscheidung bei Atmosphärendruck (APCVD), Niederdruck-CVD (LPCVD), Hochdichtes-Plasma-CVD (HDPCVD), Atomlagenabscheidung (ALD) und/oder andere Verfahren ausgebildet werden.
  • Die Dicke der Pad-Oxid-Schicht liegt im Bereich von etwa 2 nm bis etwa 15 nm und die Dicke der Siliziumnitrid-Maskenschicht liegt im Bereich von etwa 2 nm bis etwa 50 nm, in einigen Ausführungsformen. Eine Maskenstruktur wird weiter über der Maskenschicht ausgebildet. Die Maskenstruktur ist beispielsweise eine Resistschicht, die durch Lithographieverfahren ausgebildet wird. Indem die Maskenstruktur als Ätzmaske verwendet wird, wird eine Hartmaskenstruktur der Pad-Oxid-Schicht und der Siliziumnitrid-Maskenschicht ausgebildet. Die Breite der Hartmaskenstruktur liegt in einigen Ausführungsformen im Bereich von etwa 4 nm bis etwa 40 nm. In bestimmten Ausführungsformen liegt die Breite der Hartmaskenstrukturen im Bereich von etwa 4 nm bis etwa 12 nm.
  • Indem die Hartmaskenstruktur als Ätzmaske verwendet wird, wird das Substrat durch Grabenätzen unter Verwendung eines Trockenätzverfahrens und/oder eines Nassätzverfahrens in eine Stegstruktur FIN strukturiert. Die Höhe der Stegstruktur (z-Richtung) liegt im Bereich von etwa 20 nm bis etwa 100 nm. In bestimmten Ausführungsformen liegt die Höhe im Bereich von etwa 30 nm bis etwa 60 nm. Wenn die Höhe der Stegstrukturen nicht einheitlich ist, kann die Höhe von dem Substrat von der Ebene aus gemessen werden, die den durchschnittlichen Höhen der Stegstrukturen entspricht. Die Breite der Stegstruktur 20 liegt im Bereich von etwa 5 nm bis etwa 40 nm in einigen Ausführungsformen und im Bereich von etwa 7 nm bis etwa 15 nm in bestimmten Ausführungsformen.
  • Wie in 1A gezeigt ist, ist eine Stegstruktur FIN, die sich in y-Richtung erstreckt, über dem Substrat SUB angeordnet; in dieser Ausführungsform ist eine Stegstruktur für einen n-Typ-FET und eine Stegstruktur für einen p-Typ-FET angeordnet. Die Anzahl der Stegstrukturen ist jedoch nicht auf eins beschränkt. Es kann zwei, drei, vier oder fünf oder mehr Stegstrukturen geben, die in x-Richtung angeordnet sind. Zusätzlich können eine oder mehrere Dummy-Stegstrukturen angrenzend an beide Seiten der Stegstruktur angeordnet sein, um die Strukturtreue in dem Strukturierungsverfahren zu verbessern. Wenn mehrere Stegstrukturen angeordnet sind, liegt der Raum zwischen den Stegstrukturen im Bereich von etwa 8 nm bis etwa 80 nm in einigen Ausführungsformen und im Bereich von etwa 7 nm bis etwa 15 nm in anderen Ausführungsformen. Ein Fachmann wird jedoch erkennen, dass die Abmessungen und Werte, die in den Beschreibungen genannt sind, nur Beispiele sind und geändert werden können, um für verschiedene Größenordnungen von integrierten Schaltkreisen geeignet zu sein.
  • Nach dem Ausbilden der Stegstruktur FIN wird eine Trennisolierschicht STI über der Stegstruktur ausgebildet. Die Trennisolierschicht STI umfasst eine oder mehrere Schichten aus isolierenden Materialien, beispielsweise Siliziumoxid, Siliziumoxinitrid oder Siliziumnitrid, die durch LPCVD (chemische Dampfabscheidung bei Niederdruck), Plasma-CVD oder fließfähiger CVD ausgebildet werden. Bei fließfähiger CVD werden fließfähige dielektrische Materialien anstelle von Siliziumoxid abgeschieden. Fließfähige dielektrische Materialien können, wie ihr Name nahelegt, während des Abscheidens „fließen”, um Lücken oder Zwischenräume mit einem hohen Seitenverhältnis zu füllen. Üblicherweise werden verschiedene Chemikalien zu Siliziumhaltigen Vorläufern hinzugefügt, um den abgeschiedenen Film fließen zu lassen. In einigen Ausführungsformen werden Stickstoffhydrid-Bindungen hinzugefügt. Beispiele für fließfähige dielektrische Vorläufer, insbesondere fließfähige Siliziumoxid-Vorläufer, umfassen Silikat, Siloxan, Methylsilsesquioxan (MSQ), Hydrogensilsesquioxan (HSQ), MSQ/HSQ, Perhydrosilazan (TCPS), Perhydro-Polysilazan (PSZ), Tetraethylorthosilikat (TEOS) oder ein Silylamin, etwa Trisilylamin (TSA). Diese fließfähigen Siliziumoxid-Materialien werden in einem Mehrschrittverfahren ausgebildet. Nachdem der fließfähige Film abgeschieden wurde, wird er ausgehärtet und dann geglüht, um unerwünschte Element(e) zu entfernen, um Siliziumoxid ausbilden. Wenn die unerwünschten Element(e) entfernt wurden, verdichtet sich der fließfähige Film und schrumpft. In einigen Ausführungsformen werden mehrere Glühverfahren durchgeführt. Der fließfähige Film wird mehr als einmal ausgehärtet und geglüht. Der fließfähige Film kann mit Bor und/oder Phosphor dotiert werden. Die Trennisolierschicht kann durch eine oder mehrere Schichten aus SOG, SiO, SiON, SiOCN und/oder Fluorid-dotiertem Silikatglas (FSG) ausgebildet werden.
  • Nachdem die Trennisolierschicht über der Stegstruktur ausgebildet wurde, wird ein Planarisierungsvorgang durchgeführt, um einen Teil der Trennisolierschicht und die Maskenschicht (die Pad-Oxidschicht und die Siliziumnitrid-Maskenschicht) zu entfernen. Das Planarisierungsverfahren kann ein chemisch-mechanisches Polieren (CMP) und/oder ein Rückätzverfahren umfassen. Dann wird die Trennisolierschicht weiter entfernt (vertieft), so dass die obere Schicht der Stegstruktur freigelegt wird.
  • Eine Dummy-Gatestruktur GATE wird über der freiliegenden Stegstruktur FIN ausgebildet. Eine dielektrische Schicht und eine Polysiliziumschicht werden über der Trennisolierschicht und der freiliegenden Stegstruktur ausgebildet und dann werden Strukturierungsvorgänge durchgeführt, um eine Dummy-Gatestruktur GATE zu erhalten, die eine Dummy-Gateelektrodenschicht, die aus Polysilizium hergestellt ist, und eine Dummy-Gatedielektrikumsschicht umfasst. Das Strukturieren der Polysiliziumschicht wird in einigen Ausführungsformen unter Verwendung einer Hartmaske mit einer Siliziumnitrid-Schicht durchgeführt, die über einer Siliziumoxidschicht ausgebildet ist. In anderen Ausführungsformen weist die Hartmaske eine Siliziumoxidschicht über einer Siliziumnitridschicht auf. Die Dummy-Gatedielektrikumsschicht besteht aus Siliziumoxid, das durch CVD, PVD, ALD, Elektronenstrahlverdampfung oder andere geeignete Verfahren ausgebildet wird. In einigen Ausführungsformen umfasst die Gatedielektrikumsschicht eine oder mehrere Schichten aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder High-k-Dielektrika. In einigen Ausführungsformen liegt eine Dicke der Gatedielektrikumsschicht im Bereich von etwa 5 nm bis etwa 20 nm und im Bereich von etwa 5 nm bis etwa 10 nm in anderen Ausführungsformen.
  • In einigen vorliegenden Ausführungsformen liegt die Breite der Dummy-Gateelektrodenschicht GATE im Bereich von etwa 5 nm bis etwa 40 nm. In einigen Ausführungsformen liegt eine Dicke der Gateelektrodenschicht im Bereich von etwa 5 nm bis 200 nm und ist im Bereich von etwa 5 nm bis 100 nm in anderen Ausführungsformen.
  • Wenn ein FET vom Planaren Typ, wie in 1B gezeigt, anstelle der Fin-FETs verwendet wird, werden eine dielektrische Dummy-Schicht und eine Dummy-Polysiliziumschicht über dem Substrat SUB ausgebildet und dann Strukturierungsvorgänge unter Verwendung einer Hartmaskenschicht durchgeführt, um die Dummy-Gatestruktur GATE zu erhalten.
  • 2A bis 11B zeigen beispielhafte Querschnittsansichten, die ein sequentielles Herstellungsverfahren einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung zeigen. Es versteht sich, dass zusätzliche Operationen vor, während und nach den Vorgängen vorgesehen sein können, die in den 2A bis 11B gezeigt sind, und dass einige der unten beschriebenen Vorgänge in weiteren Ausführungsformen des Verfahrens ersetzt oder entfernt werden können. Die Reihenfolge der Vorgänge/Verfahren kann vertauscht werden. Obwohl die 2A bis 11B ein sequentielles Herstellungsverfahren eines FinFETs zeigen, wie er in 1A gezeigt ist, kann das Herstellungsverfahren auf einen FET vom planaren Typ angewendet werden, wie er in 1B gezeigt ist. In so einem Fall kann die „Stegstruktur” in der folgenden Beschreibung als ”Substrat” verstanden werden.
  • Nachdem die Gatestruktur GATE ausgebildet wurde, wird eine erste Isolierschicht 10 über der Dummy-Gatestruktur und der Stegstruktur ausgebildet. 2A zeigt beispielhafte Querschnittsansichten für einen n-Kanal-Bereich für einen n-Typ-FET 11 und einen p-Kanal-Bereich für einen p-Typ-FET 12 entlang der Linie A-A' von 1A.
  • Wie 2A gezeigt ist, umfasst das Dummy-Gate für den n-Typ-FET 11 eine Dummy-Gatedielektrikumsschicht 20A, eine Dummy-Gateelektrode 30A und eine Hartmaske, die eine erste Maskenschicht 40A und eine zweite Maskenschicht 50A aufweist. Analog umfasst das Dummy-Gate für den p-Typ-FET 12 eine Dummy-Gatedielektrikumsschicht 20B, eine Dummy-Gateelektrode 30B und eine Hartmaske, die eine erste Maskenschicht 40B und eine zweite Maskenschicht 50B aufweist. In einigen Ausführungsformen umfassen die Dummy-Gatedielektrikumsschichten 20A, 20B eine oder mehrere Schichten aus dielektrischem Material wie beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid. In dieser Ausführungsform sind die Dummy-Gatedielektrikumsschichten 20A, 20B aus Siliziumoxid hergestellt. Die Dummy-Gateelektrodenschichten 30A, 30B sind aus einem geeigneten Material wie Polysilizium und amorphem Silizium hergestellt. In dieser Ausführungsform sind die Dummy-Gateelektrodenschichten 30A, 30B aus Polysilizium hergestellt. Die ersten Hartmaskenschichten 40A, 40B sind beispielsweise aus Siliziumnitrid hergestellt und die zweiten Hartmaskenschichten 50A, 50B sind beispielsweise aus Siliziumoxid hergestellt, in einigen Ausführungsformen.
  • Die Dicke der Dummy-Gateelektroden 30A, 30B über der Stegstruktur (Kanalbereich) liegt im Bereich von etwa 100 nm bis etwa 150 nm. Die Dicke der Maskenschichten (die Summe der ersten und der zweiten Maskenschicht) liegt im Bereich von etwa 50 nm bis etwa 100 nm.
  • Die erste Isolierschicht 10 weist eine oder mehrere Schichten aus dielektrischen Materialien wie Siliziumoxid, Siliziumnitrid (SiN), Siliziumoxinitrid (SiON), Siliziumcarbonitrid (SiCN) und SiOCN auf. In einigen Ausführungsformen ist die erste Isolierschicht 10 aus einer Siliziumnitrid-basierten Verbindung hergestellt. In dieser Ausführungsform wird SiCN verwendet. Die Dicke der ersten Isolierschicht 10 liegt im Bereich von etwa 3 nm bis etwa 5 nm. Die erste Isolierschicht kann durch CVD oder ALD hergestellt werden.
  • In einer Ausführungsform umfasst das ALD-Verfahren einen Schritt des Einführens eines Vorläufermaterials als Siliziumquelle, einschließlich, ohne Einschränkung, Disilan (DIS), Dichlorsilan (DCS), Hexachlorid-Disilan (HCD) oder Silan. Dann werden ein Kohlenstoffquellengas, das Kohlenwasserstoffgas (CxHy) aufweist, wie beispielsweise ohne Einschränkung Ethylen (C2H4), und ein Stickstoffquellengas wie beispielsweise, ohne Einschränkung, Ammoniak (NH3) eingeleitet, wodurch eine einzige Schicht aus SiCN ausgebildet wird. Indem die obigen Vorgänge wiederholt werden, kann eine SiCN-Schicht mit einer erwünschten Dicke erhalten werden.
  • Als nächstes wird, wie in 2B gezeigt ist, der p-Kanal-Bereich durch eine Resistschicht 70B bedeckt und Ionenimplantation NLDD für einen schwach dotierten Drain (LDD) auf die n-Kanalschicht angewendet. Ein Dotierungsmittel für NLDD ist Phosphor und/oder Arsen und eine Dosis liegt im Bereich von etwa 1 × 1014 cm–2 bis etwa 1 × 1015 cm–2 Die Ionenimplantation wird durch Kippen des Substrats mit Bezug auf die Ionenstrahlrichtung durchgeführt und kann wiederholt durch Drehen des Substrats um 90, 180 und 270 Grad durchgeführt werden. Nach der Ionenimplantation wird die Resistschicht 70B entfernt, beispielsweise durch ein Plasmaveraschungsverfahren.
  • Nach dem Entfernen der Resistschicht 70B wird ein Nachheiz-Vorgang durchgeführt, um die Amorphisierungsbereiche, die durch die Ionenimplantation entstanden sind, zu rekristallisieren und die implantierten Verunreinigungen zu aktivieren. Der Glühvorgang kann aus einem schnellen thermischen Ausheilverfahren (RTA) bei einer Temperatur im Bereich von etwa 900°C bis etwa 1400°C für etwa 1 Millisekunde bis etwa 5 Sekunden bestehen. Der Glühvorgang kann einen Vorheizschritt bei einer Temperatur von etwa 200°C bis etwa 700°C für etwa 50 bis etwa 300 Sekunden umfassen. In der vorliegenden Ausführungsform wird der Vorheizschritt bei einer Temperatur von etwa 500–600°C für etwa 180 Sekunden durchgeführt. Zudem wird in einigen Ausführungsformen das RTA-Verfahren bei einer Temperatur von mehr als etwa 1000°C und für mehr als 1,5 Sekunden durchgeführt. In einigen Ausführungsformen ist der Glühvorgang ein thermisches Millisekunden-Glühverfahren (MSA), das eine Temperatur bis zu 1.400°C für ein paar Millisekunden oder weniger verwendet, beispielsweise etwa 0,8 Millisekunden bis etwa 100 Millisekunden. Der Glühvorgang kann durchgeführt werden, nachdem die LDD-Implantation für den p-Kanalbereich abgeschlossen ist.
  • Wie in 2C gezeigt ist, ist der n-Kanal-Bereich durch eine Resistschicht 70A bedeckt und Ionenimplantation PLDD für ein LDD wird auf die p-Kanalschicht angewendet. Ein Dotierungsmittel für PLDD ist Bor (BF2+) und eine Dosis liegt im Bereich von etwa 1·1014 cm'2 bis etwa 3·1015 cm'2. Die Ionenimplantation wird durch Kippen des Substrats mit Bezug auf die Ionenstrahlrichtung durchgeführt und kann wiederholt durch Drehen des Substrats um 90, 180 und 270 Grad durchgeführt werden. Nach der Ionenimplantation wird die Resistschicht 70A entfernt, beispielsweise durch ein Plasmaveraschungsverfahren, und dann kann ein Glühvorgang durchgeführt werden. Die Reihenfolge der NLDD-Ionenimplantation und PLDD-Ionenimplantation kann vertauscht werden.
  • Nach der LDD-Implantation wird eine zweite Isolierschicht 80 ist über der ersten Isolierschicht 10 und eine dritte Isolierschicht 90 über der zweiten Isolierschicht 80 ausgebildet, wie in 3A gezeigt ist. Die dritte Isolierschicht 90 schützt den p-Kanalbereich vor den nachfolgenden Herstellungsverfahren, die auf den n-Kanalbereich angewendet werden. Die zweite und die dritte Isolierschicht werden durch dielektrische Materialien wie Siliziumoxid, Siliziumnitrid (SiN), Siliziumoxinitrid (SiON), Siliziumcarbonitrid (SiCN) und SiOCN ausgebildet. In einigen Ausführungsformen wird die zweite Isolierschicht 80 aus SiCN und die dritte Isolierschicht 90 aus SiN hergestellt. Die Dicke der zweiten Isolierschicht 80 liegt im Bereich von etwa 3 nm bis etwa 5 nm und die Dicke der dritten Isolierschicht 90 im Bereich von etwa 3 nm bis etwa 10 nm, in einigen Ausführungsformen. Die zweite und die dritte Isolierschicht können durch CVD oder ALD ausgebildet werden.
  • Dann wird, wie in 3B gezeigt ist, der p-Kanalbereich durch eine Resistschicht 75B bedeckt und anisotropes Ätzen wird auf die gestapelten Isolierschichten in dem n-Kanalbereich angewendet, so dass die Seitenwandabstandshalter an beiden Seitenflächen der Dummy-Gatestrukturen ausgebildet werden. Die Seitenwandabstandshalter in dem n-Kanalbereich bestehen in diesem Stadium aus der ersten Isolierschicht 10A, der zweiten Isolierschicht 80A und der dritten Isolierschicht 90A.
  • Nachdem die Seitenwandabstandshalter für den n-Kanalbereich ausgebildet wurden, wird die Stegstruktur NFIN in dem n-Kanalbereich bis unterhalb der oberen Fläche der Trennisolierschicht STI vertieft, wie in 3B gezeigt ist, um vertiefte Abschnitte 100 auszubilden. Dann wird, wie in 3C gezeigt ist, die Resistschicht 75B entfernt.
  • Wie 4A gezeigt ist, wird ein Spannungsmaterial für die Source/Drain in den vertieften Abschnitten 100 epitaktisch ausgebildet. Indem ein Spannungsmaterial 110 verwendet wird, das eine Gitterkonstante hat, die sich von der des Kanalbereichs der Stegstruktur unterscheidet, wird ein geeigneter Druck auf den Kanalbereich angelegt, um Trägerbeweglichkeit in dem Kanalbereich zu erhöhen. Für den n-Typ-FET wird, wenn der Kanalbereich aus Si besteht, eine Siliziumverbindung, die P (SiP) und/oder C (SiC) umfasst, verwendet. In dieser Ausführungsform wird SiP in den vertieften Abschnitten 110 epitaktisch ausgebildet.
  • Nachdem das Spannungsmaterial 110 ausgebildet wurde, werden die dritte Isolierschichten 90A in den Seitenwandabstandshaltern des n-Kanalbereichs und 90 in dem p-Kanalbereich entfernt, indem geeignete Ätzverfahren verwendet werden, wie in 4B gezeigt ist. Wenn die dritte Isolierschicht aus SiN hergestellt ist, wird Nassätzen mit H3PO4 verwendet.
  • Dann wird, wie in 4C gezeigt ist, eine vierte Isolierschicht 120 über dem n-Kanalbereich und dem p-Kanalbereich ausgebildet. Die vierte Isolierschicht 120 schützt den n-Kanalbereich vor den nachfolgenden Herstellungsverfahren, die auf den p-Kanalbereich angewendet werden. Die vierte Isolierschicht wird aus dielektrischen Materialien wie Siliziumoxid, Siliziumnitrid (SiN); Siliziumoxinitrid (SiON), Siliziumcarbonitrid (SiCN) und SIOCN ausgebildet. In einigen Ausführungsformen besteht die vierte Isolierschicht 120 aus SiN. Die Dicke der vierten Isolierschicht 120 liegt im Bereich von etwa 3 nm bis etwa 10 nm, in einigen Ausführungsformen. Die vierte Isolierschicht kann durch CVD oder ALD ausgebildet werden.
  • Wie in 5A gezeigt ist, wird, nachdem der n-Kanal-Bereich durch eine Resistschicht 75A bedeckt wurde, anisotropes Ätzen auf die gestapelten Isolierschichten in dem p-Kanalbereich angewendet, so dass die Seitenwandabstandshalter der vierten Isolierschicht auf beiden Seiten der Dummy-Gatestrukturen des p-Kanalbereichs ausgebildet werden. Die Seitenwandabstandshalter in dem p-Kanalbereich bestehen in dieser Phase aus der ersten Isolierschicht 10B, der zweiten Isolierschicht 80B und der vierten Isolierschicht 120B.
  • Nachdem die Seitenwandabstandshalter für den p-Kanalbereich ausgebildet wurden, wird die Stegstruktur PFIN in dem p-Kanalbereich bis unterhalb der oberen Fläche der Trennisolierschicht STI vertieft, wie in 5B gezeigt ist, um vertiefte Abschnitte 105 auszubilden. Dann wird, wie in 5C gezeigt ist, die Resistschicht 75A entfernt.
  • Wie in 5C gezeigt ist, wird ein Spannungsmaterial für die Source/Drain in den vertieften Abschnitten 105 epitaktisch ausgebildet. Indem ein Spannungsmaterial 130 verwendet wird, das eine Gitterkonstante hat, die sich von der des Kanalbereichs der Stegstruktur unterscheidet, wird ein geeigneter Druck auf den Kanalbereich angelegt, um Trägerbeweglichkeit in dem Kanalbereich zu erhöhen. Für den p-Typ-FET wird, wenn der Kanalbereich aus Si besteht, eine Siliziumverbindung, die Germanium (SiGe) aufweist oder Ge verwendet. In dieser Ausführungsform wird SiGe epitaktisch in den vertieften Abschnitten 105 ausgebildet.
  • Nachdem das Spannungsmaterial 130 ausgebildet wurde, wird die vierte Isolierschicht 120B in den Seitenwandabstandshaltern des p-Kanalbereichs 120 und in dem n-Kanalbereich entfernt, indem geeignete Ätzverfahren verwendet werden, wie in 6A gezeigt ist. Wenn die vierte Isolierschicht aus SiN besteht, wird Nassätzen mit H3PO4 verwendet. In diesem Stadium liegt die Breite W1 der Seitenwandabstandshalter auf der Höhe der oberen Fläche der Dummy-Gateelektrode (30A oder 30B) im Bereich von etwa 5 nm bis etwa 10 nm.
  • Dann wird, wie in 6B gezeigt ist, eine Schicht aus organischem Material 140 über der sich ergebenden Struktur ausgebildet, die in 5A gezeigt ist. Die organische Schicht 140 umfasst Resist- oder Antireflexbeschichtungsmaterial. Die organische Schicht 140 wird so ausgebildet, dass die Dummy-Gatestrukturen in der organischen Schicht 140 vollständig eingebettet sind.
  • Die Dicke der ausgebildeten organischen Schicht 140 wird beispielsweise durch einen Rückätzvorgang verkleinert, wie in 6C gezeigt ist. Indem die Ätzzeit eingestellt wird, kann eine organische Schicht 140 mit einer wünschenswerten Dicke erhalten werden. In einer Ausführungsform ist die Dicke der organischen Schicht 140 auf eine Höhe reduziert, die im Wesentlichen gleich der Höhe der oberen Fläche der Dummy-Gateelektrodenschichten 30A und 30B ist.
  • Als nächstes werden die ersten Maskenschichten 40A, 40B und die zweiten Maskenschichten 50A, 50B entfernt, indem ein Rückätzverfahren verwendet wird. Die Schicht aus organischem Material 140 wird dann entfernt, beispielsweise durch eine Veraschungsoperation unter Verwendung von O2-Plasma.
  • Durch die Vorgänge, um die Maskenschichten und die Schicht aus organischem Material zu entfernen, werden die oberen Abschnitte der Seitenwandabstandshalter 10A, 80A des n-Kanalbereichs und die Seitenwände 10B, 80B des p-Kanalbereichs auch entfernt. Die sich ergebende Struktur ist in 7A gezeigt. In 7A und danach sind die Seitenwandstrukturen von 10A, 80A und 10B, 80B der Einfachheit halber durch eine Schicht von Seitenwandabstandshaltern 81A bzw. 81B gezeigt.
  • Während des Vorgangs des Entfernens der Maskenschichten werden die Oberflächen der Seitenwände 81A und 81B und die obere Fläche der Dummy-Gateelektroden 30A und 30B oxidiert, wodurch Oxidschichten 11A und 11B (an den Seitenwänden), 31A und 31B (auf den Dummy-Gateelektroden) und 111 und 131 (auf den Spannungsmaterialien in der S/D) ausgebildet werden, wie in 7A gezeigt ist. Die oxidierten Schichten 11A und 11B sind aus Siliziumdioxid oder Siliziumdioxid, das Kohlenstoff und/oder Stickstoff (gemeinsam als Siliziumoxid-basiertes Material bezeichnet) enthält, hergestellt.
  • Dann werden, wie in 7B gezeigt ist, Seitenwandabstandshalter 95A und 95B durch Abscheiden einer fünften Isolierschicht und anisotropes Ätzen der abgeschiedenen finften Isolierschicht ausgebildet.
  • Die fünfte Isolierschicht wird durch ein ALD-Verfahren bei einer Temperatur von etwa 450 bis etwa 550°C ausgebildet. Im Ätzvorgang wird Transformator-gekoppeltes Plasma (TCP) mit Prozessgasen, die CH4, CHF3, O2, HBr, He, Cl2, NF3 und/oder N2 umfassen, mit wechselnden Strom- und/oder Vorspannungsbedingungen verwendet, um die wünschenswerte Seitenwandabstandshalterstruktur zu erhalten. Das Ätzen wird von einem Nassreinigungsvorgang gefolgt, um die Polymerrückstände zu entfernen, die während des Ätzvorgangs ausgebildet wurden.
  • In einigen Ausführungsformen ist die fünfte Isolierschicht aus SiCN, SiOCN oder SiN hergestellt. Die Dicke der fünften Isolierschicht liegt, wie abgeschieden, im Bereich von etwa 2 nm bis etwa 4 nm. Die Breite W2 der Seitenwandabstandshalter 95A und 95B auf Höhe der oberen Fläche der Dummy-Gateelektrode (30A oder 30B) liegt in einigen Ausführungsformen im Bereich von etwa 8 nm bis etwa 14 nm.
  • In einigen Ausführungsformen liegt die Schnittstelle L1A (L1B) zwischen der Seitenwand 95A (95B) und der Oxidschicht 11A (11B) an der Grenzfläche zwischen der Spannungsmaterialschicht 110 (130) und der Stegstruktur NFIN (PFIN) an ihrer Oberfläche, wie in 7B gezeigt ist. Mit anderen Worten sind die Dicke der Seitenwände 81A (81B) und die Dicke der Oxidschicht 11A (11B) so eingestellt, dass sie die Position der Grenzfläche L1A (L1B) steuern. Somit liegt, wie in 7B gezeigt ist, das seitliche untere Ende der Seitenwand 95A (95B) über der Spannungsmaterialschicht 110 (130) der S/D. Indem die Seitenwände 95A und 95B verwendet werden, kann die elektrische Isolation zwischen den später ausgebildeten S/D-Kontakten und den Gateelektroden verbessert werden.
  • Nachdem die Seitenwände 95A und 95B ausgebildet wurden, wird, wie in 7C gezeigt ist, eine Kontakt-Ätzstoppschicht (CESL) 145 über der resultierenden Struktur von 7B ausgebildet. Die CESL 145 umfasst eine oder mehrere Schichten aus Siliziumnitridbasierten Verbindungen wie etwa SiN, SiON, SiCN oder SiOCN. In dieser Ausführung wird SiN als CESL 145 verwendet. Die Dicke der CESL 145 liegt im Bereich von etwa 3 nm bis etwa 5 nm. Die CESL 145 kann durch CVD oder ALD ausgebildet werden.
  • Nachdem die CESL 145 ausgebildet wurde, wird eine Zwischendielektrikumsschicht (ILD) 150 über der resultierenden Struktur von 7C ausgebildet. Wie in 8A gezeigt ist, wird die ILD-Schicht 150 derart ausgebildet, dass die Dummy-Gatestrukturen mit den Seitenwandabstandshaltern vollständig in der ILD-Schicht 150 eingebettet sind.
  • Die ILD-Schicht 150 kann durch CVD, HDPCVD, fließfähige CVD, Aufschleudern, PVD oder Sputtern oder andere geeignete Verfahren ausgebildet werden. Die ILD-Schicht 150 weist Siliziumoxid, Siliziumoxinitrid, ein Low-k-Material und/oder andere geeigneten Dielektrika auf. Die ILD-Schicht 150 wird konform abgeschieden und dann durch ein CMP-Verfahren planarisiert, wie in 8B gezeigt ist. Die Dummy-Gatestrukturen dienen als Planarisierungsstopp für das CMP-Verfahren. Mit anderen Worten wird das CMP-Verfahren beim Freilegen der oberen Fläche der Dummy-Gaestrukturen angehalten, wie in 8B gezeigt ist.
  • Wie in 8C gezeigt ist, werden die Dummy-Gateelektroden 30A, 30B und die Dummy-Gatedielektrikumsschichten 20A, 20B entfernt, wodurch Öffnungen 155A und 155B zwischen den Abstandselementen 81A in dem n-Kanalbereich bzw. den Abstandselementen 81B in dem p-Kanalbereich hergestellt werden. Die Dummy-Gateelektroden 30A und 30B werden durch eine Ätzlösung wie beispielsweise wässriges Ammoniak und/oder ein anderes geeignetes Ätzmittel entfernt. In einer alternativen Ausführungsform werden die Dummy-Gateelektroden 30A und 30B durch ein geeignetes Trockenätzverfahren entfernt. Beispielhafte Ätzmittel umfassen Chlor-basierte Ätzmitteln. In einigen Ausführungsformen werden die Dummy-Gatedielektrikumsschichten 20A und 20B unter Verwendung eines Ätzverfahrens (Nassätzen, Trockenätzen, Plasmaätzen etc.) entfernt. Das Entfernen der Dummy-Gatedielektrikumsschichten 20A und 20B legt eine obere Fläche der Kanalschichten in den Stegstrukturen frei.
  • Wie in 9A gezeigt ist, werden Metall-Gatestrukturen in den Öffnungen 155A, 155B ausgebildet, die durch das Entfernen der Dummy-Gaestrukturen hergestellt werden. Die Gatestruktur für den n-Typ-FET enthält eine Gatedielektrikumsschichten 161A und eine Metallgateschicht 170A und die Gatestruktur für den n-Typ-FET enthält eine Gatedielektrikumsschicht 161B und eine Metallgateschicht 170B.
  • In einigen Ausführungsformen weisen die Gatedielektrikumsschichten 161A und 161B eine oder mehrere Schichten von Metalloxiden wie beispielsweise High-k-Metalloxiden auf. Beispiele von Metalloxiden, die für die High-k-Dielektrika verwendet werden, umfassen Oxide von Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu und/oder Mischungen davon. In dieser Ausführungsform wird Hafniumoxid (HfO2) verwendet. Die Gatedielektrikumsschichten 161A und 161B können durch ALD, CVD, PVD und/oder andere geeignete Verfahren ausgebildet werden.
  • Die Metallgateschichten 170A und 170B umfassen eine oder mehrere Schichten aus Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlC, TiAlN, TaN, NiSi, CoSi, anderen leitenden Materialien mit einer Austrittsarbeit, die mit der des Substratmaterials vergleichbar ist, oder Kombinationen davon. Die Metallgateschichten 170A und 170B können durch CVD, PVD, Plattieren und/oder andere geeignete Verfahren ausgebildet werden. Eine oder mehrere CMP-Verfahren können während dem Ausbilden der Gatestrukturen durchgeführt werden. Ein Damaszen-Prozess kann verwendet werden, um die Gatestrukturen herzustellen.
  • In einigen Ausführungsformen sind eine oder mehrere Austrittsarbeits-Einstellschichten (nicht gezeigt) zwischen der Gatedielektrikumsschicht 161A, 161B und der Metallgateschicht 170A, 170B angeordnet. Die Austrittsarbeits-Einstellschichten sind aus einem leitfähigen Material wie einer einzelnen Schicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC oder einer Mehrfachschicht aus zwei oder mehr dieser Materialien hergestellt. Für den n-Kanal-FET wird eines oder mehrere von TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als Austrittsarbeits-Anpassungsschicht verwendet und für den p-Kanal-FET wird eines oder mehrere von TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co als Austrittsarbeits-Anpassungsschicht verwendet.
  • Als nächstes werden die Metallgateschichten 170A und 170B auf eine bestimmte Tiefe rückgeätzt, um die Metallgateschichten teilweise zu entfernen, um vergrabene Gateelektroden 171A und 171B auszubilden, wie in 9B gezeigt ist. Eine sechste Isolierschicht 180 wird abgeschieden, um die vertieften Abschnitte zu füllen, die durch das teilweise Entfernen der Metallgateschichten 170A und 170B hergestellt wurden. Die sechste Isolierschicht kann eine oder mehrere Schichten einer Siliziumnitrid-basierten Verbindung aufweisen, etwa SiN, SiON, SICN oder SiOCN. In dieser Ausführung wird SiN als sechste Isolierschicht 180 verwendet. Die sechste Isolierschicht 180 kann durch PVD, CVD, PECVD, APCVD, LPCVD, HDPCVD, ALD und/oder andere Verfahren ausgebildet werden. Indem eine Planarisierungsverfahren wie beispielsweise ein CMP-Verfahren angewendet wird, wird die sechste Isolierschicht 180 entfernt, die auf der ILD-Schicht 150 ausgebildet ist, so dass Deckschichten 181A und 181B auf den vergrabenen Metallgateelektroden 171A und 171B übrigbleiben, wie in 9C gezeigt ist.
  • Dann wird durch einen Lithographieverfahren eine Resistschicht strukturiert, um Kontaktlochstrukturen über den S/D-Bereichen des n-Kanal-FETs und des p-Kanal-FETs auszubilden. Indem die strukturierte Resistmaske verwendet wird, wird die ILD-Schicht 150 geätzt, um S/D-Kontaktlöcher 157A und 157B auszubilden, wie in den 10A und 10B gezeigt ist. In einer Ausführungsform wird das Ätzen vorzugsweise in einem HDP mit einem Ätzgas wie C4F8 und CH3F durchgeführt, um eine hohe Selektivität gegenüber den SiN-Schichten zu erhalten. Wie in 10A gezeigt ist, stoppt das Ätzen der ILD-Schicht, die aus Siliziumoxid oder Oxid-basiertem Isoliermaterial hergestellt ist, an der CESL 145A, 145B, die aus SiN oder Nitrid-basiertem Isoliermaterial hergestellt ist. Daher entfernt, selbst wenn die Kontaktloch-Resiststrukturen seitlich zu der Gateelektrode aufgrund Fehlausrichtung bei dem Lithographieverfahren verschoben sind, das Ätzen der ILD-Schicht nicht die CESL auf den Seitenwänden der Gatestruktur und die Kontaktlöcher berühren die Gateelektroden nicht. Daher werden die Kontaktlöcher ausgebildet, indem sie mit den S/D-Bereichen selbstjustiert sind (d. h. SAC werden ausgebildet). Weiter kann, da zusätzliche Seitenwandschichten 95A und 95B ausgebildet werden, eine elektrische Isolation zwischen den später ausgebildeten S/D-Kontakten und den Gateelektroden noch verbessert werden.
  • Nachdem das Ätzen an der CESL stoppt, wird ein weiterer Ätzvorgang ausgeführt, um die CESL auf dem Boden der Kontaktlöcher 157A und 157B zu entfernen, wie in 10B gezeigt ist. In einigen Ausführungsformen werden die Oxidschichten 111 und 131, die auf dem Spannungsmaterial der S/D-Bereiche ausgebildet sind, auch während oder nach dem CESL-Ätzen entfernt.
  • Nachdem die Oberfläche der Spannungsmaterialien 110 und 130 der S/D-Bereiche des n-Typ-FETs bzw. p-Typ-FETs freigelegt wurde, werden metallisierte Schichten 115 für die S/D-Bereiche des n-Typ-FETs und 135 für die S/D-Bereiche des p-Typ-FETs ausgebildet, wie in 10C gezeigt ist. Die metallisierten Schichten umfassen eine oder mehrere Silizidschichten wie TiSi, TaSi, WSi, NiSi, CoSi oder andere geeignete Übergangsmetall-Silizide. Die Silizidschicht 115 für den n-Typ-FET kann gleich oder verschieden von der Silizidschicht 135 für den p-Typ-FET sein.
  • Die 11A und 11B zeigen ein S/D-Kontakt-Ausbildungsverfahren. Die Haftschichten 200A und 200B, die beispielsweise aus Ti oder Ti-W hergestellt sind, können durch CVD, PVD, Plattieren und/oder andere geeignete Verfahren auf den Seitenflächen der Kontaktlöcher 157A und 157B ausgebildet werden. Dann werden die Sperrschichten 210A und 210B, die beispielsweise aus TiN hergestellt sind, durch ein Sputter- oder Verdampfungsverfahren über den Haftschichten 200A, 200B abgeschieden. Die Haftschicht 200A und/oder die Sperrschicht 210A für den n-Typ-FET kann jeweils gleich oder verschieden von der Haftschicht 200B und/oder der Sperrschicht 210B für den p-Typ-FET sein.
  • Als nächstes wird eine Wolfram(W)-Schicht 190 durch CVD abgeschieden, wie in 11A gezeigt ist. Indem ein CMP-Verfahren durchgeführt wird, um die W-Schicht 190 zu entfernen, die auf der ILD-Schicht 150 abgeschieden ist, kann der S/D-Kontakt mit W-Stöpselstrukturen 190A und 190B erhalten werden, wie in 11B gezeigt ist.
  • 12A und 12B zeigen die vergrößerte Querschnittsansicht der S/D-Kontaktlochbereiche. 12A und 12B entsprechen beispielsweise den n-Kanalbereichen der 9C bzw. 11B. In den 12A und 12B sind jedoch, anders als in den 9C und 11B, zwei Gatestrukturen, d. h. eine erste und eine zweite Gatestruktur, für zwei n-Kanal-FETs angeordnet. Die ersten Gatestrukturen umfassen die High-k-Gatedielektrikumsschichten 161A, die Metall-Gateelektrodenschicht 171A, die Deckschicht 181A und Seitenwandabstandshalter einschließlich 81A, 11A und 95A und die CESL 145A, während die zweiten Gatestrukturen die High-k-Gatedielektrikumsschicht 161A', die Metall-Gateelektrodenschicht 171A', die Deckschicht 181A und Seitenwandabstandshalter einschließlich 81A', 11A' und 95A' und die CESL 145A umfassen. Die ersten und zweiten Gatestrukturen werden gleichzeitig hergestellt und die Materialien und Konfigurationen sind im Wesentlichen gleich. Weiter wird, wie in 12A gezeigt ist, die Spannungsschicht 110 für den S/D-Bereich zwischen der ersten und der zweiten Gatestruktur angeordnet.
  • Wie in 12A gezeigt ist, hat im Stadium nach dem Ausbilden der Deckschicht 181A, die in 9C gezeigt ist, der Seitenwandabstandshalter 81A eine Dicke Wa auf Höhe der oberen Fläche der Metall-Gateelektrodenschicht 171A im Bereich von etwa 6 nm bis etwa 10 nm. Der Seitenwandabstandshalter 95A hat eine Dicke Wb auf Höhe der oberen Fläche der Metall-Gateelektrodenschicht 171A im Bereich von etwa 2 nm bis etwa 4 nm. Die CESL 145A hat eine Dicke We auf Höhe der oberen Fläche der Metall-Gateelektrodenschicht 171A im Bereich von etwa 3 nm bis etwa 5 nm. Die Oxidschicht 11A hat eine Dicke auf Höhe der oberen Fläche der Metall-Gateelektrodenschicht 171A im Bereich von etwa 0,5 nm bis etwa 1 nm.
  • Wie in 12B gezeigt ist, haben in dem Stadium, nachdem der W-Stöpsel ausgebildet wurde, wie in 11B gezeigt ist, die Seitenwandabstandshalter einschließlich 81A, 11A, 95A und 145A eine Dicke We auf Höhe der oberen Fläche der Metall-Gateelektrodenschicht 171A im Bereich von etwa 8 nm bis etwa 16 nm. Wie in 12B gezeigt ist, umfasst die Seitenwandabstandsschicht mindestens vier Schichten 81A, 11A, 95A und 145A. Da die Seitenwandabstandsschicht 81A zwei oder mehr Schichten (z. B. 10A und 80A) aufweisen kann, kann die Anzahl der Seitenwandabstandsschichten fünf oder mehr sein. Die Abstandsschichten 95A und 145A sind aus dem gleichen Material hergestellt und es ist nicht möglich, diese beiden Schichten klar zu unterscheiden, während der Seitenwandabstandshalter drei Schichten aufweisen kann, die die Schicht 81A aus einem Siliziumnitrid-basierten Material, die Schicht 11A aus einem Siliziumoxid-basierten Material und ein Siliziumnitrid-basiertes Material (Schichten 95A und 145A) umfassen kann.
  • Unter den Seitenwandabstandsschichten liegen die Unterseiten der Abstandsschicht 95a und der CESL 145A über der Spannungsschicht 110 des S/D-Bereichs. Weiter ist die Höhe der Seitenwandabstandshalter die gleiche wie die Höhe der Deckschicht 181A oder ein paar Nanometern niedriger als die Höhe der Deckschicht 181A, d. h. die Höhe der Seitenwandabstandshalter ist im Wesentlichen die gleiche wie die Höhe der Deckschicht 181A.
  • Da die Schicht 95A zwischen der Oxidschicht 11A und der CESL 145A angeordnet ist, kann die Gesamtdicke des Seitenwandabstandshalters erhöht und die elektrische Isolation zwischen dem S/D-Kontakt (W-Stöpsel) und der Gateelektrode verbessert werden.
  • Es versteht sich, dass die Vorrichtung in 11B weiteren CMOS-Verfahren unterzogen wird, etwa zum Ausbilden verschiedener Elemente wie Verbindungsmetallschichten, dielektrischer Schichten, Passivierschichten usw.
  • Die verschiedenen hier beschriebenen Ausführungsformen oder Beispiele bieten mehrere Vorteile gegenüber dem Stand der Technik. Durch das Einführen eines zusätzlichen Seitenwandabstandshalters (z. B. 95A, 95B) ist es möglich, die Unempfindlichkeit gegenüber Ätzlösungen für den Abstandshalter-Dielektrikumsbereich zu verbessern (beispielsweise verdünnter HF und/oder wässrigem Ammoniak), beispielsweise aufgrund von Oberflächenspannung und Kapillarkräften. Es ist auch möglich, die elektrische Isolation zwischen der Gateelektrode und dem S/D-Kontakt (W-Stöpsel) zu verbessern, und die Vorrichtungsslebensdauer kann bei Verschleiß durch Injektion von heißen Ladungsträgern auch verbessert werden.
  • Es versteht sich, dass nicht alle Vorteile notwendigerweise hier beschrieben wurden; kein bestimmter Vorteil ist bei allen Ausführungsformen oder Beispielen erforderlich und andere Ausführungsformen oder Beispiele können andere Vorteile bieten.
  • Nach einem Aspekt der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung eine Gatestruktur, die über einem Substrat angeordnet ist, und Seitenwandabstandshalter, die auf beiden Seitenwänden der Gatestruktur angeordnet sind. Die Seitenwandabstandshalter umfassen mindestens vier Abstandsschichten, die erste bis vierte Abstandsschichten aufweisen, die in dieser Reihenfolge von der Gatestruktur ab gestapelt sind.
  • In Übereinstimmung mit einem anderen Aspekt der vorliegenden Offenbarung wird in einem Verfahren zur Herstellung einer Halbleitervorrichtung eine Gatestruktur über einem Substrat ausgebildet. Eine erste Seitenwandabstandsschicht wird auf einer Seitenwand der Gatestruktur ausgebildet. Eine Oxidschicht wird als eine zweite Seitenwandabstandsschicht auf der ersten Seitenwandabstandsschicht ausgebildet. Eine dritte Seitenwandabstandsschicht ist auf der zweiten Seitenwandabstandsschicht ausgebildet. Eine Kontakt-Ätzstoppschicht wird auf der dritten Seitenwandabstandsschicht und dem Substrat ausgebildet.
  • Gemäß noch einem weiteren Aspekt der vorliegenden Offenbarung wird in einem Verfahren zur Herstellung einer Halbleitervorrichtung eine erste Dummy-Gatestruktur für einen n-Kanal-Transistor über einem Substrat ausgebildet, wobei eine Maskenschicht darauf angeordnet ist. Eine erste Isolierschicht wird über der ersten Dummy-Gatestruktur ausgebildet. Erste Ionen werden durch die erste Isolierschicht für den n-Kanal-Transistor implantiert. Eine zweite Isolierschicht wird über der ersten Isolierschicht ausgebildet. Eine dritte Isolierschicht wird über der zweiten Isolierschicht ausgebildet. Die erste bis dritte Isolierschicht werden geätzt, wodurch eine erste n-Seitenwandabstandsschicht auf einer Seitenwand der ersten Dummy-Gatestruktur ausgebildet wird. Eine erste Source/Drain-Struktur wird in dem Substrat auf einem Seitenabschnitt des ersten n-Seitenwandabstandshalters ausgebildet. Nach dem Ausbilden der ersten Source/Drain-Struktur wird die dritte Isolierschicht von der ersten n-Seitenwandabstandsschicht entfernt. Eine Oxidschicht wird als zweite Seitenwandabstandsschicht auf der ersten n-Seitenwandabstandsschicht ausgebildet. Eine dritte n-Seitenwandabstandsschicht wird auf der zweiten Seitenwandabstandsschicht ausgebildet. Eine Kontakt-Ätzstoppschicht wird auf der dritten n-Seitenwandabstandsschicht und dem Substrat ausgebildet.
  • Das Vorangegangene beschreibt Elemente von mehreren Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um andere Verfahren und Strukturen zu entwerfen oder modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Halbleitervorrichtung umfassend: eine Gatestruktur, die über einem Substrat angeordnet ist; und Seitenwandabstandshalter, die auf beiden Seitenwänden der Gatestruktur angeordnet sind, wobei: die Seitenwandabstandshalter mindestens vier Abstandsschichten aufweisen, die erste bis vierte Abstandsschichten in dieser Reihenfolge von der Gatestruktur ab umfassen.
  2. Halbleitervorrichtung nach Anspruch 1, wobei: die erste, dritte und vierte Abstandsschicht aus einem Siliziumnitrid-basierten Material hergestellt sind und die zweite Abstandsschicht aus einem Siliziumoxid-basierten Material hergestellt ist.
  3. Halbleitervorrichtung nach Anspruch 2, wobei das Siliziumnitrid-basierte Material SiN, SiCN, SiON oder SiOCN umfasst und das Siliziumoxid-basierte Material Siliziumoxid umfasst.
  4. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die erste Abstandsschicht aus SiCN hergestellt ist.
  5. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die vierte Abstandsschicht aus SiN hergestellt ist.
  6. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die dritte Abstandsschicht aus SiCN oder SiN hergestellt ist.
  7. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die dritte Abstandsschicht aus einem anderen Material als die vierte Abstandsschicht hergestellt ist.
  8. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, weiter umfassend: einen Source/Drain-Bereich; und einen Kontaktstöpsel in Kontakt mit einem Teil des Source/Drain-Bereichs, wobei die vierte Abstandsschicht in Kontakt mit dem Kontaktstöpsel ist.
  9. Halbleitervorrichtung nach Anspruch 8, wobei Böden der dritten und der vierten Abstandsschicht über den Source/Drain-Bereichen liegen.
  10. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Gatestruktur umfasst: eine Gatedielektrikumsschicht; eine Gateelektrodenschicht, die über der Gatedielektrikumsschicht angeordnet ist, und eine Deckschicht, die aus einem Isoliermaterial hergestellt und über der Gateelektrode angeordnet ist, wobei eine Höhe der Seitenwandabstandshalter im Wesentlichen gleich der Höhe der Deckschicht ist.
  11. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Ausbilden einer Gatestruktur über einem Substrat; Ausbilden einer ersten Seitenwandabstandsschicht auf einer Seitenwand der Gatestruktur; Ausbilden einer Oxidschicht als zweite Seitenwandabstandsschicht auf der ersten Seitenwandabstandsschicht; Ausbilden einer dritten Seitenwandabstandsschicht auf der zweiten Seitenwandabstandsschicht; und Ausbilden einer Kontakt-Ätzstoppschicht auf der dritten Seitenwandabstandsschicht und dem Substrat.
  12. Verfahren nach Anspruch 11, wobei: die erste, die dritte und die vierte Abstandsschicht aus SiN, SiCN, SiON oder SiOCN hergestellt sind.
  13. Verfahren nach Anspruch 11 oder 12, das nach dem Ausbilden der vierten Seitenwandabstandsschicht weiter umfasst: Ausbilden eines Zwischendielektrikums über der Gatestruktur mit der ersten bis vierten Abstandsschicht; Ausbilden eines Kontaktlochs in dem Zwischendielektrikum, indem die Kontakt-Ätzstoppschicht als Ätzstoppschicht verwendet wird; Entfernen der Kontakt-Ätzstoppschicht in dem Kontaktloch; und Füllen des Kontaktlochs mit einem leitfähigen Material.
  14. Verfahren nach einem der Ansprüche 11 bis 13, wobei die Oxidschicht durch Oxidieren der ersten Seitenwandabstandsschicht ausgebildet wird.
  15. Verfahren nach einem der Ansprüche 11 bis 14, wobei: die Gatestruktur eine Dummy-Gatestruktur ist und das Verfahren ferner nach dem Ausbilden der vierten Seitenwandabstandsschicht umfasst: Ausbilden eines Zwischendielektrikums über der Dummy-Gatestruktur mit der ersten bis vierten Abstandsschicht; Entfernen der Dummy-Gatestrukturen, um eine Gateöffnung auszubilden; und Ausbilden einer Metallgatestruktur, die eine Metall-Gateelektrodenschicht aufweist, die über einer High-k-Gatedielektrikumsschicht in der Öffnung angeordnet ist.
  16. Verfahren nach einem der Ansprüche 11 bis 15, das nach dem Ausbilden der Metallgatestruktur weiter umfasst: Vertiefen der Metall-Gateelektrodenschicht; und Ausbilden einer Deckschicht über der vertieften Gateelektrodenschicht.
  17. Verfahren nach einem der Ansprüche 11 bis 16, das weiter das Ausbilden eines Source/Drain-Bereichs mit einem Spannungsmaterial umfasst, das eine andere Gitterkonstante als ein Kanalbereich aufweist, wobei ein Boden der dritten Abstandsschicht über dem Source/Drain-Bereich liegt.
  18. Verfahren nach einem der Ansprüche 11 bis 17, wobei das Ausbilden einer ersten Seitenwandabstandsschicht das Ausbilden einer unteren Schicht und das Ausbilden einer oberen Schicht über der unteren Schicht umfasst, wobei zwischen dem Ausbilden einer unteren Schicht und dem Ausbilden einer oberen Schicht über der unteren Schicht Ionenimplantation durch die untere Schicht durchgeführt wird.
  19. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Ausbilden einer ersten Dummy-Gatestruktur für einen n-Kanaltransistor, wobei eine Maskenschicht darauf über einem Substrat angeordnet wird; Ausbilden einer ersten Isolierschicht über der ersten Dummy-Gatestruktur; Implantieren von ersten Ionen durch die erste Isolierschicht für den n-Kanaltransistor; Ausbilden einer zweiten Isolierschicht über der ersten Isolierschicht; Ausbilden einer dritten Isolierschicht über der zweiten Isolierschicht; Ätzen der ersten bis dritten Isolierschicht, wodurch eine erste n-Seitenwandabstandsschicht auf einer Seitenwand der ersten Dummy-Gatestruktur ausgebildet wird; Ausbilden einer ersten Source/Drain-Struktur in dem Substrat auf einem Seitenabschnitt des ersten n-Seitenwandabstandshalters; nach dem Ausbilden der ersten Source/Drain-Struktur, Entfernen der dritte Isolierschicht von der ersten n-Seitenwandabstandsschicht; Ausbilden einer Oxidschicht als zweite Seitenwandabstandsschicht auf der ersten n-Seitenwandabstandsschicht; Ausbilden einer dritten n-Seitenwandabstandsschicht auf der zweiten Seitenwandabstandsschicht; und Ausbilden einer Kontakt Ätzstoppschicht auf der dritten n-Seitenwandabstandsschicht und dem Substrat.
  20. Verfahren nach Anspruch 19, das weiter umfasst: Ausbilden einer zweiten Dummy-Gatestruktur für einen p-Kanaltransistor, wobei eine Maskenschicht darauf über dem Substrat angeordnet wird; Ausbilden der ersten Isolierschicht über der zweiten Dummy-Gatestruktur; Implantieren von zweiten Ionen durch die ersten Isolierschichten für den p-Kanaltransistor; Ausbilden der zweiten Isolierschicht über der ersten Isolierschicht; Ausbilden der dritten Isolierschicht über der zweiten Isolierschicht; nach dem Ausbilden der dritten Isolierschicht, Entfernen der dritten Isolierschicht; Ausbilden einer vierten Isolierschicht über der zweiten Isolierschicht nach dem Entfernen der dritten Isolierschicht; Ätzen der ersten, zweiten und vierten Isolierschicht, wodurch eine erste p-Seitenwandabstandsschicht auf einer Seitenwand der zweiten Dummy-Gatestruktur ausgebildet wird; Ausbilden einer zweiten Source/Drain-Struktur in dem Substrat auf einem Seitenabschnitt des ersten p-Seitenwandabstandshalters; nach dem Ausbilden der zweiten Source/Drain-Struktur, Entfernen der vierten Isolierschicht von der ersten p-Seitenwandabstandsschicht; Ausbilden einer Oxidschicht auf der ersten p-Seitenwandabstandsschicht; Ausbilden einer dritten p-Seitenwandabstandsschicht auf der Oxidschicht; und Ausbilden einer Kontakt-Ätzstoppschicht auf der dritten p-Seitenwandabstandsschicht und dem Substrat.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020109491A1 (de) 2020-04-01 2021-10-07 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9647116B1 (en) * 2015-10-28 2017-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating self-aligned contact in a semiconductor device
US9583486B1 (en) * 2015-11-19 2017-02-28 International Business Machines Corporation Stable work function for narrow-pitch devices
KR102443696B1 (ko) * 2016-05-31 2022-09-15 삼성전자주식회사 반도체 소자의 제조 방법
US11088033B2 (en) * 2016-09-08 2021-08-10 International Business Machines Corporation Low resistance source-drain contacts using high temperature silicides
US10147719B2 (en) * 2016-11-17 2018-12-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor field effect transistors and manufacturing method thereof
US20180190792A1 (en) * 2017-01-04 2018-07-05 Globalfoundries Inc. Method of forming semiconductor structure and resulting structure
US10636789B2 (en) * 2017-05-26 2020-04-28 Qualcomm Incorporated Transistor with low resistivity carbon alloy
KR102291559B1 (ko) * 2017-06-09 2021-08-18 삼성전자주식회사 반도체 장치
CN109427680B (zh) * 2017-08-28 2021-07-30 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
KR102487054B1 (ko) 2017-11-28 2023-01-13 삼성전자주식회사 식각 방법 및 반도체 장치의 제조 방법
US10847633B2 (en) * 2017-11-28 2020-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device
JP6787875B2 (ja) * 2017-12-20 2020-11-18 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置、およびプログラム
US10658225B2 (en) * 2018-01-19 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET devices and methods of forming the same
JP2019153741A (ja) * 2018-03-06 2019-09-12 東芝メモリ株式会社 半導体装置
US10529860B2 (en) * 2018-05-31 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for FinFET device with contact over dielectric gate
US10867860B2 (en) * 2018-08-30 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming FinFET device
US10868130B2 (en) 2018-10-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11437493B2 (en) * 2019-01-31 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Gate spacer structures and methods for forming the same
US11245032B2 (en) * 2019-04-02 2022-02-08 Globalfoundries U.S. Inc. Asymmetric FET for FDSOI devices
US11031295B2 (en) * 2019-06-03 2021-06-08 International Business Machines Corporation Gate cap last for self-aligned contact
US11205647B2 (en) 2019-06-28 2021-12-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
CN110491876B (zh) * 2019-08-23 2024-04-05 福建省晋华集成电路有限公司 半导体存储元件的制造方法及该元件
TWI704648B (zh) * 2019-11-20 2020-09-11 華邦電子股份有限公司 記憶體裝置的製造方法
US11532720B2 (en) * 2020-04-29 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US11682711B2 (en) * 2020-05-28 2023-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having multi-layered gate spacers
US11444181B2 (en) 2020-07-23 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain formation with reduced selective loss defects
US11935941B2 (en) * 2020-08-14 2024-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for manufacturing thereof
US11522062B2 (en) * 2020-08-14 2022-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing an etch stop layer and an inter-layer dielectric on a source/drain region
US11848209B2 (en) 2021-02-26 2023-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Patterning semiconductor devices and structures resulting therefrom

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100260044B1 (ko) * 1997-11-25 2000-07-01 윤종용 고속/고성능 모스 트랜지스터 및 그 제조방법
US6753242B2 (en) * 2002-03-19 2004-06-22 Motorola, Inc. Integrated circuit device and method therefor
US6706605B1 (en) 2003-03-31 2004-03-16 Texas Instruments Incorporated Transistor formed from stacked disposable sidewall spacer
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
KR100932135B1 (ko) 2007-12-27 2009-12-16 주식회사 동부하이텍 플래쉬 메모리 소자 제조방법
US7910453B2 (en) 2008-07-14 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Storage nitride encapsulation for non-planar sonos NAND flash charge retention
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8729627B2 (en) * 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
KR101815527B1 (ko) 2010-10-07 2018-01-05 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8455952B2 (en) * 2010-11-22 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer elements for semiconductor device
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8377779B1 (en) 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8716765B2 (en) 2012-03-23 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8736056B2 (en) 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
KR101986538B1 (ko) * 2012-09-21 2019-06-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9048287B1 (en) * 2013-11-15 2015-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming semiconductor device structure with floating spacer
US9437495B2 (en) * 2014-11-14 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Mask-less dual silicide process
US9647116B1 (en) * 2015-10-28 2017-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating self-aligned contact in a semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020109491A1 (de) 2020-04-01 2021-10-07 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren
US11217679B2 (en) 2020-04-01 2022-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method

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