KR20170049338A - 반도체 디바이스 내에 자기-정렬 컨택을 제조하기 위한 방법 - Google Patents

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KR20170049338A
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메이윤 왕
후고 차오
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Abstract

반도체 디바이스는, 기판 위에 배치된 게이트 구조체, 및 게이트 구조체의 측벽들 둘 모두 상에 배치된 측벽 스페이서들을 포함한다. 측벽 스페이서들은, 게이트 구조체로부터 이러한 순서로 적층된 제 1 내지 제 4 스페이서 층들을 포함하여 적어도 4개의 스페이서 층들을 포함한다.

Description

반도체 디바이스 내에 자기-정렬 컨택을 제조하기 위한 방법{METHOD FOR FABRICATING SELF-ALIGNED CONTACT IN A SEMICONDUCTOR DEVICE}
본 발명은 반도체 디바이스를 제조하기 위한 방법에 관한 것으로서, 더 구체적으로, 자기-정렬 소스/드레인(source/drain; S/D) 컨택(contact)들에 대한 제조 방법 및 구조체에 관한 것이다.
반도체 디바이스의 치수들의 감소에 따라, 자기-정렬 컨택(self-aligned contact; SAC)이, 예를 들어, 전계 효과 트랜지스터(field effect transistor; FET) 내의 게이트 구조체들에 더 가깝게 배열되는 소스/드레인 컨택을 제조하기 위해 광범위하게 사용되어 왔다. 전형적으로, SAC는 측벽 스페이서(spacer)들을 갖는 게이트 구조체 위에 컨택 에칭-정지 층(contact etch-stop layer; CESL)이 형성된 상태에서 층간 유전체(interlayer dielectric; ILD) 층을 패턴화함으로써 제조된다. ILD 층의 초기 에칭은 CESL에서 정지하며, 그 후 CESL이 SAC를 형성하기 위해 에칭된다. 디바이스 밀도가 증가함에 따라(즉, 반도체 디바이스의 치수들이 감소함에 따라), 측벽 스페이스의 두께가 더 얇아지며, 이는 S/D 컨택과 게이트 전극들 사이에 단락 회로를 야기할 수 있다. 따라서, S/D 컨택과 게이트 전극들 사이에 개선된 전기적 분리를 갖는 SAC 구조체들 및 이를 제조하는 프로세스가 요구되어 왔다.
본 발명은 첨부된 도면들과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업에서의 표준 관행에 따라, 다양한 특징부들이 축적이 맞추어져 도시되지 않으며, 오로지 예시적인 목적을 위해 사용된다는 것이 강조된다. 실제로, 다양한 특징부들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 더미(dummy) 게이트 구조체가 형성된 후의 핀 FET의 예시적인 사시도를 도시하며, 도 1b는 본 발명의 일 실시예에 따른 더미 게이트 구조체가 형성된 후의 평면형 FET의 예시적인 사시도를 도시한다.
도 2a 내지 도 11b는 본 발명의 일 실시예에 따른 반도체 디바이스의 순차적인 제조 프로세스를 예시하는 예시적인 단면도들을 도시한다.
도 12a 및 도 12b는 본 발명의 일 실시예에 따른 S/D 컨택 홀(hole) 부분들의 확대된 단면도들을 도시한다.
다음의 개시는 본 발명의 상이한 특징부들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다는 것이 이해될 것이다. 본 발명을 간략화하기 위하여 컴포넌트들 및 배열들의 특정 실시예들 또는 예들이 이하에서 설명된다. 물론 단지 예들이 제공되며, 예들은 제한적으로 의도되지 않는다. 예를 들어, 엘러먼트들의 치수들이 개시된 범위 또는 값들에 한정되지 않으며, 디바이스의 희망되는 속성들 및/또는 프로세스 조건들에 의존할 수 있다. 또한, 다음의 설명에서 제 2 특징부 상의 또는 그 위의 제 1 특징부의 형성은, 제 1 및 제 2 특징부들이 직접 접촉하도록 형성되는 실시예들을 포함할 수 있으며, 제 1 및 제 2 특징부들이 직접 접촉하지 않을 수 있도록 추가적인 특징부들이 제 1 및 제 2 특징부들 사이에 형성될 수 있는 실시예들을 또한 포함할 수 있다. 다양한 특징부들이 단순성 및 명료성을 위하여 상이한 축적들로 임의적으로 도시될 수 있다.
추가로, "바로 밑", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어들은, 도면들에 예시된 바와 같은 다른 특징부(들) 또는 엘러먼트(들)에 대한 하나의 엘러먼트 또는 특징부의 관계를 설명하기 위하여 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 더하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 달리 (90도 회전된 또는 다른 배향들로) 배향될 수 있으며, 본원에서 사용된 공간적으로 상대적인 기술자가 그에 따라 마찬가지로 해석될 수 있다. 이에 더하여, 용어 "으로 제조된"은 "포함하는" 또는 "구성되는" 중 하나를 의미할 수 있다.
도 1a는 핀 구조체 위에 게이트 구조체(GATE)가 형성된 후의 예시적인 구조체를 도시한다. 게이트 구조체를 구현하는 하나의 프로세스는 "게이트 라스트(gate last)" 또는 "대체 게이트" 방법론으로 지칭된다. 이러한 프로세스에 있어, 폴리실리콘을 사용하는 더미 게이트 구조체가 처음에 형성되고, 반도체 디바이스와 연관된 다양한 프로세스들이 수행되며, 그 뒤에 더미 게이트가 제거되고 금속 게이트로 대체된다. 이러한 실시예에 있어, 핀 FET 디바이스는 n-형 핀 FET(11) 및 p-형 핀 FET(12)를 포함한다.
처음에, 핀 구조체(FIN)가 기판(SUB) 위에 제조된다. 핀 구조체(FIN)는 기판(SUB) 위에 형성되며, 분리 절연층(STI)으로부터 돌출한다. 일 실시예에 따라 핀 구조체(FIN)를 제조하기 위하여, 마스크 층이 기판 위에 형성된다. 마스크 층은, 예를 들어, 열 산화 프로세스 및/또는 화학 기상 퇴적(chemical vapor deposition; CVD) 프로세스에 의해 형성된다. 기판은, 예를 들어, 약 1 x 1015 cm-3 내지 약 1 x 1018 cm-3의 범위 내의 불순물 농도를 갖는 p-형 실리콘 기판이다. 다른 실시예들에 있어, 기판은 약 1 x 1015 cm-3 내지 약 1 x 1018 cm-3의 범위 내의 불순물 농도를 갖는 n-형 실리콘 기판이다. 마스크 층은, 예를 들어, 일부 실시예들에서 패드 산화물(예를 들어, 실리콘 이산화물) 층 및 실리콘 질화물 마스크 층을 포함한다.
대안적으로, 기판은, 게르마늄; SiC 및 SiGe와 같은 IV-IV 화합물 반도체들, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP과 같은 III-V 화합물 반도체들을 포함하는 화합물 반도체; 또는 이들의 조합들과 같은 다른 원소의 반도체를 포함할 수 있다. 일 실시예에 있어, 기판은 SOI(silicon-on insulator) 기판의 실리콘 층이다. SOI 기판이 사용될 때, 핀 구조체는 SOI 기판의 실리콘 층으로부터 돌출할 수 있거나 또는 SOI 기판의 절연체 층으로부터 돌출할 수 있다. 후자의 경우에 있어, SOI 기판의 실리콘 층은 핀 구조체를 형성하기 위해 사용된다. 기판은 (예를 들어, p-형 또는 n-형 전도성) 불순물들로 적절하게 도핑된 다양한 영역들을 포함할 수 있다.
패드 산화물 층은 열 산화 또는 CVD 프로세스를 사용함으로써 형성될 수 있다. 실리콘 질화물 마스크 층은, 스퍼터링 방법과 같은 물리 기상 퇴적(physical vapor deposition; PVD), CVD, 플라즈마-증강 화학 기상 퇴적(plasma-enhanced chemical vapor deposition; PECVD), 대기압 화학 기상 퇴적(atmospheric pressure chemical vapor deposition; APCVD), 저압 CVD(low-pressure CVD; LPCVD), 고밀도 플라즈마 CVD(high density plasma CVD; HDPCVD), 원자층 퇴적(atomic layer deposition; ALD), 및/또는 다른 프로세스들에 의해 형성될 수 있다.
일부 실시예들에 있어, 패드 산화물 층의 두께는 약 2 nm 내지 약 15 nm의 범위 내이며, 실리콘 질화물 마스크 층의 두께는 약 2 nm 내지 약 50 nm의 범위 내이다. 마스크 패턴이 추가적으로 마스크 층 위에 형성된다. 마스크 패턴은, 예를 들어, 리소그래피 동작들에 의해 형성된 레지스트(resist) 패턴이다. 에칭 마스크와 같은 마스크 패턴을 사용함으로써, 패드 산화물 층 및 실리콘 질화물 마스크 층의 하드 마스크 패턴이 형성된다. 일부 실시예들에 있어, 하드 마스크 패턴의 폭은 약 4 nm 내지 약 40 nm의 범위 내이다. 특정 실시예들에 있어, 하드 마스크 패턴의 폭은 약 4 nm 내지 약 12 nm의 범위 내이다.
에칭 마스크와 같은 하드 마스크 패턴을 사용함으로써, 기판은 건식 에칭 방법 및/또는 습식 에칭 방법을 사용하는 트렌치(trench) 에칭에 의해 핀 구조체(FIN)로 패턴화된다. (Z 방향에서의) 핀 구조체의 높이는 약 20 nm 내지 약 100 nm의 범위 내이다. 특정 실시예들에 있어, 높이는 약 30 nm 내지 약 60 nm의 범위 내이다. 핀 구조체들의 높이가 균일하지 않을 때, 기판의 높이는 핀 구조체들의 평균 높이들에 대응하는 평면으로부터 측정될 수 있다. 핀 구조체(20)의 폭은 일부 실시예들에서 약 5 nm 내지 약 40 nm의 범위 내이며, 특정 실시예들에서 약 7 nm 내지 약 15 nm의 범위 내이다.
도 1a에 도시된 바와 같이, Y 방향으로 연장하는 하나의 핀 구조체(FIN)가 기판(SUB) 위에 배치되며, 이러한 실시예에서, 하나의 핀 구조체가 n-형 FET를 위해 배치되고 하나의 핀 구조체는 p-형 FET를 위해 배치된다. 그러나, 핀 구조체들의 수는 하나로 제한되지 않는다. X 방향으로 배열된 2개, 3개, 4개 또는 5개 이상의 핀 구조체들이 존재할 수 있다. 이에 더하여, 하나 이상의 더미 핀 구조체들이 패턴화 프로세스들에서의 패턴 정확도를 개선하기 위하여 핀 구조체의 양쪽 측면들 둘 모두에 인접하여 배치될 수 있다. 복수의 핀 구조체들이 배치될 때, 핀 구조체들 사이의 간격은 일부 실시예들에서 약 8 nm 내지 약 80 nm의 범위 내이며, 다른 실시예들에서 약 7 nm 내지 약 15 nm의 범위 내이다. 그러나, 당업자는, 설명들 도처에서 열거되는 치수들 및 값들이 단지 예들일 뿐이며, 집적 회로들의 상이한 스케일(scale)들에 맞추기 위하여 변경될 수 있다는 것을 인식할 것이다.
핀 구조체(FIN)를 형성한 후, 분리 절연층(STI)이 핀 구조체 위에 형성된다. 분리 절연 층(STI)은 저압 화학 기상 퇴적(low pressure chemical vapor deposition), 플라즈마-CVD 또는 유동성(flowable) CVD에 의해 형성된, 실리콘 산화물, 실리콘 산화질화물 또는 실리콘 질화물과 같은 절연 물질들의 하나 이상의 층들을 포함한다. 유동성 CVD에 있어, 실리콘 산화물 대신에 유동성 유전체 물질들이 퇴적된다. 유동성 유전체 물질들은 그들의 이름이 제시하는 바와 같이 높은 종횡비를 갖는 간극들 또는 공간들을 충전(fill)하기 위해 퇴적 동안 "흐를" 수 있다. 일반적으로, 퇴적되는 필름이 흐르는 것을 허용하기 위하여 다양한 화학물질들이 실리콘-함유 전구체들에 첨가된다. 일부 실시예들에 있어, 질소 수소화물 접착제가 첨가된다. 유동성 유전체 전구체들, 특히 유동성 실리콘 산화물 전구체들의 예들은, 실리케이트, 실록산, 메틸 실세스퀴옥산(methyl silsesquioxane; MSQ), 수소 실세스퀴옥산(hydrogen silsesquioxane; HSQ), MSQ/HSQ, 퍼하이드로실라잔(perhydrosilazane; TCPS), 퍼하이드로-폴리실라잔(perhydro-polysilazane; PSZ), 테트라에틸 오소실리케이트(tetraethyl orthosilicate; TEOS), 또는 트리실릴아민(trisilylamine; TSA)과 같은 실릴-아민을 포함한다. 이러한 유동성 실리콘 산화물 물질들은 다중-동작 프로세스에서 형성된다. 유동성 필름이 퇴적된 후, 유동성 필름이 경화되며 그 뒤 실리콘 산화물을 형성하기 위하여 희망되지 않은 엘러먼트(들)를 제거하기 위해 어닐링(anneal)된다. 희망되지 않은 엘러먼트(들)가 제거될 때, 유동성 필름은 밀도가 높아지며 수축한다. 일부 실시예들에 있어, 복수의 어닐링 프로세스들이 수행된다. 유동성 필름은 한번 이상 경화되고 어닐링된다. 유동성 필름은 붕소 및/또는 인으로 도핑될 수 있다. 분리 절연 층은, SOG, SiO, SiON, SiOCN 및/또는 불화물-도핑 실리케이트 유리(fluoride-doped silicate glass; FSG)의 하나 이상의 층들에 의해 형성될 수 있다.
핀 구조체 위에 분리 절연 층을 형성한 후, 분리 절연 층 및 마스크 층(패드 산화물 층 및 실리콘 질화물 마스크 층)의 일 부분을 제거하기 위하여 평탄화 동작이 수행된다. 평탄화 동작은 화학적 기계적 연마(chemical mechanical polishing; CMP) 및/또는 에칭-백(etch-back) 프로세스를 포함할 수 있다. 그 뒤, 분리 절연 층이 추가적으로 제거되어(리세스되어) 핀 구조체의 상부 층이 노출된다.
더미 게이트 구조체(GATE)는 노출된 핀 구조체(FIN) 위에 형성된다. 유전체 층 및 폴리 실리콘 층이 분리 절연 층 및 노출된 핀 구조체 위에 형성되며, 그 뒤 폴리 실리콘으로 이루어진 더미 게이트 전극 층 및 더미 게이트 유전체 층을 포함하는 더미 게이트(GATE)를 획득하기 위하여 패턴화 동작들이 수행된다. 폴리 실리콘 층의 패턴화는 일부 실시예들에서 실리콘 산화물 층 위에 형성된 실리콘 질화물 층을 포함하는 하드 마스크를 사용하여 수행된다. 다른 실시예들에 있어, 하드 마스크는 실리콘 질화물 층 위에 형성된 실리콘 산화물 층을 포함한다. 더미 게이트 유전체 층은, CVD, PVD, ALD, e-빔 퇴적, 또는 다른 적절한 프로세스에 의해 형성된 실리콘 산화물이다. 일부 실시예들에 있어, 게이트 유전체 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 하이-k(high-k) 유전체들의 하나 이상의 층들을 포함한다. 일부 실시예들에서 게이트 유전체 층의 두께는 약 5 nm 내지 약 20 nm의 범위 내이며, 다른 실시예들에서 약 5 nm 내지 약 10 nm의 범위 내이다.
일부 제공되는 실시예들에 있어, 더미 게이트 전극 층(GATE)의 폭은 약 5 nm 내지 약 40 nm의 범위 내이다. 일부 실시예들에서 게이트 전극 층의 두께는 약 5 nm 내지 약 200 nm의 범위 내이며, 다른 실시예들에서 약 5 nm 내지 약 100 nm의 범위 내이다.
핀 FET들 대신에 도 1b에 도시된 바와 같은 평면형 FET가 사용되는 경우, 더미 유전체 층 및 더미 폴리 실리콘 층이 기판(SUB) 위에 형성되며, 그 뒤 더미 게이트 구조체(GATE)를 획득하기 위하여 하드 마스크 층을 사용하는 패턴화 동작들이 수행된다.
도 2a 내지 도 11b는 본 발명의 일 실시예에 따른 반도체 디바이스의 순차적인 제조 프로세스를 예시하는 예시적인 단면도들을 도시한다. 도 2a 내지 도 11b에 도시된 프로세스들 전에, 그 동안에, 그리고 그 후에 추가적인 동작들이 제공될 수 있으며, 이하에서 설명되는 동작들 중 일부는 방법의 추가적인 실시예들에서 대체되거나 또는 제거될 수 있다는 것이 이해될 것이다. 동작들/프로세스들의 순서는 교환가능할 수 있다. 도 2a 내지 도 11b가 도 1a에 도시된 바와 같은 핀 FET의 순차적인 제조 프로세스를 도시하지만, 제조 프로세스는 도 1b에 도시된 평면형 FET에 적용될 수 있다. 이러한 경우에 있어, 이하의 설명에서 "핀 구조체"는 "기판"으로서 이해될 수 있다.
게이트 구조체(GATE)가 형성된 후, 제 1 절연 층(10)이 더미 게이트 구조체 및 핀 구조체 위에 형성된다. 도 2a는 도 1a의 라인 A-A'를 따른 n-형 FET(11)에 대한 n-채널 영역 및 p-형 FET(12)에 대한 p-채널 영역에 대한 예시적인 단면도들을 도시한다.
도 2a에 도시된 바와 같이, n-형 FET(11)에 대한 더미 게이트는 더미 게이트 유전체 층(20A), 더미 게이트 전극(30A) 및, 제 1 마스크 층(40A) 및 제 2 마스크 층(50A)을 포함하는 하드 마스크를 포함한다. 유사하게, p-형 FET(12)에 대한 더미 게이트는 더미 게이트 유전체 층(20B), 더미 게이트 전극(30B) 및, 제 1 마스크 층(40B) 및 제 2 마스크 층(50B)을 포함하는 하드 마스크를 포함한다. 일부 실시예들에 있어, 더미 게이트 유전체 층들(20A, 20B)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물과 같은 유전체 물질의 하나 이상의 층들을 포함한다. 이러한 실시예에 있어, 더미 게이트 유전체 층들(20A, 20B)은 실리콘 산화물로 이루어진다. 더미 게이트 전극 층들(30A, 30B)은 폴리실리콘 및 비정질 실리콘과 같은 적절한 물질로 이루어진다. 이러한 실시예에 있어, 더미 게이트 전극 층들(30A, 30B)은 폴리실리콘으로 이루어진다. 일부 실시예들에 있어, 제 1 하드 마스크 층들(40A, 40B)은, 예를 들어, 실리콘 질화물로 이루어지며, 제 2 하드 마스크 층들(50A, 50B)은, 예를 들어, 실리콘 산화물로 이루어진다.
핀 구조체 (채널 영역) 위의 더미 게이트 전극(30A, 30B)의 두께는 약 100 nm 내지 약 150 nm의 범위 이내이다. 마스크 층들(제 1 및 제 2 마스크 층들의 합)의 두께는 50 nm 내지 100 nm의 범위 이내이다.
제 1 절연 층(10)은, 실리콘 산화물, 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 탄화질화물(SiCN) 및 SiOCN과 같은 유전체 물질들의 하나 이상의 층들을 포함한다. 일부 실시예들에 있어, 제 1 절연 층(10)은 실리콘 질화물 기반 화합물로 이루어진다. 이러한 실시예에 있어, SiCN이 사용된다. 제 1 절연 층(10)의 두께는 약 3 nm 내지 약 5 nm의 범위 내이다. 제 1 절연 층은 CVD 또는 ALD로 만들어질 수 있다.
일 실시예에 있어, ALD 방법은, 비제한적으로, 디실란(disilane; DIS), 디클로로실란(dichlorosilane; DCS), 헥사클로라이드-디실란(hexachloride-disilane; HCD) 또는 실란을 포함하는 실리콘 소스에 대한 전구체 물질을 도입하는 단계를 포함한다. 그 후, 비제한적으로 에틸렌(C2H4)과 같은 탄화수소(CxHy) 가스를 포함하는 탄소 소스 가스 및 비제한적으로 암모니아(NH3)와 같은 질소 소스 가스가 도입되며, 그럼으로써 SiCN의 단일 층을 형성한다. 이상의 동작들을 반복함으로써, 희망되는 두께를 갖는 SiCN 층이 획득될 수 있다.
다음으로, 도 2b에 도시된 바와 같이, p-채널 영역은 포토레지스트 층(70B)에 의해 커버되며, 저농도-도핑 드레인(lightly-doped drain; LDD)을 위한 이온 주입(NLDD)이 n-채널 층 상에서 수행된다. NLDD에 대한 도펀트는 인 및/또는 비소이며, 도우즈(dose) 양은 약 1 x 1014 cm-2 내지 약 1 x 1015 cm-2의 범위 내이다. 이온 주입은 이온 빔 방향에 대하여 기판을 틸팅(tilt)함으로써 수행되며, 기판을 90도, 180도, 및 270도만큼 회전시킴으로써 반복적으로 수행될 수 있다. 이온 주입 이후, 포토레지스트 층(70B)이, 예를 들어, 플라즈마 애싱(ashing) 프로세스에 의해 제거된다.
포토레지스트 층(70B)을 제거한 후, 이온 주입에 의해 초래된 비정질화 영역들을 재결정화하기 위해 그리고 주입된 불순물들을 활성화시키기 위해 포스트-어닐링 절차가 수행된다. 어닐링 동작은 약 900℃ 내지 약 1400℃의 범위의 온도에서 약 1 밀리초 내지 약 5 초 동안의 급속 열 어닐링(rapid thermal annealing; RTA)일 수 있다. 어닐링 동작은 약 200℃ 내지 약 700℃의 온도에서 약 50 초 내지 약 300 초 동안의 예열 단계를 포함한다. 본 실시예에 있어, 예열 단계는 약 500-600℃의 온도에서 약 180 초 동안 수행된다. 또한, 일부 실시예들에 있어, RAT 프로세스는 약 1000℃보다 더 높은 온도에서 1.5 초 이상 수행된다. 일부 실시예들에 있어, 어닐링 동작은, 몇 밀리초 이하, 예를 들어, 약 0.8 밀리초 내지 약 100 밀리초 동안 1,400℃에 이르는 온도를 사용하는 밀리초 열 어닐링(millisecond thermal annealing; MSA) 프로세스이다. 어닐링 동작은 p-채널에 대한 LDD 주입이 완료된 이후에 수행될 수 있다.
도 2c에 도시된 바와 같이, n-채널 영역은 포토레지스트 층(70A)에 의해 커버되며, LDD를 위한 이온 주입(PLDD)이 p-채널 층 상에서 수행된다. PLDD에 대한 도펀트는 붕소(BF2+)이며, 도우즈 양은 약 1 x 1014 cm-2 내지 약 3 x 1015 cm-2의 범위 내이다. 이온 주입은 이온 빔 방향에 대하여 기판을 틸팅함으로써 수행되며, 기판을 90도, 180도, 및 270도만큼 회전시킴으로써 반복적으로 수행될 수 있다. 이온 주입 이후, 포토레지스트 층(70A)이, 예를 들어, 플라즈마 애싱 프로세스에 의해 제거되고, 그 뒤 어닐링 동작이 수행될 수 있다. NLDD 이온 주입 및 PLDD 이온 주입의 순서는 교환이 가능하다.
LDD 주입 이후, 도 3a에 도시된 바와 같이, 제 2 절연 층(80)이 제 1 절연 층(10) 위에 형성되고, 제 3 절연 층(90)이 제 2 절연 층(80) 위에 형성된다. 제 3 절연 층(90)은 n-채널 영역 상에서 수행되는 후속 제조 프로세스들로부터 p-채널 영역을 보호한다. 제 2 및 제 3 절연 층들은, 실리콘 산화물, 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 탄화-질화물(SiCN) 및 SiOCN과 같은 유전체 물질들에 의해 형성된다. 일부 실시예들에 있어, 제 2 절연 층(80)은 SiCN으로 이루어지며, 제 3 절연 층(90)은 SiN으로 이루어진다. 일부 실시예들에 있어, 제 2 절연 층(80)의 두께는 약 3 nm 내지 약 5 nm의 범위 내이며, 제 3 절연 층(90)의 두께는 약 3 nm 내지 약 10 nm의 범위 내이다. 제 2 및 제 2 절연 층들은 CVD 또는 ALD에 의해 형성될 수 있다.
그 뒤, 도 3b에 도시된 바와 같이, p-채널 영역이 포토레지스트 층(75B)에 의해 커버되며, 이방성 에칭이 n-채널 영역 내의 적층된 절연 층들 상에 수행되고, 그 결과 측벽 스페이서들이 더미 게이트 구조체들의 양쪽 측면 표면들 둘 모두 상에 형성된다. 이러한 단계에서 n-채널 영역 내의 측벽 스페이서들은 제 1 절연 층(10A), 제 2 절연 층(80A) 및 제 3 절연 층(90A)으로 구성된다.
n-채널 영역에 대한 측벽 스페이서들이 형성된 후, n-채널 영역 내의 핀 구조체(NFIN)가, 리세스된 부분들(100)을 형성하기 위하여 도 3b에 도시된 바와 같이, 분리 절연 층(STI)의 상부 표면 아래에서 아래로 움푹 파인다. 그 뒤, 도 3c에 도시된 바와 같이, 포토레지스트 층(75B)이 제거된다.
도 4a에 도시된 바와 같이, 소스/드레인에 대한 변형 물질(strain material)은 리세스된 부분들(100) 내에 에피택셜적으로(epitaxially) 형성된다. 핀 구조체의 채널 영역의 격자 상수와 상이한 격자 상수를 갖는 변형 물질(110)을 사용함으로써, 채널 영역 내에서 캐리어 이동도를 증가시키기 위해 적절한 응력이 채널 영역에 인가된다. n-형 FET에 대하여, 채널 영역이 Si로 이루어졌을 때, P를 포함하는 실리콘 화합물(SiP) 및/또는 C를 포함하는 실리콘 화합물(SiC)이 사용된다. 이러한 실시예에 있어, SiP는 리세스된 부분들(110) 내에 에피택셜적으로 형성된다.
변형 물질(110)이 형성된 후, 도 4b에 도시된 바와 같이, n-채널 영역의 측벽 스페이서들 내의 제 3 절연 층(90A) 및 p-채널 영역 내의 제 3 절연 층(90)이 적절한 에칭 동작들을 사용하여 제거된다. 제 3 절연 층이 SiN으로 이루어졌을 때, H3PO4를 사용하는 습식 에칭이 사용된다.
도 4c에 도시된 바와 같이, 제 4 절연 층(120)은 n-채널 영역 및 p-채널 영역 위에 형성된다. 제 4 절연 층(120)은 p-채널 영역 상에서 수행되는 후속 제조 프로세스들로부터 n-채널 영역을 보호한다. 제 4 절연 층은, 실리콘 산화물, 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 탄화-질화물(SiCN) 및 SiOCN과 같은 유전체 물질들에 의해 형성된다. 일부 실시예들에 있어, 제 4 절연 층(120)은 SiN으로 이루어진다. 일부 실시예들에 있어, 제 4 절연 층(120)의 두께는 약 3 nm 내지 약 10 nm의 범위 내이다. 제 4 절연 층은 CVD 또는 ALD에 의해 형성될 수 있다.
도 5a에 도시된 바와 같이, n-채널 영역은 포토레지스트 층(75A)에 의해 커버되며, 이방성 에칭이 p-채널 영역 내의 적층된 절연 층들 상에 수행되고, 그 결과 제 4 절연 층의 측벽 스페이서들이 p-채널 영역의 더미 게이트 구조체들의 양쪽 측면들 둘 모두 상에 형성된다. 이러한 단계에서 p-채널 영역 내의 측벽 스페이서들은 제 1 절연 층(10B), 제 2 절연 층(80B) 및 제 4 절연 층(120B)으로 구성된다.
p-채널 영역에 대한 측벽 스페이서들이 형성된 후, p-채널 영역 내의 핀 구조체(PFIN)가, 리세스된 부분들(105)을 형성하기 위하여, 도 5b에 도시된 바와 같이, 분리 절연 층(STI)의 상부 표면 아래에서 아래로 움푹 파인다. 그 뒤, 도 5c에 도시된 바와 같이, 포토레지스트 층(75A)이 제거된다.
도 5c에 도시된 바와 같이, 소스/드레인에 대한 변형 물질은 리세스된 부분들(105) 내에 에피택셜적으로 형성된다. 핀 구조체의 채널 영역의 격자 상수와 상이한 격자 상수를 갖는 변형 물질(130)을 사용함으로써, 채널 영역 내에서 캐리어 이동도를 증가시키기 위해 적절한 응력이 채널 영역에 인가된다. p-형 FET에 대하여, 채널 영역이 Si로 이루어졌을 때, 게르마늄을 포함하는 실리콘 화합물(SiGe) 또는 Ge가 사용된다. 이러한 실시예에 있어, SiGe는 리세스된 부분들(105) 내에 에피택셜적으로 형성된다.
변형 물질(130)이 형성된 후, 도 6a에 도시된 바와 같이, p-채널 영역의 측벽 스페이서들 내의 제 4 절연 층(120B) 및 n-채널 영역 내의 제 4 절연 층(120)이 적절한 에칭 동작들을 사용하여 제거된다. 제 4 절연 층이 SiN으로 이루어졌을 때, H3PO4를 사용하는 습식 에칭이 사용된다. 이러한 단계 동안에, 더미 게이트 전극(30A 또는 30B)의 상부 표면의 높이에서 측벽 스페이서들의 폭(W1)은 약 5 nm 내지 약 10 nm의 범위 내이다.
그 후, 도 6b에 도시된 바와 같이, 유기 물질 층(140)이 도 6a에 도시된 결과적인 구조체 위에 형성된다. 유기 층(140)은 포토레지스트 또는 반사방지 코팅 물질을 포함한다. 유기 층(140)은 더미 게이트 구조체들이 유기 층(140) 내에 완전히 내장되도록 형성된다.
형성된 유기 층(140)의 두께는, 도 6c에 도시된 바와 같이, 예를 들어, 에칭-백 동작을 사용함으로써 감소된다. 에칭 시간을 조정함으로써, 희망되는 두께를 갖는 유기 층(140)이 획득될 수 있다. 일 실시예에 있어, 유기 층(140)의 두께는 더미 게이트 전극 층들(30A 및 30B)의 상부 표면의 높이와 실질적으로 동일한 레벨로 감소된다.
다음으로, 제 1 마스크 층들(40A, 40B) 및 제 2 마스크 층들(50A, 50B)이 에칭-백 프로세스를 사용함으로써 제거된다. 유기 물질 층(140)은 그 후, 예를 들어, O2 플라즈마를 사용하는 애싱 동작에 의해 제거된다.
마스크 층들 및 유기 물질 층을 제거하기 위한 동작들에 의해, p-채널 영역의 측벽들(10B, 80B) 및 n-채널 영역의 측벽 스페이서들(10A, 80A)의 상부 부분들이 또한 제거된다. 결과적인 구조체가 도 7a에 도시된다. 도 7a 및 그 뒤에서, 10A, 80A 및 10B, 80B의 측벽 구조체들은, 간략화를 위하여, 각기 측벽 스페이서들(81A 및 81B)의 하나의 층에 의해 예시된다.
마스크 층들을 제거하는 동작 동안, 측벽들(81A, 81B)의 표면들 및 더미 게이트 전극들(30A 및 30B)의 상부 표면이 산화되어, 도 7a에 도시된 바와 같이, (측벽들 상의) 산화물 층들(11A 및 11B), (더미 게이트 전극들 상의) 산화물 층들(31A 및 31B) 및 (S/D 내의 변형 물질들 상의) 산화물 층들(111 및 131)을 형성한다. 산화된 층들(11A 및 11B)은 실리콘 이산화물 또는, 탄소 및/또는 질소 함유 실리콘 이산화물(집합적으로, 실리콘 산화물 기반 물질)로 제조된다.
그 후, 도 7b에 도시된 바와 같이, 제 5 절연 층을 퇴적하고 퇴적된 제 5 절연 층을 이방성으로 에칭함으로써, 측벽 스페이스들(95A 및 95B)이 형성된다.
제 5 절연 층은 약 450 내지 약 550℃의 범위의 온도에서 ALD 방법에 의해 형성된다. 에칭 동작시, 희망되는 측벽 스페이서 구조체를 획득하기 위하여 CH4, CHF3, O2, HBr, He, Cl2, NF3, 및/또는 N2를 포함하는 프로세스 가스들을 갖는 변환 결합 플라즈마(transform coupled plasma; TCP)가 파워 및/또는 바이어스 조건들을 변화시키는 것과 함께 사용된다. 에칭 다음에 에칭 동작 동안 형성된 폴리머 잔류물을 제거하기 위한 습식 세정 동작이 이어진다.
일부 실시예들에 있어, 제 5 절연 층은 SiCN, SiOCN 또는 SiN으로 제조된다. 퇴적되는 제 5 절연 층의 두께는 약 2 nm 내지 약 4 nm의 범위 내이다. 일부 실시예들에 있어, 더미 게이트 전극(30A 또는 30B)의 상부 표면의 높이에서 측벽 스페이서들(95A 및 95B)의 폭(W2)은 약 8 nm 내지 약 14 nm의 범위 내이다.
일부 실시예들에 있어, 측벽(95A)(95B)과 산화물 층(11A)(11B) 사이의 계면(L1A)(L1B)은, 도 7b에 도시된 바와 같이, 그 표면에서 변형 물질 층(110)(130)과 핀 구조체(NFIN)(PFIN) 사이의 계면에 위치된다. 다시 말해서, 측벽들(81A)(81B)의 두께 및 산화물 층(11A)(11B)의 두께는 계면(L1A)(L1B)의 위치를 조정하기 위하여 조정될 수 있다. 따라서, 도 7b에 도시된 바와 같이, 측벽(95A)(95B)의 측방 하단 단부는 S/D의 변형 물질 층(110)(130) 위에 위치된다. 측벽들(95A 및 95B)을 사용함으로써, 이후에 형성되는 S/D 컨택들과 게이트 전극들 사이의 전기적 분리가 개선될 수 있다.
측벽들(95A 및 95B)이 형성된 후, 도 7c에 도시된 바와 같이, 컨택-에칭 정지 층(contact-etch stop layer; CESL)(145)이 도 7b의 결과적인 구조체 위에 형성된다. CESL(145)은 SiN, SiON, SiCN 또는 SiOCN과 같은 실리콘 질화물 기반 화합물의 하나 이상의 층들을 포함한다. 이러한 실시예에 있어, SiN이 CESL(145)로서 사용된다. CESL(145)의 두께는 약 3 nm 내지 약 5 nm의 범위 내이다. CESL(145)은 CVD 또는 ALD로 만들어질 수 있다.
CESL(145)이 형성된 후, 층간 유전체(interlayer dielectric; ILD) 층(150)이 도 7c의 결과적인 구조체 위에 형성된다. 도 8a에 도시된 바와 같이, ILD 층(150)은 측벽 스페이서들을 갖는 더미 게이트 구조체들이 ILD 층(150) 내에 완전하게 내장될 수 있도록 형성된다.
ILD 층(150)은, CVD, HDPCVD, 유동성 CVD, 스핀-온(spin-on) 퇴적, PVD 또는 스퍼터링, 또는 다른 적절한 방법들에 의해 형성된다. ILD 층(150)은, 실리콘 산화물, 실리콘 산화질화물, 로우-k(low-k) 물질, 및/또는 다른 적절한 유전체를 포함한다. ILD 층(150)은 균일하게 퇴적되며, 그 뒤 도 8b에 도시된 바와 같이, CMP 프로세스에 의해 평탄화된다. 더미 게이트 구조체들은 CMP 프로세스에 대한 평탄화 정지부로서 역할한다. 다시 말해서, CMP 프로세스는, 도 8b에 도시된 바와 같이, 더미 게이트 구조체들의 상단 표면의 노출부에서 정지된다.
도 8c에 도시된 바와 같이, 더미 게이트 전극들(30A, 30B) 및 더미 게이트 유전체 층들(20A, 20B)이 제거되며, 그럼으로써 각기 n-채널 영역 내의 스페이서 엘러먼트들(81A) 사이의 그리고 p-채널 영역 내의 스페이서 엘러먼트들(81B) 사이의 개구부들(155A 및 155B)을 제공한다. 더미 게이트 전극들(30A 및 30B)은, 예를 들어, 액상 암모니아, 및/또는 다른 적절한 에칭제(etchant)와 같은 에칭 용액에 의해 제거된다. 대안적인 실시예에 있어, 더미 게이트 전극들(30A 및 30B)은 적절한 건식 에칭 프로세스에 의해 제거된다. 예시적인 에칭제들은 염소 기반 에칭제들을 포함한다. 일부 실시예들에 있어, 더미 게이트 유전체 층들(20A 및 20B)은 에칭 프로세스(습식 에칭, 건식 에칭, 플라즈마 에칭, 등)를 사용하여 제거된다. 더미 게이트 유전체 층들(20A 및 20B)의 제거는 핀 구조체들 내의 채널 층들의 상단 표면을 노출시킨다.
도 9a에 도시된 바와 같이, 금속 게이트 구조체들은 더미 게이트 구조체들의 제거에 의해 제공된 개구부들(155A, 155B) 내에 형성된다. n-형 FET에 대한 게이트 구조체는 게이트 유전체 층(161A) 및 금속 게이트 층(170A)을 포함하며, p-형 FET에 대한 게이트 구조체는 게이트 유전체 층(161B) 및 금속 게이트 층(170B)을 포함한다.
일부 실시예들에 있어, 게이트 유전체 층(161A 및 161B)은, 하이-k 금속 산화물과 같은 금속 산화물들의 하나 이상의 층들을 포함한다. 하이-k 유전체들에 대해 사용되는 금속 산화물들의 예들은, Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu의 산화물들, 및/또는 이들의 혼합물을 포함한다. 이러한 예에 있어, 하프늄 산화물(HfO2)이 사용된다. 게이트 유전체 층들(161A 및 161B)은 ALD, CVD, PVD, 및/또는 다른 적절한 방법들에 의해 형성될 수 있다.
금속 게이트 층들(170A 및 170B)은, Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlC, TiAlN, TaN, NiSi, CoSi, 기판 물질과 양립할 수 있는 일 함수를 갖는 다른 전도성 물질들, 또는 이들의 조합들의 하나 이상의 층들을 포함한다. 금속 게이트 층들(170A 및 170B)은 CVD, PVD, 도금, 및/또는 다른 적절한 프로세스들에 의해 형성될 수 있다. 게이트 구조체들의 형성 동안 하나 이상의 CMP 프로세스들이 수행될 수 있다. 다마신(damascene) 프로세스가 게이트 구조체들을 제조하기 위하여 이용될 수 있다.
일부 실시예들에 있어, 하나 이상의 일 함수 조정 층들(미도시)이 게이트 유전체 층들(161A, 161B)과 금속 게이트 층(170A, 170B) 사이에 개재된다. 일 함수 조정 층들은, TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일 층, 또는 이러한 물질들 중 2개 이상의 물질들의 다중층과 같은 전도성 금속으로 제조된다. n-채널 FET에 대하여, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상이 일 함수 조정 층으로서 사용되며, p-채널 FET에 대하여, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 일 함수 조정 층으로서 사용된다.
다음으로, 금속 게이트 층들(170A 및 170B)은, 도 9b에 도시된 바와 같이, 매립된 게이트 전극(171A 및 171B)을 형성하기 위하여 금속 게이트 층들을 부분적으로 제거하기 위해 특정 깊이까지 에칭 백된다. 제 6 절연 층(180)은, 금속 게이트 층들(170A 및 170B)의 부분적인 제거에 의해 제공된 리세스된 부분들을 충전하기 위해 퇴적된다. 제 6 절연 층은 SiN, SiON, SiCN 또는 SiOCN과 같은 실리콘 질화물 기반 화합물의 하나 이상의 층들을 포함할 수 있다. 이러한 실시예에 있어, SiN이 제 6 절연 층(180)으로서 사용된다. 제 6 절연 층(180)은, PVD, CVD, PECVD, APCVD, LPCVD, HDPCVD, ALD, 및/또는 다른 프로세스들에 의해 형성될 수 있다. CMP 프로세스와 같은 평탄화 동작을 적용함으로써, 도 9c에 도시된 바와 같이, ILD 층(150) 상에 형성된 제 6 절연 층(180)은, 캡(cap) 층들(181A 및 181B)이 매립된 금속 게이트 전극들(171A 및 171B) 상에 남겨질 수 있도록 제거된다.
그 뒤, 리소그래피 동작을 사용함으로써, 레지스트 층은 n-채널 FET 및 p-채널 FET의 S/D 영역들 위에 컨택 홀 패턴들을 형성하기 위해 패턴화된다. 패턴화된 레지스트 마스크를 사용함으로써, 도 10a 및 도 10b에 도시된 바와 같이, ILD 층(150)은 S/D 컨택 홀들(157A 및 157B)을 형성하기 위해 에칭된다. 일 실시예에 있어, 에칭은 바람직하게는 SiN 층들에 대한 높은 선택성을 획득하기 위하여 C4F8 및 CH3F와 같은 에칭 가스를 사용하는 HDP에서 수행된다. 도 10a에 도시된 바와 같이, 실리콘 산화물 또는 산화물 기반 절연 물질로 제조된 ILD 층(150)의 에칭은 SiN 또는 질화물 기반 절연 물질로 제조된 CESL(145A, 145B)에서 정지한다. 따라서, 리소그래피 동작에서의 오정렬에 기인하여 컨택 홀 레지스트 패턴들이 게이트 전극을 향해 측방으로 쉬프트된 경우에도, ILD 층의 에칭은 게이트 구조체의 측벽들 상의 CESL을 제거하지 않으며, 컨택 홀들이 게이트 전극들을 터치하지 않을 것이다. 따라서, 컨택 홀들은 S/D 영역들에 대해 자기-정렬되는 것에 의해 형성된다(즉, SAC가 형성된다). 또한, 추가적인 측벽 층(95A 및 95B)이 형성되기 때문에, 이하에 형성되는 S/D 컨택들과 게이트 전극들 사이의 전기적인 분리가 추가적으로 개선될 수 있다.
에칭이 CESL에서 정지한 후, 도 10b에 도시된 바와 같이, 컨택 홀들(157A 및 157B)의 하단에서 CESL을 제거하기 위하여 추가적인 에칭 동작이 수행된다. 일부 실시예들에 있어, S/D 영역들의 변형 물질 상에 형성된 산화물 층들(111 및 131)이 또한 CESL 에칭 동안 또는 그 이후에 제거될 수 있다.
n-형 FET 및 p-형 FET의 S/D 영역들의 변형 물질들(110 및 130)의 표면이 각기 노출된 이후, 도 10c에 도시된 바와 같이, n-형 FET의 S/D 영역들에 대한 금속화된 층(115) 및 p-형 FET의 S/D 영역들에 대한 금속화된 층(135)이 형성된다. 금속화된 층들은, TiSi, TaSi, WSi, NiSi, CoSi, 또는 다른 전이 금속 실리사이드와 같은 하나 이상의 실리사이드 층들을 포함한다. n-형 FET에 대한 실리사이드 층들(115)은 p-형 FET에 대한 실리사이드 층들(135)과 동일하거나 또는 상이할 수 있다.
도 11a 및 도 11b는 S/D 컨택 형성 프로세스를 도시한다. 예를 들어, Ti 또는 Ti-W로 제조된 접착 층들(200A 및 200B)은 CVD, PVD, 도금, 및/또는 다른 적절한 프로세스들에 의해 컨택 홀들(157A 및 157B)의 측면들 상에 형성된다. 그 후, 예를 들어, TiN으로 제조된 장벽 층들(210A 및 210B)이 스퍼터링 또는 기화 프로세스를 통해 접착 층들(200A, 200B) 위에 퇴적된다. n-형 FET에 대한 접착 층(200A) 및/또는 장벽 층(210A)은 각기 p-형 FET에 대한 접착 층(200B) 및/또는 장벽 층(210B)과 동일하거나 또는 상이할 수 있다.
다음으로, 도 11a에 도시된 바와 같이, 텅스텐(W) 층(190)이 CVD에 의해 퇴적된다. ILD 층(150) 상에 퇴적된 W 층(190)을 제거하기 위하여 CMP 동작을 수행함으로써, 도 11b에 도시된 바와 같이, W-플러그 구조체들(190A 및 190B)을 갖는 S/D 컨택이 획득될 수 있다.
도 12a 및 도 12b는 S/D 컨택 홀 부분들의 확대된 단면도를 도시한다. 도 12a 및 도 12b는 각기, 예를 들어, 도 9c 및 도 11b의 n-채널 영역들에 대응한다. 그러나, 도 9c 및 도 11b와 달리, 도 12a 및 도 12b에서, 2개의 게이트 구조체들, 즉, 2개의 n-채널 FET들에 대한 제 1 및 제 2 게이트 구조체들이 배열된다. 제 1 게이트 구조체들은 하이-k 유전체 층(161A), 금속 게이트 전극 층(171A), 캡 층(181A) 및, 81A, 11A 및 95A 및 CESL(145A)을 포함하는 측벽 스페이서들을 포함하며, 반면 제 2 게이트 구조체들은 하이-k 유전체 층(161A'), 금속 게이트 전극 층(171A'), 캡 층(181A') 및, 81A', 11A' 및 95A' 및 CESL(145A)을 포함하는 측벽 스페이서들을 포함한다. 제 1 및 제 2 게이트 구조체들은 동시에 제조되며, 물질들 및 구성들이 서로 실질적으로 동일하다. 또한, 도 12a에 도시된 바와 같이, S/D 영역에 대한 변형 층(110)은 제 1 및 제 2 게이트 구조체들 사이에 배치된다.
도 12a에 도시된 바와 같이, 도 9c에 도시된 바와 같은 캡 층(181A)의 형성 이후의 단계에서, 측벽 스페이서(81A)는 금속 게이트 전극 층(171A)의 상부 표면의 높이에서 약 6 nm 내지 약 10 nm의 범위 내의 두께(Wa)를 갖는다. 측벽 스페이서(95A)는 금속 게이트 전극 층(171A)의 상부 표면의 높이에서 약 2 nm 내지 약 4 nm의 범위 내의 두께(Wb)를 갖는다. CESL(145A)은 금속 게이트 전극 층(171A)의 상부 표면의 높이에서 약 3 nm 내지 약 5 nm의 범위 내의 두께(Wc)를 갖는다. 산화물 층(11A)은 금속 게이트 전극 층(171A)의 상부 표면의 높이에서 약 0.5 nm 내지 약 1 nm의 범위 내의 두께를 갖는다.
도 12b에 도시된 바와 같이, 도 11b에 도시된 바와 같은 W 플러그가 형성된 이후의 단계에서, 81A, 11A, 95A 및 145A를 포함하는 측벽 스페이서들은 금속 게이트 전극 층(171A)의 상부 표면의 높이에서 약 8 nm 내지 약 16 nm의 범위 내의 두께(We)를 갖는다. 도 12b에 도시된 바와 같이, 측벽 스페이서 층은 적어도 4개의 층들(81A, 11A, 95A 및 145A)을 포함한다. 측벽 스페이스 층(81A)은 2개 이상의 층들(예를 들어, 10A 및 80A)을 가질 수 있기 때문에, 측벽 스페이서 층들의 수는 5개 이상일 수 있다. 스페이서 층들(95A 및 145A)이 동일한 물질로 만들어지고, 이러한 2개의 층들을 명확하게 구별하는 것이 가능하지 않은 경우, 측벽 스페이서는 실리콘 질화물 기반 물질로 제조된 층(81A), 실리콘 산화물 기반 물질로 제조된 층(11A), 및 실리콘 질화물 기반 물질 층(95A 및 145A)을 포함하는 3개의 층들을 가질 수 있다.
측벽 스페이서 층들 중에서, 스페이서 층(95A) 및 CESL(145A)의 하단들은 S/D 영역의 변형 층(110) 위에 위치된다. 또한, 측벽 스페이서들의 높이는 캡 층(181A)의 높이와 동일하거나 또는 캡 층(181A)의 높이보다 수 나노미터 더 낮으며, 즉, 측벽 스페이서들의 높이가 캡 층(181A)의 높이와 실질적으로 동일하다.
층(95A)이 산화물 층(11A)과 CESL(145A) 사이에 배치되기 때문에, 측벽 스페이스의 총 두께가 증가될 수 있으며, S/D 컨택(W 플러그)과 게이트 전극 사이의 전기적인 분리가 개선될 수 있다.
도 11b에 도시된 디바이스가 상호연결 금속 층들, 유전체 층들, 패시베이션(passivation) 층들, 등과 같은 다양한 특징부들을 형성하기 위하여 추가적인 CMOS 프로세스들을 겪는 다는 것이 이해될 것이다.
본원에서 설명된 다양한 실시예들 또는 예들은 현존하는 기술을 뛰어 넘는 몇몇 이점들을 제공한다. 예를 들어, 추가적인 측벽 스페이서(예를 들어, 95A, 95B)를 도입함으로써, 예를 들어, 표면 장력 및 모세관 효과들에 기인하는, 스페이서 유전체 영역에 대한 에칭 용액(예를 들어, 희석-HF 및/또는 액상 암모니아)에 대한 내성을 개선하는 것이 가능하다. 게이트 전극과 S/D 컨택(W 플러그) 사이의 전기적인 분리를 개선하는 것이 또한 가능하며, 핫 캐리어 열화 하의 디바이스 수명이 또한 개선된다.
반드시 모든 이점들이 본원에서 논의되지는 않았으며, 특정 이점이 모든 실시예들 또는 예들에 대해 요구되지도 않고, 다른 실시예들 또는 예들은 상이한 이점들을 제공할 수 있다는 것이 이해될 것이다.
본 발명의 일 측면에 따르면, 반도체 디바이스는 기판 위에 배치된 게이트 구조체, 및 게이트 구조체의 측벽들 둘 모두 상에 배치된 측벽 스페이서들을 포함한다. 측벽 스페이서들은, 게이트 구조체로부터 이러한 순서로 적층된 제 1 내지 제 4 스페이서 층들을 포함하여 적어도 4개의 스페이서 층들을 포함한다.
본 발명의 다른 측면에 따르면, 반도체 디바이스를 제조하는 방법에서, 게이트 구조체는 기판 위에 형성된다. 제 1 측벽 스페이서 층은 게이트 구조체의 측벽 상에 형성된다. 제 2 측벽 스페이서 층으로서 산화물 층이 제 1 측벽 스페이서 층 상에 형성된다. 제 3 측벽 스페이서 층은 제 2 측벽 스페이서 층 상에 형성된다. 컨택 에칭 정지 층은 제 3 측벽 스페이서 층 및 기판 상에 형성된다.
본 발명의 또 다른 측면에 따르면, 반도체 디바이스를 제조하는 방법에서, 위에 마스크 층이 배치되어 있는 n-채널 트랜지스터에 대한 제 1 더미 게이트 구조체가 기판 위에 형성된다. 제 1 절연 층은 제 1 더미 게이트 구조체 위에 형성된다. 제 1 이온들이 n-채널트랜지스터에 대한 제 1 절연 층을 통해 주입된다. 제 2 절연 층은 제 1 절연 층 위에 형성된다. 제 3 절연 층은 제 2 절연 층 위에 형성된다. 제 1 내지 제 3 절연 층들은 에칭되며, 그럼으로써 제 1 더미 게이트 구조체의 측벽 상에 제 1 n-측벽 스페이서 층을 형성한다. 제 1 소스/드레인 구조체가 제 1 n-측벽 스페이서의 측부 상에서 기판에 형성된다. 제 1 소스/드레인 구조체를 형성한 후, 제 3 절연 층은 제 1 n-측벽 스페이서 층으로부터 제거된다. 제 2 측벽 스페이서 층으로서 산화물 층이 제 1 n-측벽 스페이서 층 상에 형성된다. 제 3 n-측벽 스페이서 층은 제 2 측벽 스페이서 층 상에 형성된다. 컨택 에칭 정지 층은 제 3 n 측벽 스페이서 층 및 기판 상에 형성된다.
이상의 내용은 당업자들이 본 발명의 측면들을 더 잘 이해할 수 있도록 몇몇 실시예들 또는 예들의 특징들을 개괄한다. 당업자들은, 당업자들이 본원에서 소개된 실시예들 또는 예들의 동일한 목적들을 수행하기 위하여 및/또는 이들의 동일한 이점들을 달성하기 위하여 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기준으로서 본 발명을 용이하게 사용할 수 있다는 것을 이해해야만 한다. 당업자들은, 균등한 이러한 구성들이 본 발명의 사상 및 범위로부터 벗어나지 않으며, 당업자들이 본 발명의 사상 및 범위로부터 벗어나지 않고 본원에 대한 다양한 변화들, 대체들, 및 변경들을 할 수 있다는 것을 또한 이해하여야만 한다.

Claims (10)

  1. 반도체 디바이스로서,
    기판 위에 배치된 게이트 구조체; 및
    상기 게이트 구조체의 양쪽 측벽들 상에 배치된 측벽 스페이서(spacer)들
    을 포함하며,
    상기 측벽 스페이서들은 상기 게이트 구조체로부터 제 1 내지 제 4 스페이서 층들의 순서로 적층된 제 1 내지 제 4 스페이서 층들을 포함하여 적어도 4개의 스페이서 층들을 포함하는 것인, 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1, 제 3 및 제 4 스페이서 층들은 실리콘 질화물 기반 물질로 제조되고,
    상기 제 2 스페이서 층은 실리콘 산화물 기반 물질로 제조되는 것인, 반도체 디바이스.
  3. 제 2 항에 있어서,
    상기 제 3 스페이서 층은 상기 제 4 스페이서 층과는 상이한 물질로 제조되는 것인, 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 반도체 디바이스는,
    소스/드레인 영역; 및
    상기 소스/드레인 영역의 일 부분과 접촉하는 컨택 플러그
    를 더 포함하며,
    상기 제 4 스페이서 층은 상기 컨택 플러그와 접촉하는 것인, 반도체 디바이스.
  5. 제 4 항에 있어서,
    상기 제 3 및 제 4 스페이서 층들의 하단들은 상기 소스/드레인 영역들 위에 위치되는 것인, 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 게이트 구조체는,
    게이트 유전체 층;
    상기 게이트 유전체 층 위에 배치된 게이트 전극 층; 및
    상기 게이트 전극 위에 배치되고, 절연 물질로 제조되는 캡(cap) 층
    을 포함하며,
    상기 측벽 스페이서들의 높이는 상기 캡 층의 높이와 동일한 것인, 반도체 디바이스.
  7. 반도체 디바이스를 제조하는 방법으로서,
    기판 위에 게이트 구조체를 형성하는 단계;
    상기 게이트 구조체의 측벽 상에 제 1 측벽 스페이서 층을 형성하는 단계;
    상기 제 1 측벽 스페이서 층 상에, 제 2 측벽 스페이서 층으로서 산화물 층을 형성하는 단계;
    상기 제 2 측벽 스페이서 층 상에 제 3 측벽 스페이서 층을 형성하는 단계; 및
    상기 제 3 측벽 스페이서 층 및 상기 기판 상에 컨택 에칭 정지 층을 형성하는 단계
    를 포함하는, 반도체 디바이스를 제조하는 방법.
  8. 제 7 항에 있어서,
    상기 컨택 에칭 정지 층을 형성하는 단계 이후에,
    상기 제 1 내지 제 3 측벽 스페이서 층들 및 상기 컨택 에칭 정지 층을 갖는 상기 게이트 구조체 위에 층간 유전체 층을 형성하는 단계;
    에칭 정지 층으로서 상기 컨택 에칭 정지 층을 사용하여 상기 층간 유전체 층 내에 컨택 홀(contact hole)을 형성하는 단계;
    상기 컨택 홀 내의 상기 컨택 에칭 정지 층을 제거하는 단계; 및
    전도성 물질로 상기 컨택 홀을 충전(fill)하는 단계
    를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  9. 반도체 디바이스를 제조하는 방법으로서,
    위에 마스크 층이 배치되어 있는 n-채널 트랜지스터에 대한 제 1 더미 게이트 구조체를 기판 위에 형성하는 단계;
    상기 제 1 더미 게이트 구조체 위에 제 1 절연 층을 형성하는 단계;
    상기 n-채널 트랜지스터에 대한 상기 제 1 절연 층을 통해 제 1 이온들을 주입하는 단계;
    상기 제 1 절연 층 위에 제 2 절연 층을 형성하는 단계;
    상기 제 2 절연 층 위에 제 3 절연 층을 형성하는 단계;
    상기 제 1 내지 제 3 절연 층들을 에칭하여 상기 제 1 더미 게이트 구조체의 측벽 상에 제 1 n-측벽 스페이서 층을 형성하는 단계;
    상기 제 1 n-측벽 스페이서의 측부 상에서 상기 기판에 제 1 소스/드레인 구조체를 형성하는 단계;
    상기 제 1 소스/드레인 구조체를 형성하는 단계 이후에, 상기 제 1 n-측벽 스페이서 층으로부터 상기 제 3 절연 층을 제거하는 단계;
    상기 제 1 n-측벽 스페이서 층 상에, 제 2 측벽 스페이서 층으로서 산화물 층을 형성하는 단계;
    상기 제 2 측벽 스페이서 층 상에 제 3 n-측벽 스페이서 층을 형성하는 단계; 및
    상기 제 3 n-측벽 스페이서 층 및 상기 기판 상에 컨택 에칭 정지 층을 형성하는 단계
    를 포함하는, 반도체 디바이스를 제조하는 방법.
  10. 제 9 항에 있어서,
    위에 마스크 층이 배치되어 있는 p-채널 트랜지스터에 대한 제 2 더미 게이트 구조체를 상기 기판 위에 형성하는 단계;
    상기 제 2 더미 게이트 구조체 위에 상기 제 1 절연 층을 형성하는 단계;
    상기 p-채널 트랜지스터에 대한 상기 제 1 절연 층을 통해 제 2 이온들을 주입하는 단계;
    상기 제 1 절연 층 위에 상기 제 2 절연 층을 형성하는 단계;
    상기 제 2 절연 층 위에 상기 제 3 절연 층을 형성하는 단계;
    상기 제 3 절연 층을 형성하는 단계 이후에, 상기 제 3 절연 층을 제거하는 단계;
    상기 제 3 절연 층을 제거하는 단계 이후에, 상기 제 2 절연 층 위에 제 4 절연 층을 형성하는 단계;
    상기 제 1, 제 2 및 제 4 절연 층들을 에칭하여 상기 제 2 더미 게이트 구조체의 측벽 상에 제 1 p-측벽 스페이서 층을 형성하는 단계;
    상기 제 1 p-측벽 스페이서의 측부 상에서 상기 기판에 제 2 소스/드레인 구조체를 형성하는 단계;
    상기 제 2 소스/드레인 구조체를 형성하는 단계 이후에, 상기 제 1 p-측벽 스페이서 층으로부터 상기 제 4 절연 층을 제거하는 단계;
    상기 제 1 p-측벽 스페이서 층 상에 산화물 층을 형성하는 단계;
    상기 산화물 층 상에 제 3 p-측벽 스페이서 층을 형성하는 단계; 및
    상기 제 3 p-측벽 스페이서 층 및 상기 기판 상에 컨택 에칭 정지 층을 형성하는 단계
    를 더 포함하는, 반도체 디바이스를 제조하는 방법.
KR1020160011630A 2015-10-28 2016-01-29 반도체 디바이스 내에 자기-정렬 컨택을 제조하기 위한 방법 KR101809349B1 (ko)

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