KR20140086798A - 반도체 디바이스의 콘택 구조물 - Google Patents

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KR20140086798A
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gate electrode
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시앙 젠 쳉
팅 웨이 치앙
웨이 유 첸
궈 난 양
밍 시앙 송
타 펜 궈
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

본 발명은 반도체 디바이스의 콘택 구조물에 관한 것이다. 반도체 디바이스의 예시적인 구조물은, 기판 위의 절연 영역 게이트 미들 라인을 포함하는 절연 영역 위의 게이트 전극층; 제 1 미들 라인을 포함하는 게이트 전극층에 인접한 절연 영역 위의 제 1 콘택 구조물; 및 제 2 미들 라인을 포함하는 제 1 콘택 구조물에 대향하는 게이트 전극층의 측면 상의 절연 영역 위의 제 2 콘택 구조물을 포함하고, 제 1 미들 라인 및 게이트 미들 라인은 제 1 거리를 갖고, 제 2 미들 라인 및 게이트 미들 라인은 제 1 거리보다 큰 제 2 거리를 갖는다.

Description

반도체 디바이스의 콘택 구조물{CONTACT STRUCTURE OF SEMICONDUCTOR DEVICE}
본 개시는 집적 회로 제조에 관한 것으로, 보다 구체적으로는 콘택 구조물을 갖는 반도체 디바이스에 관한 것이다.
반도체 산업이 높은 장치 밀도, 높은 성능, 및 비용 절감을 추구하여 나노미터 기술 공정 노드로 진행함에 따라, 제조 및 설계 문제를 모두의 도전과제는 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)와 같은 반도체 디바이스의 3차원 설계의 개발을 야기하였다. 종래의 FinFET는, 예를 들어 기판의 실리콘 층의 일부를 에칭하여 제거함으로써 형성된 기판으로부터 확장된 얇은 수직 "핀"(또는, 핀 구조물)으로 제조된다. FinFET의 채널이 이 수직 핀에 형성된다. 게이트는 그 핀을 (예컨대, 랩핑하는) 3개의 측면 위에 제공된다. 채널의 양측 상에 게이트를 구비하는 것은, 양측으로부터 채널의 게이트 제어를 허용한다. 게다가, 선택적으로 성장된 실리콘 게르마늄을 이용하는, FinFET의 소스/드레인(S/D) 부분에 변형된 물질이 이용되어 캐리어 이동도를 향상시킬 수 있다.
그러나, 상보성 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 제조에서 이러한 피처 및 공정들의 구현에 문제가 생긴다. 예를 들어, S/D 콘택 구조물과 게이트 사이의 기생 커패시턴스는 게이트가 핀을 랩핑하면 상당히 증가하므로, 이에 의해 디바이스 성능을 저하시킨다.
본 발명의 목적은 콘택 구조물을 갖는 반도체 디바이스를 제공하는 것이다.
실시예에 따라, 반도체 디바이스는 기판 위의 절연 영역; 게이트 미들 라인을 포함하는, 절연 영역 위의 게이트 전극층; 제 1 미들 라인을 포함하는, 게이트 전극층에 인접한 절연 영역 위의 제 1 콘택 구조물; 및 제 2 미들 라인을 포함하는, 제 1 콘택 구조물에 대향하는 게이트 전극층의 측면 상의 절연 영역 위의 제 2 콘택 구조물을 포함하고, 제 1 미들 라인 및 게이트 미들 라인은 제 1 거리를 갖고, 제 2 미들 라인 및 게이트 미들 라인은 제 1 거리보다 큰 제 2 거리를 갖는다.
다른 실시예들에 따라, 핀 전계 효과 트랜지스터(FinFET)는 주 표면을 포함하는 기판; 핀 상단 표면을 포함하는, 기판의 주 표면 위로 확장된 기판의 제 1 핀 및 기판의 제 2 핀; 핀 상단 표면보다 낮은 절연 상단 표면을 포함하는, 제 1 핀과 제 2 핀 사이의 기판의 주 표면 위의 절연 영역; 제 1 핀과 제 2 핀 위의 게이트 전극층으로서 절연 영역 위로 확장되는 것인 게이트 전극층; 제 1 미들 라인을 포함하는, 게이트 전극층에 인접한 절연 영역 위의 제 1 콘택 구조물; 및 제 2 미들 라인을 포함하는, 제 1 콘택 구조물에 대향하는 게이트 전극층의 측면 상의 절연 영역 위의 제 2 콘택 구조물을 포함하고, 절연 영역 위의 게이트 전극층의 부분은 게이트 미들 라인을 포함하고, 제 1 미들 라인 및 게이트 미들 라인은 제 1 거리를 갖고, 제 2 미들 라인 및 게이트 미들 라인은 제 1 거리보다 큰 제 2 거리를 갖는다.
다른 실시예에 따라, 반도체 디바이스를 제조하는 방법은 기판을 제공하는 단계; 핀 상단 표면을 포함하는, 기판의 주 표면 위에 확장된 기판의 제 1 핀 및 기판의 제 2 핀을 형성하는 단계; 핀 상단 표면보다 낮은 절연 상단 표면을 포함하는, 제 1 핀과 제 2 핀 사이의 기판의 주 표면 위에 절연 영역을 형성하는 단계; 제 1 핀과 제 2 핀의 채널 부분 위에 게이트 전극층을 형성하는 단계로서, 게이트 전극층은 절연 영역 위로 확장되는 것인 게이트 전극층 형성 단계; 절연 영역 위에 게이트 전극층을 둘러싸는 층간 유전체(ILD) 층을 형성하는 단계; 절연 영역 위에서 ILD 층에 제 1 개구부 및 제 2 개구부를 형성하는 단계; 및 제 1 콘택 구조물을 형성하기 위해 제 1 개구부에 그리고 제 2 콘택 구조물을 형성하기 위해 제 2 개구부에 금속층을 형성하는 단계를 포함하고, 절연 영역 부분 위의 게이트 전극층의 부분은 게이트 미들 라인을 포함하고, 제 1 개구부의 미들 라인과 게이트 미들 라인 사이의 거리는 제 2 개구부의 미들 라인과 게이트 미들 라인 사이의 거리와 상이하다.
본 발명에 따르면, 콘택 구조물을 갖는 반도체 디바이스를 제공하는 것이 가능하다.
본 개시는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았고 단지 예시를 목적으로 이용됨을 강조한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 개시의 다양한 양태에 따라 반도체 디바이스의 콘택 구조물을 제조하는 방법을 나타내는 흐름도이다.
도 2는 본 개시의 다양한 양태에 따라 콘택 구조물을 포함하는 반도체 디바이스의 배경도이다.
도 3a 내지 도 10c는 본 개시의 다양한 양태에 따라 다양한 제조 단계에서 콘택 구조물을 포함하는 반도체 디바이스의 횡단면도이다.
다음의 개시는 본 개시의 상이한 피처(feature)들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다는 것을 이해할 것이다. 컴포넌트 및 구성의 특정한 예들은 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
도 1을 참조하면, 본 개시의 다양한 양태에 따라 반도체 디바이스의 콘택 구조물을 제조하는 방법(100)의 흐름도가 나타난다. 방법(100)은 기판이 제공되는 단계(102)에서 시작한다. 방법(100)은 단계(104)로 계속 이어지고, 이 단계에서, 기판의 주 표면 위로 확장되는 기판의 제 1 핀 및 기판의 제 2 핀이 형성되고, 제 1 핀 및 제 2 핀은 핀 상단 표면을 포함한다. 방법(100)은 단계(106)로 계속 이어지고, 이 단계에서, 절연 영역이 제 1 핀과 제 2 핀 사이의 기판의 주 표면 위에 형성되고, 절연 영역은 핀 상단 표면보다 낮은 절연 상단 표면을 포함한다. 방법(100)은 단계(108)로 계속 이어지고, 이 단계에서, 게이트 전극층이 제 1 핀 및 제 2 핀의 채널 부분 위에 형성되고 절연 영역의 부분 위에서 확장되며, 절연 영역의 부분 위의 게이트 전극층의 부분은 게이트 미들 라인을 포함한다.
방법(100)은 단계(110)로 계속 이어지고, 이 단계에서, 게이트 전극층을 둘러싸는 층간 유전체(inter-layer dielectric; ILD) 층이 절연 영역 위에 형성된다. 방법(100)은 단계(112)로 계속 이어지고, 이 단계에서, 제 1 개구부 및 제 2 개구부가 절연 영역 위의 ILD 층에서 형성되고, 제 1 개구부의 미들 라인과 게이트 미들 라인 사이의 거리는 제 2 개구부의 미들 라인과 게이트 미들 라인 사이의 거리와 상이하다. 방법(100)은 단계(114)로 계속 이어지고, 이 단계에서, 금속층이 제 1 콘택 구조물을 형성하기 위해서 제 1 개구부에 형성되고 제 2 콘택 구조물을 형성하기 위해서 제 2 개구부에 형성된다. 이어지는 설명은 도 1의 방법(100)에 따라 제조될 수 있는 반도체 디바이스들의 실시예들을 나타낸다.
도 2는 본 개시의 다양한 양태에 따라 콘택 구조물(220)을 포함하는 반도체 디바이스(200)의 배경도이다. 도 3a 내지 도 10c는 본 개시의 다양한 양태에 따라 다양한 제조 단계에서의 반도체 디바이스(200)의 횡단면도이다. 문자 "A"로 표기된 각각의 도면은 도 2의 라인 a-a (게이트 길이)에 따라 취해진 실시예를 도시하고, 문자 "B"로 표기된 각각의 도면은 도 2의 라인 b-b (핀 길이)에 따라 취해진 실시예를 도시하고, 문자 "C"로 표기된 각각의 도면은 도 2의 라인 c-c (핀들 사이)에 따라 취해진 실시예를 도시한다. 본 개시에 이용되는 바와 같이, 용어 반도체 디바이스(200)는 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)를 나타낸다. FinFET는 임의의 핀-기반, 멀티-게이트 트랜지스터를 나타낸다. 다른 트랜지스터 구조물 및 유사한 구조물이 본 개시의 고려 범위 내에 있다. 반도체 디바이스(200)는 마이크로프로세서, 메모리 셀, 및/또는 다른 집적 회로(IC)에 포함될 수 있다.
일부 실시예들에서, 도 1에서 언급된 동작들의 성능은 완성된 반도체 디바이스(200)를 생성하지 않음을 유념한다. 완성된 반도체 디바이스(200)는 상보성 금속 산화물 반도체(CMOS) 기술 공정을 이용하여 제조될 수 있다. 따라서, 도 1의 방법(100) 이전에, 방법 동안에, 및/또는 방법 이후에 추가의 공정들이 제공될 수 있고, 일부 다른 공정들이 본 명세서에 간단히 기술될 수 있음을 이해한다. 또한, 도 2 내지 10b는 본 개시의 개념의 더욱 양호한 이해를 위해 간략화되었다. 예를 들어, 도면들은 반도체 디바이스(200)를 나타내지만, 집적 회로(IC)는 저항, 커패시터, 인덕터, 퓨즈 등을 포함하는 다수의 다른 디바이스들을 포함할 수 있음을 이해한다.
도 2는 도 1의 단계들을 이용하여 제조되는 반도체 디바이스(200)를 나타낸다. 반도체 디바이스(200)는 FinFET[이후로 FinFET(200)로도 언급됨]를 포함한다. 예를 들어, FinFET(200)는 제 1 핀 구조물(202)[기판(20)의 제 1 핀(202a) 및 기판(20)의 제 2 핀(202b)을 포함함], 제 1 핀(202a)과 제 2 핀(202b) 사이의 절연 영역(204), 제 1 핀(202a) 및 제 2 핀(202b) 위를 횡단하는 게이트 전극층(214), 및 게이트 전극층(214)의 하나의 측면에 인접한 에피택셜층(208) 상의 콘택 구조물(220)을 포함한다. 일부 실시예들에서, FinFET(200)는 2개의 핀보다 적거나 2개의 핀보다 많은 핀들을 포함할 수 있고, 예를 들어 1개의 핀 또는 3개의 핀을 포함할 수 있다.
도 3a, 도 3b, 및 도 3c, 및 도 1의 단계(102)를 참조하면, 기판(20)이 제공된다. 도 3a는 실시예에 따른 다양한 제조 단계들 중 하나에서의 기판을 갖는 도 2의 라인 a-a를 따라 취해진 FinFET(200)의 횡단면도이고, 도 3b는 도 2의 라인 b-b를 따라 취해진 FinFET(200)의 횡단면도이며, 도 3c는 도 2의 라인 c-c를 따라 취해진 FinFET(200)의 횡단면도이다.
적어도 하나의 실시예에서, 기판(20)은 결정질 실리콘 기판(예컨대, 웨이퍼)을 포함한다. 기판(20)은 설계 요건에 따라 다양한 도핑된 영역을 포함할 수 있다(예컨대, p형 기판 또는 n형 기판). 일부 실시예들에서, 도핑된 영역은 p형 도펀트 또는 n형 도펀트로 도핑될 수 있다. 예를 들어, 도핑된 영역은 붕소 또는 BF2와 같은 p형 도펀트; 인 또는 비소와 같은 n형 도펀트; 및/또는 이들의 조합으로 도핑될 수 있다. 도핑된 영역은 n형 FinFET를 위해 구성되거나, 또는 대안적으로, p형 FinFET를 위해 구성될 수 있다.
기판(20)은 대안적으로 게르마늄 및 다이아몬드와 같은 일부 다른 적합한 기본 반도체; 갈륨 비소, 실리콘 카바이드, 인듐 비소, 또는 인듐 인과 같은 적합한 화합물 반도체; 또는 실리콘 게르마늄 카바이드, 갈륨 비소 인, 또는 갈륨 인듐 인과 같은 적합한 혼정 반도체로 만들어질 수 있다. 게다가, 기판(20)은 에피택셜층(에피층)을 포함할 수 있고, 성능 향상을 위해 변형될 수 있으며, 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 구조물을 포함할 수 있다.
계속 도 3a, 도 3b, 및 도 3c를 참조하면, 도 3a, 도 3b, 도 3c의 구조물들은 핀 상단 표면(202t)을 포함하고 기판(20)의 주 표면(20s) 위로 확장되는 핀 구조물(202)[기판(20)의 제 1 핀(202a) 및 기판(20)의 제 2 핀(202b)을 포함함]을 형성함으로써 생성된다[도 1의 단계(104)]. 일부 실시예들에서, 핀 구조물(202)은 그 핀에 배치된 캡핑층(도시되지 않음)을 더 포함할 수 있고, 이는 실리콘 캡핑층일 수 있다.
핀 구조물(202)은 다양한 증착 공정, 포토리소그래피 공정, 및/또는 에칭 공정을 포함하는 임의의 적합한 공정을 이용하여 형성된다. 예시적인 포토리소그래피 공정은 기판(20)을 오버레이하는(예컨대, 실리콘층 상에) 감광층을 형성하는 단계, 패턴에 감광층을 노출하는 단계, 포스트 노출 베이크 공정을 수행하는 단계, 감광층을 포함하는 마스크 요소를 형성하기 위해서 감광층을 현상하는 단계를 포함할 수 있다. 그리고 나서, 실리콘층은 반응성 이온 에칭(reactive ion etching; RIE) 공정 및/또는 다른 적합한 공정을 이용하여 에칭되어 기판(20)의 주 표면(20s)을 갖는 트렌치(206a)를 형성할 수 있다. 트렌치(206a) 사이의 기판(20)의 각각의 부분은 반도체 핀을 형성한다. 도시된 실시예에서, 핀 상단 표면(202t)을 포함하는 핀 구조물(202)[기판(20)의 제 1 핀(202a) 및 기판(20)의 제 2 핀(202b)을 포함함]은 기판(20)의 주 표면(20s) 위로 확장된다. 그리고 나서, 감광층이 제거된다. 다음에, 세정(cleaning)이 수행되어 반도체 기판(20)의 자연 산화물(native oxide)을 제거할 수 있다. 세정은 DHF(diluted hydrofluoric) 산을 이용하여 수행될 수 있다.
그리고 나서, 라이너 산화물(도시되지 않음)이 트렌치(206a)에 선택적으로 형성된다. 실시예에서, 라이너 산화물은 대략 20 Å 내지 대략 500 Å 범위의 두께를 갖는 열 산화물일 수 있다. 일부 실시예들에서, 라이너 산화물은 인 시추 증기 발생(in-situ steam generation; ISSG) 등을 이용하여 형성될 수 있다. 라이너 산화물의 형성은 트렌치(206a)의 코너를 둥글게 만들고, 이것은 전기장을 줄이므로, 결과적인 집적 회로의 성능을 향상시킨다.
도 4a는 실시예에 따른 다양한 제조 단계들 중 하나에서의 도 2의 라인 a-a를 따라 취해진 FinFET(200)의 횡단면도이고, 도 4b는 도 2의 라인 b-b를 따라 취해진 FinFET(200)의 횡단면도이며, 도 4c는 도 2의 라인 c-c를 따라 취해진 FinFET(200)의 횡단면도이다. 도 4a, 도 4b, 및 도 4c의 구조물은 핀 상단 표면(202t)보다 낮은 절연 상단 표면(204s)을 포함하고 제 1 핀(202a)과 제 2 핀(202b) 사이의 기판의 주 표면(20s) 위에 절연 영역(204)을 형성함으로써 생성된다[도 1의 단계(106)].
도시된 실시예에서, 트렌치(22)는 유전체로 충진되어 절연 영역(204)을 형성하여 핀 구조물(202)의 다양한 핀들을 정의하고 이들을 전기적으로 분리시킨다. 일 예에서, 절연 영역(204)은 쉘로우 트렌치 분리(shallow trench isolation; STI) 영역을 포함한다. 절연 영역(204)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, FSG(fluoride-doped silicate glass), 저유전율(low-k) 유전체, 및/또는 이들의 조합을 포함한다. 절연 영역(204), 본 실시예에서, STI 영역(204)은 임의의 적합한 공정에 의해 형성될 수 있다. 일례로, STI 영역(204)의 형성은 유전체로 핀들 사이의 트렌치를 충진하는 단계를 포함할 수 있다(예를 들어, 화학적 기상 증착 공정을 이용함). 일부 실시예들에서, 충진된 트렌치는 실리콘 질화물 또는 실리콘 산화물로 충진된 열 산화 라이너 층과 같은 다층 구조물을 가질 수 있다.
그리고 나서, 화학적 기계적 연마가 핀 구조물(202)의 상단 표면이 노출되거나 이에 도달할 때까지 수행되고, 뒤이어 에칭 단계에 의해 유전체를 리세스하여, 리세스(206b)를 야기하고, 이는 핀 구조물(202)의 상위 부분(202u)을 노출하고 절연 영역(204)을 형성한다. 핀 구조물(202)의 상위 부분(202u) 각각은 2개의 소스/드레인(S/D) 부분(202s, 202d) 및 2개의 소스/드레인(S/D) 부분(202s, 202d) 사이의 채널 부분(202c)을 포함한다. 따라서, 절연 영역(204)은 핀 상단 표면(202t)보다 낮은 절연 상단 표면(204s)을 포함하고 제 1 핀(202a)과 제 2 핀(202b) 사이의 기판의 주 표면(20s) 위에 있다. 일 실시예에서, 에칭 단계는, 예를 들어 HF(hydrofluoric) 산에 기판(20)을 담금으로써, 습식 에칭 공정을 이용하여 수행될 수 있다. 다른 실시예에서, 에칭 단계는 건식 에칭 공정을 이용하여 수행될 수 있고, 예를 들어, 건식 에칭 공정은 에칭 가스로서 CHF3 또는 BF3를 이용하여 수행될 수 있다.
도 5a, 도 5b, 및 도 5c에 도시된 바와 같이, 절연 영역(204)의 형성 이후에, 도 5a, 도 5b, 및 도 5c의 구조물은 제 1 핀(202a) 및 제 2 핀(202b)의 채널 부분(202c) 위에 게이트 전극층(214)을 형성하고 이를 절연 영역(204)의 부분 위로 확장시킴으로써 생성되고, 절연 영역(204)의 부분 위의 게이트 전극층(214)의 부분은 게이트 미들 라인(214m)을 포함한다[도 1의 단계(108)]. 도 5a는 실시예에 따른 다양한 제조 단계들 중 하나에서의 도 2의 라인 a-a를 따라 취해진 FinFET(200)의 횡단면도이고, 도 5b는 도 2의 라인 b-b를 따라 취해진 FinFET(200)의 횡단면도이며, 도 5c는 도 2의 라인 c-c를 따라 취해진 FinFET(200)의 횡단면도이다.
일부 실시예들에서, 게이트 전극층(214)은 게이트 유전층(212) 위에 있다. 게이트 전극층(214) 및 게이트 유전층(212)은 게이트 스택(210)을 형성한다. 일부 실시예들에서, 한쌍의 측벽 스페이서(216)가 게이트 스택(210)의 2개의 측면 상에 형성된다. 도시된 실시예에서, 게이트 스택(210)은 본 명세서에 기술된 공정들을 포함하는 임의의 적합한 공정을 이용하여 형성될 수 있다.
일 예에서, 게이트 유전층(212) 및 게이트 전극층(214)은 기판(20) 위에 순차적으로 증착된다. 일부 실시예들에서, 게이트 유전층(212)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 고유전율(high-k) 유전체를 포함할 수 있다. 고유전율 유전체는 금속 산화물을 포함한다. 고유전율 유전체를 위해 이용되는 금속 산화물의 예는, Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, 및 이들의 혼합물의 산화물을 포함한다. 본 실시예에서, 게이트 유전층(212)은 대략 10 옹스트롬 내지 30 옹스트롬의 범위의 두께를 갖는 고유전율 유전층이다. 게이트 유전층(212)은 원자층 증착(atomic layer deposition; ALD), 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 열산화, UV-오존 산화, 또는 이들의 조합과 같은 적합한 공정을 이용하여 형성될 수 있다. 게이트 유전층(212)은 게이트 유전층(212)과 핀 구조물(202) 사이의 손상을 줄이기 위해 계면층(도시되지 않음)을 더 포함할 수 있다. 계면층은 실리콘 산화물을 포함할 수 있다.
일부 실시예들에서, 게이트 전극층(214)은 단일층 구조물 또는 다층 구조물을 포함할 수 있다. 적어도 하나의 실시예에서, 게이트 전극층(214)은 폴리실리콘을 포함한다. 더욱이, 게이트 전극층(214)은 균일 도핑 또는 불균일 도핑을 이용하여 도핑된 폴리실리콘일 수 있다. 대안적인 실시예에서, 게이트 전극층(214)은 N-일 함수 금속을 포함한다. N-일 함수 금속은 W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, 및 Zr의 그룹으로부터 선택된 금속을 포함한다. 대안적인 실시예에서, 게이트 전극층(214)은 P-일 함수 금속을 포함한다. P-일 함수 금속은 TiN, WN, TaN, 및 Ru의 그룹으로부터 선택된 금속을 포함한다. 본 실시예에서, 게이트 전극층(214)은 대략 30 nm 내지 대략 60 nm 범위의 두께를 포함한다. 게이트 전극층(214)은 ALD, CVD, PVD, 도금, 또는 이들의 조합과 같은 적합한 공정에 의해 형성될 수 있다.
그리고 나서, 포토레지스트층(도시되지 않음)이 스핀온(spin-on) 코팅과 같은 적합한 공정에 의해 게이트 전극층(214) 위에 형성되고, 적절한 리소그래피 패턴화 방법에 의해 패턴화된 포토레지스트 피처를 형성하도록 패턴화된다. 적어도 하나의 실시예에서, 패턴화된 포토레지스트 피처의 폭은 대략 5 nm 내지 대략 45 nm 범위에 있다. 그리고 나서, 패턴화된 포토레지스트 피처는 게이트 스택(210)을 형성하기 위해 건식 에칭 공정을 이용하여 밑에 있는 층들[즉, 게이트 유전층(212) 및 게이트 전극층(214)]에 전달될 수 있다. 포토레지스트층은 그 후에 해체될 수 있다.
계속 도 5a, 도 5b, 및 도 5c를 참조하면, FinFET(200)는 게이스 스택(210)의 측벽을 커버하고 게이트 스택(210) 및 기판(20) 위에 형성된 유전층을 더 포함한다. 유전층은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화물을 포함할 수 있다. 유전층은 단층 구조물 또는 다층 구조물을 포함할 수 있다. 유전층은 CVD, PVD, ALD, 또는 임의의 적합한 기술에 의해 형성될 수 있다. 유전층은 대략 5 nm 내지 대략 15 nm의 범위에 이르는 두께를 포함할 수 있다. 그리고 나서, 이방성 에칭이 유전층 상에 수행되어 게이트 스택(210)의 2개의 측면 상에 한 쌍의 측벽 스페이서(216)를 형성한다.
도 6a는 실시예에 따른 다양한 제조 단계들 중 하나에서의 도 2의 라인 a-a를 따라 취해진 FinFET(200)의 횡단면도이고, 도 6b는 도 2의 라인 b-b를 따라 취해진 FinFET(200)의 횡단면도이며, 도 6c는 도 2의 라인 c-c를 따라 취해진 FinFET(200)의 횡단면도이다. 도 6a, 도 6b, 및 도 6c에 도시된 바와 같이, 게이트 전극층(214)을 형성한 이후에, 도 6a, 도 6b, 및 도 6의 선택적 구조물이 핀(202)의 S/D 부분(202s, 202d) 상에 변형 물질(208)을 에피 성장시키고 이를 절연 영역(204) 위로 확장시킴으로써 생성되고, 여기서 변형 물질(208)의 격자 상수는 기판(20)의 격자 상수와 상이하다. 따라서, FinFET(200)의 채널 부분(202c)은 디바이스의 캐리어 이동도를 향상시키기 위해 변형되거나 응력이 가해진다.
일부 실시예들에서, 변형 물질(208)은 Si, Ge, SiGe, SiC, SiP, 또는 III-V족 반도체 물질을 포함한다. 도시된 실시예에서, 전세정 공정(pre-cleaning process)이 수행되어 HF 또는 다른 적합한 용액으로 S/D 부분(202s, 202d)을 세정할 수 있다. 그리고 나서, 실리콘 게르마늄(silicon germanium; SiGe)과 같은 변형 물질(208)이 S/D 부분(202s, 202d)에서 저압 CVD(low-pressure CVD; LPCVD)에 의해 선택적으로 성장된다. 도시된 실시예에서, LPCVD 공정이 반응 가스로서 SiH2Cl2, HCl, GeH4, B2H6, 및 H2를 이용하여, 대략 1 Torr 내지 15 Torr의 압력 하에서 대략 400 ℃ 내지 대략 800 ℃의 온도에서 수행된다.
도 7a, 도 7b, 및 도 7c, 및 도 1의 단계(110)에 도시된 바와 같이, FinFET(200)의 콘택 구조물[예컨대 도 10에 도시된 콘택 구조물(220)]을 제조하는 동안, 도 7a, 도 7b, 및 도 7c의 구조물은 절연 영역(204) 위에 게이트 전극층(214)[그리고 한 쌍의 측벽 스페이서(216)]을 둘러싸는 층간 유전체(ILD) 층(218)을 형성하고 이를 2개의 소스/드레인(S/D) 부분(202s, 202d) 위로 확장시킴으로써 생성된다. 도 7a는 실시예에 따른 다양한 제조 단계들 중 하나에서의 도 2의 라인 a-a를 따라 취해진 FinFET(200)의 횡단면도이고, 도 7b는 도 2의 라인 b-b를 따라 취해진 FinFET(200)의 횡단면도이며, 도 7c는 도 2의 라인 c-c를 따라 취해진 FinFET(200)의 횡단면도이다.
ILD 층(218)은 유전체를 포함한다. 유전체는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 포스포실리케이트 글래스(phosphosilicate glass; PSG), 보로포스포실리케이트 글래스(borophosphosilicate glass; BPSG), 스핀온 글래스(spin-on glass; SOG), 플루오르화 실리카 글래스(fluorinated silica glass; FSG), 탄소 도핑된 실리콘 산화물(예컨대, SiCOH), 및/또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, ILD 층(218)은 CVD, 고밀도 플라즈마(high density plasma; HDP) CVD, 저압 CVD(sub-atmospheric CVD; SACVD), 스핀온, 스퍼터링, 또는 다른 적합한 방법에 의해 변형 물질(208) 위에 형성될 수 있다. 본 실시예에서, ILD 층(218)은 대략 4000 Å 내지 대략 8000 Å 범위의 두께를 갖는다. ILD 층(218)은 하나 이상의 유전체 및/또는 하나 이상의 유전층을 포함할 수 있다는 것이 이해된다.
그 뒤에, ILD 층(218)은 (도 8a, 도 8b, 및 도 8c에 도시된 바와 같이) 게이트 전극층(214)의 상단 표면(214s)이 노출되거나 게이트 전극층(214)의 상단 표면(214s)에 도달할 때까지 CMP 공정을 이용하여 평탄화된다. CMP 공정은 게이트 전극층(214) 및 ILD 층(218)에 실질적으로 평면 표면을 제공하도록 높은 선택성을 갖는다. 도 8a는 실시예에 따른 다양한 제조 단계들 중 하나에서의 도 2의 라인 a-a를 따라 취해진 FinFET(200)의 횡단면도이고, 도 8b는 도 2의 라인 b-b를 따라 취해진 FinFET(200)의 횡단면도이며, 도 8c는 도 2의 라인 c-c를 따라 취해진 FinFET(200)의 횡단면도이다.
공정은 2개의 S/D 부분(202s, 202d) 위에 ILD 층(218)을 갖는 기판(20)이 제공되는 시점까지 나갔다. 일부 애플리케이션에서, 게이트 전극층(214)의 2개의 측면 상의 2개의 대칭적인 S/D 콘택 구조물은 ILD 층(218)을 관통하여 형성되어 FinFET(200)의 S/D 부분(202s, 202d)에 전기적 콘택을 제공한다. 그러나, 게이트 전극층(214)이 핀(202)을 랩핑하고 2개의 대칭 S/D 콘택 구조물에 대한 설계 규칙 거리를 가지면, S/D 콘택 구조물과 게이트 전극층(214) 사이의 기생 커패시턴스가 상당히 증가하므로 디바이스 성능을 저하시킨다.
따라서, 도 9a 내지 도 10c를 참조하여 이하에 기술되는 처리는 게이트 전극층(214)의 2개의 측면 상의 2개의 대칭 S/D 콘택 구조물을 대체하기 위해서 게이트 전극층(214)의 2개의 측면 상의 2개의 비대칭 S/D 콘택 구조물을 형성할 수 있다. 따라서, 증가된 기생 커패시턴스가 수용 가능하면 게이트 전극층(214)과 2개의 비대칭 S/D 콘택 구조물 중 하나 사이의 거리는 설계 규칙 거리이지만, 게이트 전극층(214)과 2개의 비대칭 S/D 콘택 구조물 중 다른 하나 사이의 거리는 설계 규칙 거리보다 크므로, 증가된 기생 커패시턴스가 수용가능하지 않으면 낮은 기생 커패시턴스를 야기하여, 이에 의해 다바이스 성능을 향상시킨다.
도 8a, 도 8b 및 도 8c의 FinFET(200)에 적용되는 후속 CMOS 공정 단계들은 FinFET(200)의 S/D 부분(202s, 202d)에 전기 콘택을 제공하기 위해 ILD 층(218)을 관통하는 콘택 개구부를 형성하는 단계를 포함한다. 도 9a, 도 9b, 및 도 9c를 참조하면, 도 9a, 도 9b, 및 도 9c의 구조물은 절연 영역(204) 위의 ILD 층(218)에 개구부(222)(제 1 개구부(222a) 및 제 2 개구부(222b)를 포함함)를 형성함으로써 생성되고, 여기서 제 1 개구부(222a)의 미들 라인(222m)과 게이트 미들 라인(214m) 사이의 제 1 거리(D1)(즉, 설계 규칙 거리)는 제 2 개구부(222b)의 미들 라인(222n)과 게이트 미들 라인(214m) 사이의 제 2 거리(D2)와 상이하다[도 1의 단계(112)]. 도 9a는 실시예에 따른 다양한 제조 단계들 중 하나에서의 도 2의 라인 a-a를 따라 취해진 FinFET(200)의 횡단면도이고, 도 9b는 도 2의 라인 b-b를 따라 취해진 FinFET(200)의 횡단면도이며, 도 9c는 도 2의 라인 c-c를 따라 취해진 FinFET(200)의 횡단면도이다.
일례로서, 개구부(222)의 형성은 스핀온 코팅과 같은 적합한 공정에 의해 ILD 층(218) 위에 포토레지스트층(도시되지 않음)을 형성하는 단계, 적절한 리소그래피 방법에 의해 패턴화된 포토레지스트 피처를 형성하도록 포토레지스트층을 패턴화하는 단계, 절연 영역(204) 위에서 변형 물질(208)의 부분을 노출하기 위한 ILD 층(218)의 부분을 제거하도록 노출된 ILD 층(218)을 에칭하는 단계(예를 들어, 건식 에칭, 습식 에칭, 및/또는 플라즈마 에칭 공정을 이용하는 것에 의해)를 포함한다. 패턴화된 포토레지스트층은 그 후에 해체될 수 있다.
도 10a는 실시예에 따른 다양한 제조 단계들 중 하나에서의 도 2의 라인 a-a를 따라 취해진 FinFET(200)의 횡단면도이고, 도 10b는 도 2의 라인 b-b를 따라 취해진 FinFET(200)의 횡단면도이며, 도 10c는 도 2의 라인 c-c를 따라 취해진 FinFET(200)의 횡단면도이다. 도 10a, 도 10b, 및 도 10c, 및 도 1의 단계(114)를 참조하면, ILD 층(218)에 개구부(222)를 형성한 이후에, 도 10a, 도 10b, 및 도10c의 구조물은 제 1 콘택 구조물(220a)을 형성하도록 제 1 개구부(222a) 및 제 2 콘택 구조물(220b)을 형성하도록 제 2 개구부(222b)에 금속층(224)을 형성함으로써 생성된다. 제 1 콘택 구조물(220a) 및 제 2 콘택 구조물(220b)은 조합되어 콘택 구조물(220)로 언급된다.
일부 실시예들에서, 금속층(224)은 W, Al, 또는 Cu를 포함한다. 금속층(224)은 CVD, PVD, 백금, ALD, 또는 다른 적합한 기술에 의해 형성될 수 있다. 일부 실시예들에서, 금속층(224)은 라미네이트를 포함할 수 있다. 라미네이트는 장벽 금속층, 선형 금속층 또는 습식 금속층을 더 포함할 수 있다. 게다가, 금속층(224)의 두께는 개구부(222)의 깊이에 좌우될 수 있다. 따라서, 금속층(224)은 개구부(222)가 실질적으로 충진되거나 과충진될 때까지 증착된다. 그런 다음, 다른 CMP 공정이 수행되어 개구부(222)의 바깥쪽의 금속층(224)의 부분을 제거하고, 이 CMP 공정은 ILD 층(218)에 도달할 때 정지하므로, 실직적으로 평면 표면을 제공할 수 있다.
일부 실시예들에서, 반도체 디바이스(200)는 기판(20) 위의 절연 영역(204); 게이트 미들 라인(214m)을 포함하는, 절연 영역(204) 위의 게이트 전극층(214); 제 1 미들 라인(222m)을 포함하는, 게이트 전극층(214)에 인접한 절연 영역(204) 위의 제 1 콘택 구조물(220a); 및 제 2 미들 라인(222n)을 포함하는, 제 1 콘택 구조물(220a)에 대향하는 게이트 전극층(214)의 측면 상의 절연 영역(204) 위의 제 2 콘택 구조물(220b)을 포함하고, 제 1 미들 라인(222m) 및 게이트 미들 라인(214m)은 제 1 거리(D1)를 갖고, 제 2 미들 라인(222n) 및 게이트 미들 라인(214m)은 제 1 거리(D1)보다 큰 제 2 거리(D2)를 갖는다.
일부 실시예들에서, FinFET(200)는 주 표면(20s)을 포함하는 기판(20); 핀 상단 표면(202t)을 포함하는, 기판의 주 표면(20s) 위로 확장된 기판(20)의 제 1 핀(202a) 및 기판(20)의 제 2 핀(202b); 핀 상단 표면(202t)보다 낮은 절연 상단 표면(204s)을 포함하는, 제 1 핀(202a)과 제 2 핀(202b) 사이의 기판의 주 표면(20s) 위의 절연 영역(204); 제 1 핀(202a)과 제 2 핀(202b) 위의 게이트 전극층(214)으로서 절연 영역(204) 위로 확장되는 것인 게이트 전극층(214); 제 1 미들 라인(222m)을 포함하는, 게이트 전극층(214)에 인접한 절연 영역(204) 위의 제 1 콘택 구조물(220a); 및 제 2 미들 라인(222n)을 포함하는, 제 1 콘택 구조물(220a)에 대향하는 게이트 전극층(214)의 측면 상의 절연 영역(204) 위의 제 2 콘택 구조물(220b)을 포함하고, 절연 영역(204) 위의 게이트 전극층(214)의 부분은 게이트 미들 라인(214m)을 포함하고, 제 1 미들 라인(222m) 및 게이트 미들 라인(214m)은 제 1 거리(D1)를 갖고, 제 2 미들 라인(222n) 및 게이트 미들 라인(214m)은 제 1 거리(D1)보다 큰 제 2 거리(D2)를 갖는다.
일부 실시예들에서, 제 2 거리(D2) 대 제 1 거리(D1)의 비는 대략 1.1 내지 대략 5에 이른다. 일부 실시예들에서, 게이트 전극층(214)은 게이트 하단 표면(214b)을 포함하고, 제 1 콘택 구조물(220a)은 게이트 하단 표면(214b)보다 높은 제 1 하단 표면(220c)을 포함하고, 제 1 하단 표면(220c)과 게이트 하단 표면(214b) 사이의 제 1 높이(H1)는 대략 1 nm 내지 대략 50 nm의 범위에 있다. 일부 실시예들에서, 게이트 전극층(214)은 게이트 하단 표면(214b)을 포함하고, 제 2 콘택 구조물(220b)은 게이트 하단 표면(214b)보다 높은 제 2 하단 표면(220d)을 포함하고, 제 2 하단 표면(220d)과 게이트 하단 표면(214b) 사이의 제 2 높이(H2)는 대략 1 nm 내지 대략 50 nm의 범위에 있다. 일부 실시예들에서, 반도체 층[즉, 변형 물질(208)]은 제 1 콘택 구조물(220a)과 절연 영역(204) 사이에 있다.
도시된 실시예에서, 게이트 스택(210)은 게이트 퍼스트 공정을 이용하여 제조된다. 대안적인 실시예에서, 게이트 스택(210)은 더미 게이트 스택을 먼저 형성함으로써 수행되는 게이트 라스트 공정을 이용하여 제조될 수 있다. 일 실시예에서, 게이트 라스트 공정은 더미 게이트 스택을 둘러싸는 ILD 층을 형성하는 단계, ILD 층에 트렌치를 형성하기 위해서 더미 게이트 전극층을 제거하는 단계, 그리고 나서 전도성 게이트 전극층으로 트렌치를 충진하는 단계를 포함한다. 일부 실시예에서, 게이트 라스트 공정은 더미 게이트 스택을 둘러싸는 ILD 층을 형성하는 단계, ILD 층에 트렌치를 형성하기 위해서 더미 게이트 전극층 및 더미 게이트 유전층을 제거하는 단계, 그리고 나서 게이트 유전층 및 전도성 게이트 전극층으로 트렌치를 충진하는 단계를 포함한다.
도 3a 내지 도 10c에 도시된 예들에 대하여 더욱 나타난 바와 같은 도 1에 도시된 단계들이 수행된 이후에, 상호접속 처리를 포함하는 후속 공정들이 수행되어 FinFET(200) 제조를 완전하게 한다. 제 2 미들 라인(222n) 및 게이트 미들 라인(214m)은 제 1 거리(D1)(즉, 설계 규칙 거리)보다 큰 제 2 거리(D2)를 갖고, 그 결과 더욱 낮은 기생 커패시턴스를 야기하여, 디바이스 성능을 향상시키는 것이 관찰되었다.
실시예에 따라, 반도체 디바이스는 기판 위의 절연 영역; 게이트 미들 라인을 포함하는, 절연 영역 위의 게이트 전극층; 제 1 미들 라인을 포함하는, 게이트 전극층에 인접한 절연 영역 위의 제 1 콘택 구조물; 및 제 2 미들 라인을 포함하는, 제 1 콘택 구조물에 대향하는 게이트 전극층의 측면 상의 절연 영역 위의 제 2 콘택 구조물을 포함하고, 제 1 미들 라인 및 게이트 미들 라인은 제 1 거리를 갖고, 제 2 미들 라인 및 게이트 미들 라인은 제 1 거리보다 큰 제 2 거리를 갖는다.
다른 실시예들에 따라, 핀 전계 효과 트랜지스터(FinFET)는 주 표면을 포함하는 기판; 핀 상단 표면을 포함하는, 기판의 주 표면 위로 확장된 기판의 제 1 핀 및 기판의 제 2 핀; 핀 상단 표면보다 낮은 절연 상단 표면을 포함하는, 제 1 핀과 제 2 핀 사이의 기판의 주 표면 위의 절연 영역; 제 1 핀과 제 2 핀 위의 게이트 전극층으로서 절연 영역 위로 확장되는 것인 게이트 전극층; 제 1 미들 라인을 포함하는, 게이트 전극층에 인접한 절연 영역 위의 제 1 콘택 구조물; 및 제 2 미들 라인을 포함하는, 제 1 콘택 구조물에 대향하는 게이트 전극층의 측면 상의 절연 영역 위의 제 2 콘택 구조물을 포함하고, 절연 영역 위의 게이트 전극층의 부분은 게이트 미들 라인을 포함하고, 제 1 미들 라인 및 게이트 미들 라인은 제 1 거리를 갖고, 제 2 미들 라인 및 게이트 미들 라인은 제 1 거리보다 큰 제 2 거리를 갖는다.
다른 실시예에 따라, 반도체 디바이스를 제조하는 방법은 기판을 제공하는 단계; 핀 상단 표면을 포함하는, 기판의 주 표면 위에 확장된 기판의 제 1 핀 및 기판의 제 2 핀을 형성하는 단계; 핀 상단 표면보다 낮은 절연 상단 표면을 포함하는, 제 1 핀과 제 2 핀 사이의 기판의 주 표면 위에 절연 영역을 형성하는 단계; 제 1 핀과 제 2 핀의 채널 부분 위에 게이트 전극층을 형성하는 단계로서, 게이트 전극층은 절연 영역 위로 확장되는 것인 게이트 전극층 형성 단계; 절연 영역 위에서 게이트 전극층을 둘러싸는 층간 유전체(ILD) 층을 형성하는 단계; 절연 영역 위에 ILD 층에 제 1 개구부 및 제 2 개구부를 형성하는 단계; 및 제 1 콘택 구조물을 형성하기 위해 제 1 개구부 및 제 2 콘택 구조물을 형성하기 위해 제 2 개구부에 금속층을 형성하는 단계를 포함하고, 절연 영역 부분 위의 게이트 전극층의 부분은 게이트 미들 라인을 포함하고, 제 1 개구부의 미들 라인과 게이트 미들 라인 사이의 거리는 제 2 개구부의 미들 라인과 게이트 미들 라인 사이의 거리와 상이하다.
본 발명은 예시를 통해, 바람직한 실시예 측면에서 설명되었지만, 본 발명은 개시된 실시예들로 한정되지 않는다는 것을 이해하여야 한다. 이와는 달리, 본 발명은 (본 발명분야의 당업자에게 자명할) 다양한 변형들과 유사한 구성들을 커버하도록 의도되었다. 그러므로, 첨부된 청구항들의 범위는 이와 같은 변형들과 유사 구성들을 모두 포함하도록 하는 광범위한 해석과 일치되어야 한다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판 위의 절연 영역;
    게이트 미들 라인을 포함하는, 상기 절연 영역 위의 게이트 전극층;
    제 1 미들 라인을 포함하는, 상기 게이트 전극층에 인접한 상기 절연 영역 위의 제 1 콘택 구조물 - 상기 제 1 미들 라인 및 상기 게이트 미들 라인은 제 1 거리를 가짐 - ; 및
    제 2 미들 라인을 포함하는, 상기 제 1 콘택 구조물에 대향하는 상기 게이트 전극층의 측면 상의 상기 절연 영역 위의 제 2 콘택 구조물 - 상기 제 2 미들 라인 및 상기 게이트 미들 라인은 상기 제 1 거리보다 큰 제 2 거리를 가짐 -
    을 포함하는 것인 반도체 디바이스.
  2. 제 1 항에 있어서, 상기 제 2 거리 대 상기 제 1 거리의 비는 1.1 내지 5인 것인 반도체 디바이스.
  3. 제 1 항에 있어서, 상기 게이트 전극층은 게이트 하단 표면을 포함하고, 상기 제 1 콘택 구조물은 상기 게이트 하단 표면보다 높은 제 1 하단 표면을 포함하는 것인 반도체 디바이스.
  4. 제 1 항에 있어서, 상기 게이트 전극층은 게이트 하단 표면을 포함하고, 상기 제 2 콘택 구조물은 상기 게이트 하단 표면보다 높은 제 2 하단 표면을 포함하는 것인 반도체 디바이스.
  5. 제 1 항에 있어서, 상기 제 1 콘택 구조물과 상기 절연 영역 사이에 반도체 층을 더 포함하는 것인 반도체 디바이스.
  6. 제 1 항에 있어서, 상기 게이트 전극층은 P-일 함수 금속 또는 N-일 함수 금속을 포함하는 것인 반도체 디바이스.
  7. 제 1 항에 있어서, 상기 제 1 콘택 구조물은 W, Al, 또는 Cu를 포함하는 것인 반도체 디바이스.
  8. 핀 전계 효과 트랜지스터(FinFET)에 있어서,
    주 표면을 포함하는 기판;
    핀 상단 표면을 포함하는, 상기 기판의 주 표면 위로 확장된 상기 기판의 제 1 핀 및 상기 기판의 제 2 핀;
    상기 핀 상단 표면보다 낮은 절연 상단 표면을 포함하는, 상기 제 1 핀과 상기 제 2 핀 사이의 상기 기판의 주 표면 위의 절연 영역;
    상기 제 1 핀과 상기 제 2 핀 위의 게이트 전극층으로서 절연 영역 위로 확장되는 것인 게이트 전극층 - 상기 절연 영역 위의 게이트 전극층의 부분은 게이트 미들 라인을 포함함 - ;
    제 1 미들 라인을 포함하는, 상기 게이트 전극층에 인접한 상기 절연 영역 위의 제 1 콘택 구조물 - 상기 제 1 미들 라인 및 상기 게이트 미들 라인은 제 1 거리를 가짐 - ; 및
    제 2 미들 라인을 포함하는, 상기 제 1 콘택 구조물에 대향하는 상기 게이트 전극층의 측면 상의 상기 절연 영역 위의 제 2 콘택 구조물 - 상기 제 2 미들 라인 및 상기 게이트 미들 라인은 상기 제 1 거리보다 큰 제 2 거리를 가짐 -
    을 포함하는 것인 핀 전계 효과 트랜지스터(FinFET).
  9. 반도체 디바이스를 제조하는 방법에 있어서,
    기판을 제공하는 단계;
    핀 상단 표면을 포함하는, 상기 기판의 주 표면 위에 확장된 상기 기판의 제 1 핀 및 상기 기판의 제 2 핀을 형성하는 단계;
    상기 핀 상단 표면보다 낮은 절연 상단 표면을 포함하는, 상기 제 1 핀과 상기 제 2 핀 사이의 상기 기판의 주 표면 위에 절연 영역을 형성하는 단계;
    상기 제 1 핀과 상기 제 2 핀의 채널 부분 위에 게이트 전극층을 형성하는 단계로서, 상기 게이트 전극층은 상기 절연 영역 부분 위로 확장되는 것인 게이트 전극층 형성 단계 - 상기 절연 영역 부분 위의 게이트 전극층의 부분은 게이트 미들 라인을 포함함 - ;
    상기 절연 영역 위에 상기 게이트 전극층을 둘러싸는 층간 유전체(ILD) 층을 형성하는 단계;
    상기 절연 영역 위에서 상기 ILD 층에 제 1 개구부 및 제 2 개구부를 형성하는 단계 - 상기 제 1 개구부의 미들 라인과 상기 게이트 미들 라인 사이의 거리는 상기 제 2 개구부의 미들 라인과 상기 게이트 미들 라인 사이의 거리와 상이함 - ; 및
    제 1 콘택 구조물을 형성하기 위해 상기 제 1 개구부에 그리고 제 2 콘택 구조물을 형성하기 위해 상기 제 2 개구부에 금속층을 형성하는 단계
    를 포함하는 것인 반도체 디바이스 제조 방법.
  10. 제 9 항에 있어서,
    상기 게이트 전극층 형성 단계 후에 상기 제 1 핀과 상기 제 2 핀의 소스/드레인(S/D) 부분에 변형 물질을 에피(epi) 성장시키는 단계로서, 상기 변형 물질은 상기 절연 영역 위로 확장되는 것인 에피 성장시키는 단계를 더 포함하고, 상기 변형 물질의 격자 상수는 상기 기판의 격자 상수와 상이한 것인 반도체 디바이스 제조 방법.
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