DE102006001997B4 - Halbleiterschaltungsanordnung - Google Patents

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Abstract

Die Erfindung betrifft eine Halbleiterschaltungsanordnung mit zumindest einem ersten und zweiten Feldeffekttransistor (T1, T2), wobei die Feldeffekttransistoren jeweils zumindest zwei aktive Gebiete (AA11 bis AA22) mit jeweils einem Sourcegebiet, einem Draingebiet und einem dazwischen liegenden Kanalgebiet aufweisen, wobei an der Oberfläche der Kanalgebiete durch ein Gatedielektrikum isoliert ein Gate (G11 bis G22) zum Ansteuern der Kanalgebiete ausgebildet ist. Zwischen den zumindest zwei aktiven Gebieten (AA11, AA12) des ersten Feldeffekttransistors (T1) ist zumindest ein aktives Gebiet (AA22) des zweiten Feldeffekttransistors (T2) angeordnet, wodurch man eine verringerte temperaturbedingte und durch örtliche Abstände bedingte Fehlanpassung der beiden Transistoren erhält.

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleiterschaltungsanordnung und insbesondere auf eine analoge Schaltung mit zumindest zwei Feldeffekttransistoren, welche eine verringerte temperaturbedingte sowie örtlich bedingte Fehlanpassung aufweist.
  • Für zukünftige Sub-45-Nanometer-CMOS-Technologien, d.h. für Feldeffekttransistoren mit einer Gatelänge kleiner 45 Nanometer, werden gegenwärtig neuartige Transistorarchitekturen auf der Basis von sogenannten Multi-Gate-Feldeffekttransistoren (MuGFETs) entwickelt. Unter Multi-Gate-FETs wird nachfolgend ein Überbegriff für Feldeffekttransistoren mit einer Vielzahl von Gates bzw. Steuerelektroden verstanden, unter denen auch Transistoren wie z.B. Double-Gate-FETs, Triple-Gate-FETs oder FinFETs fallen. Der Vorteil dieser neuen Transistoren gegenüber sogenannten planaren bulk-MOSFETs, d.h. Feldeffekttransistoren die sich planar im Halbleitersubstrat befinden, ist eine verbesserte Kontrolle der Kurzkanaleffekte durch eine symmetrische Anordnung mehrerer Transistorgates.
  • Die derzeit technologisch favorisierte Anordnung besteht aus zwei seitlichen Gates, wie sie beispielsweise von FinFETs bekannt sind, oder zwei seitlichen Gates und einem zusätzlichen Gate auf der Oberfläche eines Siliziumsteges, wie sie auch als Triple-Gate-FETs bekannt sind. Der Siliziumsteg wird hierbei auch als Rippe oder „Finne" (Fin) bezeichnet.
  • Nachteilig bei derartigen Transistorarchitekturen ist jedoch ihr unzureichendes Temperaturverhalten. Auf Grund der dreidimensionalen Topologie der Feldeffekttransistoren und auf Grund der Tatsache, dass die Stege bzw. Rippen üblicherweise von allen Seiten durch schlecht Wärme leitendes Oxid umgeben sind, kann die in den Stegen bzw. Rippen entstehende Verlust leistung nicht so effizient abgeleitet werden wie beispielsweise in herkömmlichen Bu1k-Transistoren.
  • Aus der Druckschrift US 3 813 586 ist eine Halbleiterschaltungsanordnung in Planartechnologie bekannt, wobei die Drain, Source- und Kanalgebiete flach im Halbleitersubstrat bzw. bulk ausgebildet und somit temperaturbedingte Fehlanpassungen nahezu ausgeschlossen sind. Die in dieser Druckschrift dargestellte Verschachtelung von Kanalgebieten dient lediglich der Kompensation einer geometriebedingten Fehlanpassung von Transistoren.
  • Aus der Druckschrift US 2002/0242395 A1 ist ferner ein Multigate-Feldeffekttransistor in der Form eines FinFETs offenbart, wobei jedoch keine Verschachtelung von jeweiligen aktiven Gebieten zweier FinFETs zur Verringerung einer temperaturbedingten Fehlanpassung beschrieben ist.
  • Schließlich ist aus der Druckschrift EP 1 471 576 A2 eine Halbleiterschaltungsanordnung mit MIS-Transistoren bekannt, wobei aktive Gebiete durch STI-Grabenisolierungen in einem Halbleitersubstrat ausgebildet werden. Zusätzlich werden sogenannte Dummygebiete als aktive Gebiete ohne Funktion seitlich neben den eigentlichen aktiven Gebieten für die Transistoren vorgeschlagen.
  • Insbesondere für analoge Anwendungen ergibt sich daher das Problem, dass es auf Grund unterschiedlicher Temperaturen der Stege oder Rippen, welche nachfolgend als aktive Gebiete bezeichnet werden, zu einer erhöhten durch Temperaturunterschiede bedingten Fehlanpassung kommt.
  • Der Erfindung liegt daher die Aufgabe zu Grunde eine Halbleiterschaltungsanordnung für analoge Anwendungen zu schaffen, welche eine verringerte temperaturbedingte Fehlanpassung aufweist.
  • Erfindungsgemäß wird diese Aufgabe durch die Merkmale des Patentanspruchs 1 gelöst.
  • Insbesondere durch die Anordnung von zumindest einem aktiven Gebiet in Form eines Steges oder einer Rippe des zweiten Feldeffekttransistors zwischen den aktiven Gebieten in Form eines Steges oder einer Rippe des ersten Feldeffekttransistors erhält man einen sehr guten Temperaturausgleich zwischen den Feldeffekttransistoren der Halbleiterschaltungsanordnung, wodurch sich eine temperaturbedingte Fehlanpassung wesentlich verringern lässt.
  • Vorzugsweise werden die aktiven Gebiete aus monokristallinem Halbleitermaterial zueinander parallel an der Oberfläche einer Isolatorschicht bzw. aus einem SOI-Substrat herausgebildet. Auf diese Weise lassen sich Sub-45-Nanometer-Feldeffekttransistoren mit hervorragenden elektrischen Eigenschaften relativ kostengünstig realisieren.
  • Vorzugsweise wird für die Steuerelektrode bzw. das Gate ein metallisches Mid-Gap-Material verwendet, d.h. ein Material dessen Austrittsarbeit in der Mitte der Bandlücke des Materials der aktiven Gebiete bzw. des verwendeten Halbleitermaterials liegt. Auf diese Weise können die elektrischen Eigenschaften der Halbleiterschaltungsanordnung weiter verbessert werden.
  • Ferner kann zwischen den aktiven Gebieten bzw. den Stegen eine Isolierschicht mit gegenüber SiO2 guten Wärmekopplungseigenschaften ausgebildet werden, wodurch sich eine Wärmeverteilung in der Halbleiterschaltungsanordnung weiter verbessern lässt.
  • Ferner können die Anschlüsse zu den Sourcegebieten oder die Anschlüsse zu den Draingebieten der Feldeffekttransistoren elektrisch miteinander verbunden sein, wodurch insbesondere bei Verbindung der Sourcegebiete eine platzsparende Commonsource-Architektur realisiert werden kann.
  • Vorzugsweise besitzen die Feldeffekttransistoren eine gleiche Anzahl von aktiven Gebieten mit jeweils gleichen Abmessungen, wodurch auf sehr einfache Weise symmetrische analoge Schaltungen mit geringer Fehlanpassung realisiert werden können. Die Feldeffekttransistoren können jedoch auch eine unterschiedliche Anzahl von aktiven Gebieten aufweisen, wodurch sich sehr einfach unterschiedliche Kanalweiten für die jeweiligen Transistoren einstellen lassen.
  • Vorzugsweise kann neben den äußersten aktiven Gebieten der Halbleiterschaltungsanordnung jeweils ein Blindgebiet angeordnet sein, welches die gleiche Form und die gleichen Abmessungen aufweist wie ein aktives Gebiet. Auf diese Weise lassen sich einerseits fotolithographisch bedingte Verzerrungen im Layout korrigieren und darüber hinaus auch eine Fehlanpassung für Strukturen in den Randbereichen verbessern.
  • Ferner können die aktiven Gebiete der Feldeffekttransistoren auch jeweils in Gruppen und insbesondere paarweise zusammengefasst werden, wobei zwischen zumindest zwei Gruppen des ersten Feldeffekttransistors zumindest eine Gruppe des zweiten Feldeffekttransistors angeordnet ist. Auf diese Weise können auch Herstellungsverfahren verwendet werden, wie z.B. Spacer-Verfahren oder die Verwendung von „alternating face shift" Masken, bei denen jeweils zwei oder mehrere aktive Gebiete bzw. Stege gleichzeitig ausgebildet werden.
  • Als Feldeffekttransistoren werden vorzugsweise Multi-Gate-Feldeffekttransistoren und insbesondere Dual-Gate-, Triple-Gate- oder FinFETs verwendet, die auf einem SOI-Substrat ausgebildet werden und analoge Schaltungen wie z.B. Stromspiegelschaltungen realisieren.
  • Vorzugsweise ist die Breite des aktiven Gebiets bzw. des Steges oder der Rippe wesentlich kleiner als die Länge des zugehörigen Gates bzw. der Steuerelektrode, wodurch eine gute elektrostatische Kontrolle über den Kanalzonen gewährleistet werden kann.
  • In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
  • Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben.
  • Es zeigen:
  • 1A bis 1C eine vereinfachte Draufsicht, eine perspektivische Ansicht sowie eine Schnittansicht einer Halbleiterschaltungsanordnung gemäß einem ersten Ausführungsbeispiel;
  • 2 eine vereinfachte Draufsicht einer Halbleiterschaltungsanordnung gemäß einem zweiten Ausführungsbeispiel;
  • 3 eine vereinfachte Draufsicht einer Halbleiterschaltungsanordnung gemäß einem dritten Ausführungsbeispiel;
  • 4 eine vereinfachte Draufsicht einer Halbleiterschaltungsanordnung gemäß einem vierten Ausführungsbeispiel; und
  • 5 eine vereinfachte Draufsicht einer Halbleiterschaltungsanordnung gemäß einem fünften Ausführungsbeispiel.
  • 1A bis 1C zeigen jeweils eine vereinfachte Draufsicht einer Halbleiterschaltungsanordnung gemäß einem ersten Ausführungsbeispiel sowie eine zugehörige perspektivische Teilansicht und eine zugehörige Schnittansicht.
  • Gemäß 1A weist die Halbleiterschaltungsanordnung gemäß dem ersten Ausführungsbeispiel einen ersten Feldeffekttransistor T1 und einen zweiten Feldeffekttransistor T2 auf, welche jeweils zwei aktive Gebiete AA11 und AA12 sowie AA21 und AA22 besitzen können.
  • Gemäß 1B sind die aktiven Gebiete stegförmig oder rippenförmig ausgebildet und besitzen an ihren gegenüber liegenden Enden Source- und Drain Anschlussgebiete S und D, welche vorzugsweise vergrößert sind, um eine Kontaktierung mit einem Kontakt K zu ermöglichen bzw. zu erleichtern. Die aktiven Gebiete AA11 bis AA22 weisen demzufolge jeweils ein Sourcegebiet S11 bis S22, ein Draingebiet D11 bis D22 und ein dazwischen liegendes Kanalgebiet auf, wobei an der Oberfläche der Kanalgebiete, jeweils durch ein Gatedielektrikum 4 isoliert, eine Steuerelektrode bzw, ein Gate G11 bis G22 zum Ansteuern des Kanalgebiets ausgebildet ist.
  • Gemäß 1C wird ein derartiges aktives Gebiet, welches sich vertikal aus einer Oberfläche erhebt, vorzugsweise aus einem SOI-Substrat (Silicon On Insulator) ausgebildet, wobei auf einem vorzugsweise aus Silizium bestehenden Grundsubstrat eine vorzugsweise aus SiO2 bestehende Isolatorschicht 2 ausgebildet ist, an dessen Oberfläche sich wiederum eine dünne, d.h. ca. 5 bis 10 nm dicke bzw. hohe Halbleiterschicht 3 befindet. Im Falle von SOI-Substraten weist die Halbleiterschicht 3 monokristallines Silizium auf.
  • Das rippenförmige oder stegförmige aktive Gebiet wird vorzugsweise mittels geeigneter Ätzverfahren strukturiert, wodurch die in den 1A bis 1C dargestellte Form herausgeätzt werden kann.
  • Alternativ zu dem vorzugsweise verwendeten Silizium können selbstverständlich auch andere Halbleitermaterialien verwendet werden, wie z.B. sogenannte III-V-Verbundhalbleiter oder sogenanntes verspanntes Halbleitermaterial (z.B. strained silicon). Zur Realisierung des Gatedielektrikums 4 kann beispielsweise ganzflächig eine isolierende Schicht wie beispielsweise SiO2 oder sogenannte High-k-Materialien ganzflächig ausgebildet werden, wodurch man die für die Kanalgebiete notwendigen Isolierschichten erhält. Unter High-k-Dielektrika versteht man hierbei dielektrische Materialien bzw. Isolierschichten mit einer gegenüber der Dielektrizitätskonstante von Siliziumdioxid von k etwa 3,9 erhöhten Dielektrizitätskonstanten, d.h. k größer 4 bis 20.
  • Gemäß 1A sind demzufolge die aktiven Gebiete AA11 bis AA22 im Wesentlichen parallel zueinander an der Oberfläche der Isolatorschicht 2 ausgebildet, wobei die Stege oder Rippen jeweils eine gleiche Form bzw. gleiche Abmessungen aufweisen. Obwohl gemäß dem ersten Ausführungsbeispiel die Stege oder Rippen mit im Wesentlichen senkrechten Seitenflächen ausgebildet sind, können grundsätzlich auch aktive Gebiete mit einer anderen Form verwendet werden. Insbesondere sind hierbei auch angeschrägte Seitenflächen der Stege bzw. Rippen denkbar, die in einem Winkel größer 90 Grad auf die Oberfläche der Isolatorschicht 2 treffen.
  • Gemäß 1A werden nunmehr die aktiven Gebiete der beiden Feldeffekttransistoren derart angeordnet, dass zwischen den zwei aktiven Gebieten AA11 und AA12 des ersten Feldeffekttransistors zumindest ein aktives Gebiet AA22 des zweiten Feldeffekttransistors T2 liegt. Auf diese Weise ergibt sich eine Verschränkung der beiden Feldeffekttransistoren T1 und T2, welche einen sehr guten Temperaturausgleich zwischen den Transistoren ermöglicht und somit eine temperaturbedingte Fehlanpassung der beiden Transistoren verringert.
  • Genauer gesagt können die zueinander parallelen Stege oder Rippen der beispielsweise zwei Feldeffekttransistoren mit ihrer Vielzahl von aktiven Gebieten bzw. Rippen derart abwechselnd nebeneinander angeordnet werden, dass in beiden Transistoren nahezu gleiche Temperaturen vorherrschen, wodurch insbesondere bei der Realisierung von analogen Schaltungen ein hervorragender Abgleich möglich ist. Zusätzlich zum verbesserten Temperaturverhalten verbessert sich auch ein sogenanntes Matching-Verhalten durch die reduzierte räumliche Trennung der aktiven Elemente der jeweiligen Transistoren. Insbesondere können dadurch beispielsweise Parameterschwankungen, die auf Grund von räumlich unterschiedlichen Dotierstoffkonzentrationen auftreten können, wesentlich verringert werden. Die elektrischen Eigenschaften einer derartigen Halbleiterschaltungsanordnung sind daher wesentlich verbessert.
  • Zur Realisierung der Steuerelektroden bzw. der jeweiligen Gates G11 bis G22 wird vorzugsweise eine elektrisch leitende Gateleitung GL senkrecht zu den aktiven Gebieten und oberhalb der durch das Gatedielektrikum 4 getrennten Kanalgebiete streifenförmig ausgebildet, wodurch die jeweiligen Teiltransistoren der Feldeffekttransistoren T1 und T2 angesteuert werden können. Gemäß 1B und 1C ist hierbei eine Breite B der aktiven Gebiete AA11 bis AA22 wesentlich kleiner als eine Länge L der zugehörigen Steuerelektroden bzw. der Gates G11 bis G22.
  • Zur Realisierung der eingangs genannten Sub-45-Nanometer-Transistoren kann demzufolge die Gateleitung GL mit einer Breite kleiner 45 Nanometer strukturiert werden, welche somit die Länge L der Steuerelektrode bzw. der Gates festlegt. Bei einer derartigen Gatelänge L würde vorzugsweise eine Breite B der Stege bzw. aktiven Gebiete AA11 bis AA22 in einem Bereich von ca. 30 Nanometer liegen. Bei einem derartigen Verhältnis von Gatelänge L zu der Dicke bzw. Breite B der aktiven Gebiete kann eine gute elektrostatische Kontrolle über die Kanalzonen gewährleistet werden. Eine Höhe der vorzugsweise senkrecht auf der Isolatorschicht 2 ausgebildeten Stege bzw. aktiven Gebiete kann im vorstehend genannten Fall typischerweise 60 Nanometer betragen.
  • Als Material für die Steuerelektrode bzw. für die Gateleitung GL wird vorzugsweise ein sogenanntes Midgap-Material verwendet, welches vorzugsweise eine Austrittsarbeit in der Mitte der Bandlücke des verwendeten Halbleitermaterials verwendet. Bei Verwendung von Silizium als Halbleitermaterial für die aktiven Gebiete bzw. die Stege und Rippen kann demzufolge z.B. TiN, TaN, TaCN usw. verwendet werden. Neben diesen metallischen Materialien für die Steuerelektroden können selbstverständlich auch hochdotierte Halbleitermaterialien verwendet werden.
  • Vorzugsweise werden zur Realisierung der Feldeffekttransistoren sogenannte Multigate-Feldeffekttransistoren verwendet, die eine Vielzahl von Steuerelektroden bzw. Gates aufweisen. Insbesondere sind hierbei sogenannte Dual-Gate-, Triple-Gate- oder FinFETs als Realisierungsmöglichkeiten zu nennen.
  • Nach dem Ausbilden der Gateleitung GL gemäß 1A bis 1C an den Seitenflächen und der oberen Fläche der Stege bzw. der aktiven Gebiete und der Oberfläche der Gatedielektrikumschicht 4 werden abschließend noch eine oder mehrere Isolierschichten als Zwischendielektrikum ausgebildet und vorzugsweise abgeschieden. Abschließend kann zum Ansteuern der jeweiligen aktiven Gebiete parallel zur Gateleitung GL auf dem Zwischendielektrikum jeweils eine Sourceleitung SL1 und eine Drainleitung DL1 für den ersten Feldeffekttransistor T1 und eine zweite Sourceleitung SL2 und eine zweite Drainleitung DL2 für den zweiten Feldeffekttransistor T2 ausgebildet werden. Vorzugsweise bestehen diese Source- und Drainleitungen SL1 bis DL2 aus einem metallischen Material, insbesondere Kupfer, wobei ferner Barriereschichten zum Verhindern einer Ausdiffusion des Materials in das Zwischendielektrikum und insbesondere in die aktiven Gebiete vorgesehen werden können. Beispielsweise können hierbei sogenannte Single- oder Dual-Damascene-Verfahren verwendet werden.
  • Die Source- und Drainleitungen SL1 bis DL2 können darüber hinaus Vorsprünge oder Nasen aufweisen, die eine vereinfachte Kontaktierung der darunter liegenden Anschlussgebiete zu den aktiven Gebieten mittels Kontakten K ermöglichen. Dadurch ergibt sich ein sehr einfaches Layout, welches auf sehr kleiner Fläche eine Halbleiterschaltungsanordnung mit verringerter thermisch bedingter Fehlanpassung ermöglicht.
  • Obwohl bei der erfindungsgemäßen Realisierung als Zwischendielektrikum bzw. als Isolierschicht zwischen den aktiven Gebieten AA11 bis AA22 auch herkömmliches Siliziumdioxid mit seinen geringen Wärmeleitfähigkeiten verwendet werden kann, wird eine weitere Verbesserung der elektrischen Eigenschaften und insbesondere Verringerung der Fehlanpassung zwischen den Feldeffekttransistoren T1 und T2 durch die Verwendung einer Isolierschicht mit guter Wärmekopplung, d.h. hoher Wärmeleitfähigkeit, ermöglicht. Eine verbesserte Wärmekopplung kann z.B. auch durch Verwendung einer dünneren Isolatorschicht erreicht werden, welche die aktiven Gebiete von dem darunter liegenden Halbleitersubstrat trennt.
  • Üblicherweise ist der Abstand zweier aktiver Gebiete bzw. Stege (fin pitch) kleiner als der zweier Kontaktlöcher bzw. Kontakte (contact pitch). In diesem Fall muss der Abstand zweier aktiver Gebiete leicht erhöht werden um die Erfindung optimal realisieren zu können.
  • Auf Grund der abwechselnden Anordnung der aktiven Gebiete von zumindest zwei Multigate-Transistoren können erstmalig insbe sondere Analogschaltungen mit einem hervorragendem Matching-Verhalten realisiert werden.
  • 2 zeigt eine vereinfachte Draufsicht einer Halbleiterschaltungsanordnung gemäß einem zweiten Ausführungsbeispiel, wobei gleiche Bezugszeichen gleiche oder entsprechende Elemente bezeichnen wie in den 1A bis 1C, weshalb auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Im zweiten Ausführungsbeispiel gemäß 2 können zur weiteren Reduzierung eines Platzbedarfs und zur Vereinfachung einer Schaltung entweder die Sourcegebiete S11 bis S22 oder die Draingebiete D11 bis D22 der beiden Feldeffekttransistoren T1 und T2 elektrisch miteinander verbunden sein bzw. zusammengefasst werden. Gemäß 2 wird vorzugsweise eine sogenannte Common-source-Architektur vorgeschlagen, wobei die Source-Anschlussgebiete S der Sourcegebiete S11 bis S22 der beiden Feldeffekttransistoren T1 und T2 derart verbreitert werden, dass sie sich berühren und elektrisch unmittelbar miteinander verbinden, wobei sie gemeinsam mit den aktiven Gebieten bzw. den Drain-Anschlussgebieten D eine kammförmige Struktur ergeben. Obwohl grundsätzlich eine einfache Kontaktierung dieses zusammengefassten Source-Anschlussgebietes S bereits ausreichend wäre, wird zur weiteren Verringerung der Widerstände eine Mehrfachkontaktierung mit einer Vielzahl von Kontakten K von der Sourceleitung SL zum gemeinsamen Source-Anschlussgebiet durchgeführt. Gemäß 2 lässt sich somit beispielsweise eine Stromspiegelschaltung mit zwei Transistoren sehr einfach und platzsparend realisieren.
  • 3 zeigt eine vereinfachte Draufsicht einer Halbleiterschaltungsanordnung gemäß einem dritten Ausführungsbeispiel, wobei gleiche Bezugszeichen wiederum gleiche Elemente bzw. Schichten wie in den 1 und 2 bezeichnen, weshalb auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Gemäß diesem dritten Ausführungsbeispiel können die Vielzahl von Feldeffekttransistoren T1 und T2 jeweils eine unterschiedliche Anzahl von aktiven Gebieten bzw. Stegen oder Rippen AA11 bis AA24 aufweisen. Genauer gesagt kann der erste Transistor T1 hierbei lediglich zwei aktive Gebiete AA11 und AA12 aufweisen, während der zweite Feldeffekttransistor T2 vier aktive Gebiete AA11 bis AA24 umfassen, welche jeweils gleiche Form und Abmessungen besitzen. Auf diese Weise kann mittels einer unterschiedlichen Anzahl von aktiven Gebieten bzw. Stegen ein gewünschtes Kanalweitenverhältnis der beiden Transistoren zueinander sehr einfach und feingranular eingestellt werden. Gemäß 3 ist ein Kanalweitenverhältnis von W1/W2 = 1/2 für die beiden Transistoren T1 und T2 dargestellt.
  • Obwohl das dritte Ausführungsbeispiel gemäß 3 wiederum in einer Common-source-Architektur realisiert wurde, sind in gleicher Weise auch Architekturen möglich, wie sie z.B. in 1A dargestellt sind, oder wobei die Drainleitungen zusammengefasst werden.
  • 4 zeigt eine vereinfachte Draufsicht einer Halbleiterschaltungsanordnung gemäß einem vierten Ausführungsbeispiel, wobei gleiche Bezugszeichen gleiche oder entsprechende Elemente wie in den 1 bis 3 bezeichnen, weshalb auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Gemäß dem vierten Ausführungsbeispiel wird nunmehr die Verwendung von zumindest einem Blindgebiet bzw. Dummy Gebiet DA1 oder DA2 vorgeschlagen, welches vorzugsweise die gleiche Form und die gleichen Abmessungen aufweist, wie das benachbarte aktive Gebiet, wobei es jedoch auf Grund eines fehlenden Anschlusses nicht betrieben werden kann.
  • Gemäß 4 können beispielsweise neben den äußersten aktiven Gebieten AA21 und AA12 der ersten und zweiten Feldeffekttransistoren T2 und T1 jeweils ein Blindgebiet DA1 und DA2 angeordnet werden, wobei die Drain-Anschlussgebiete der Blindgebiete DA1 und DA2 nicht kontaktiert werden. In gleicher Weise könnte auch ein fehlender Kontakt am Source-Anschlussgebiet des Blindgebiets DA1 und DA2 oder an beiden Anschlussgebieten eine Funktion dieser Blind-Elemente verhindern. Auf Grund dieser Blindgebiete DA1 und DA2 können nunmehr nicht nur die auf Grund von fotolithographischen Effekten beobachtbaren Verzerrungen an den äußersten aktiven Gebieten verringert oder sogar eliminiert werden, sondern es kann darüber hinaus eine weitere Vergleichmäßigung der Temperaturverteilung über die Blindgebiete bzw. Dummy-Gebiete DA1 und DA2 stattfinden.
  • Obwohl gemäß 4 das Vorsehen dieser Blindgebiete in Verbindung mit dem Ausführungsbeispiel gemäß 2 dargestellt ist, kann eine derartige Kombination von Blindgebieten auch mit den Ausführungsbeispielen gemäß 1 und/oder 3 durchgeführt werden.
  • 5 zeigt eine vereinfachte Draufsicht einer Halbleiterschaltungsanordnung gemäß einem fünften Ausführungsbeispiel, wobei gleiche Bezugszeichen wiederum gleiche Elemente oder Schichten bezeichnen wie in den 1 bis 4, weshalb auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Gemäß dem fünften Ausführungsbeispiel können die aktiven Gebiete der Feldeffekttransistoren T1 und T2 auch in Gruppen GR1, GR2 und GR3 zusammengefasst sein, wobei zwischen zumindest zwei Gruppen GR1 und GR2 des ersten Feldeffekttransistors T1 zumindest eine Gruppe GR3 des zweiten Feldeffekttransistors angeordnet ist. Gemäß 5 sind die aktiven Gebiete der Transistoren T1 und T2 paarweise zusammengefasst, wobei jedoch auch andere Gruppen, wie z.B. Dreier-, Vierer- und Fünfer-Gruppen möglich sind.
  • Eine derartige Realisierung kann insbesondere dann sinnvoll sein, um auch ein verbessertes Matching-Verhalten in Herstel lungsverfahren zu erhalten, bei denen die aktiven Gebiete bzw. Stege grundsätzlich z.B. paarweise hergestellt werden. Dieses ist beispielsweise bei spacerdefinierten Stegen oder bei der Verwendung von sogenannten „alternating face shift" Masken der Fall.
  • Obwohl gemäß 5 wiederum eine Common-source-Architektur mit einer gemeinsamen Sourceleitung SL dargestellt ist, können in gleicher Weise Gruppierungen auch bei der Architektur gemäß 1A durchgeführt werden. Ferner kann auch eine Kombination dieser Gruppierung mit den Blindgebieten gemäß 4 und/oder der variablen Kanalweiteneinstellung gemäß 3 durchgeführt werden.
  • Erfindungsgemäß erhält man eine Halbleiterschaltungsanordnung, bei der die zumindest zwei miteinander abzugleichenden Feldeffekttransistoren ineinander verschränkt sind bzw. deren aktive Gebiete bzw. Stege oder Rippen abwechselnd nebeneinander angeordnet sind. Auf diese Weise entsteht nicht nur eine dichtmöglichste Nachbarschaft der beiden Feldeffekttransistoren und damit ein sehr guter Temperaturausgleich, sondern es lassen sich auch Parameterschwankungen auf Grund von z.B. räumlich unterschiedlichen Dotierstoffkonzentrationen wesentlich verringern, wodurch man verbesserte elektrische Eigenschaften für die Halbleiterschaltung erhält.
  • Die Erfindung wurde vorstehend anhand einer analogen Halbleiterschaltungsanordnung und insbesondere einer Stromspiegelschaltung mit zwei FinFETs dargestellt. Sie ist jedoch nicht darauf beschränkt und umfasst in gleicher Weise auch weitere analoge sowie digitale Schaltungen mit alternativen Multi-Gate-Feldeffekttransistoren.
    • 1
    Halbleitersubstrat
    2
    Isolatorschicht
    3
    Halbleitermaterial
    4
    Gatedielektrikum
    5
    Gateschicht
    S
    Source-Anschlussgebiet
    D
    Drain-Anschlussgebiet
    GL
    Gateleitung
    SL1, SL2
    Sourceleitungen
    DL1, DL2
    Drainleitungen
    S11 bis S22
    Sourcegebiete
    D11 bis D22
    Draingebiete
    AA11 bis AA24
    aktive Gebiete
    K
    Kontakte
    T1, T2
    Feldeffekttransistoren
    B
    Breite der aktiven Gebiete
    L
    Kanallänge
    GR1, GR2, GR3
    Gruppen von aktiven Gebieten

Claims (15)

  1. Halbleiterschaltungsanordnung mit zumindest einem ersten und einem zweiten Multigate-Feldeffekttransistor (T1, T2), wobei die Multigate-Feldeffekttransistoren (T1, T2) jeweils zumindest zwei aktive Gebiete (AA11–AA22), die jeweils in Form eines Steges oder einer Rippe ausgebildet sind, mit jeweils einem Sourcegebiet (S11–S22), einem Draingebiet (D11–D22) und einem dazwischen liegenden Kanalgebiet aufweisen, wobei an Oberflächen der Kanalgebiete, durch ein Gatedielektrikum (4) isoliert, jeweils ein Gate (G11–G22) zum Ansteuern des zugehörigen Kanalgebiets ausgebildet ist, wobei die Multigate-Feldeffekttransistoren jeweils einen Anschluss zu ihren Sourcegebieten (SL1, SL2), einen Anschluss zu ihren Draingebieten (DL1, DL2) und einen Anschluss zu ihren Gates (GL) aufweisen, wobei zumindest ein Anschluss zu Source- oder Draingebieten (SL1, DL1) des ersten Multigate-Feldeffekttransistors separat von den Anschlüssen zu den Source- und Draingebieten (SL2, DL2) des zweiten Multigate-Feldeffekttransistors ausgebildet ist, und wobei zwischen den zumindest zwei aktiven Gebieten (AA11, AA12) des ersten Multigate-Feldeffekttransistors (T1) zumindest ein aktives Gebiet (AA22) des zweiten Multigate-Feldeffekttransistors (T2) angeordnet ist.
  2. Halbleiterschaltungsanordnung nach Patentanspruch 1, dadurch gekennzeichnet, dass die aktiven Gebiete (AA11–AA22) ein monokristallines Halbleitermaterial aufweisen.
  3. Halbleiterschaltungsanordnung nach Patentanspruch 1 oder 2, dadurch gekennzeichnet, dass die Stege oder Rippen parallel zueinander an der Oberfläche einer Isolierschicht (2) ausgebildet sind.
  4. Halbleiterschaltungsanordnung nach einem der Patentansprüche 1 bis 3, dadurch gekennzeichnet, dass die Gates (G11–G22) ein metallisches Material mit einer Austrittsarbeit in der Mitte der Bandlücke des Materials der aktiven Gebiete (AA11–AA22) aufweisen.
  5. Halbleiterschaltungsanordnung nach einem der Patentansprüche 1 bis 4, dadurch gekennzeichnet, dass zwischen den aktiven Gebieten (AA11–AA22) eine Isolierschicht mit gegenüber SiO2 guten Wärmekopplungseigenschaften ausgebildet ist.
  6. Halbleiterschaltungsanordnung nach einem der Patentansprüche 1 bis 5, dadurch gekennzeichnet, dass entweder die Anschlüsse zu den Sourcegebieten (S11–S22) oder die Anschlüsse zu den Draingebieten der zumindest zwei Multigate-Feldeffekttransistoren (T1, T2) elektrisch miteinander verbunden sind.
  7. Halbleiterschaltungsanordnung nach einem der Patentansprüche 1 bis 6, dadurch gekennzeichnet, dass die aktiven Gebiete (AA11–AA22) der zumindest zwei Multigate-Feldeffekttransistoren (T1, T2) gleiche Abmessungen aufweisen.
  8. Halbleiterschaltungsanordnung nach Patentanspruch 7, dadurch gekennzeichnet, dass die zumindest zwei Multigate-Feldeffekttransistoren (T1, T2) eine unterschiedliche Anzahl von aktiven Gebieten (AA11–AA24) aufweisen.
  9. Halbleiterschaltungsanordnung nach einem der Patentansprüche 7 bis 8, gekennzeichnet durch zumindest ein Blindgebiet (DA1, DA2), welches die gleiche Form und die gleichen Abmessungen aufweist wie die aktiven Gebiete.
  10. Halbleiterschaltungsanordnung nach Patentanspruch 9, dadurch gekennzeichnet, dass zwei Blindgebiete (DA1, DA2) neben den äußersten aktiven Gebieten (AA21, AA12) angeordnet sind.
  11. Halbleiterschaltungsanordnung nach einem der Patentansprüche 1 bis 10, dadurch gekennzeichnet, dass die aktiven Gebiete des zumindest ersten und zweiten Multigate-Feldeffekttransistors (T1, T2) jeweils in Gruppen (GR1, GR2) direkt nebeneinander liegender aktiver Gebiete zusammengefasst sind, wobei zwischen zumindest zwei Gruppen (GR1, GR2) des ersten Multigate-Feldeffekttransistors (T1) zumindest eine Gruppe (GR3) des zweiten Multigate-Feldeffekttransistors (T2) angeordnet ist.
  12. Halbleiterschaltungsanordnung nach einem der Patentansprüche 1 bis 11, dadurch gekennzeichnet, dass die Multigate-Feldeffekttransistoren (T1, T2) Dual-Gate-, Triple-Gate- oder FinFETs darstellen.
  13. Halbleiterschaltungsanordnung nach einem der Patentansprüche 1 bis 12, dadurch gekennzeichnet, dass sie in einem SOI-Substrat ausgebildet ist.
  14. Halbleiterschaltungsanordnung nach einem der Patentansprüche 1 bis 13, dadurch gekennzeichnet, dass die Breite (B) des aktiven Gebiets (AA11–AA22) zu der Länge (L) des zugehörigen Gates (G11–G22) ein Verhältnis von 30/45 aufweist.
  15. Halbleiterschaltungsanordnung nach einem der Patentansprüche 1 bis 14, dadurch gekennzeichnet, dass sie eine analoge Schaltung, insbesondere eine Stromspiegelschaltung, darstellt.
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