DE102006013721B4 - Halbleiterschaltungsanordnung und zugehöriges Verfahren zur Temperaturerfassung - Google Patents

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Abstract

Halbleiterschaltungsanordnung mit einem Halbleitersubstrat (1), einer ersten Isolierschicht (2), die auf dem Halbleitersubstrat (1) ausgebildet ist, und einem aktiven Halbleiterbereich (AA), der auf der ersten Isolierschicht (2) ausgebildet und durch eine zweite Isolierschicht (4) seitlich begrenzt und an allen Seiten umgeben ist, wobei der aktive Halbleiterbereich (AA) aus einem ersten und einem zweiten Dotiergebiet (S, D) von einem ersten Leitungstyp (n+), die bis zur Oberfläche der ersten Isolierschicht (2) reichen, und aus zumindest einem Kanalgebiet, das zwischen dem ersten und zweiten Dotiergebiet festgelegt ist, sowie aus einem ersten und/oder zweiten Diodengebiet (DD1, DD2) besteht, wobei an der Oberfläche des zumindest einen Kanalgebiets zumindest ein Gatedielektrikum (5) und darauf eine Steuerelektrode (6, G) zur Realisierung eines Feldeffekttransistors (FET) ausgebildet ist, und wobei in dem ersten und/oder zweiten Diodengebiet (DD1, DD2) ein drittes Dotiergebiet von einem zum ersten Leitungstyp entgegengesetzten zweiten Leitungstyp (p+) bis zur...

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleiterschaltungsanordnung und ein zugehöriges Verfahren zur Temperaturerfassung sowie die Verwendung in einer analogen Schaltung und insbesondere auf eine analoge SOI-Halbleiterschaltungsanordnung mit Multigate-Feldeffekttransistoren sowie ein zugehöriges Verfahren zur Temperaturerfassung für z. B. eine automatische Temperaturkompensation und eine zugehörige Verwendung in einer temperaturkompensierten analogen Schaltung.
  • Für zukünftige Sub-45-Nanometer-CMOS-Technologien, d. h. für Feldeffekttransistoren mit einer Gatelänge kleiner 45 Nanometer, werden gegenwärtig neuartige Transistorarchitekturen auf der Basis von sogenannten Multi-Gate-Feldeffekttransistoren (MuGFETs) entwickelt. Unter Multi-Gate-FETs werden üblicherweise Feldeffekttransistoren mit einer Vielzahl von Gates bzw. Steuerelektroden verstanden, unter denen auch Transistoren wie z. B. Double-Gate-FETs, Triple-Gate-FETs oder FinFETs fallen. Der Vorteil dieser neuen Transistoren gegenüber sogenannten planaren Bulk-MOSFETs, d. h. Feldeffekttransistoren, die sich planar in einem großvolumigen Halbleitersubstrat (bulk) befinden, ist eine verbesserte Kontrolle der Kurzkanaleffekte durch eine symmetrische Anordnung mehrerer Transistor-Gates.
  • Die derzeit technologisch favorisierte Anordnung besteht aus zwei seitlichen Gates, wie sie beispielsweise von FinFETs bekannt sind, oder zwei seitlichen Gates und einem zusätzlichen Gate auf der Oberfläche eines Siliziumsteges, wie sie auch als Triple-Gate-FETs bekannt sind. Der Halbleiter- bzw. Siliziumsteg wird hierbei auch als Rippe oder Lamelle (Fin) bezeichnet.
  • Schon heute werden planare SOI-Technologien mit teilweise verarmten Kanalregionen (Partially Depleted, PD-SOI) eingesetzt. Außerdem sind in Zukunft planare SOI-Technologien denkbar, deren Kanalregion vollständig verarmt ist (Fully Depleted, FD-SOI).
  • Aus der Druckschrift DE 101 35 805 A1 ist eine herkömmliche Vorrichtung und ein herkömmliches Verfahren für beschleunigte Zuverlässigkeitstests bekannt, wobei ein Feldeffekttransistor planar in einem großvolumigen Si-Halbleitersubstrat (bulk) ausgebildet ist und mittels einem Heizelement künstlich gealtert wird. Das Heizelement befindet sich unmittelbar oberhalb des Transistors oder direkt im Siliziumsubstrat.
  • Ferner ist aus der Druckschrift US 6 329 690 B1 ein Verfahren und eine Vorrichtung zum Abgleichen von Schaltungsteilen in einem SOI-Substrat bekannt, wobei zumindest drei oder vier planare Feldeffekttransistoren in einem durch flache Grabenisolationen begrenzten aktiven Gebiet als aktives Element, Lastelement, Heizelement und Messelement ausgebildet sind. Insbesondere wird das Messelement durch geeignete Verschaltung eines Feldeffekttransistors als Messdiode zur Erfassung der Temperatur im aktiven Gebiet verwendet.
  • Nachteilig bei den neuartigen isolierten Transistorarchitekturen ist jedoch ihr unzureichendes Temperaturverhalten. Auf Grund der dreidimensionalen Topologie der Feldeffekttransistoren und auf Grund der Tatsache, dass die Stege bzw. Rippen üblicherweise an allen Seiten durch schlecht Wärme leitendes Oxid umgeben sind, kann die in den Stegen bzw. Rippen entstehende Verlustleistung nicht so effizient abgeleitet werden wie beispielsweise in herkömmlichen Bulk-Transistoren.
  • Insbesondere für analoge Anwendungen ergibt sich daher das Problem, dass es auf Grund unterschiedlicher Temperaturen der Stege oder Rippen zu einer erhöhten durch Temperaturunterschiede bedingten Fehlanpassung in der Halbleiterschaltung kommt.
  • Herkömmliche Halbleiterschaltungsanordnungen und Verfahren zur Temperaturerfassung des Transistors erfordern üblicherweise spezielle Teststrukturen, die zudem nur mit hohem messtechnischem Aufwand charakterisiert werden können (HF-Messungen). Da hierbei sehr kurze Stromimpulse erforderlich sind, werden Hochfrequenz-Strukturen benötigt. Derartige Messverfahren sind somit sehr störanfällig und liefern nur indirekt Informationen über die Temperatur innerhalb eines Transistors. Darüber hinaus unterscheidet sich eine benötigte Messstruktur stark von der jeweiligen Anordnung, in der ein Transistor später eingesetzt wird.
  • Insbesondere befinden sich die eingangs erwähnten Multigate-Feldeffekttransistoren derzeit noch in der Vorfeldentwicklung. Da die Temperatur eines derartigen Transistors bisher nicht während des Betriebs einer Schaltung bestimmt werden kann, müssen bisher Schaltungen auf eine korrekte Modellierung des Temperaturverhaltens vertrauen. Auf Grund der Prozess-Schwankungen und einer unterschiedlichen Topologie der Transistoren ist dieses Temperaturverhalten jedoch von Transistor zu Transistor sehr unterschiedlich.
  • Der Erfindung liegt daher die Aufgabe zu Grunde eine Halbleiterschaltungsanordnung, ein zugehöriges Verfahren zur Temperaturerfassung sowie eine Verwendung der Halbleiterschaltungsanordnung anzugeben, wobei eine einfache, störsichere und kostengünstige Temperaturerfassung für einen jeweiligen Feldeffekttransistor hochgenau ermöglicht ist.
  • Erfindungsgemäß wird diese Aufgabe hinsichtlich der Halbleiterschaltungsanordnung durch die Merkmale des Patentanspruchs 1, hinsichtlich der Verwendung durch die Merkmale des Patentanspruchs 10 und hinsichtlich des zugehörigen Verfahrens zur Temperaturerfassung durch die Maßnahmen des Patentanspruchs 11 gelöst.
  • Insbesondere durch das Ausbilden von zumindest einem dritten Dotiergebiet in dem ersten und/oder zweiten Dioden-Dotier gebiet bis zu einer Oberfläche einer ersten Isolierschicht, das über eine Dioden-Seitenfläche mit dem ersten oder zweiten Dotiergebiet des Feldeffekttransistors eine Mess-Diode realisiert und an seinen weiteren Seitenflächen durch die zweite Isolierschicht begrenzt wird, kann eine Temperatur eines jeweiligen Transistors hoch genau und auf äußerst einfache Art und Weise bestimmt werden, wodurch sich beispielsweise eine automatische Temperaturkompensation insbesondere für analoge Schaltungen realisieren lässt.
  • Vorzugsweise wird das dritte Dotiergebiet unmittelbar neben dem ersten oder zweiten Dotiergebiet des Feldeffekttransistors zur Realisierung einer P/N-Diode ausgebildet, wodurch sich ein Temperatursensor mit minimalem Platzbedarf realisieren lässt.
  • Vorzugsweise kann das dritte Dotiergebiet aber auch vom ersten oder zweiten Dotiergebiet durch einen intrinsischen Halbleiterbereich beabstandet ausgebildet sein, wodurch sich eine sogenannte PiN-Diode ergibt und bei ausreichend dünnem intrinsischen Halbleiterbereich und einer Polung der Diode in Flussrichtung bzw. Durchlassrichtung die elektrischen Eigenschaften der Halbleiterschaltung weiter verbessert werden.
  • Vorzugsweise stellt der Feldeffekttransistor einen Multi-Gate-Feldeffekttransistor mit einer Vielzahl von Rippen oder Stegen im Bereich der Steuerschicht dar. Dadurch können insbesondere für Sub-45-Nanometer-Feldeffekttransistoren nachteilige Kurzkanaleffekte vermieden werden.
  • Zur weiteren Verbesserung der elektrischen Eigenschaften der Halbleiterschaltungsanordnung und insbesondere zur Verbesserung einer Kontaktierung der Source- und Draingebiete sowie der Diode können an der Oberfläche der Dotiergebiete Metall-Halbleiterverbindungsschichten ausgebildet werden, wobei lediglich im Oberflächenbereich der Dioden-Seitenfläche eine Blockier-Schicht zum Verhindern eines Kurzschlusses ausgebildet wird.
  • Alternativ kann an Stelle der Blockier-Schicht ein Dummy-Gatedielektrikum mit darüber liegender Dummy-Steuerelektrode über der Dioden-Seitenfläche ausgebildet werden, wodurch wiederum und auf besonders kostengünstige Art und Weise unter Verwendung der ohnehin vorhandenen Masken- und Ätzprozesse für die Ausbildung der Steuerschicht-Stapel ein Kurzschluss zwischen einem Diodenanschlussgebiet und einem Anschlussgebiet des Feldeffekttransistors verhindert werden kann.
  • Beispielsweise wird für die Steuerschicht bzw. das Gate ein metallisches Mid-Gap-Material verwendet, d. h. ein Material, dessen Austrittsarbeit in der Mitte der Bandlücke des Halbleitermaterials des aktiven Halbleiterbereichs liegt. Auf diese Weise können die elektrischen Eigenschaften der Halbleiterschaltungsanordnung weiter verbessert werden.
  • Ferner kann eine Breite der Rippen wesentlich kleiner als eine Gatelänge der Steuerelektrode sein, wodurch eine gute elektrostatische Kontrolle über den Kanalzonen gewährleistet werden kann.
  • Die zweite Isolierschicht kann vorzugsweise mittels sogenannter STI-Technologie als STI-Schicht bzw. flache Grabenisolation ausgebildet werden, wodurch die benötigten sehr feinen Strukturen besonders exakt und darüber hinaus kostengünstig ausgebildet werden können.
  • Hinsichtlich des Verfahrens wird die Diode der vorstehend beschriebenen Halbleiterschaltungsanordnung mit einem Dioden-Messstrom in Durchlassrichtung bzw. Flussrichtung betrieben und die an der Diode abfallende Diodenspannung anschließend gemessen. Die ideale Diodengleichung I = I0[exp(UDM/UT) – 1] vereinfacht sich in Durchlassrichtung zu I = I0 × exp(UDM/UT), wobei UMD die gemessene Diodenspannung und UT = kB T/q die thermische Spannung darstellt. Durch Einprägen eines Referenzstroms I = IDD in die Diode liegt eine Diodenspannung UMD über der Diode an. Durch Vergleichen der gemessenen Diodenspannung mit einer Referenzspannung kann dann eine jeweilige Temperatur des Transistors erfasst werden.
  • Vorzugsweise ist der Dioden-Messstrom kleiner 1/100 des Drainstroms des Feldeffekttransistors, wodurch sich auch eine zeitgleiche Temperaturerfassung während eines Normalbetriebs des Feldeffekttransistors ermöglichen lässt.
  • In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
  • Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben.
  • Es zeigen:
  • 1A bis 1C eine vereinfachte Draufsicht, eine Schnittansicht sowie ein Ersatzschaltbild einer Halbleiterschaltungsanordnung gemäß einem ersten Ausführungsbeispiel;
  • 2 eine vereinfachte Schnittansicht einer Halbleiterschaltungsanordnung mit P/N-Diode gemäß einem zweiten Ausführungsbeispiel;
  • 3 eine vereinfachte Schnittansicht einer Halbleiterschaltungsanordnung mit PiN-Diode gemäß einem dritten Ausführungsbeispiel;
  • 4A und 4B eine vereinfachte Draufsicht sowie eine perspektivische Teilansicht einer Halbleiterschaltungsanordnung mit Multi-Gate-Feldeffekttransistor gemäß einem vierten Ausführungsbeispiel;
  • 5 eine vereinfachte Draufsicht einer Halbleiterschaltungsanordnung mit Dummy-Steuerelektrode gemäß einem fünften Ausführungsbeispiel; und
  • 6 eine vereinfachte Draufsicht einer Halbleiterschaltungsanordnung mit zwei Mess-Dioden gemäß einem sechsten Ausführungsbeispiel.
  • 1A bis 1C zeigen jeweils eine vereinfachte Draufsicht sowie eine zugehörige Schnittansicht und ein zugehöriges Ersatzschaltbild einer Halbleiterschaltungsanordnung gemäß einem ersten Ausführungsbeispiel zur Realisierung einer Temperaturerfassung.
  • Gemäß 1A und 1B wird die erfindungsgemäße Halbleiterschaltungsanordnung beispielsweise auf einem sogenannten SOI-Substrat (Semiconductor-On-Insulator) ausgebildet. Hierbei wird auf einem Halbleitersubstrat 1, welches beispielsweise ein einkristallines Silizium-Substrat darstellt, eine erste Isolierschicht 2 ausgebildet, die vorzugsweise Siliziumoxid bzw. SiO2 darstellt. An der Oberfläche dieser ersten Isolierschicht 2 befindet sich zunächst eine dünne Halbleiterschicht 3, die beispielsweise schwach p-dotiert, schwach n-dotiert oder intrinsisch (i), d. h. undotiert sein kann.
  • Die dünne Halbleiterschicht 3 weist beispielsweise einkristallines Silizium auf, wobei sie jedoch auch andere Halbleitermaterialien wie z. B. III/V-Verbundhalbleiter und insbesondere verspanntes Halbleitermaterial (z. B. strained silicon) aufweisen kann. Eine Höhe bzw. Dicke der dünnen Halbleiterschicht 3 kann beispielsweise 60 Nanometer betragen.
  • Zum Festlegen von aktiven Halbleiterbereichen AA werden in dieser dünnen Halbleiterschicht 3 nicht benötigte Halbleiterbereiche beispielsweise mittels der sogenannten STI-Technoogie (Shallow Trench Isolation) in Isolationsgebiete bzw. eine zweite Isolierschicht 4 umgewandelt. Mittels einer derartigen STI-Technologie können die STI-Schichten 4 hochgenau zur Festlegung der aktiven Halbleiterbereiche AA ausgebildet werden, wobei sie bis zur Oberfläche der ersten Isolierschicht 2 des Trägersubstrats reichen.
  • Anschließend wird mittels bekannter Verfahren an der Oberfläche des aktiven Halbleiterbereichs AA, der gemäß 1A beispielsweise rechteckförmig ausgebildet wird, ein Gatedielektrikum 5 und darauf eine Steuerschicht 6 ganzflächig ausgebildet. Zur Realisierung des Gatedielektrikums 5 kann beispielsweise ganzflächig eine isolierende Schicht aus z. B. SiO2 oder sogenannten High-k-Dielektrika ausgebildet werden, wodurch man die für die Kanalgebiete notwendigen Isolierschichten erhält. Unter High-k-Dielektrika versteht man hierbei dielektrische Materialien bzw. Isolierschichten mit einer gegenüber der Dielektrizitätskonstante von Siliziumdioxid von k etwa 3,9 erhöhten Dielektrizitätskonstante, d. h. k größer 4 bis 20.
  • Als Material für die Steuerschicht 6 in einem planaren PD-SOI-Transistor kann vorzugsweise ein hochdotiertes Poly-Silizium verwendet werden. Alternativ zu Poly-Silizium können für FD-SOI-Transistoren metallische Materialien für die Steuerschicht 6 verwendet werden, deren Austrittsarbeit in der Nähe der Mitte der Bandlücke des Silizium liegen, so genannte Mid-Gap-Materiailien, z. B. TiN, TaN, TaCN.
  • Nachdem das Gatedielektrikum 5 und die Steuerschicht 6 vorzugsweise ganzflächig ausgebildet wurde, erfolgt nunmehr eine Strukturierung der Steuerschicht 6 zu der in 1A dargestellten Steuerelektrode G, wobei mittels beispielsweise fotolithografischer Verfahren und zugehöriger Ätz-Technologie eine den aktiven Halbleiterbereich AA überlappende Steuerelektrode G mit zugehörigem Steuerelektrodenanschluss ausgebildet wird. Hierbei kann ebenfalls das Gatedielektrikum 5 entsprechend strukturiert werden.
  • In einem nachfolgenden Prozess können nunmehr im aktiven Halbleiterbereich AA unter Verwendung der Steuerelektrode G und einer optional vorhandenen (jedoch nicht dargestellten) weiteren Maskenschicht die Source- und Draingebiete S und D als erste und zweite Dotiergebiete derart ausgebildet, dass sie sich vollständig bis zur Oberfläche der ersten Isolierschicht 2 erstrecken. Auf diese Weise wird das Kanalgebiet eines zu realisierenden Feldeffekttransistors festgelegt.
  • Gemäß 1B wird beispielsweise ein schwach p-dotierter aktiver Halbleiterbereich AA mittels Ionenimplantation zum Ausbilden des ersten und zweiten Dotiergebiets bzw. des Sourcegebiets S und des Draingebiets D des Feldeffekttransistors FET n+ dotiert. Auf diese Weise ergibt sich ein sogenannter NMOS-Feldffekttransistor. Selbstverständlich kann in gleicher Weise auch ein n-dotierter aktiver Halbleiterbereich mit p+-Dotierebieten zur Realisierung der Source- und Draingebiete S und D dotiert werden.
  • Anschließend kann die optionale Maskenschicht zum Abdecken des aktiven Halbleiterbereichs für ein Diodengebiet DD entfernt und eine weitere optionale Maskenschicht an der Oberfläche der ersten und zweiten Dotiergebiete bzw. des Source- und Draingebiets S und D ausgebildet werden, um diese vor einer nachfolgenden p+-Dotierung zu schützen. Auf diese Weise kann das in 1B dargestellte p+-Dotiergebiet als drittes Dotiergebiet des Diodengebiets DD z. B. unmittelbar angrenzend an das Sourcegebiet S des Feldeffekttransistors ausgebildet werden.
  • Selbstverständlich kann auch eine der optionalen Masken entfallen, wobei unter Verwendung von sich aufhebenden Implantationen ein entsprechendes Implantationsprofil geschaffen wird, wobei wiederum die Dotiergebiete für das Sourcegebiet S, das Draingebiet D und das dritte Dotiergebiet des Diodengebiets DD jeweils bis zur Oberfläche der ersten Isolierschicht 2 ausgebildet werden. Auf diese Weise ist das dritte Dotiergebiet DD mit einem zum Leitungstyp n des Feldeffekttransistors entgegengesetzten Leitungstyp p+ dotiert und bildet mit seiner Dioden-Seitenfläche, d. h. der für den Diodenübergang relevanten Fläche, mit dem Source- oder Draingebiet S, D eine Mess-Diode. Die weiteren Seitenflächen des Dioden-Dotiergebiets DD werden durch die zweite Isolierschicht bzw. die STI-Schichten begrenzt.
  • Zur Kontaktierung des Feldeffekttransistors bzw. der Mess-Diode MD sind ferner ein Drainkontakt KD, ein Sourcekontakt KS, ein Gatekontakt KG sowie ein Diodengebietkontakt KDD dargestellt, die z. B. an der Oberfläche der jeweiligen Gebiete bzw. Schichten mittels herkömmlicher Verfahren ausgebildet sind. Diese Kontakte befinden sich üblicherweise in einer hier nicht dargestellten weiteren Zwischen-Isolierschicht, die an der Oberfläche der zweiten Isolierschicht 4 und der aktiven Halbleiterbereiche AA ausgebildet ist.
  • 1C zeigt ein vereinfachtes Ersatzschaltbild der erfindungsgemäßen Halbleiterschaltungsanordnung, wobei gleiche Bezugszeichen gleiche oder entsprechende Elemente bezeichnen, weshalb auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Zur Realisierung einer Temperaturerfassung wird gemäß 1C über eine Konstant-Stromquelle 10 ein konstanter Diodenstrom IDD der Mess-Diode MD in Durchlassrichtung eingeprägt. Zwischen dem Sourcekontakt KS und dem Diodengebietkontakt KDD kann nunmehr eine an der Messdiode MD abfallende Diodenspannung UMD gemessen werden, die eine weitgehende lineare Temperaturabhängigkeit aufweist. Unter Verwendung einer nicht dargestellten Referenzspannung kann anschließend die gemessene Diodenspannung UMD mit der Referenzspannung verglichen und somit eine im Transistor bzw. im aktiven Halbleiterbereich AA vorliegende Temperatur sehr genau erfasst werden.
  • Zur Vereinfachung einer derartigen Schaltung kann die Verwendung der nicht dargestellten Referenzspannung auch entfallen und die Temperatur des Transistors aus der Gleichung: UMD = 0,5 V – T × 1,8 mV/K
  • Abgeschätzt werden, wobei UMD die gemessene Diodenspannung und T die Temperatur darstellt.
  • Auf diese Weise kann insbesondere für die in SOI-Substraten hergestellten Feldeffekttransistoren eine Temperaturerfassung hoch genau und sehr einfach realisiert werden, wodurch sich insbesondere für analoge Halbleiterschaltungen kostengünstige Temperaturkompensations-Schaltungen realisieren lassen.
  • Insbesondere bei Verwendung eines Dioden-Messstroms IDD der kleiner 1/100 des im Feldeffekttransistor FET vorliegenden Drainstroms ID ist, kann darüber hinaus eine gleichzeitige Temperaturerfassung während eines Normal-Betriebs des Transistors durchgeführt werden, ohne dabei die elektrischen Eigenschaften des Feldeffekttransistors FET negativ zu beeinflussen. Vorzugsweise wird ein Dioden-Messstrom IDD von 1 nA der Mess-Diode MD in Durchlassrichtung eingeprägt. Mit VSS ist gemäß 1c die Versorgungsspannung der Halbleiterschaltung bezeichnet.
  • Die in 1C dargestellte Halbleiterschaltung kann extern angeschlossen werden (z. B. über ein Halbleiterpad) oder aber als integrierte Schaltung im gleichen Substrat realisiert werden. Zu beachten ist hierbei lediglich, dass die Diode MD und die Konstant-Stromquelle 10 das elektrische Verhalten des Transistors nicht beeinflussen.
  • Da sich die Mess-Diode MD in unmittelbarer Nachbarschaft bzw. im gleichen Halbleiterbereich AA befindet wie der Feldeffekttransistor und das Halbleitermaterial üblicherweise eine hervorragende thermische Leitfähigkeit aufweist, kann die Temperatur des jeweiligen Transistors mit außerordentlich hoher Genauigkeit und mit einem nur geringen zusätzlichen Platzbedarf bestimmt werden. Bei einer Vielzahl von in jeweiligen aktiven Halbleiterbereichen AA ausgebildeten Feldeffekttransistoren mit zugehörigen Mess-Dioden MD kann somit eine jeweilige Temperatur der verschiedensten Transistoren auch in einer komplexen Schaltung hoch genau bestimmt werden. Durch geeignete, nicht dargestellte Kompensationsschaltungen kann dadurch z. B. der temperaturbedingte Mismatch bzw. Fehlabgleich zwischen Transistoren insbesondere in einer Analogschaltung ausgeglichen werden.
  • 2 zeigt eine vereinfachte Schnittansicht einer Halbleiterschaltung gemäß einem zweiten Ausführungsbeispiel, wobei gleiche Bezugszeichen gleiche oder entsprechende Elemente bezeichnen wie in 1A bis 1C, weshalb auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Im Gegensatz zum ersten Ausführungsbeispiel sind gemäß 2 die dünne Halbleiterschicht 3 bzw. der aktive Halbleiterbereich AA zunächst intrinsisch, wodurch sich für das Kanalgebiet eine intrinsische Dotierung i für das Kanalgebiet zwischen Sourcegebiet S und Draingebiet D mit jeweils ihrer n+-Dotierung ergibt. Wiederum ist das dritte Dotiergebiet des Diodengebiets DD unmittelbar angrenzend zum Sourcegebiet S mit einer p+-Dotierung ausgebildet, wodurch sich an der Dioden-Seitenfläche, d. h. an der für die Diodenfunktion wirksamen Seitenfläche des dritten Dotiergebiets DD, eine P/N-Diode ergibt. Zur Verbesserung einer elektrischen Leitfähigkeit der Dotiergebiete und insbesondere zur verbesserten Kontaktierung des Sourcegebiets S, des Draingebiets D und des dritten Dotiergebiets DD kann an der Oberfläche der Dotiergebiete eine Metall-Halbleiterverbindung ausgebildet werden. Derartige Metall-Halbleiterverbindungen können mittels sogenannter Salizidier- oder Silizidier-Verfahren hergestellt werden, wobei zunächst ein metallisches Material ganzflächig abgeschieden und anschließend eine Temperaturbehandlung zur Ausbildung einer Metall-Halbleiter-Verbindungsschicht 8 bzw. eines Silizids (bei Verwendung von Silizium) hergestellt wird. Abschließend wird das nicht umgewandelte metallische Material, welches beispielsweise nur an der Oberfläche der zweiten Isolierschicht 4 ausgebildet wurde, wieder entfernt, wodurch die in 2 dargestellte Metall-Halbleiterverbindungsschicht 8 ausgebildet werden kann.
  • Zur Vermeidung eines Kurzschlusses zwischen dem Diodengebiet DD und dem Sourcegebiet S oder Draingebiet D muss jedoch gemäß 2 vorher eine Blockier-Schicht 7 an der Oberfläche der Dotiergebiete S und DD im Oberflächenbereich der Dioden-Seitenfläche ausgebildet werden. Genauer gesagt verhindert die Blockier-Schicht 7, welche beispielsweise eine Oxidschicht darstellen kann, eine Oberflächenkontaktierung zwischen den aneinander grenzenden Dotiergebieten S und DD. Selbstverständlich können wiederum entgegengesetzte Dotierungen oder auch nicht-intrinsische Halbleitermaterialien verwendet werden. In gleicher Weise kann das dritte Dotiergebiet in einem zweiten Diodengebiet wiederum auch direkt angrenzend an das zweite Dotiergebiet D ausgebildet werden.
  • 3 zeigt eine vereinfachte Schnittansicht einer Halbleiterschaltungsanordnung gemäß einem dritten Ausführungsbeispiel, wobei gleiche Bezugszeichen gleiche oder entsprechende Elemente bezeichnen wie in 1 und 2, weshalb auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Gemäß 3 kann nunmehr auch eine sogenannte PiN-Diode als Mess-Diode MD im aktiven Halbleiterbereich AA ausgebildet werden, wobei zunächst als dünne Halbleiterschicht 3 ein intrinsisches Halbleitermaterial im Diodengebiet verwendet wird und das dritte Dotiergebiet DD vom Sourcegebiet S oder Draingebiet D durch einen intrinsischen Halbleiterbereich I beabstandet ist. Auf diese Weise ergibt sich die in 3 dargestellte PiN-Diode, welche insbesondere bei einer Beschaltung in Durchlassrichtung zu weiter verbesserten Messergebnissen führt und nur einen geringfügig erhöhten Platzbedarf benötigt. Wegen der geringen Trägerdichte ist die Leitfähigkeit des intrinsischen Halbleiterbereichs I sehr klein. Diese Zone kann jedoch gut leiten, wenn Ladungsträger von den angrenzenden stärker dotierten Dotiergebieten S und DD in den intrinsischen Halbleiterbereich I gelangen. Dies ist immer dann der Fall, wenn die Diode in Flussrichtung gepolt und der intrinsische Halbleiterbereich I ausreichend dünn ist.
  • Die 4A und 4B zeigen eine vereinfachte Draufsicht sowie eine zugehörige perspektivische Teilansicht einer Halbleiterschaltungsanordnung gemäß einem vierten Ausführungsbeispiel, wobei gleiche Bezugszeichen gleiche oder entsprechende Elemente bezeichnen wie in den 1 bis 3, weshalb auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Gemäß 4A und 4B wird als Feldeffekttransistor nunmehr ein sogenannter Multi-Gate-Feldeffekttransistor verwendet, bei dem der aktive Halbleiterbereich AA insbesondere im Bereich unterhalb der Steuerschicht 6 bzw. der Steuerelektrode G eine Vielzahl von Rippen R oder Stegen aufweist, die sich an der Oberfläche der ersten Isolierschicht 2 befinden. Gemäß 4A ist beispielsweise der aktive Halbleiterbereich AA im Bereich unterhalb der Steuerelektrode G in vier parallel zueinander verlaufende Rippen bzw. Stege R aufgeteilt, über die jeweils die Steuerelektrode G nur durch das Gatedielektrikum 5 getrennt verläuft. Obwohl gemäß diesem Ausführungsbeispiel die Stege oder Rippen R mit im Wesentlichen senkrechten Seitenflächen ausgebildet sind, können grundsätzlich auch Stege oder Rippen mit einer anderen Form verwendet werden. Insbesondere sind hierbei auch angeschrägte Seitenflächen der Stege bzw. Rippen R denkbar, die in einem Winkel größer 90° auf die Oberfläche der Isolierschicht 2 treffen.
  • Zur Realisierung insbesondere der eingangs genannten Sub-45-Nanometer-Feldeffekttransistoren kann demzufolge die Steuerelektrode G mit einer Breite kleiner 45 Nanometer strukturiert werden, welche somit die Gatelänge L festlegt. Bei einer derartigen Gatelänge L würde vorzugsweise eine Breite B der Stege bzw. Rippen R in einem Bereich von ca. 30 Nanometer liegen. Bei einem derartigen Verhältnis von Gatelänge L zu der Dicke bzw. Breite B der Stege bzw. Rippen R kann eine gute elektrostatische Kontrolle über die Kanalzonen gewährleistet werden. Eine Höhe der beispielsweise senkrecht auf der Isolierschicht 2 ausgebildeten Stege bzw. Rippen R kann beispielsweise 60 Nanometer betragen.
  • Vorzugsweise werden demzufolge zur Realisierung der Feldeffekttransistoren sogenannte Multi-Gate-Feldeffekttransistoren verwendet, die eine Vielzahl von Steuerelektroden bzw. Gates G aufweisen. Insbesondere sind hierbei sogenannte Dual-Gate-, Triple-Gate- oder FinFETs als Realisierungsmöglichkeiten zu nennen.
  • Obwohl gemäß 4A und 4B eine Metall-Halbleiterverbindungsschicht 8 unter Verwendung einer Blockier-Schicht 7 an den Oberflächen der Dotiergebiete S, D und DD ausgebildet ist, kann diese auch wie in den Ausführungsbeispielen gemäß 1 und 3 entfallen. In gleicher Weise kann auch eine dünne intrinsische Halbleiterschicht 3 für den aktiven Halbleiterbereich 3 im Diodengebiet verwendet werden und/oder zur Realisierung einer sogenannten PiN-Diode das dritte Dotiergebiet DD vom Sourcegebiet S oder Draingebiet D durch einen intrinsischen Halbleiterbereich I gemäß 3 beabstandet werden.
  • 5 zeigt eine vereinfachte Draufsicht einer Halbleiterschaltungsanordnung gemäß einem fünften Ausführungsbeispiel, wobei gleiche Bezugszeichen gleiche oder entsprechende Elemente wie in 1 bis 4 zeigen, weshalb auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Zur weiteren Vereinfachung eines Herstellungsverfahrens und insbesondere zur Kostenreduzierung kann alternativ zum Ausbilden der in 2 und 4 dargestellten Blockier-Schicht 7 auch ein sogenanntes Dummy-Gatedielektrikum mit darüber liegender Dummy-Steuerelektrode GDY ausgebildet werden. Demzufolge wird gemäß 5 gleichzeitig mit dem Strukturieren des Gatedielektrikums 5 und der Steuerschicht 6 für die Steuerelektrode G eine elektrisch nicht wirksame Blind-Steuerelektrode bzw. Dummy-Steuerelektrode GDY ausgebildet, die wiederum an der Oberfläche der Dotiergebiete im Bereich der Dioden-Seitenfläche eine Abscheidung von metallischem Material und somit eine Reaktion mit einem darunter liegenden Halbleitermaterial verhindert, wodurch ein Kurzschluss zwischen z. B. dem Sourcegebiet S und dem dritten Dotiergebiet DD zuverlässig verhindert wird.
  • Da derartige Gate-Masken einerseits eine sehr hohe Genauigkeit aufweisen und darüber hinaus ohnehin vorhanden sind, können sich die Herstellungskosten für eine derartige Halbleiterschaltungsanordnung weiter verringern. Vorzugsweise weist die Dummy-Steuerelektrode GDY einen Anschlussbereich mit zumindest einem Dummy-Kontakt KDY auf, der beispielsweise über einen Sourcekontakt KS mit dem Sourcegebiet S elektrisch verbunden werden kann. Auf diese Weise kann ein unerwünschtes parasitäres Schaltungselement zuverlässig verhindert werden.
  • Grundsätzlich könnte jedoch die Dummy-Steuerelektrode GDY auch unverschaltet bzw. potentialmäßig schwebend realisiert oder mit einem Kontakt KDD des Dioden-Dotiergebiets DD verbunden sein.
  • In gleicher Weise kann auch eine Transistorstruktur wie in 1 oder 3 realisiert werden, d. h. ohne die Verwendung einer Vielzahl von Stegen oder Rippen R. Ferner kann die zu realisierende Mess-Diode MD eine P/N-Diode gemäß 2 oder eine PiN-Diode gemäß 3 darstellen. Der Feldeffekttransistor kann darüber hinaus wiederum ein NMOS- oder ein PMOS-Feldeffekttransistor sein.
  • 6 zeigt eine vereinfachte Draufsicht einer Halbleiterschaltungsanordnung gemäß einem sechsten Ausführungsbeispiel, wobei gleiche Bezugszeichen gleiche oder entsprechende Elemente wie in den 1 bis 5 zeigen, weshalb auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Gemäß 6 kann die Halbleiterschaltungsanordnung nicht nur eine Mess-Diode MD aufweisen, welche beispielsweise mit dem Sourcegebiet S ausgebildet wird, sondern insgesamt zwei Mess-Dioden aufweisen, die durch ein jeweiliges drittes Dotiergebiet des ersten Diodengebiets DD1 und eines zweiten Diodengebiet DD2 realisiert werden. Genauer gesagt wird zusätzlich zu dem in 5 bereits dargestellten Ausführungsbeispiel auch drainseitig eine Mess-Diode durch ein weiteres Diodengebiet DD2 gemeinsam mit dem Draingebiet D realisiert, wodurch eine weitere Mess-Diode wiederum in Durchlassrichtung betrieben werden kann.
  • Wiederum kann eine weitere Dummy-Steuerelektrode GDY2 im Oberflächenbereich der weiteren Dioden-Seitenfläche, d. h. an der Oberfläche der Dotiergebiete D und DD2 ausgebildet sein, um einen Kurzschluss der hoch leitfähigen Metall-Halbleiterverbindungsschichten 8 bzw. des Draingebiets D mit dem Anschlussgebiet der weiteren Mess-Diode zu verhindern.
  • Wie in 5 kann wiederum ein weiterer Kontakt KDY2 der weiteren Dummy-Steuerelektrode GDY2 mit einem Diodengebietkontakt KDD2 des weiteren Diodengebiets DD2 elektrisch verbunden sein. Selbstverständlich kann die Anordnung gemäß 6 auch mit einem beliebigen der vorstehend genannten Ausführungsbeispiele kombiniert werden, wobei die Metall-Halbleiterverbindungsschicht 8 entfallen kann, eine P/N-Diode oder PiN-Diode usw. verwendet wird.
  • Auf diese Weise erhält man eine Halbleiterschaltungsanordnung sowie ein zugehöriges Verfahren zur Temperaturerfassung, wobei unter minimalem Platzbedarf eine Temperatur T von Feldeffekttransistoren hoch genau und sehr kostengünstig anhand einer gemessenen Spannung UMD erfasst werden kann. Bei einer Abweichung der Temperatur können entsprechende, schaltungstechnisch realisierte Maßnahmen ergriffen werden, wie z. B. eine Anpassung der Versorgungsspannung Vss in den jeweiligen Schaltungsteilen oder ein Angleichen der Temperatur durch lokales Heizen der Schaltungsteile bzw. Bauelemente.
  • Die Erfindung wurde vorstehend anhand eines SOI-Halbleitersubstrats mit dünner Silizium-Halbleiterschicht beschrieben. Sie ist jedoch nicht darauf beschränkt und umfasst in gleicher Weise auch alternative Trägersubstrate.
  • Ferner wurde die Erfindung für einen NMOS-Transistor beschrieben, wobei die Mess-Diode ein p-dotiertes Gebiet als Anode aufweist. In gleicher Weise kann auch ein PMOS-Transistor realisiert werden, wobei die Mess-Diode umgekehrt angeschaltet ist und ein n-dotiertes Gebiet als Kathode aufweist.
  • Bezugszeichenliste
    • 1
    Halbleitersubstrat
    2
    Erste Isolierschicht
    3
    Halbleiterschicht
    4
    Zweite Isolierschicht
    5
    Gatedielektrikum
    6
    Steuerschicht
    7
    Blockier-Schicht
    8
    Metall-Halbleiterverbindungsschicht
    10
    Konstant-Stromquelle
    S
    Sourcegebiet
    D
    Draingebiet
    G
    Steuerelektrode
    DD1, DD2
    Diodengebiet
    MD
    Mess-Diode
    GDY, GDY1, GDY2
    Dummy-Steuerelektrode
    KS
    Sourcekontakt
    KD
    Drainkontakt
    KG
    Gatekontakt
    KDD1, KDD2
    Diodengebietkontakt
    I
    intrinsischer Halbleiterbereich

Claims (13)

  1. Halbleiterschaltungsanordnung mit einem Halbleitersubstrat (1), einer ersten Isolierschicht (2), die auf dem Halbleitersubstrat (1) ausgebildet ist, und einem aktiven Halbleiterbereich (AA), der auf der ersten Isolierschicht (2) ausgebildet und durch eine zweite Isolierschicht (4) seitlich begrenzt und an allen Seiten umgeben ist, wobei der aktive Halbleiterbereich (AA) aus einem ersten und einem zweiten Dotiergebiet (S, D) von einem ersten Leitungstyp (n+), die bis zur Oberfläche der ersten Isolierschicht (2) reichen, und aus zumindest einem Kanalgebiet, das zwischen dem ersten und zweiten Dotiergebiet festgelegt ist, sowie aus einem ersten und/oder zweiten Diodengebiet (DD1, DD2) besteht, wobei an der Oberfläche des zumindest einen Kanalgebiets zumindest ein Gatedielektrikum (5) und darauf eine Steuerelektrode (6, G) zur Realisierung eines Feldeffekttransistors (FET) ausgebildet ist, und wobei in dem ersten und/oder zweiten Diodengebiet (DD1, DD2) ein drittes Dotiergebiet von einem zum ersten Leitungstyp entgegengesetzten zweiten Leitungstyp (p+) bis zur Oberfläche der ersten Isolierschicht (2) ausgebildet ist, das über eine Dioden-Seitenfläche mit dem ersten oder zweiten Dotiergebiet (S, D) des Feldeffekttransistors (FET) zumindest eine Mess-Diode (MD) realisiert und an seinen weiteren Seitenflächen durch die zweite Isolierschicht (4) begrenzt wird.
  2. Halbleiterschaltungsanordnung nach Patentanspruch 1, dadurch gekennzeichnet, dass das erste oder zweite Dotiergebiet (S, D) des Feldeffekttransistors (FET) unmittelbar an das dritte Dotiergebiet (DD) zur Realisierung von zumindest einer P/N-Diode angrenzt.
  3. Halbleiterschaltungsanordnung nach Patentanspruch 1, dadurch gekennzeichnet, dass das erste oder zweite Dotiergebiet (S, D) des Feldeffekttransistors (FET) vom dritten Dotiergebiet (DD) zur Realisierung von zumindest einer PiN-Diode (PIN) durch einen intrinsischen Halbleiterbereich (I) beabstandet ist.
  4. Halbleiterschaltungsanordnung nach einem der Patentansprüche 1 bis 3, dadurch gekennzeichnet, dass der Feldeffekttransistor (FET) einen Multi-Gate-Feldeffekttransistor mit einer Vielzahl von Rippen (R) oder Stegen im Bereich der Steuerelektrode (G) darstellt.
  5. Halbleiterschaltungsanordnung nach einem der Patentansprüche 1 bis 4, dadurch gekennzeichnet, dass an der Oberfläche der Dotiergebiete (S, D, DD) im Bereich der Dioden-Seitenfläche eine Blockier-Schicht (7) und im restlichen nicht vom Gatedielektrikum (5) bedeckten Bereich eine Metall-Halbleiterverbindungsschicht (8) ausgebildet ist.
  6. Halbleiterschaltungsanordnung nach einem der Patentansprüche 1 bis 4, dadurch gekennzeichnet, dass an der Oberfläche der Dotiergebiete (S, D, DD) im Bereich der Dioden-Seitenfläche ein Dummy-Gatedielektrikum mit darüber liegender Dummy-Steuerelektrode (GDY; GDY1, GDY2) und im restlichen nicht vom Gatedielektrikum mit darüber liegender Steuerelektrode (G) bedeckten Bereich eine Metall-Halbleiterverbindungsschicht (8) ausgebildet ist.
  7. Halbleiterschaltungsanordnung nach einem der Patentansprüche 1 bis 6, dadurch gekennzeichnet, dass die Steuerelektrode (6, G) ein metallisches Material mit einer Austrittsarbeit in der Mitte der Bandlücke des Halbleitermaterials des aktiven Halbleiterbereichs (AA) aufweist.
  8. Halbleiterschaltungsanordnung nach einem der Patentansprüche 4 bis 7, dadurch gekennzeichnet, dass eine Breite (B) der Rippen (R) wesentlich kleiner ist als eine Gatelänge (L) der Steuerelektrode (6, G).
  9. Halbleiterschaltungsanordnung nach einem der Patentansprüche 1 bis 8, dadurch gekennzeichnet, dass die zweite Isolierschicht (4) eine STI-Schicht darstellt.
  10. Verwendung der Halbleiterschaltungsanordnung nach einem der Patentansprüche 1 bis 9 in einer temperaturkompensierten analogen Schaltung.
  11. Verfahren zur Temperaturerfassung in einer Halbleiterschaltungsanordnung nach einem der Patentansprüche 1 bis 9, dadurch gekennzeichnet, dass der Mess-Diode (MD) ein Dioden-Messstrom (IDD) in Durchlassrichtung eingeprägt wird, und eine an der Mess-Diode (MD) abfallende Diodenspannung (UMD) gemessen wird.
  12. Verfahren nach Patentanspruch 11, dadurch gekennzeichnet, dass die gemessene Diodenspannung (UMD) mit einer Referenzspannung verglichen wird.
  13. Verfahren nach einem der Patentansprüche 11 oder 12, dadurch gekennzeichnet, dass der Dioden-Messstrom (IDD) kleiner 1/100 des Drainstroms (ID) des Feldeffekttransistors (FET) ist.
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